drivers/net/octeontx2/otx2_ethdev.c

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(C) 2019 Marvell International Ltd.
   3  */
   4
   5 #include <inttypes.h>
   6
   7 #include <rte_ethdev_pci.h>
   8 #include <rte_io.h>
   9 #include <rte_malloc.h>
  10 #include <rte_mbuf.h>
  11 #include <rte_mbuf_pool_ops.h>
  12 #include <rte_mempool.h>
  13
  14 #include "otx2_ethdev.h"
  15 #include "otx2_ethdev_sec.h"
  16
  17 static inline uint64_t
  18 nix_get_rx_offload_capa(struct otx2_eth_dev *dev)
  19 {
  20         uint64_t capa = NIX_RX_OFFLOAD_CAPA;
  21
  22         if (otx2_dev_is_vf(dev) ||
  23             dev->npc_flow.switch_header_type == OTX2_PRIV_FLAGS_HIGIG)
  24                 capa &= ~DEV_RX_OFFLOAD_TIMESTAMP;
  25
  26         return capa;
  27 }
  28
  29 static inline uint64_t
  30 nix_get_tx_offload_capa(struct otx2_eth_dev *dev)
  31 {
  32         uint64_t capa = NIX_TX_OFFLOAD_CAPA;
  33
  34         /* TSO not supported for earlier chip revisions */
  35         if (otx2_dev_is_96xx_A0(dev) || otx2_dev_is_95xx_Ax(dev))
  36                 capa &= ~(DEV_TX_OFFLOAD_TCP_TSO |
  37                           DEV_TX_OFFLOAD_VXLAN_TNL_TSO |
  38                           DEV_TX_OFFLOAD_GENEVE_TNL_TSO |
  39                           DEV_TX_OFFLOAD_GRE_TNL_TSO);
  40         return capa;
  41 }
  42
  43 static const struct otx2_dev_ops otx2_dev_ops = {
  44         .link_status_update = otx2_eth_dev_link_status_update,
  45         .ptp_info_update = otx2_eth_dev_ptp_info_update
  46 };
  47
  48 static int
  49 nix_lf_alloc(struct otx2_eth_dev *dev, uint32_t nb_rxq, uint32_t nb_txq)
  50 {
  51         struct otx2_mbox *mbox = dev->mbox;
  52         struct nix_lf_alloc_req *req;
  53         struct nix_lf_alloc_rsp *rsp;
  54         int rc;
  55
  56         req = otx2_mbox_alloc_msg_nix_lf_alloc(mbox);
  57         req->rq_cnt = nb_rxq;
  58         req->sq_cnt = nb_txq;
  59         req->cq_cnt = nb_rxq;
  60         /* XQE_SZ should be in Sync with NIX_CQ_ENTRY_SZ */
  61         RTE_BUILD_BUG_ON(NIX_CQ_ENTRY_SZ != 128);
  62         req->xqe_sz = NIX_XQESZ_W16;
  63         req->rss_sz = dev->rss_info.rss_size;
  64         req->rss_grps = NIX_RSS_GRPS;
  65         req->npa_func = otx2_npa_pf_func_get();
  66         req->sso_func = otx2_sso_pf_func_get();
  67         req->rx_cfg = BIT_ULL(35 /* DIS_APAD */);
  68         if (dev->rx_offloads & (DEV_RX_OFFLOAD_TCP_CKSUM |
  69                          DEV_RX_OFFLOAD_UDP_CKSUM)) {
  70                 req->rx_cfg |= BIT_ULL(37 /* CSUM_OL4 */);
  71                 req->rx_cfg |= BIT_ULL(36 /* CSUM_IL4 */);
  72         }
  73         req->rx_cfg |= (BIT_ULL(32 /* DROP_RE */)             |
  74                         BIT_ULL(33 /* Outer L2 Length */)     |
  75                         BIT_ULL(38 /* Inner L4 UDP Length */) |
  76                         BIT_ULL(39 /* Inner L3 Length */)     |
  77                         BIT_ULL(40 /* Outer L4 UDP Length */) |
  78                         BIT_ULL(41 /* Outer L3 Length */));
  79
  80         if (dev->rss_tag_as_xor == 0)
  81                 req->flags = NIX_LF_RSS_TAG_LSB_AS_ADDER;
  82
  83         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
  84         if (rc)
  85                 return rc;
  86
  87         dev->sqb_size = rsp->sqb_size;
  88         dev->tx_chan_base = rsp->tx_chan_base;
  89         dev->rx_chan_base = rsp->rx_chan_base;
  90         dev->rx_chan_cnt = rsp->rx_chan_cnt;
  91         dev->tx_chan_cnt = rsp->tx_chan_cnt;
  92         dev->lso_tsov4_idx = rsp->lso_tsov4_idx;
  93         dev->lso_tsov6_idx = rsp->lso_tsov6_idx;
  94         dev->lf_tx_stats = rsp->lf_tx_stats;
  95         dev->lf_rx_stats = rsp->lf_rx_stats;
  96         dev->cints = rsp->cints;
  97         dev->qints = rsp->qints;
  98         dev->npc_flow.channel = dev->rx_chan_base;
  99         dev->ptp_en = rsp->hw_rx_tstamp_en;
 100
 101         return 0;
 102 }
 103
 104 static int
 105 nix_lf_switch_header_type_enable(struct otx2_eth_dev *dev, bool enable)
 106 {
 107         struct otx2_mbox *mbox = dev->mbox;
 108         struct npc_set_pkind *req;
 109         struct msg_resp *rsp;
 110         int rc;
 111
 112         if (dev->npc_flow.switch_header_type == 0)
 113                 return 0;
 114
 115         if (dev->npc_flow.switch_header_type == OTX2_PRIV_FLAGS_LEN_90B &&
 116             !otx2_dev_is_sdp(dev)) {
 117                 otx2_err("chlen90b is not supported on non-SDP device");
 118                 return -EINVAL;
 119         }
 120
 121         /* Notify AF about higig2 config */
 122         req = otx2_mbox_alloc_msg_npc_set_pkind(mbox);
 123         req->mode = dev->npc_flow.switch_header_type;
 124         if (enable == 0)
 125                 req->mode = OTX2_PRIV_FLAGS_DEFAULT;
 126         req->dir = PKIND_RX;
 127         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
 128         if (rc)
 129                 return rc;
 130         req = otx2_mbox_alloc_msg_npc_set_pkind(mbox);
 131         req->mode = dev->npc_flow.switch_header_type;
 132         if (enable == 0)
 133                 req->mode = OTX2_PRIV_FLAGS_DEFAULT;
 134         req->dir = PKIND_TX;
 135         return otx2_mbox_process_msg(mbox, (void *)&rsp);
 136 }
 137
 138 static int
 139 nix_lf_free(struct otx2_eth_dev *dev)
 140 {
 141         struct otx2_mbox *mbox = dev->mbox;
 142         struct nix_lf_free_req *req;
 143         struct ndc_sync_op *ndc_req;
 144         int rc;
 145
 146         /* Sync NDC-NIX for LF */
 147         ndc_req = otx2_mbox_alloc_msg_ndc_sync_op(mbox);
 148         ndc_req->nix_lf_tx_sync = 1;
 149         ndc_req->nix_lf_rx_sync = 1;
 150         rc = otx2_mbox_process(mbox);
 151         if (rc)
 152                 otx2_err("Error on NDC-NIX-[TX, RX] LF sync, rc %d", rc);
 153
 154         req = otx2_mbox_alloc_msg_nix_lf_free(mbox);
 155         /* Let AF driver free all this nix lf's
 156          * NPC entries allocated using NPC MBOX.
 157          */
 158         req->flags = 0;
 159
 160         return otx2_mbox_process(mbox);
 161 }
 162
 163 int
 164 otx2_cgx_rxtx_start(struct otx2_eth_dev *dev)
 165 {
 166         struct otx2_mbox *mbox = dev->mbox;
 167
 168         if (otx2_dev_is_vf_or_sdp(dev))
 169                 return 0;
 170
 171         otx2_mbox_alloc_msg_cgx_start_rxtx(mbox);
 172
 173         return otx2_mbox_process(mbox);
 174 }
 175
 176 int
 177 otx2_cgx_rxtx_stop(struct otx2_eth_dev *dev)
 178 {
 179         struct otx2_mbox *mbox = dev->mbox;
 180
 181         if (otx2_dev_is_vf_or_sdp(dev))
 182                 return 0;
 183
 184         otx2_mbox_alloc_msg_cgx_stop_rxtx(mbox);
 185
 186         return otx2_mbox_process(mbox);
 187 }
 188
 189 static int
 190 npc_rx_enable(struct otx2_eth_dev *dev)
 191 {
 192         struct otx2_mbox *mbox = dev->mbox;
 193
 194         otx2_mbox_alloc_msg_nix_lf_start_rx(mbox);
 195
 196         return otx2_mbox_process(mbox);
 197 }
 198
 199 static int
 200 npc_rx_disable(struct otx2_eth_dev *dev)
 201 {
 202         struct otx2_mbox *mbox = dev->mbox;
 203
 204         otx2_mbox_alloc_msg_nix_lf_stop_rx(mbox);
 205
 206         return otx2_mbox_process(mbox);
 207 }
 208
 209 static int
 210 nix_cgx_start_link_event(struct otx2_eth_dev *dev)
 211 {
 212         struct otx2_mbox *mbox = dev->mbox;
 213
 214         if (otx2_dev_is_vf_or_sdp(dev))
 215                 return 0;
 216
 217         otx2_mbox_alloc_msg_cgx_start_linkevents(mbox);
 218
 219         return otx2_mbox_process(mbox);
 220 }
 221
 222 static int
 223 cgx_intlbk_enable(struct otx2_eth_dev *dev, bool en)
 224 {
 225         struct otx2_mbox *mbox = dev->mbox;
 226
 227         if (en && otx2_dev_is_vf_or_sdp(dev))
 228                 return -ENOTSUP;
 229
 230         if (en)
 231                 otx2_mbox_alloc_msg_cgx_intlbk_enable(mbox);
 232         else
 233                 otx2_mbox_alloc_msg_cgx_intlbk_disable(mbox);
 234
 235         return otx2_mbox_process(mbox);
 236 }
 237
 238 static int
 239 nix_cgx_stop_link_event(struct otx2_eth_dev *dev)
 240 {
 241         struct otx2_mbox *mbox = dev->mbox;
 242
 243         if (otx2_dev_is_vf_or_sdp(dev))
 244                 return 0;
 245
 246         otx2_mbox_alloc_msg_cgx_stop_linkevents(mbox);
 247
 248         return otx2_mbox_process(mbox);
 249 }
 250
 251 static inline void
 252 nix_rx_queue_reset(struct otx2_eth_rxq *rxq)
 253 {
 254         rxq->head = 0;
 255         rxq->available = 0;
 256 }
 257
 258 static inline uint32_t
 259 nix_qsize_to_val(enum nix_q_size_e qsize)
 260 {
 261         return (16UL << (qsize * 2));
 262 }
 263
 264 static inline enum nix_q_size_e
 265 nix_qsize_clampup_get(struct otx2_eth_dev *dev, uint32_t val)
 266 {
 267         int i;
 268
 269         if (otx2_ethdev_fixup_is_min_4k_q(dev))
 270                 i = nix_q_size_4K;
 271         else
 272                 i = nix_q_size_16;
 273
 274         for (; i < nix_q_size_max; i++)
 275                 if (val <= nix_qsize_to_val(i))
 276                         break;
 277
 278         if (i >= nix_q_size_max)
 279                 i = nix_q_size_max - 1;
 280
 281         return i;
 282 }
 283
 284 static int
 285 nix_cq_rq_init(struct rte_eth_dev *eth_dev, struct otx2_eth_dev *dev,
 286                uint16_t qid, struct otx2_eth_rxq *rxq, struct rte_mempool *mp)
 287 {
 288         struct otx2_mbox *mbox = dev->mbox;
 289         const struct rte_memzone *rz;
 290         uint32_t ring_size, cq_size;
 291         struct nix_aq_enq_req *aq;
 292         uint16_t first_skip;
 293         int rc;
 294
 295         cq_size = rxq->qlen;
 296         ring_size = cq_size * NIX_CQ_ENTRY_SZ;
 297         rz = rte_eth_dma_zone_reserve(eth_dev, "cq", qid, ring_size,
 298                                       NIX_CQ_ALIGN, dev->node);
 299         if (rz == NULL) {
 300                 otx2_err("Failed to allocate mem for cq hw ring");
 301                 rc = -ENOMEM;
 302                 goto fail;
 303         }
 304         memset(rz->addr, 0, rz->len);
 305         rxq->desc = (uintptr_t)rz->addr;
 306         rxq->qmask = cq_size - 1;
 307
 308         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 309         aq->qidx = qid;
 310         aq->ctype = NIX_AQ_CTYPE_CQ;
 311         aq->op = NIX_AQ_INSTOP_INIT;
 312
 313         aq->cq.ena = 1;
 314         aq->cq.caching = 1;
 315         aq->cq.qsize = rxq->qsize;
 316         aq->cq.base = rz->iova;
 317         aq->cq.avg_level = 0xff;
 318         aq->cq.cq_err_int_ena = BIT(NIX_CQERRINT_CQE_FAULT);
 319         aq->cq.cq_err_int_ena |= BIT(NIX_CQERRINT_DOOR_ERR);
 320
 321         /* Many to one reduction */
 322         aq->cq.qint_idx = qid % dev->qints;
 323         /* Map CQ0 [RQ0] to CINT0 and so on till max 64 irqs */
 324         aq->cq.cint_idx = qid;
 325
 326         if (otx2_ethdev_fixup_is_limit_cq_full(dev)) {
 327                 const float rx_cq_skid = NIX_CQ_FULL_ERRATA_SKID;
 328                 uint16_t min_rx_drop;
 329
 330                 min_rx_drop = ceil(rx_cq_skid / (float)cq_size);
 331                 aq->cq.drop = min_rx_drop;
 332                 aq->cq.drop_ena = 1;
 333                 rxq->cq_drop = min_rx_drop;
 334         } else {
 335                 rxq->cq_drop = NIX_CQ_THRESH_LEVEL;
 336                 aq->cq.drop = rxq->cq_drop;
 337                 aq->cq.drop_ena = 1;
 338         }
 339
 340         /* TX pause frames enable flowctrl on RX side */
 341         if (dev->fc_info.tx_pause) {
 342                 /* Single bpid is allocated for all rx channels for now */
 343                 aq->cq.bpid = dev->fc_info.bpid[0];
 344                 aq->cq.bp = rxq->cq_drop;
 345                 aq->cq.bp_ena = 1;
 346         }
 347
 348         rc = otx2_mbox_process(mbox);
 349         if (rc) {
 350                 otx2_err("Failed to init cq context");
 351                 goto fail;
 352         }
 353
 354         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 355         aq->qidx = qid;
 356         aq->ctype = NIX_AQ_CTYPE_RQ;
 357         aq->op = NIX_AQ_INSTOP_INIT;
 358
 359         aq->rq.sso_ena = 0;
 360
 361         if (rxq->offloads & DEV_RX_OFFLOAD_SECURITY)
 362                 aq->rq.ipsech_ena = 1;
 363
 364         aq->rq.cq = qid; /* RQ to CQ 1:1 mapped */
 365         aq->rq.spb_ena = 0;
 366         aq->rq.lpb_aura = npa_lf_aura_handle_to_aura(mp->pool_id);
 367         first_skip = (sizeof(struct rte_mbuf));
 368         first_skip += RTE_PKTMBUF_HEADROOM;
 369         first_skip += rte_pktmbuf_priv_size(mp);
 370         rxq->data_off = first_skip;
 371
 372         first_skip /= 8; /* Expressed in number of dwords */
 373         aq->rq.first_skip = first_skip;
 374         aq->rq.later_skip = (sizeof(struct rte_mbuf) / 8);
 375         aq->rq.flow_tagw = 32; /* 32-bits */
 376         aq->rq.lpb_sizem1 = rte_pktmbuf_data_room_size(mp);
 377         aq->rq.lpb_sizem1 += rte_pktmbuf_priv_size(mp);
 378         aq->rq.lpb_sizem1 += sizeof(struct rte_mbuf);
 379         aq->rq.lpb_sizem1 /= 8;
 380         aq->rq.lpb_sizem1 -= 1; /* Expressed in size minus one */
 381         aq->rq.ena = 1;
 382         aq->rq.pb_caching = 0x2; /* First cache aligned block to LLC */
 383         aq->rq.xqe_imm_size = 0; /* No pkt data copy to CQE */
 384         aq->rq.rq_int_ena = 0;
 385         /* Many to one reduction */
 386         aq->rq.qint_idx = qid % dev->qints;
 387
 388         aq->rq.xqe_drop_ena = 1;
 389
 390         rc = otx2_mbox_process(mbox);
 391         if (rc) {
 392                 otx2_err("Failed to init rq context");
 393                 goto fail;
 394         }
 395
 396         return 0;
 397 fail:
 398         return rc;
 399 }
 400
 401 static int
 402 nix_rq_enb_dis(struct rte_eth_dev *eth_dev,
 403                struct otx2_eth_rxq *rxq, const bool enb)
 404 {
 405         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
 406         struct otx2_mbox *mbox = dev->mbox;
 407         struct nix_aq_enq_req *aq;
 408
 409         /* Pkts will be dropped silently if RQ is disabled */
 410         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 411         aq->qidx = rxq->rq;
 412         aq->ctype = NIX_AQ_CTYPE_RQ;
 413         aq->op = NIX_AQ_INSTOP_WRITE;
 414
 415         aq->rq.ena = enb;
 416         aq->rq_mask.ena = ~(aq->rq_mask.ena);
 417
 418         return otx2_mbox_process(mbox);
 419 }
 420
 421 static int
 422 nix_cq_rq_uninit(struct rte_eth_dev *eth_dev, struct otx2_eth_rxq *rxq)
 423 {
 424         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
 425         struct otx2_mbox *mbox = dev->mbox;
 426         struct nix_aq_enq_req *aq;
 427         int rc;
 428
 429         /* RQ is already disabled */
 430         /* Disable CQ */
 431         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 432         aq->qidx = rxq->rq;
 433         aq->ctype = NIX_AQ_CTYPE_CQ;
 434         aq->op = NIX_AQ_INSTOP_WRITE;
 435
 436         aq->cq.ena = 0;
 437         aq->cq_mask.ena = ~(aq->cq_mask.ena);
 438
 439         rc = otx2_mbox_process(mbox);
 440         if (rc < 0) {
 441                 otx2_err("Failed to disable cq context");
 442                 return rc;
 443         }
 444
 445         return 0;
 446 }
 447
 448 static inline int
 449 nix_get_data_off(struct otx2_eth_dev *dev)
 450 {
 451         return otx2_ethdev_is_ptp_en(dev) ? NIX_TIMESYNC_RX_OFFSET : 0;
 452 }
 453
 454 uint64_t
 455 otx2_nix_rxq_mbuf_setup(struct otx2_eth_dev *dev, uint16_t port_id)
 456 {
 457         struct rte_mbuf mb_def;
 458         uint64_t *tmp;
 459
 460         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, data_off) % 8 != 0);
 461         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, refcnt) -
 462                                 offsetof(struct rte_mbuf, data_off) != 2);
 463         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, nb_segs) -
 464                                 offsetof(struct rte_mbuf, data_off) != 4);
 465         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, port) -
 466                                 offsetof(struct rte_mbuf, data_off) != 6);
 467         mb_def.nb_segs = 1;
 468         mb_def.data_off = RTE_PKTMBUF_HEADROOM + nix_get_data_off(dev);
 469         mb_def.port = port_id;
 470         rte_mbuf_refcnt_set(&mb_def, 1);
 471
 472         /* Prevent compiler reordering: rearm_data covers previous fields */
 473         rte_compiler_barrier();
 474         tmp = (uint64_t *)&mb_def.rearm_data;
 475
 476         return *tmp;
 477 }
 478
 479 static void
 480 otx2_nix_rx_queue_release(void *rx_queue)
 481 {
 482         struct otx2_eth_rxq *rxq = rx_queue;
 483
 484         if (!rxq)
 485                 return;
 486
 487         otx2_nix_dbg("Releasing rxq %u", rxq->rq);
 488         nix_cq_rq_uninit(rxq->eth_dev, rxq);
 489         rte_free(rx_queue);
 490 }
 491
 492 static int
 493 otx2_nix_rx_queue_setup(struct rte_eth_dev *eth_dev, uint16_t rq,
 494                         uint16_t nb_desc, unsigned int socket,
 495                         const struct rte_eth_rxconf *rx_conf,
 496                         struct rte_mempool *mp)
 497 {
 498         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
 499         struct rte_mempool_ops *ops;
 500         struct otx2_eth_rxq *rxq;
 501         const char *platform_ops;
 502         enum nix_q_size_e qsize;
 503         uint64_t offloads;
 504         int rc;
 505
 506         rc = -EINVAL;
 507
 508         /* Compile time check to make sure all fast path elements in a CL */
 509         RTE_BUILD_BUG_ON(offsetof(struct otx2_eth_rxq, slow_path_start) >= 128);
 510
 511         /* Sanity checks */
 512         if (rx_conf->rx_deferred_start == 1) {
 513                 otx2_err("Deferred Rx start is not supported");
 514                 goto fail;
 515         }
 516
 517         platform_ops = rte_mbuf_platform_mempool_ops();
 518         /* This driver needs octeontx2_npa mempool ops to work */
 519         ops = rte_mempool_get_ops(mp->ops_index);
 520         if (strncmp(ops->name, platform_ops, RTE_MEMPOOL_OPS_NAMESIZE)) {
 521                 otx2_err("mempool ops should be of octeontx2_npa type");
 522                 goto fail;
 523         }
 524
 525         if (mp->pool_id == 0) {
 526                 otx2_err("Invalid pool_id");
 527                 goto fail;
 528         }
 529
 530         /* Free memory prior to re-allocation if needed */
 531         if (eth_dev->data->rx_queues[rq] != NULL) {
 532                 otx2_nix_dbg("Freeing memory prior to re-allocation %d", rq);
 533                 otx2_nix_rx_queue_release(eth_dev->data->rx_queues[rq]);
 534                 eth_dev->data->rx_queues[rq] = NULL;
 535         }
 536
 537         offloads = rx_conf->offloads | eth_dev->data->dev_conf.rxmode.offloads;
 538         dev->rx_offloads |= offloads;
 539
 540         /* Find the CQ queue size */
 541         qsize = nix_qsize_clampup_get(dev, nb_desc);
 542         /* Allocate rxq memory */
 543         rxq = rte_zmalloc_socket("otx2 rxq", sizeof(*rxq), OTX2_ALIGN, socket);
 544         if (rxq == NULL) {
 545                 otx2_err("Failed to allocate rq=%d", rq);
 546                 rc = -ENOMEM;
 547                 goto fail;
 548         }
 549
 550         rxq->eth_dev = eth_dev;
 551         rxq->rq = rq;
 552         rxq->cq_door = dev->base + NIX_LF_CQ_OP_DOOR;
 553         rxq->cq_status = (int64_t *)(dev->base + NIX_LF_CQ_OP_STATUS);
 554         rxq->wdata = (uint64_t)rq << 32;
 555         rxq->aura = npa_lf_aura_handle_to_aura(mp->pool_id);
 556         rxq->mbuf_initializer = otx2_nix_rxq_mbuf_setup(dev,
 557                                                         eth_dev->data->port_id);
 558         rxq->offloads = offloads;
 559         rxq->pool = mp;
 560         rxq->qlen = nix_qsize_to_val(qsize);
 561         rxq->qsize = qsize;
 562         rxq->lookup_mem = otx2_nix_fastpath_lookup_mem_get();
 563         rxq->tstamp = &dev->tstamp;
 564
 565         /* Alloc completion queue */
 566         rc = nix_cq_rq_init(eth_dev, dev, rq, rxq, mp);
 567         if (rc) {
 568                 otx2_err("Failed to allocate rxq=%u", rq);
 569                 goto free_rxq;
 570         }
 571
 572         rxq->qconf.socket_id = socket;
 573         rxq->qconf.nb_desc = nb_desc;
 574         rxq->qconf.mempool = mp;
 575         memcpy(&rxq->qconf.conf.rx, rx_conf, sizeof(struct rte_eth_rxconf));
 576
 577         nix_rx_queue_reset(rxq);
 578         otx2_nix_dbg("rq=%d pool=%s qsize=%d nb_desc=%d->%d",
 579                      rq, mp->name, qsize, nb_desc, rxq->qlen);
 580
 581         eth_dev->data->rx_queues[rq] = rxq;
 582         eth_dev->data->rx_queue_state[rq] = RTE_ETH_QUEUE_STATE_STOPPED;
 583
 584         /* Calculating delta and freq mult between PTP HI clock and tsc.
 585          * These are needed in deriving raw clock value from tsc counter.
 586          * read_clock eth op returns raw clock value.
 587          */
 588         if ((dev->rx_offloads & DEV_RX_OFFLOAD_TIMESTAMP) ||
 589             otx2_ethdev_is_ptp_en(dev)) {
 590                 rc = otx2_nix_raw_clock_tsc_conv(dev);
 591                 if (rc) {
 592                         otx2_err("Failed to calculate delta and freq mult");
 593                         goto fail;
 594                 }
 595         }
 596
 597         return 0;
 598
 599 free_rxq:
 600         otx2_nix_rx_queue_release(rxq);
 601 fail:
 602         return rc;
 603 }
 604
 605 static inline uint8_t
 606 nix_sq_max_sqe_sz(struct otx2_eth_txq *txq)
 607 {
 608         /*
 609          * Maximum three segments can be supported with W8, Choose
 610          * NIX_MAXSQESZ_W16 for multi segment offload.
 611          */
 612         if (txq->offloads & DEV_TX_OFFLOAD_MULTI_SEGS)
 613                 return NIX_MAXSQESZ_W16;
 614         else
 615                 return NIX_MAXSQESZ_W8;
 616 }
 617
 618 static uint16_t
 619 nix_rx_offload_flags(struct rte_eth_dev *eth_dev)
 620 {
 621         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
 622         struct rte_eth_dev_data *data = eth_dev->data;
 623         struct rte_eth_conf *conf = &data->dev_conf;
 624         struct rte_eth_rxmode *rxmode = &conf->rxmode;
 625         uint16_t flags = 0;
 626
 627         if (rxmode->mq_mode == ETH_MQ_RX_RSS &&
 628                         (dev->rx_offloads & DEV_RX_OFFLOAD_RSS_HASH))
 629                 flags |= NIX_RX_OFFLOAD_RSS_F;
 630
 631         if (dev->rx_offloads & (DEV_RX_OFFLOAD_TCP_CKSUM |
 632                          DEV_RX_OFFLOAD_UDP_CKSUM))
 633                 flags |= NIX_RX_OFFLOAD_CHECKSUM_F;
 634
 635         if (dev->rx_offloads & (DEV_RX_OFFLOAD_IPV4_CKSUM |
 636                                 DEV_RX_OFFLOAD_OUTER_IPV4_CKSUM))
 637                 flags |= NIX_RX_OFFLOAD_CHECKSUM_F;
 638
 639         if (dev->rx_offloads & DEV_RX_OFFLOAD_SCATTER)
 640                 flags |= NIX_RX_MULTI_SEG_F;
 641
 642         if (dev->rx_offloads & (DEV_RX_OFFLOAD_VLAN_STRIP |
 643                                 DEV_RX_OFFLOAD_QINQ_STRIP))
 644                 flags |= NIX_RX_OFFLOAD_VLAN_STRIP_F;
 645
 646         if ((dev->rx_offloads & DEV_RX_OFFLOAD_TIMESTAMP))
 647                 flags |= NIX_RX_OFFLOAD_TSTAMP_F;
 648
 649         if (dev->rx_offloads & DEV_RX_OFFLOAD_SECURITY)
 650                 flags |= NIX_RX_OFFLOAD_SECURITY_F;
 651
 652         if (!dev->ptype_disable)
 653                 flags |= NIX_RX_OFFLOAD_PTYPE_F;
 654
 655         return flags;
 656 }
 657
 658 static uint16_t
 659 nix_tx_offload_flags(struct rte_eth_dev *eth_dev)
 660 {
 661         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
 662         uint64_t conf = dev->tx_offloads;
 663         uint16_t flags = 0;
 664
 665         /* Fastpath is dependent on these enums */
 666         RTE_BUILD_BUG_ON(PKT_TX_TCP_CKSUM != (1ULL << 52));
 667         RTE_BUILD_BUG_ON(PKT_TX_SCTP_CKSUM != (2ULL << 52));
 668         RTE_BUILD_BUG_ON(PKT_TX_UDP_CKSUM != (3ULL << 52));
 669         RTE_BUILD_BUG_ON(PKT_TX_IP_CKSUM != (1ULL << 54));
 670         RTE_BUILD_BUG_ON(PKT_TX_IPV4 != (1ULL << 55));
 671         RTE_BUILD_BUG_ON(PKT_TX_OUTER_IP_CKSUM != (1ULL << 58));
 672         RTE_BUILD_BUG_ON(PKT_TX_OUTER_IPV4 != (1ULL << 59));
 673         RTE_BUILD_BUG_ON(PKT_TX_OUTER_IPV6 != (1ULL << 60));
 674         RTE_BUILD_BUG_ON(PKT_TX_OUTER_UDP_CKSUM != (1ULL << 41));
 675         RTE_BUILD_BUG_ON(RTE_MBUF_L2_LEN_BITS != 7);
 676         RTE_BUILD_BUG_ON(RTE_MBUF_L3_LEN_BITS != 9);
 677         RTE_BUILD_BUG_ON(RTE_MBUF_OUTL2_LEN_BITS != 7);
 678         RTE_BUILD_BUG_ON(RTE_MBUF_OUTL3_LEN_BITS != 9);
 679         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, data_off) !=
 680                          offsetof(struct rte_mbuf, buf_iova) + 8);
 681         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, ol_flags) !=
 682                          offsetof(struct rte_mbuf, buf_iova) + 16);
 683         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, pkt_len) !=
 684                          offsetof(struct rte_mbuf, ol_flags) + 12);
 685         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, tx_offload) !=
 686                          offsetof(struct rte_mbuf, pool) + 2 * sizeof(void *));
 687
 688         if (conf & DEV_TX_OFFLOAD_VLAN_INSERT ||
 689             conf & DEV_TX_OFFLOAD_QINQ_INSERT)
 690                 flags |= NIX_TX_OFFLOAD_VLAN_QINQ_F;
 691
 692         if (conf & DEV_TX_OFFLOAD_OUTER_IPV4_CKSUM ||
 693             conf & DEV_TX_OFFLOAD_OUTER_UDP_CKSUM)
 694                 flags |= NIX_TX_OFFLOAD_OL3_OL4_CSUM_F;
 695
 696         if (conf & DEV_TX_OFFLOAD_IPV4_CKSUM ||
 697             conf & DEV_TX_OFFLOAD_TCP_CKSUM ||
 698             conf & DEV_TX_OFFLOAD_UDP_CKSUM ||
 699             conf & DEV_TX_OFFLOAD_SCTP_CKSUM)
 700                 flags |= NIX_TX_OFFLOAD_L3_L4_CSUM_F;
 701
 702         if (!(conf & DEV_TX_OFFLOAD_MBUF_FAST_FREE))
 703                 flags |= NIX_TX_OFFLOAD_MBUF_NOFF_F;
 704
 705         if (conf & DEV_TX_OFFLOAD_MULTI_SEGS)
 706                 flags |= NIX_TX_MULTI_SEG_F;
 707
 708         /* Enable Inner checksum for TSO */
 709         if (conf & DEV_TX_OFFLOAD_TCP_TSO)
 710                 flags |= (NIX_TX_OFFLOAD_TSO_F |
 711                           NIX_TX_OFFLOAD_L3_L4_CSUM_F);
 712
 713         /* Enable Inner and Outer checksum for Tunnel TSO */
 714         if (conf & (DEV_TX_OFFLOAD_VXLAN_TNL_TSO |
 715                     DEV_TX_OFFLOAD_GENEVE_TNL_TSO |
 716                     DEV_TX_OFFLOAD_GRE_TNL_TSO))
 717                 flags |= (NIX_TX_OFFLOAD_TSO_F |
 718                           NIX_TX_OFFLOAD_OL3_OL4_CSUM_F |
 719                           NIX_TX_OFFLOAD_L3_L4_CSUM_F);
 720
 721         if (conf & DEV_TX_OFFLOAD_SECURITY)
 722                 flags |= NIX_TX_OFFLOAD_SECURITY_F;
 723
 724         if ((dev->rx_offloads & DEV_RX_OFFLOAD_TIMESTAMP))
 725                 flags |= NIX_TX_OFFLOAD_TSTAMP_F;
 726
 727         return flags;
 728 }
 729
 730 static int
 731 nix_sq_init(struct otx2_eth_txq *txq)
 732 {
 733         struct otx2_eth_dev *dev = txq->dev;
 734         struct otx2_mbox *mbox = dev->mbox;
 735         struct nix_aq_enq_req *sq;
 736         uint32_t rr_quantum;
 737         uint16_t smq;
 738         int rc;
 739
 740         if (txq->sqb_pool->pool_id == 0)
 741                 return -EINVAL;
 742
 743         rc = otx2_nix_tm_get_leaf_data(dev, txq->sq, &rr_quantum, &smq);
 744         if (rc) {
 745                 otx2_err("Failed to get sq->smq(leaf node), rc=%d", rc);
 746                 return rc;
 747         }
 748
 749         sq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 750         sq->qidx = txq->sq;
 751         sq->ctype = NIX_AQ_CTYPE_SQ;
 752         sq->op = NIX_AQ_INSTOP_INIT;
 753         sq->sq.max_sqe_size = nix_sq_max_sqe_sz(txq);
 754
 755         sq->sq.smq = smq;
 756         sq->sq.smq_rr_quantum = rr_quantum;
 757         sq->sq.default_chan = dev->tx_chan_base;
 758         sq->sq.sqe_stype = NIX_STYPE_STF;
 759         sq->sq.ena = 1;
 760         if (sq->sq.max_sqe_size == NIX_MAXSQESZ_W8)
 761                 sq->sq.sqe_stype = NIX_STYPE_STP;
 762         sq->sq.sqb_aura =
 763                 npa_lf_aura_handle_to_aura(txq->sqb_pool->pool_id);
 764         sq->sq.sq_int_ena = BIT(NIX_SQINT_LMT_ERR);
 765         sq->sq.sq_int_ena |= BIT(NIX_SQINT_SQB_ALLOC_FAIL);
 766         sq->sq.sq_int_ena |= BIT(NIX_SQINT_SEND_ERR);
 767         sq->sq.sq_int_ena |= BIT(NIX_SQINT_MNQ_ERR);
 768
 769         /* Many to one reduction */
 770         sq->sq.qint_idx = txq->sq % dev->qints;
 771
 772         return otx2_mbox_process(mbox);
 773 }
 774
 775 static int
 776 nix_sq_uninit(struct otx2_eth_txq *txq)
 777 {
 778         struct otx2_eth_dev *dev = txq->dev;
 779         struct otx2_mbox *mbox = dev->mbox;
 780         struct ndc_sync_op *ndc_req;
 781         struct nix_aq_enq_rsp *rsp;
 782         struct nix_aq_enq_req *aq;
 783         uint16_t sqes_per_sqb;
 784         void *sqb_buf;
 785         int rc, count;
 786
 787         otx2_nix_dbg("Cleaning up sq %u", txq->sq);
 788
 789         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 790         aq->qidx = txq->sq;
 791         aq->ctype = NIX_AQ_CTYPE_SQ;
 792         aq->op = NIX_AQ_INSTOP_READ;
 793
 794         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
 795         if (rc)
 796                 return rc;
 797
 798         /* Check if sq is already cleaned up */
 799         if (!rsp->sq.ena)
 800                 return 0;
 801
 802         /* Disable sq */
 803         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 804         aq->qidx = txq->sq;
 805         aq->ctype = NIX_AQ_CTYPE_SQ;
 806         aq->op = NIX_AQ_INSTOP_WRITE;
 807
 808         aq->sq_mask.ena = ~aq->sq_mask.ena;
 809         aq->sq.ena = 0;
 810
 811         rc = otx2_mbox_process(mbox);
 812         if (rc)
 813                 return rc;
 814
 815         /* Read SQ and free sqb's */
 816         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 817         aq->qidx = txq->sq;
 818         aq->ctype = NIX_AQ_CTYPE_SQ;
 819         aq->op = NIX_AQ_INSTOP_READ;
 820
 821         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
 822         if (rc)
 823                 return rc;
 824
 825         if (aq->sq.smq_pend)
 826                 otx2_err("SQ has pending sqe's");
 827
 828         count = aq->sq.sqb_count;
 829         sqes_per_sqb = 1 << txq->sqes_per_sqb_log2;
 830         /* Free SQB's that are used */
 831         sqb_buf = (void *)rsp->sq.head_sqb;
 832         while (count) {
 833                 void *next_sqb;
 834
 835                 next_sqb = *(void **)((uintptr_t)sqb_buf + (uint32_t)
 836                                       ((sqes_per_sqb - 1) *
 837                                       nix_sq_max_sqe_sz(txq)));
 838                 npa_lf_aura_op_free(txq->sqb_pool->pool_id, 1,
 839                                     (uint64_t)sqb_buf);
 840                 sqb_buf = next_sqb;
 841                 count--;
 842         }
 843
 844         /* Free next to use sqb */
 845         if (rsp->sq.next_sqb)
 846                 npa_lf_aura_op_free(txq->sqb_pool->pool_id, 1,
 847                                     rsp->sq.next_sqb);
 848
 849         /* Sync NDC-NIX-TX for LF */
 850         ndc_req = otx2_mbox_alloc_msg_ndc_sync_op(mbox);
 851         ndc_req->nix_lf_tx_sync = 1;
 852         rc = otx2_mbox_process(mbox);
 853         if (rc)
 854                 otx2_err("Error on NDC-NIX-TX LF sync, rc %d", rc);
 855
 856         return rc;
 857 }
 858
 859 static int
 860 nix_sqb_aura_limit_cfg(struct rte_mempool *mp, uint16_t nb_sqb_bufs)
 861 {
 862         struct otx2_npa_lf *npa_lf = otx2_intra_dev_get_cfg()->npa_lf;
 863         struct npa_aq_enq_req *aura_req;
 864
 865         aura_req = otx2_mbox_alloc_msg_npa_aq_enq(npa_lf->mbox);
 866         aura_req->aura_id = npa_lf_aura_handle_to_aura(mp->pool_id);
 867         aura_req->ctype = NPA_AQ_CTYPE_AURA;
 868         aura_req->op = NPA_AQ_INSTOP_WRITE;
 869
 870         aura_req->aura.limit = nb_sqb_bufs;
 871         aura_req->aura_mask.limit = ~(aura_req->aura_mask.limit);
 872
 873         return otx2_mbox_process(npa_lf->mbox);
 874 }
 875
 876 static int
 877 nix_alloc_sqb_pool(int port, struct otx2_eth_txq *txq, uint16_t nb_desc)
 878 {
 879         struct otx2_eth_dev *dev = txq->dev;
 880         uint16_t sqes_per_sqb, nb_sqb_bufs;
 881         char name[RTE_MEMPOOL_NAMESIZE];
 882         struct rte_mempool_objsz sz;
 883         struct npa_aura_s *aura;
 884         uint32_t tmp, blk_sz;
 885
 886         aura = (struct npa_aura_s *)((uintptr_t)txq->fc_mem + OTX2_ALIGN);
 887         snprintf(name, sizeof(name), "otx2_sqb_pool_%d_%d", port, txq->sq);
 888         blk_sz = dev->sqb_size;
 889
 890         if (nix_sq_max_sqe_sz(txq) == NIX_MAXSQESZ_W16)
 891                 sqes_per_sqb = (dev->sqb_size / 8) / 16;
 892         else
 893                 sqes_per_sqb = (dev->sqb_size / 8) / 8;
 894
 895         nb_sqb_bufs = nb_desc / sqes_per_sqb;
 896         /* Clamp up to devarg passed SQB count */
 897         nb_sqb_bufs =  RTE_MIN(dev->max_sqb_count, RTE_MAX(NIX_DEF_SQB,
 898                               nb_sqb_bufs + NIX_SQB_LIST_SPACE));
 899
 900         txq->sqb_pool = rte_mempool_create_empty(name, NIX_MAX_SQB, blk_sz,
 901                                                  0, 0, dev->node,
 902                                                  MEMPOOL_F_NO_SPREAD);
 903         txq->nb_sqb_bufs = nb_sqb_bufs;
 904         txq->sqes_per_sqb_log2 = (uint16_t)rte_log2_u32(sqes_per_sqb);
 905         txq->nb_sqb_bufs_adj = nb_sqb_bufs -
 906                 RTE_ALIGN_MUL_CEIL(nb_sqb_bufs, sqes_per_sqb) / sqes_per_sqb;
 907         txq->nb_sqb_bufs_adj =
 908                 (NIX_SQB_LOWER_THRESH * txq->nb_sqb_bufs_adj) / 100;
 909
 910         if (txq->sqb_pool == NULL) {
 911                 otx2_err("Failed to allocate sqe mempool");
 912                 goto fail;
 913         }
 914
 915         memset(aura, 0, sizeof(*aura));
 916         aura->fc_ena = 1;
 917         aura->fc_addr = txq->fc_iova;
 918         aura->fc_hyst_bits = 0; /* Store count on all updates */
 919         if (rte_mempool_set_ops_byname(txq->sqb_pool, "octeontx2_npa", aura)) {
 920                 otx2_err("Failed to set ops for sqe mempool");
 921                 goto fail;
 922         }
 923         if (rte_mempool_populate_default(txq->sqb_pool) < 0) {
 924                 otx2_err("Failed to populate sqe mempool");
 925                 goto fail;
 926         }
 927
 928         tmp = rte_mempool_calc_obj_size(blk_sz, MEMPOOL_F_NO_SPREAD, &sz);
 929         if (dev->sqb_size != sz.elt_size) {
 930                 otx2_err("sqe pool block size is not expected %d != %d",
 931                          dev->sqb_size, tmp);
 932                 goto fail;
 933         }
 934
 935         nix_sqb_aura_limit_cfg(txq->sqb_pool, txq->nb_sqb_bufs);
 936
 937         return 0;
 938 fail:
 939         return -ENOMEM;
 940 }
 941
 942 void
 943 otx2_nix_form_default_desc(struct otx2_eth_txq *txq)
 944 {
 945         struct nix_send_ext_s *send_hdr_ext;
 946         struct nix_send_hdr_s *send_hdr;
 947         struct nix_send_mem_s *send_mem;
 948         union nix_send_sg_s *sg;
 949
 950         /* Initialize the fields based on basic single segment packet */
 951         memset(&txq->cmd, 0, sizeof(txq->cmd));
 952
 953         if (txq->dev->tx_offload_flags & NIX_TX_NEED_EXT_HDR) {
 954                 send_hdr = (struct nix_send_hdr_s *)&txq->cmd[0];
 955                 /* 2(HDR) + 2(EXT_HDR) + 1(SG) + 1(IOVA) = 6/2 - 1 = 2 */
 956                 send_hdr->w0.sizem1 = 2;
 957
 958                 send_hdr_ext = (struct nix_send_ext_s *)&txq->cmd[2];
 959                 send_hdr_ext->w0.subdc = NIX_SUBDC_EXT;
 960                 if (txq->dev->tx_offload_flags & NIX_TX_OFFLOAD_TSTAMP_F) {
 961                         /* Default: one seg packet would have:
 962                          * 2(HDR) + 2(EXT) + 1(SG) + 1(IOVA) + 2(MEM)
 963                          * => 8/2 - 1 = 3
 964                          */
 965                         send_hdr->w0.sizem1 = 3;
 966                         send_hdr_ext->w0.tstmp = 1;
 967
 968                         /* To calculate the offset for send_mem,
 969                          * send_hdr->w0.sizem1 * 2
 970                          */
 971                         send_mem = (struct nix_send_mem_s *)(txq->cmd +
 972                                                 (send_hdr->w0.sizem1 << 1));
 973                         send_mem->subdc = NIX_SUBDC_MEM;
 974                         send_mem->alg = NIX_SENDMEMALG_SETTSTMP;
 975                         send_mem->addr = txq->dev->tstamp.tx_tstamp_iova;
 976                 }
 977                 sg = (union nix_send_sg_s *)&txq->cmd[4];
 978         } else {
 979                 send_hdr = (struct nix_send_hdr_s *)&txq->cmd[0];
 980                 /* 2(HDR) + 1(SG) + 1(IOVA) = 4/2 - 1 = 1 */
 981                 send_hdr->w0.sizem1 = 1;
 982                 sg = (union nix_send_sg_s *)&txq->cmd[2];
 983         }
 984
 985         send_hdr->w0.sq = txq->sq;
 986         sg->subdc = NIX_SUBDC_SG;
 987         sg->segs = 1;
 988         sg->ld_type = NIX_SENDLDTYPE_LDD;
 989
 990         rte_smp_wmb();
 991 }
 992
 993 static void
 994 otx2_nix_tx_queue_release(void *_txq)
 995 {
 996         struct otx2_eth_txq *txq = _txq;
 997         struct rte_eth_dev *eth_dev;
 998
 999         if (!txq)
1000                 return;
1001
1002         eth_dev = txq->dev->eth_dev;
1003
1004         otx2_nix_dbg("Releasing txq %u", txq->sq);
1005
1006         /* Flush and disable tm */
1007         otx2_nix_sq_flush_pre(txq, eth_dev->data->dev_started);
1008
1009         /* Free sqb's and disable sq */
1010         nix_sq_uninit(txq);
1011
1012         if (txq->sqb_pool) {
1013                 rte_mempool_free(txq->sqb_pool);
1014                 txq->sqb_pool = NULL;
1015         }
1016         otx2_nix_sq_flush_post(txq);
1017         rte_free(txq);
1018 }
1019
1020
1021 static int
1022 otx2_nix_tx_queue_setup(struct rte_eth_dev *eth_dev, uint16_t sq,
1023                         uint16_t nb_desc, unsigned int socket_id,
1024                         const struct rte_eth_txconf *tx_conf)
1025 {
1026         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
1027         const struct rte_memzone *fc;
1028         struct otx2_eth_txq *txq;
1029         uint64_t offloads;
1030         int rc;
1031
1032         rc = -EINVAL;
1033
1034         /* Compile time check to make sure all fast path elements in a CL */
1035         RTE_BUILD_BUG_ON(offsetof(struct otx2_eth_txq, slow_path_start) >= 128);
1036
1037         if (tx_conf->tx_deferred_start) {
1038                 otx2_err("Tx deferred start is not supported");
1039                 goto fail;
1040         }
1041
1042         /* Free memory prior to re-allocation if needed. */
1043         if (eth_dev->data->tx_queues[sq] != NULL) {
1044                 otx2_nix_dbg("Freeing memory prior to re-allocation %d", sq);
1045                 otx2_nix_tx_queue_release(eth_dev->data->tx_queues[sq]);
1046                 eth_dev->data->tx_queues[sq] = NULL;
1047         }
1048
1049         /* Find the expected offloads for this queue */
1050         offloads = tx_conf->offloads | eth_dev->data->dev_conf.txmode.offloads;
1051
1052         /* Allocating tx queue data structure */
1053         txq = rte_zmalloc_socket("otx2_ethdev TX queue", sizeof(*txq),
1054                                  OTX2_ALIGN, socket_id);
1055         if (txq == NULL) {
1056                 otx2_err("Failed to alloc txq=%d", sq);
1057                 rc = -ENOMEM;
1058                 goto fail;
1059         }
1060         txq->sq = sq;
1061         txq->dev = dev;
1062         txq->sqb_pool = NULL;
1063         txq->offloads = offloads;
1064         dev->tx_offloads |= offloads;
1065
1066         /*
1067          * Allocate memory for flow control updates from HW.
1068          * Alloc one cache line, so that fits all FC_STYPE modes.
1069          */
1070         fc = rte_eth_dma_zone_reserve(eth_dev, "fcmem", sq,
1071                                       OTX2_ALIGN + sizeof(struct npa_aura_s),
1072                                       OTX2_ALIGN, dev->node);
1073         if (fc == NULL) {
1074                 otx2_err("Failed to allocate mem for fcmem");
1075                 rc = -ENOMEM;
1076                 goto free_txq;
1077         }
1078         txq->fc_iova = fc->iova;
1079         txq->fc_mem = fc->addr;
1080
1081         /* Initialize the aura sqb pool */
1082         rc = nix_alloc_sqb_pool(eth_dev->data->port_id, txq, nb_desc);
1083         if (rc) {
1084                 otx2_err("Failed to alloc sqe pool rc=%d", rc);
1085                 goto free_txq;
1086         }
1087
1088         /* Initialize the SQ */
1089         rc = nix_sq_init(txq);
1090         if (rc) {
1091                 otx2_err("Failed to init sq=%d context", sq);
1092                 goto free_txq;
1093         }
1094
1095         txq->fc_cache_pkts = 0;
1096         txq->io_addr = dev->base + NIX_LF_OP_SENDX(0);
1097         /* Evenly distribute LMT slot for each sq */
1098         txq->lmt_addr = (void *)(dev->lmt_addr + ((sq & LMT_SLOT_MASK) << 12));
1099
1100         txq->qconf.socket_id = socket_id;
1101         txq->qconf.nb_desc = nb_desc;
1102         memcpy(&txq->qconf.conf.tx, tx_conf, sizeof(struct rte_eth_txconf));
1103
1104         otx2_nix_form_default_desc(txq);
1105
1106         otx2_nix_dbg("sq=%d fc=%p offload=0x%" PRIx64 " sqb=0x%" PRIx64 ""
1107                      " lmt_addr=%p nb_sqb_bufs=%d sqes_per_sqb_log2=%d", sq,
1108                      fc->addr, offloads, txq->sqb_pool->pool_id, txq->lmt_addr,
1109                      txq->nb_sqb_bufs, txq->sqes_per_sqb_log2);
1110         eth_dev->data->tx_queues[sq] = txq;
1111         eth_dev->data->tx_queue_state[sq] = RTE_ETH_QUEUE_STATE_STOPPED;
1112         return 0;
1113
1114 free_txq:
1115         otx2_nix_tx_queue_release(txq);
1116 fail:
1117         return rc;
1118 }
1119
1120 static int
1121 nix_store_queue_cfg_and_then_release(struct rte_eth_dev *eth_dev)
1122 {
1123         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
1124         struct otx2_eth_qconf *tx_qconf = NULL;
1125         struct otx2_eth_qconf *rx_qconf = NULL;
1126         struct otx2_eth_txq **txq;
1127         struct otx2_eth_rxq **rxq;
1128         int i, nb_rxq, nb_txq;
1129
1130         nb_rxq = RTE_MIN(dev->configured_nb_rx_qs, eth_dev->data->nb_rx_queues);
1131         nb_txq = RTE_MIN(dev->configured_nb_tx_qs, eth_dev->data->nb_tx_queues);
1132
1133         tx_qconf = malloc(nb_txq * sizeof(*tx_qconf));
1134         if (tx_qconf == NULL) {
1135                 otx2_err("Failed to allocate memory for tx_qconf");
1136                 goto fail;
1137         }
1138
1139         rx_qconf = malloc(nb_rxq * sizeof(*rx_qconf));
1140         if (rx_qconf == NULL) {
1141                 otx2_err("Failed to allocate memory for rx_qconf");
1142                 goto fail;
1143         }
1144
1145         txq = (struct otx2_eth_txq **)eth_dev->data->tx_queues;
1146         for (i = 0; i < nb_txq; i++) {
1147                 if (txq[i] == NULL) {
1148                         tx_qconf[i].valid = false;
1149                         otx2_info("txq[%d] is already released", i);
1150                         continue;
1151                 }
1152                 memcpy(&tx_qconf[i], &txq[i]->qconf, sizeof(*tx_qconf));
1153                 tx_qconf[i].valid = true;
1154                 otx2_nix_tx_queue_release(txq[i]);
1155                 eth_dev->data->tx_queues[i] = NULL;
1156         }
1157
1158         rxq = (struct otx2_eth_rxq **)eth_dev->data->rx_queues;
1159         for (i = 0; i < nb_rxq; i++) {
1160                 if (rxq[i] == NULL) {
1161                         rx_qconf[i].valid = false;
1162                         otx2_info("rxq[%d] is already released", i);
1163                         continue;
1164                 }
1165                 memcpy(&rx_qconf[i], &rxq[i]->qconf, sizeof(*rx_qconf));
1166                 rx_qconf[i].valid = true;
1167                 otx2_nix_rx_queue_release(rxq[i]);
1168                 eth_dev->data->rx_queues[i] = NULL;
1169         }
1170
1171         dev->tx_qconf = tx_qconf;
1172         dev->rx_qconf = rx_qconf;
1173         return 0;
1174
1175 fail:
1176         if (tx_qconf)
1177                 free(tx_qconf);
1178         if (rx_qconf)
1179                 free(rx_qconf);
1180
1181         return -ENOMEM;
1182 }
1183
1184 static int
1185 nix_restore_queue_cfg(struct rte_eth_dev *eth_dev)
1186 {
1187         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
1188         struct otx2_eth_qconf *tx_qconf = dev->tx_qconf;
1189         struct otx2_eth_qconf *rx_qconf = dev->rx_qconf;
1190         struct otx2_eth_txq **txq;
1191         struct otx2_eth_rxq **rxq;
1192         int rc, i, nb_rxq, nb_txq;
1193
1194         nb_rxq = RTE_MIN(dev->configured_nb_rx_qs, eth_dev->data->nb_rx_queues);
1195         nb_txq = RTE_MIN(dev->configured_nb_tx_qs, eth_dev->data->nb_tx_queues);
1196
1197         rc = -ENOMEM;
1198         /* Setup tx & rx queues with previous configuration so
1199          * that the queues can be functional in cases like ports
1200          * are started without re configuring queues.
1201          *
1202          * Usual re config sequence is like below:
1203          * port_configure() {
1204          *      if(reconfigure) {
1205          *              queue_release()
1206          *              queue_setup()
1207          *      }
1208          *      queue_configure() {
1209          *              queue_release()
1210          *              queue_setup()
1211          *      }
1212          * }
1213          * port_start()
1214          *
1215          * In some application's control path, queue_configure() would
1216          * NOT be invoked for TXQs/RXQs in port_configure().
1217          * In such cases, queues can be functional after start as the
1218          * queues are already setup in port_configure().
1219          */
1220         for (i = 0; i < nb_txq; i++) {
1221                 if (!tx_qconf[i].valid)
1222                         continue;
1223                 rc = otx2_nix_tx_queue_setup(eth_dev, i, tx_qconf[i].nb_desc,
1224                                              tx_qconf[i].socket_id,
1225                                              &tx_qconf[i].conf.tx);
1226                 if (rc) {
1227                         otx2_err("Failed to setup tx queue rc=%d", rc);
1228                         txq = (struct otx2_eth_txq **)eth_dev->data->tx_queues;
1229                         for (i -= 1; i >= 0; i--)
1230                                 otx2_nix_tx_queue_release(txq[i]);
1231                         goto fail;
1232                 }
1233         }
1234
1235         free(tx_qconf); tx_qconf = NULL;
1236
1237         for (i = 0; i < nb_rxq; i++) {
1238                 if (!rx_qconf[i].valid)
1239                         continue;
1240                 rc = otx2_nix_rx_queue_setup(eth_dev, i, rx_qconf[i].nb_desc,
1241                                              rx_qconf[i].socket_id,
1242                                              &rx_qconf[i].conf.rx,
1243                                              rx_qconf[i].mempool);
1244                 if (rc) {
1245                         otx2_err("Failed to setup rx queue rc=%d", rc);
1246                         rxq = (struct otx2_eth_rxq **)eth_dev->data->rx_queues;
1247                         for (i -= 1; i >= 0; i--)
1248                                 otx2_nix_rx_queue_release(rxq[i]);
1249                         goto release_tx_queues;
1250                 }
1251         }
1252
1253         free(rx_qconf); rx_qconf = NULL;
1254
1255         return 0;
1256
1257 release_tx_queues:
1258         txq = (struct otx2_eth_txq **)eth_dev->data->tx_queues;
1259         for (i = 0; i < eth_dev->data->nb_tx_queues; i++)
1260                 otx2_nix_tx_queue_release(txq[i]);
1261 fail:
1262         if (tx_qconf)
1263                 free(tx_qconf);
1264         if (rx_qconf)
1265                 free(rx_qconf);
1266
1267         return rc;
1268 }
1269
1270 static uint16_t
1271 nix_eth_nop_burst(void *queue, struct rte_mbuf **mbufs, uint16_t pkts)
1272 {
1273         RTE_SET_USED(queue);
1274         RTE_SET_USED(mbufs);
1275         RTE_SET_USED(pkts);
1276
1277         return 0;
1278 }
1279
1280 static void
1281 nix_set_nop_rxtx_function(struct rte_eth_dev *eth_dev)
1282 {
1283         /* These dummy functions are required for supporting
1284          * some applications which reconfigure queues without
1285          * stopping tx burst and rx burst threads(eg kni app)
1286          * When the queues context is saved, txq/rxqs are released
1287          * which caused app crash since rx/tx burst is still
1288          * on different lcores
1289          */
1290         eth_dev->tx_pkt_burst = nix_eth_nop_burst;
1291         eth_dev->rx_pkt_burst = nix_eth_nop_burst;
1292         rte_mb();
1293 }
1294
1295 static void
1296 nix_lso_tcp(struct nix_lso_format_cfg *req, bool v4)
1297 {
1298         volatile struct nix_lso_format *field;
1299
1300         /* Format works only with TCP packet marked by OL3/OL4 */
1301         field = (volatile struct nix_lso_format *)&req->fields[0];
1302         req->field_mask = NIX_LSO_FIELD_MASK;
1303         /* Outer IPv4/IPv6 */
1304         field->layer = NIX_TXLAYER_OL3;
1305         field->offset = v4 ? 2 : 4;
1306         field->sizem1 = 1; /* 2B */
1307         field->alg = NIX_LSOALG_ADD_PAYLEN;
1308         field++;
1309         if (v4) {
1310                 /* IPID field */
1311                 field->layer = NIX_TXLAYER_OL3;
1312                 field->offset = 4;
1313                 field->sizem1 = 1;
1314                 /* Incremented linearly per segment */
1315                 field->alg = NIX_LSOALG_ADD_SEGNUM;
1316                 field++;
1317         }
1318
1319         /* TCP sequence number update */
1320         field->layer = NIX_TXLAYER_OL4;
1321         field->offset = 4;
1322         field->sizem1 = 3; /* 4 bytes */
1323         field->alg = NIX_LSOALG_ADD_OFFSET;
1324         field++;
1325         /* TCP flags field */
1326         field->layer = NIX_TXLAYER_OL4;
1327         field->offset = 12;
1328         field->sizem1 = 1;
1329         field->alg = NIX_LSOALG_TCP_FLAGS;
1330         field++;
1331 }
1332
1333 static void
1334 nix_lso_udp_tun_tcp(struct nix_lso_format_cfg *req,
1335                     bool outer_v4, bool inner_v4)
1336 {
1337         volatile struct nix_lso_format *field;
1338
1339         field = (volatile struct nix_lso_format *)&req->fields[0];
1340         req->field_mask = NIX_LSO_FIELD_MASK;
1341         /* Outer IPv4/IPv6 len */
1342         field->layer = NIX_TXLAYER_OL3;
1343         field->offset = outer_v4 ? 2 : 4;
1344         field->sizem1 = 1; /* 2B */
1345         field->alg = NIX_LSOALG_ADD_PAYLEN;
1346         field++;
1347         if (outer_v4) {
1348                 /* IPID */
1349                 field->layer = NIX_TXLAYER_OL3;
1350                 field->offset = 4;
1351                 field->sizem1 = 1;
1352                 /* Incremented linearly per segment */
1353                 field->alg = NIX_LSOALG_ADD_SEGNUM;
1354                 field++;
1355         }
1356
1357         /* Outer UDP length */
1358         field->layer = NIX_TXLAYER_OL4;
1359         field->offset = 4;
1360         field->sizem1 = 1;
1361         field->alg = NIX_LSOALG_ADD_PAYLEN;
1362         field++;
1363
1364         /* Inner IPv4/IPv6 */
1365         field->layer = NIX_TXLAYER_IL3;
1366         field->offset = inner_v4 ? 2 : 4;
1367         field->sizem1 = 1; /* 2B */
1368         field->alg = NIX_LSOALG_ADD_PAYLEN;
1369         field++;
1370         if (inner_v4) {
1371                 /* IPID field */
1372                 field->layer = NIX_TXLAYER_IL3;
1373                 field->offset = 4;
1374                 field->sizem1 = 1;
1375                 /* Incremented linearly per segment */
1376                 field->alg = NIX_LSOALG_ADD_SEGNUM;
1377                 field++;
1378         }
1379
1380         /* TCP sequence number update */
1381         field->layer = NIX_TXLAYER_IL4;
1382         field->offset = 4;
1383         field->sizem1 = 3; /* 4 bytes */
1384         field->alg = NIX_LSOALG_ADD_OFFSET;
1385         field++;
1386
1387         /* TCP flags field */
1388         field->layer = NIX_TXLAYER_IL4;
1389         field->offset = 12;
1390         field->sizem1 = 1;
1391         field->alg = NIX_LSOALG_TCP_FLAGS;
1392         field++;
1393 }
1394
1395 static void
1396 nix_lso_tun_tcp(struct nix_lso_format_cfg *req,
1397                 bool outer_v4, bool inner_v4)
1398 {
1399         volatile struct nix_lso_format *field;
1400
1401         field = (volatile struct nix_lso_format *)&req->fields[0];
1402         req->field_mask = NIX_LSO_FIELD_MASK;
1403         /* Outer IPv4/IPv6 len */
1404         field->layer = NIX_TXLAYER_OL3;
1405         field->offset = outer_v4 ? 2 : 4;
1406         field->sizem1 = 1; /* 2B */
1407         field->alg = NIX_LSOALG_ADD_PAYLEN;
1408         field++;
1409         if (outer_v4) {
1410                 /* IPID */
1411                 field->layer = NIX_TXLAYER_OL3;
1412                 field->offset = 4;
1413                 field->sizem1 = 1;
1414                 /* Incremented linearly per segment */
1415                 field->alg = NIX_LSOALG_ADD_SEGNUM;
1416                 field++;
1417         }
1418
1419         /* Inner IPv4/IPv6 */
1420         field->layer = NIX_TXLAYER_IL3;
1421         field->offset = inner_v4 ? 2 : 4;
1422         field->sizem1 = 1; /* 2B */
1423         field->alg = NIX_LSOALG_ADD_PAYLEN;
1424         field++;
1425         if (inner_v4) {
1426                 /* IPID field */
1427                 field->layer = NIX_TXLAYER_IL3;
1428                 field->offset = 4;
1429                 field->sizem1 = 1;
1430                 /* Incremented linearly per segment */
1431                 field->alg = NIX_LSOALG_ADD_SEGNUM;
1432                 field++;
1433         }
1434
1435         /* TCP sequence number update */
1436         field->layer = NIX_TXLAYER_IL4;
1437         field->offset = 4;
1438         field->sizem1 = 3; /* 4 bytes */
1439         field->alg = NIX_LSOALG_ADD_OFFSET;
1440         field++;
1441
1442         /* TCP flags field */
1443         field->layer = NIX_TXLAYER_IL4;
1444         field->offset = 12;
1445         field->sizem1 = 1;
1446         field->alg = NIX_LSOALG_TCP_FLAGS;
1447         field++;
1448 }
1449
1450 static int
1451 nix_setup_lso_formats(struct otx2_eth_dev *dev)
1452 {
1453         struct otx2_mbox *mbox = dev->mbox;
1454         struct nix_lso_format_cfg_rsp *rsp;
1455         struct nix_lso_format_cfg *req;
1456         uint8_t base;
1457         int rc;
1458
1459         /* Skip if TSO was not requested */
1460         if (!(dev->tx_offload_flags & NIX_TX_OFFLOAD_TSO_F))
1461                 return 0;
1462         /*
1463          * IPv4/TCP LSO
1464          */
1465         req = otx2_mbox_alloc_msg_nix_lso_format_cfg(mbox);
1466         nix_lso_tcp(req, true);
1467         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
1468         if (rc)
1469                 return rc;
1470
1471         base = rsp->lso_format_idx;
1472         if (base != NIX_LSO_FORMAT_IDX_TSOV4)
1473                 return -EFAULT;
1474         dev->lso_base_idx = base;
1475         otx2_nix_dbg("tcpv4 lso fmt=%u", base);
1476
1477
1478         /*
1479          * IPv6/TCP LSO
1480          */
1481         req = otx2_mbox_alloc_msg_nix_lso_format_cfg(mbox);
1482         nix_lso_tcp(req, false);
1483         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
1484         if (rc)
1485                 return rc;
1486
1487         if (rsp->lso_format_idx != base + 1)
1488                 return -EFAULT;
1489         otx2_nix_dbg("tcpv6 lso fmt=%u\n", base + 1);
1490
1491         /*
1492          * IPv4/UDP/TUN HDR/IPv4/TCP LSO
1493          */
1494         req = otx2_mbox_alloc_msg_nix_lso_format_cfg(mbox);
1495         nix_lso_udp_tun_tcp(req, true, true);
1496         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
1497         if (rc)
1498                 return rc;
1499
1500         if (rsp->lso_format_idx != base + 2)
1501                 return -EFAULT;
1502         otx2_nix_dbg("udp tun v4v4 fmt=%u\n", base + 2);
1503
1504         /*
1505          * IPv4/UDP/TUN HDR/IPv6/TCP LSO
1506          */
1507         req = otx2_mbox_alloc_msg_nix_lso_format_cfg(mbox);
1508         nix_lso_udp_tun_tcp(req, true, false);
1509         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
1510         if (rc)
1511                 return rc;
1512
1513         if (rsp->lso_format_idx != base + 3)
1514                 return -EFAULT;
1515         otx2_nix_dbg("udp tun v4v6 fmt=%u\n", base + 3);
1516
1517         /*
1518          * IPv6/UDP/TUN HDR/IPv4/TCP LSO
1519          */
1520         req = otx2_mbox_alloc_msg_nix_lso_format_cfg(mbox);
1521         nix_lso_udp_tun_tcp(req, false, true);
1522         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
1523         if (rc)
1524                 return rc;
1525
1526         if (rsp->lso_format_idx != base + 4)
1527                 return -EFAULT;
1528         otx2_nix_dbg("udp tun v6v4 fmt=%u\n", base + 4);
1529
1530         /*
1531          * IPv6/UDP/TUN HDR/IPv6/TCP LSO
1532          */
1533         req = otx2_mbox_alloc_msg_nix_lso_format_cfg(mbox);
1534         nix_lso_udp_tun_tcp(req, false, false);
1535         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
1536         if (rc)
1537                 return rc;
1538         if (rsp->lso_format_idx != base + 5)
1539                 return -EFAULT;
1540         otx2_nix_dbg("udp tun v6v6 fmt=%u\n", base + 5);
1541
1542         /*
1543          * IPv4/TUN HDR/IPv4/TCP LSO
1544          */
1545         req = otx2_mbox_alloc_msg_nix_lso_format_cfg(mbox);
1546         nix_lso_tun_tcp(req, true, true);
1547         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
1548         if (rc)
1549                 return rc;
1550
1551         if (rsp->lso_format_idx != base + 6)
1552                 return -EFAULT;
1553         otx2_nix_dbg("tun v4v4 fmt=%u\n", base + 6);
1554
1555         /*
1556          * IPv4/TUN HDR/IPv6/TCP LSO
1557          */
1558         req = otx2_mbox_alloc_msg_nix_lso_format_cfg(mbox);
1559         nix_lso_tun_tcp(req, true, false);
1560         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
1561         if (rc)
1562                 return rc;
1563
1564         if (rsp->lso_format_idx != base + 7)
1565                 return -EFAULT;
1566         otx2_nix_dbg("tun v4v6 fmt=%u\n", base + 7);
1567
1568         /*
1569          * IPv6/TUN HDR/IPv4/TCP LSO
1570          */
1571         req = otx2_mbox_alloc_msg_nix_lso_format_cfg(mbox);
1572         nix_lso_tun_tcp(req, false, true);
1573         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
1574         if (rc)
1575                 return rc;
1576
1577         if (rsp->lso_format_idx != base + 8)
1578                 return -EFAULT;
1579         otx2_nix_dbg("tun v6v4 fmt=%u\n", base + 8);
1580
1581         /*
1582          * IPv6/TUN HDR/IPv6/TCP LSO
1583          */
1584         req = otx2_mbox_alloc_msg_nix_lso_format_cfg(mbox);
1585         nix_lso_tun_tcp(req, false, false);
1586         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
1587         if (rc)
1588                 return rc;
1589         if (rsp->lso_format_idx != base + 9)
1590                 return -EFAULT;
1591         otx2_nix_dbg("tun v6v6 fmt=%u\n", base + 9);
1592         return 0;
1593 }
1594
1595 static int
1596 otx2_nix_configure(struct rte_eth_dev *eth_dev)
1597 {
1598         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
1599         struct rte_eth_dev_data *data = eth_dev->data;
1600         struct rte_eth_conf *conf = &data->dev_conf;
1601         struct rte_eth_rxmode *rxmode = &conf->rxmode;
1602         struct rte_eth_txmode *txmode = &conf->txmode;
1603         char ea_fmt[RTE_ETHER_ADDR_FMT_SIZE];
1604         struct rte_ether_addr *ea;
1605         uint8_t nb_rxq, nb_txq;
1606         int rc;
1607
1608         rc = -EINVAL;
1609
1610         /* Sanity checks */
1611         if (rte_eal_has_hugepages() == 0) {
1612                 otx2_err("Huge page is not configured");
1613                 goto fail_configure;
1614         }
1615
1616         if (conf->dcb_capability_en == 1) {
1617                 otx2_err("dcb enable is not supported");
1618                 goto fail_configure;
1619         }
1620
1621         if (conf->fdir_conf.mode != RTE_FDIR_MODE_NONE) {
1622                 otx2_err("Flow director is not supported");
1623                 goto fail_configure;
1624         }
1625
1626         if (rxmode->mq_mode != ETH_MQ_RX_NONE &&
1627             rxmode->mq_mode != ETH_MQ_RX_RSS) {
1628                 otx2_err("Unsupported mq rx mode %d", rxmode->mq_mode);
1629                 goto fail_configure;
1630         }
1631
1632         if (txmode->mq_mode != ETH_MQ_TX_NONE) {
1633                 otx2_err("Unsupported mq tx mode %d", txmode->mq_mode);
1634                 goto fail_configure;
1635         }
1636
1637         if (otx2_dev_is_Ax(dev) &&
1638             (txmode->offloads & DEV_TX_OFFLOAD_SCTP_CKSUM) &&
1639             ((txmode->offloads & DEV_TX_OFFLOAD_OUTER_IPV4_CKSUM) ||
1640             (txmode->offloads & DEV_TX_OFFLOAD_OUTER_UDP_CKSUM))) {
1641                 otx2_err("Outer IP and SCTP checksum unsupported");
1642                 goto fail_configure;
1643         }
1644
1645         /* Free the resources allocated from the previous configure */
1646         if (dev->configured == 1) {
1647                 otx2_eth_sec_fini(eth_dev);
1648                 otx2_nix_rxchan_bpid_cfg(eth_dev, false);
1649                 otx2_nix_vlan_fini(eth_dev);
1650                 otx2_nix_mc_addr_list_uninstall(eth_dev);
1651                 otx2_flow_free_all_resources(dev);
1652                 oxt2_nix_unregister_queue_irqs(eth_dev);
1653                 if (eth_dev->data->dev_conf.intr_conf.rxq)
1654                         oxt2_nix_unregister_cq_irqs(eth_dev);
1655                 nix_set_nop_rxtx_function(eth_dev);
1656                 rc = nix_store_queue_cfg_and_then_release(eth_dev);
1657                 if (rc)
1658                         goto fail_configure;
1659                 otx2_nix_tm_fini(eth_dev);
1660                 nix_lf_free(dev);
1661         }
1662
1663         dev->rx_offloads = rxmode->offloads;
1664         dev->tx_offloads = txmode->offloads;
1665         dev->rx_offload_flags |= nix_rx_offload_flags(eth_dev);
1666         dev->tx_offload_flags |= nix_tx_offload_flags(eth_dev);
1667         dev->rss_info.rss_grps = NIX_RSS_GRPS;
1668
1669         nb_rxq = RTE_MAX(data->nb_rx_queues, 1);
1670         nb_txq = RTE_MAX(data->nb_tx_queues, 1);
1671
1672         /* Alloc a nix lf */
1673         rc = nix_lf_alloc(dev, nb_rxq, nb_txq);
1674         if (rc) {
1675                 otx2_err("Failed to init nix_lf rc=%d", rc);
1676                 goto fail_offloads;
1677         }
1678
1679         otx2_nix_err_intr_enb_dis(eth_dev, true);
1680         otx2_nix_ras_intr_enb_dis(eth_dev, true);
1681
1682         if (dev->ptp_en &&
1683             dev->npc_flow.switch_header_type == OTX2_PRIV_FLAGS_HIGIG) {
1684                 otx2_err("Both PTP and switch header enabled");
1685                 goto free_nix_lf;
1686         }
1687
1688         rc = nix_lf_switch_header_type_enable(dev, true);
1689         if (rc) {
1690                 otx2_err("Failed to enable switch type nix_lf rc=%d", rc);
1691                 goto free_nix_lf;
1692         }
1693
1694         rc = nix_setup_lso_formats(dev);
1695         if (rc) {
1696                 otx2_err("failed to setup nix lso format fields, rc=%d", rc);
1697                 goto free_nix_lf;
1698         }
1699
1700         /* Configure RSS */
1701         rc = otx2_nix_rss_config(eth_dev);
1702         if (rc) {
1703                 otx2_err("Failed to configure rss rc=%d", rc);
1704                 goto free_nix_lf;
1705         }
1706
1707         /* Init the default TM scheduler hierarchy */
1708         rc = otx2_nix_tm_init_default(eth_dev);
1709         if (rc) {
1710                 otx2_err("Failed to init traffic manager rc=%d", rc);
1711                 goto free_nix_lf;
1712         }
1713
1714         rc = otx2_nix_vlan_offload_init(eth_dev);
1715         if (rc) {
1716                 otx2_err("Failed to init vlan offload rc=%d", rc);
1717                 goto tm_fini;
1718         }
1719
1720         /* Register queue IRQs */
1721         rc = oxt2_nix_register_queue_irqs(eth_dev);
1722         if (rc) {
1723                 otx2_err("Failed to register queue interrupts rc=%d", rc);
1724                 goto vlan_fini;
1725         }
1726
1727         /* Register cq IRQs */
1728         if (eth_dev->data->dev_conf.intr_conf.rxq) {
1729                 if (eth_dev->data->nb_rx_queues > dev->cints) {
1730                         otx2_err("Rx interrupt cannot be enabled, rxq > %d",
1731                                  dev->cints);
1732                         goto q_irq_fini;
1733                 }
1734                 /* Rx interrupt feature cannot work with vector mode because,
1735                  * vector mode doesn't process packets unless min 4 pkts are
1736                  * received, while cq interrupts are generated even for 1 pkt
1737                  * in the CQ.
1738                  */
1739                 dev->scalar_ena = true;
1740
1741                 rc = oxt2_nix_register_cq_irqs(eth_dev);
1742                 if (rc) {
1743                         otx2_err("Failed to register CQ interrupts rc=%d", rc);
1744                         goto q_irq_fini;
1745                 }
1746         }
1747
1748         /* Configure loop back mode */
1749         rc = cgx_intlbk_enable(dev, eth_dev->data->dev_conf.lpbk_mode);
1750         if (rc) {
1751                 otx2_err("Failed to configure cgx loop back mode rc=%d", rc);
1752                 goto cq_fini;
1753         }
1754
1755         rc = otx2_nix_rxchan_bpid_cfg(eth_dev, true);
1756         if (rc) {
1757                 otx2_err("Failed to configure nix rx chan bpid cfg rc=%d", rc);
1758                 goto cq_fini;
1759         }
1760
1761         /* Enable security */
1762         rc = otx2_eth_sec_init(eth_dev);
1763         if (rc)
1764                 goto cq_fini;
1765
1766         rc = otx2_nix_flow_ctrl_init(eth_dev);
1767         if (rc) {
1768                 otx2_err("Failed to init flow ctrl mode %d", rc);
1769                 goto cq_fini;
1770         }
1771
1772         rc = otx2_nix_mc_addr_list_install(eth_dev);
1773         if (rc < 0) {
1774                 otx2_err("Failed to install mc address list rc=%d", rc);
1775                 goto sec_fini;
1776         }
1777
1778         /*
1779          * Restore queue config when reconfigure followed by
1780          * reconfigure and no queue configure invoked from application case.
1781          */
1782         if (dev->configured == 1) {
1783                 rc = nix_restore_queue_cfg(eth_dev);
1784                 if (rc)
1785                         goto uninstall_mc_list;
1786         }
1787
1788         /* Update the mac address */
1789         ea = eth_dev->data->mac_addrs;
1790         memcpy(ea, dev->mac_addr, RTE_ETHER_ADDR_LEN);
1791         if (rte_is_zero_ether_addr(ea))
1792                 rte_eth_random_addr((uint8_t *)ea);
1793
1794         rte_ether_format_addr(ea_fmt, RTE_ETHER_ADDR_FMT_SIZE, ea);
1795
1796         /* Apply new link configurations if changed */
1797         rc = otx2_apply_link_speed(eth_dev);
1798         if (rc) {
1799                 otx2_err("Failed to set link configuration");
1800                 goto uninstall_mc_list;
1801         }
1802
1803         otx2_nix_dbg("Configured port%d mac=%s nb_rxq=%d nb_txq=%d"
1804                 " rx_offloads=0x%" PRIx64 " tx_offloads=0x%" PRIx64 ""
1805                 " rx_flags=0x%x tx_flags=0x%x",
1806                 eth_dev->data->port_id, ea_fmt, nb_rxq,
1807                 nb_txq, dev->rx_offloads, dev->tx_offloads,
1808                 dev->rx_offload_flags, dev->tx_offload_flags);
1809
1810         /* All good */
1811         dev->configured = 1;
1812         dev->configured_nb_rx_qs = data->nb_rx_queues;
1813         dev->configured_nb_tx_qs = data->nb_tx_queues;
1814         return 0;
1815
1816 uninstall_mc_list:
1817         otx2_nix_mc_addr_list_uninstall(eth_dev);
1818 sec_fini:
1819         otx2_eth_sec_fini(eth_dev);
1820 cq_fini:
1821         oxt2_nix_unregister_cq_irqs(eth_dev);
1822 q_irq_fini:
1823         oxt2_nix_unregister_queue_irqs(eth_dev);
1824 vlan_fini:
1825         otx2_nix_vlan_fini(eth_dev);
1826 tm_fini:
1827         otx2_nix_tm_fini(eth_dev);
1828 free_nix_lf:
1829         nix_lf_free(dev);
1830 fail_offloads:
1831         dev->rx_offload_flags &= ~nix_rx_offload_flags(eth_dev);
1832         dev->tx_offload_flags &= ~nix_tx_offload_flags(eth_dev);
1833 fail_configure:
1834         dev->configured = 0;
1835         return rc;
1836 }
1837
1838 int
1839 otx2_nix_tx_queue_start(struct rte_eth_dev *eth_dev, uint16_t qidx)
1840 {
1841         struct rte_eth_dev_data *data = eth_dev->data;
1842         struct otx2_eth_txq *txq;
1843         int rc = -EINVAL;
1844
1845         txq = eth_dev->data->tx_queues[qidx];
1846
1847         if (data->tx_queue_state[qidx] == RTE_ETH_QUEUE_STATE_STARTED)
1848                 return 0;
1849
1850         rc = otx2_nix_sq_sqb_aura_fc(txq, true);
1851         if (rc) {
1852                 otx2_err("Failed to enable sqb aura fc, txq=%u, rc=%d",
1853                          qidx, rc);
1854                 goto done;
1855         }
1856
1857         data->tx_queue_state[qidx] = RTE_ETH_QUEUE_STATE_STARTED;
1858
1859 done:
1860         return rc;
1861 }
1862
1863 int
1864 otx2_nix_tx_queue_stop(struct rte_eth_dev *eth_dev, uint16_t qidx)
1865 {
1866         struct rte_eth_dev_data *data = eth_dev->data;
1867         struct otx2_eth_txq *txq;
1868         int rc;
1869
1870         txq = eth_dev->data->tx_queues[qidx];
1871
1872         if (data->tx_queue_state[qidx] == RTE_ETH_QUEUE_STATE_STOPPED)
1873                 return 0;
1874
1875         txq->fc_cache_pkts = 0;
1876
1877         rc = otx2_nix_sq_sqb_aura_fc(txq, false);
1878         if (rc) {
1879                 otx2_err("Failed to disable sqb aura fc, txq=%u, rc=%d",
1880                          qidx, rc);
1881                 goto done;
1882         }
1883
1884         data->tx_queue_state[qidx] = RTE_ETH_QUEUE_STATE_STOPPED;
1885
1886 done:
1887         return rc;
1888 }
1889
1890 static int
1891 otx2_nix_rx_queue_start(struct rte_eth_dev *eth_dev, uint16_t qidx)
1892 {
1893         struct otx2_eth_rxq *rxq = eth_dev->data->rx_queues[qidx];
1894         struct rte_eth_dev_data *data = eth_dev->data;
1895         int rc;
1896
1897         if (data->rx_queue_state[qidx] == RTE_ETH_QUEUE_STATE_STARTED)
1898                 return 0;
1899
1900         rc = nix_rq_enb_dis(rxq->eth_dev, rxq, true);
1901         if (rc) {
1902                 otx2_err("Failed to enable rxq=%u, rc=%d", qidx, rc);
1903                 goto done;
1904         }
1905
1906         data->rx_queue_state[qidx] = RTE_ETH_QUEUE_STATE_STARTED;
1907
1908 done:
1909         return rc;
1910 }
1911
1912 static int
1913 otx2_nix_rx_queue_stop(struct rte_eth_dev *eth_dev, uint16_t qidx)
1914 {
1915         struct otx2_eth_rxq *rxq = eth_dev->data->rx_queues[qidx];
1916         struct rte_eth_dev_data *data = eth_dev->data;
1917         int rc;
1918
1919         if (data->rx_queue_state[qidx] == RTE_ETH_QUEUE_STATE_STOPPED)
1920                 return 0;
1921
1922         rc = nix_rq_enb_dis(rxq->eth_dev, rxq, false);
1923         if (rc) {
1924                 otx2_err("Failed to disable rxq=%u, rc=%d", qidx, rc);
1925                 goto done;
1926         }
1927
1928         data->rx_queue_state[qidx] = RTE_ETH_QUEUE_STATE_STOPPED;
1929
1930 done:
1931         return rc;
1932 }
1933
1934 static void
1935 otx2_nix_dev_stop(struct rte_eth_dev *eth_dev)
1936 {
1937         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
1938         struct rte_mbuf *rx_pkts[32];
1939         struct otx2_eth_rxq *rxq;
1940         int count, i, j, rc;
1941
1942         nix_lf_switch_header_type_enable(dev, false);
1943         nix_cgx_stop_link_event(dev);
1944         npc_rx_disable(dev);
1945
1946         /* Stop rx queues and free up pkts pending */
1947         for (i = 0; i < eth_dev->data->nb_rx_queues; i++) {
1948                 rc = otx2_nix_rx_queue_stop(eth_dev, i);
1949                 if (rc)
1950                         continue;
1951
1952                 rxq = eth_dev->data->rx_queues[i];
1953                 count = dev->rx_pkt_burst_no_offload(rxq, rx_pkts, 32);
1954                 while (count) {
1955                         for (j = 0; j < count; j++)
1956                                 rte_pktmbuf_free(rx_pkts[j]);
1957                         count = dev->rx_pkt_burst_no_offload(rxq, rx_pkts, 32);
1958                 }
1959         }
1960
1961         /* Stop tx queues  */
1962         for (i = 0; i < eth_dev->data->nb_tx_queues; i++)
1963                 otx2_nix_tx_queue_stop(eth_dev, i);
1964 }
1965
1966 static int
1967 otx2_nix_dev_start(struct rte_eth_dev *eth_dev)
1968 {
1969         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
1970         int rc, i;
1971
1972         /* MTU recalculate should be avoided here if PTP is enabled by PF, as
1973          * otx2_nix_recalc_mtu would be invoked during otx2_nix_ptp_enable_vf
1974          * call below.
1975          */
1976         if (eth_dev->data->nb_rx_queues != 0 && !otx2_ethdev_is_ptp_en(dev)) {
1977                 rc = otx2_nix_recalc_mtu(eth_dev);
1978                 if (rc)
1979                         return rc;
1980         }
1981
1982         /* Start rx queues */
1983         for (i = 0; i < eth_dev->data->nb_rx_queues; i++) {
1984                 rc = otx2_nix_rx_queue_start(eth_dev, i);
1985                 if (rc)
1986                         return rc;
1987         }
1988
1989         /* Start tx queues  */
1990         for (i = 0; i < eth_dev->data->nb_tx_queues; i++) {
1991                 rc = otx2_nix_tx_queue_start(eth_dev, i);
1992                 if (rc)
1993                         return rc;
1994         }
1995
1996         rc = otx2_nix_update_flow_ctrl_mode(eth_dev);
1997         if (rc) {
1998                 otx2_err("Failed to update flow ctrl mode %d", rc);
1999                 return rc;
2000         }
2001
2002         /* Enable PTP if it was requested by the app or if it is already
2003          * enabled in PF owning this VF
2004          */
2005         memset(&dev->tstamp, 0, sizeof(struct otx2_timesync_info));
2006         if ((dev->rx_offloads & DEV_RX_OFFLOAD_TIMESTAMP) ||
2007             otx2_ethdev_is_ptp_en(dev))
2008                 otx2_nix_timesync_enable(eth_dev);
2009         else
2010                 otx2_nix_timesync_disable(eth_dev);
2011
2012         /* Update VF about data off shifted by 8 bytes if PTP already
2013          * enabled in PF owning this VF
2014          */
2015         if (otx2_ethdev_is_ptp_en(dev) && otx2_dev_is_vf(dev))
2016                 otx2_nix_ptp_enable_vf(eth_dev);
2017
2018         rc = npc_rx_enable(dev);
2019         if (rc) {
2020                 otx2_err("Failed to enable NPC rx %d", rc);
2021                 return rc;
2022         }
2023
2024         otx2_nix_toggle_flag_link_cfg(dev, true);
2025
2026         rc = nix_cgx_start_link_event(dev);
2027         if (rc) {
2028                 otx2_err("Failed to start cgx link event %d", rc);
2029                 goto rx_disable;
2030         }
2031
2032         otx2_nix_toggle_flag_link_cfg(dev, false);
2033         otx2_eth_set_tx_function(eth_dev);
2034         otx2_eth_set_rx_function(eth_dev);
2035
2036         return 0;
2037
2038 rx_disable:
2039         npc_rx_disable(dev);
2040         otx2_nix_toggle_flag_link_cfg(dev, false);
2041         return rc;
2042 }
2043
2044 static int otx2_nix_dev_reset(struct rte_eth_dev *eth_dev);
2045 static void otx2_nix_dev_close(struct rte_eth_dev *eth_dev);
2046
2047 /* Initialize and register driver with DPDK Application */
2048 static const struct eth_dev_ops otx2_eth_dev_ops = {
2049         .dev_infos_get            = otx2_nix_info_get,
2050         .dev_configure            = otx2_nix_configure,
2051         .link_update              = otx2_nix_link_update,
2052         .tx_queue_setup           = otx2_nix_tx_queue_setup,
2053         .tx_queue_release         = otx2_nix_tx_queue_release,
2054         .tm_ops_get               = otx2_nix_tm_ops_get,
2055         .rx_queue_setup           = otx2_nix_rx_queue_setup,
2056         .rx_queue_release         = otx2_nix_rx_queue_release,
2057         .dev_start                = otx2_nix_dev_start,
2058         .dev_stop                 = otx2_nix_dev_stop,
2059         .dev_close                = otx2_nix_dev_close,
2060         .tx_queue_start           = otx2_nix_tx_queue_start,
2061         .tx_queue_stop            = otx2_nix_tx_queue_stop,
2062         .rx_queue_start           = otx2_nix_rx_queue_start,
2063         .rx_queue_stop            = otx2_nix_rx_queue_stop,
2064         .dev_set_link_up          = otx2_nix_dev_set_link_up,
2065         .dev_set_link_down        = otx2_nix_dev_set_link_down,
2066         .dev_supported_ptypes_get = otx2_nix_supported_ptypes_get,
2067         .dev_ptypes_set           = otx2_nix_ptypes_set,
2068         .dev_reset                = otx2_nix_dev_reset,
2069         .stats_get                = otx2_nix_dev_stats_get,
2070         .stats_reset              = otx2_nix_dev_stats_reset,
2071         .get_reg                  = otx2_nix_dev_get_reg,
2072         .mtu_set                  = otx2_nix_mtu_set,
2073         .mac_addr_add             = otx2_nix_mac_addr_add,
2074         .mac_addr_remove          = otx2_nix_mac_addr_del,
2075         .mac_addr_set             = otx2_nix_mac_addr_set,
2076         .set_mc_addr_list         = otx2_nix_set_mc_addr_list,
2077         .promiscuous_enable       = otx2_nix_promisc_enable,
2078         .promiscuous_disable      = otx2_nix_promisc_disable,
2079         .allmulticast_enable      = otx2_nix_allmulticast_enable,
2080         .allmulticast_disable     = otx2_nix_allmulticast_disable,
2081         .queue_stats_mapping_set  = otx2_nix_queue_stats_mapping,
2082         .reta_update              = otx2_nix_dev_reta_update,
2083         .reta_query               = otx2_nix_dev_reta_query,
2084         .rss_hash_update          = otx2_nix_rss_hash_update,
2085         .rss_hash_conf_get        = otx2_nix_rss_hash_conf_get,
2086         .xstats_get               = otx2_nix_xstats_get,
2087         .xstats_get_names         = otx2_nix_xstats_get_names,
2088         .xstats_reset             = otx2_nix_xstats_reset,
2089         .xstats_get_by_id         = otx2_nix_xstats_get_by_id,
2090         .xstats_get_names_by_id   = otx2_nix_xstats_get_names_by_id,
2091         .rxq_info_get             = otx2_nix_rxq_info_get,
2092         .txq_info_get             = otx2_nix_txq_info_get,
2093         .rx_burst_mode_get        = otx2_rx_burst_mode_get,
2094         .tx_burst_mode_get        = otx2_tx_burst_mode_get,
2095         .rx_queue_count           = otx2_nix_rx_queue_count,
2096         .rx_descriptor_done       = otx2_nix_rx_descriptor_done,
2097         .rx_descriptor_status     = otx2_nix_rx_descriptor_status,
2098         .tx_descriptor_status     = otx2_nix_tx_descriptor_status,
2099         .tx_done_cleanup          = otx2_nix_tx_done_cleanup,
2100         .set_queue_rate_limit     = otx2_nix_tm_set_queue_rate_limit,
2101         .pool_ops_supported       = otx2_nix_pool_ops_supported,
2102         .filter_ctrl              = otx2_nix_dev_filter_ctrl,
2103         .get_module_info          = otx2_nix_get_module_info,
2104         .get_module_eeprom        = otx2_nix_get_module_eeprom,
2105         .fw_version_get           = otx2_nix_fw_version_get,
2106         .flow_ctrl_get            = otx2_nix_flow_ctrl_get,
2107         .flow_ctrl_set            = otx2_nix_flow_ctrl_set,
2108         .timesync_enable          = otx2_nix_timesync_enable,
2109         .timesync_disable         = otx2_nix_timesync_disable,
2110         .timesync_read_rx_timestamp = otx2_nix_timesync_read_rx_timestamp,
2111         .timesync_read_tx_timestamp = otx2_nix_timesync_read_tx_timestamp,
2112         .timesync_adjust_time     = otx2_nix_timesync_adjust_time,
2113         .timesync_read_time       = otx2_nix_timesync_read_time,
2114         .timesync_write_time      = otx2_nix_timesync_write_time,
2115         .vlan_offload_set         = otx2_nix_vlan_offload_set,
2116         .vlan_filter_set          = otx2_nix_vlan_filter_set,
2117         .vlan_strip_queue_set     = otx2_nix_vlan_strip_queue_set,
2118         .vlan_tpid_set            = otx2_nix_vlan_tpid_set,
2119         .vlan_pvid_set            = otx2_nix_vlan_pvid_set,
2120         .rx_queue_intr_enable     = otx2_nix_rx_queue_intr_enable,
2121         .rx_queue_intr_disable    = otx2_nix_rx_queue_intr_disable,
2122         .read_clock               = otx2_nix_read_clock,
2123 };
2124
2125 static inline int
2126 nix_lf_attach(struct otx2_eth_dev *dev)
2127 {
2128         struct otx2_mbox *mbox = dev->mbox;
2129         struct rsrc_attach_req *req;
2130
2131         /* Attach NIX(lf) */
2132         req = otx2_mbox_alloc_msg_attach_resources(mbox);
2133         req->modify = true;
2134         req->nixlf = true;
2135
2136         return otx2_mbox_process(mbox);
2137 }
2138
2139 static inline int
2140 nix_lf_get_msix_offset(struct otx2_eth_dev *dev)
2141 {
2142         struct otx2_mbox *mbox = dev->mbox;
2143         struct msix_offset_rsp *msix_rsp;
2144         int rc;
2145
2146         /* Get NPA and NIX MSIX vector offsets */
2147         otx2_mbox_alloc_msg_msix_offset(mbox);
2148
2149         rc = otx2_mbox_process_msg(mbox, (void *)&msix_rsp);
2150
2151         dev->nix_msixoff = msix_rsp->nix_msixoff;
2152
2153         return rc;
2154 }
2155
2156 static inline int
2157 otx2_eth_dev_lf_detach(struct otx2_mbox *mbox)
2158 {
2159         struct rsrc_detach_req *req;
2160
2161         req = otx2_mbox_alloc_msg_detach_resources(mbox);
2162
2163         /* Detach all except npa lf */
2164         req->partial = true;
2165         req->nixlf = true;
2166         req->sso = true;
2167         req->ssow = true;
2168         req->timlfs = true;
2169         req->cptlfs = true;
2170
2171         return otx2_mbox_process(mbox);
2172 }
2173
2174 static bool
2175 otx2_eth_dev_is_sdp(struct rte_pci_device *pci_dev)
2176 {
2177         if (pci_dev->id.device_id == PCI_DEVID_OCTEONTX2_RVU_SDP_PF ||
2178             pci_dev->id.device_id == PCI_DEVID_OCTEONTX2_RVU_SDP_VF)
2179                 return true;
2180         return false;
2181 }
2182
2183 static int
2184 otx2_eth_dev_init(struct rte_eth_dev *eth_dev)
2185 {
2186         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
2187         struct rte_pci_device *pci_dev;
2188         int rc, max_entries;
2189
2190         eth_dev->dev_ops = &otx2_eth_dev_ops;
2191
2192         /* For secondary processes, the primary has done all the work */
2193         if (rte_eal_process_type() != RTE_PROC_PRIMARY) {
2194                 /* Setup callbacks for secondary process */
2195                 otx2_eth_set_tx_function(eth_dev);
2196                 otx2_eth_set_rx_function(eth_dev);
2197                 return 0;
2198         }
2199
2200         pci_dev = RTE_ETH_DEV_TO_PCI(eth_dev);
2201
2202         rte_eth_copy_pci_info(eth_dev, pci_dev);
2203         eth_dev->data->dev_flags |= RTE_ETH_DEV_CLOSE_REMOVE;
2204
2205         /* Zero out everything after OTX2_DEV to allow proper dev_reset() */
2206         memset(&dev->otx2_eth_dev_data_start, 0, sizeof(*dev) -
2207                 offsetof(struct otx2_eth_dev, otx2_eth_dev_data_start));
2208
2209         /* Parse devargs string */
2210         rc = otx2_ethdev_parse_devargs(eth_dev->device->devargs, dev);
2211         if (rc) {
2212                 otx2_err("Failed to parse devargs rc=%d", rc);
2213                 goto error;
2214         }
2215
2216         if (!dev->mbox_active) {
2217                 /* Initialize the base otx2_dev object
2218                  * only if already present
2219                  */
2220                 rc = otx2_dev_init(pci_dev, dev);
2221                 if (rc) {
2222                         otx2_err("Failed to initialize otx2_dev rc=%d", rc);
2223                         goto error;
2224                 }
2225         }
2226         if (otx2_eth_dev_is_sdp(pci_dev))
2227                 dev->sdp_link = true;
2228         else
2229                 dev->sdp_link = false;
2230         /* Device generic callbacks */
2231         dev->ops = &otx2_dev_ops;
2232         dev->eth_dev = eth_dev;
2233
2234         /* Grab the NPA LF if required */
2235         rc = otx2_npa_lf_init(pci_dev, dev);
2236         if (rc)
2237                 goto otx2_dev_uninit;
2238
2239         dev->configured = 0;
2240         dev->drv_inited = true;
2241         dev->ptype_disable = 0;
2242         dev->base = dev->bar2 + (RVU_BLOCK_ADDR_NIX0 << 20);
2243         dev->lmt_addr = dev->bar2 + (RVU_BLOCK_ADDR_LMT << 20);
2244
2245         /* Attach NIX LF */
2246         rc = nix_lf_attach(dev);
2247         if (rc)
2248                 goto otx2_npa_uninit;
2249
2250         /* Get NIX MSIX offset */
2251         rc = nix_lf_get_msix_offset(dev);
2252         if (rc)
2253                 goto otx2_npa_uninit;
2254
2255         /* Register LF irq handlers */
2256         rc = otx2_nix_register_irqs(eth_dev);
2257         if (rc)
2258                 goto mbox_detach;
2259
2260         /* Get maximum number of supported MAC entries */
2261         max_entries = otx2_cgx_mac_max_entries_get(dev);
2262         if (max_entries < 0) {
2263                 otx2_err("Failed to get max entries for mac addr");
2264                 rc = -ENOTSUP;
2265                 goto unregister_irq;
2266         }
2267
2268         /* For VFs, returned max_entries will be 0. But to keep default MAC
2269          * address, one entry must be allocated. So setting up to 1.
2270          */
2271         if (max_entries == 0)
2272                 max_entries = 1;
2273
2274         eth_dev->data->mac_addrs = rte_zmalloc("mac_addr", max_entries *
2275                                                RTE_ETHER_ADDR_LEN, 0);
2276         if (eth_dev->data->mac_addrs == NULL) {
2277                 otx2_err("Failed to allocate memory for mac addr");
2278                 rc = -ENOMEM;
2279                 goto unregister_irq;
2280         }
2281
2282         dev->max_mac_entries = max_entries;
2283
2284         rc = otx2_nix_mac_addr_get(eth_dev, dev->mac_addr);
2285         if (rc)
2286                 goto free_mac_addrs;
2287
2288         /* Update the mac address */
2289         memcpy(eth_dev->data->mac_addrs, dev->mac_addr, RTE_ETHER_ADDR_LEN);
2290
2291         /* Also sync same MAC address to CGX table */
2292         otx2_cgx_mac_addr_set(eth_dev, &eth_dev->data->mac_addrs[0]);
2293
2294         /* Initialize the tm data structures */
2295         otx2_nix_tm_conf_init(eth_dev);
2296
2297         dev->tx_offload_capa = nix_get_tx_offload_capa(dev);
2298         dev->rx_offload_capa = nix_get_rx_offload_capa(dev);
2299
2300         if (otx2_dev_is_96xx_A0(dev) ||
2301             otx2_dev_is_95xx_Ax(dev)) {
2302                 dev->hwcap |= OTX2_FIXUP_F_MIN_4K_Q;
2303                 dev->hwcap |= OTX2_FIXUP_F_LIMIT_CQ_FULL;
2304         }
2305
2306         /* Create security ctx */
2307         rc = otx2_eth_sec_ctx_create(eth_dev);
2308         if (rc)
2309                 goto free_mac_addrs;
2310         dev->tx_offload_capa |= DEV_TX_OFFLOAD_SECURITY;
2311         dev->rx_offload_capa |= DEV_RX_OFFLOAD_SECURITY;
2312
2313         /* Initialize rte-flow */
2314         rc = otx2_flow_init(dev);
2315         if (rc)
2316                 goto sec_ctx_destroy;
2317
2318         otx2_nix_mc_filter_init(dev);
2319
2320         otx2_nix_dbg("Port=%d pf=%d vf=%d ver=%s msix_off=%d hwcap=0x%" PRIx64
2321                      " rxoffload_capa=0x%" PRIx64 " txoffload_capa=0x%" PRIx64,
2322                      eth_dev->data->port_id, dev->pf, dev->vf,
2323                      OTX2_ETH_DEV_PMD_VERSION, dev->nix_msixoff, dev->hwcap,
2324                      dev->rx_offload_capa, dev->tx_offload_capa);
2325         return 0;
2326
2327 sec_ctx_destroy:
2328         otx2_eth_sec_ctx_destroy(eth_dev);
2329 free_mac_addrs:
2330         rte_free(eth_dev->data->mac_addrs);
2331 unregister_irq:
2332         otx2_nix_unregister_irqs(eth_dev);
2333 mbox_detach:
2334         otx2_eth_dev_lf_detach(dev->mbox);
2335 otx2_npa_uninit:
2336         otx2_npa_lf_fini();
2337 otx2_dev_uninit:
2338         otx2_dev_fini(pci_dev, dev);
2339 error:
2340         otx2_err("Failed to init nix eth_dev rc=%d", rc);
2341         return rc;
2342 }
2343
2344 static int
2345 otx2_eth_dev_uninit(struct rte_eth_dev *eth_dev, bool mbox_close)
2346 {
2347         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
2348         struct rte_pci_device *pci_dev;
2349         int rc, i;
2350
2351         /* Nothing to be done for secondary processes */
2352         if (rte_eal_process_type() != RTE_PROC_PRIMARY)
2353                 return 0;
2354
2355         /* Clear the flag since we are closing down */
2356         dev->configured = 0;
2357
2358         /* Disable nix bpid config */
2359         otx2_nix_rxchan_bpid_cfg(eth_dev, false);
2360
2361         npc_rx_disable(dev);
2362
2363         /* Disable vlan offloads */
2364         otx2_nix_vlan_fini(eth_dev);
2365
2366         /* Disable other rte_flow entries */
2367         otx2_flow_fini(dev);
2368
2369         /* Free multicast filter list */
2370         otx2_nix_mc_filter_fini(dev);
2371
2372         /* Disable PTP if already enabled */
2373         if (otx2_ethdev_is_ptp_en(dev))
2374                 otx2_nix_timesync_disable(eth_dev);
2375
2376         nix_cgx_stop_link_event(dev);
2377
2378         /* Free up SQs */
2379         for (i = 0; i < eth_dev->data->nb_tx_queues; i++) {
2380                 otx2_nix_tx_queue_release(eth_dev->data->tx_queues[i]);
2381                 eth_dev->data->tx_queues[i] = NULL;
2382         }
2383         eth_dev->data->nb_tx_queues = 0;
2384
2385         /* Free up RQ's and CQ's */
2386         for (i = 0; i < eth_dev->data->nb_rx_queues; i++) {
2387                 otx2_nix_rx_queue_release(eth_dev->data->rx_queues[i]);
2388                 eth_dev->data->rx_queues[i] = NULL;
2389         }
2390         eth_dev->data->nb_rx_queues = 0;
2391
2392         /* Free tm resources */
2393         rc = otx2_nix_tm_fini(eth_dev);
2394         if (rc)
2395                 otx2_err("Failed to cleanup tm, rc=%d", rc);
2396
2397         /* Unregister queue irqs */
2398         oxt2_nix_unregister_queue_irqs(eth_dev);
2399
2400         /* Unregister cq irqs */
2401         if (eth_dev->data->dev_conf.intr_conf.rxq)
2402                 oxt2_nix_unregister_cq_irqs(eth_dev);
2403
2404         rc = nix_lf_free(dev);
2405         if (rc)
2406                 otx2_err("Failed to free nix lf, rc=%d", rc);
2407
2408         rc = otx2_npa_lf_fini();
2409         if (rc)
2410                 otx2_err("Failed to cleanup npa lf, rc=%d", rc);
2411
2412         /* Disable security */
2413         otx2_eth_sec_fini(eth_dev);
2414
2415         /* Destroy security ctx */
2416         otx2_eth_sec_ctx_destroy(eth_dev);
2417
2418         rte_free(eth_dev->data->mac_addrs);
2419         eth_dev->data->mac_addrs = NULL;
2420         dev->drv_inited = false;
2421
2422         pci_dev = RTE_ETH_DEV_TO_PCI(eth_dev);
2423         otx2_nix_unregister_irqs(eth_dev);
2424
2425         rc = otx2_eth_dev_lf_detach(dev->mbox);
2426         if (rc)
2427                 otx2_err("Failed to detach resources, rc=%d", rc);
2428
2429         /* Check if mbox close is needed */
2430         if (!mbox_close)
2431                 return 0;
2432
2433         if (otx2_npa_lf_active(dev) || otx2_dev_active_vfs(dev)) {
2434                 /* Will be freed later by PMD */
2435                 eth_dev->data->dev_private = NULL;
2436                 return 0;
2437         }
2438
2439         otx2_dev_fini(pci_dev, dev);
2440         return 0;
2441 }
2442
2443 static void
2444 otx2_nix_dev_close(struct rte_eth_dev *eth_dev)
2445 {
2446         otx2_eth_dev_uninit(eth_dev, true);
2447 }
2448
2449 static int
2450 otx2_nix_dev_reset(struct rte_eth_dev *eth_dev)
2451 {
2452         int rc;
2453
2454         rc = otx2_eth_dev_uninit(eth_dev, false);
2455         if (rc)
2456                 return rc;
2457
2458         return otx2_eth_dev_init(eth_dev);
2459 }
2460
2461 static int
2462 nix_remove(struct rte_pci_device *pci_dev)
2463 {
2464         struct rte_eth_dev *eth_dev;
2465         struct otx2_idev_cfg *idev;
2466         struct otx2_dev *otx2_dev;
2467         int rc;
2468
2469         eth_dev = rte_eth_dev_allocated(pci_dev->device.name);
2470         if (eth_dev) {
2471                 /* Cleanup eth dev */
2472                 rc = otx2_eth_dev_uninit(eth_dev, true);
2473                 if (rc)
2474                         return rc;
2475
2476                 rte_eth_dev_pci_release(eth_dev);
2477         }
2478
2479         /* Nothing to be done for secondary processes */
2480         if (rte_eal_process_type() != RTE_PROC_PRIMARY)
2481                 return 0;
2482
2483         /* Check for common resources */
2484         idev = otx2_intra_dev_get_cfg();
2485         if (!idev || !idev->npa_lf || idev->npa_lf->pci_dev != pci_dev)
2486                 return 0;
2487
2488         otx2_dev = container_of(idev->npa_lf, struct otx2_dev, npalf);
2489
2490         if (otx2_npa_lf_active(otx2_dev) || otx2_dev_active_vfs(otx2_dev))
2491                 goto exit;
2492
2493         /* Safe to cleanup mbox as no more users */
2494         otx2_dev_fini(pci_dev, otx2_dev);
2495         rte_free(otx2_dev);
2496         return 0;
2497
2498 exit:
2499         otx2_info("%s: common resource in use by other devices", pci_dev->name);
2500         return -EAGAIN;
2501 }
2502
2503 static int
2504 nix_probe(struct rte_pci_driver *pci_drv, struct rte_pci_device *pci_dev)
2505 {
2506         int rc;
2507
2508         RTE_SET_USED(pci_drv);
2509
2510         rc = rte_eth_dev_pci_generic_probe(pci_dev, sizeof(struct otx2_eth_dev),
2511                                            otx2_eth_dev_init);
2512
2513         /* On error on secondary, recheck if port exists in primary or
2514          * in mid of detach state.
2515          */
2516         if (rte_eal_process_type() != RTE_PROC_PRIMARY && rc)
2517                 if (!rte_eth_dev_allocated(pci_dev->device.name))
2518                         return 0;
2519         return rc;
2520 }
2521
2522 static const struct rte_pci_id pci_nix_map[] = {
2523         {
2524                 RTE_PCI_DEVICE(PCI_VENDOR_ID_CAVIUM, PCI_DEVID_OCTEONTX2_RVU_PF)
2525         },
2526         {
2527                 RTE_PCI_DEVICE(PCI_VENDOR_ID_CAVIUM, PCI_DEVID_OCTEONTX2_RVU_VF)
2528         },
2529         {
2530                 RTE_PCI_DEVICE(PCI_VENDOR_ID_CAVIUM,
2531                                PCI_DEVID_OCTEONTX2_RVU_AF_VF)
2532         },
2533         {
2534                 RTE_PCI_DEVICE(PCI_VENDOR_ID_CAVIUM,
2535                                PCI_DEVID_OCTEONTX2_RVU_SDP_PF)
2536         },
2537         {
2538                 RTE_PCI_DEVICE(PCI_VENDOR_ID_CAVIUM,
2539                                PCI_DEVID_OCTEONTX2_RVU_SDP_VF)
2540         },
2541         {
2542                 .vendor_id = 0,
2543         },
2544 };
2545
2546 static struct rte_pci_driver pci_nix = {
2547         .id_table = pci_nix_map,
2548         .drv_flags = RTE_PCI_DRV_NEED_MAPPING | RTE_PCI_DRV_NEED_IOVA_AS_VA |
2549                         RTE_PCI_DRV_INTR_LSC,
2550         .probe = nix_probe,
2551         .remove = nix_remove,
2552 };
2553
2554 RTE_PMD_REGISTER_PCI(net_octeontx2, pci_nix);
2555 RTE_PMD_REGISTER_PCI_TABLE(net_octeontx2, pci_nix_map);
2556 RTE_PMD_REGISTER_KMOD_DEP(net_octeontx2, "vfio-pci");