drivers/net/octeontx2/otx2_ethdev.c

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(C) 2019 Marvell International Ltd.
   3  */
   4
   5 #include <inttypes.h>
   6
   7 #include <rte_ethdev_pci.h>
   8 #include <rte_io.h>
   9 #include <rte_malloc.h>
  10 #include <rte_mbuf.h>
  11 #include <rte_mbuf_pool_ops.h>
  12 #include <rte_mempool.h>
  13
  14 #include "otx2_ethdev.h"
  15
  16 static inline uint64_t
  17 nix_get_rx_offload_capa(struct otx2_eth_dev *dev)
  18 {
  19         uint64_t capa = NIX_RX_OFFLOAD_CAPA;
  20
  21         if (otx2_dev_is_vf(dev))
  22                 capa &= ~DEV_RX_OFFLOAD_TIMESTAMP;
  23
  24         return capa;
  25 }
  26
  27 static inline uint64_t
  28 nix_get_tx_offload_capa(struct otx2_eth_dev *dev)
  29 {
  30         RTE_SET_USED(dev);
  31
  32         return NIX_TX_OFFLOAD_CAPA;
  33 }
  34
  35 static const struct otx2_dev_ops otx2_dev_ops = {
  36         .link_status_update = otx2_eth_dev_link_status_update,
  37         .ptp_info_update = otx2_eth_dev_ptp_info_update
  38 };
  39
  40 static int
  41 nix_lf_alloc(struct otx2_eth_dev *dev, uint32_t nb_rxq, uint32_t nb_txq)
  42 {
  43         struct otx2_mbox *mbox = dev->mbox;
  44         struct nix_lf_alloc_req *req;
  45         struct nix_lf_alloc_rsp *rsp;
  46         int rc;
  47
  48         req = otx2_mbox_alloc_msg_nix_lf_alloc(mbox);
  49         req->rq_cnt = nb_rxq;
  50         req->sq_cnt = nb_txq;
  51         req->cq_cnt = nb_rxq;
  52         /* XQE_SZ should be in Sync with NIX_CQ_ENTRY_SZ */
  53         RTE_BUILD_BUG_ON(NIX_CQ_ENTRY_SZ != 128);
  54         req->xqe_sz = NIX_XQESZ_W16;
  55         req->rss_sz = dev->rss_info.rss_size;
  56         req->rss_grps = NIX_RSS_GRPS;
  57         req->npa_func = otx2_npa_pf_func_get();
  58         req->sso_func = otx2_sso_pf_func_get();
  59         req->rx_cfg = BIT_ULL(35 /* DIS_APAD */);
  60         if (dev->rx_offloads & (DEV_RX_OFFLOAD_TCP_CKSUM |
  61                          DEV_RX_OFFLOAD_UDP_CKSUM)) {
  62                 req->rx_cfg |= BIT_ULL(37 /* CSUM_OL4 */);
  63                 req->rx_cfg |= BIT_ULL(36 /* CSUM_IL4 */);
  64         }
  65         req->rx_cfg |= BIT_ULL(32 /* DROP_RE */);
  66
  67         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
  68         if (rc)
  69                 return rc;
  70
  71         dev->sqb_size = rsp->sqb_size;
  72         dev->tx_chan_base = rsp->tx_chan_base;
  73         dev->rx_chan_base = rsp->rx_chan_base;
  74         dev->rx_chan_cnt = rsp->rx_chan_cnt;
  75         dev->tx_chan_cnt = rsp->tx_chan_cnt;
  76         dev->lso_tsov4_idx = rsp->lso_tsov4_idx;
  77         dev->lso_tsov6_idx = rsp->lso_tsov6_idx;
  78         dev->lf_tx_stats = rsp->lf_tx_stats;
  79         dev->lf_rx_stats = rsp->lf_rx_stats;
  80         dev->cints = rsp->cints;
  81         dev->qints = rsp->qints;
  82         dev->npc_flow.channel = dev->rx_chan_base;
  83
  84         return 0;
  85 }
  86
  87 static int
  88 nix_lf_free(struct otx2_eth_dev *dev)
  89 {
  90         struct otx2_mbox *mbox = dev->mbox;
  91         struct nix_lf_free_req *req;
  92         struct ndc_sync_op *ndc_req;
  93         int rc;
  94
  95         /* Sync NDC-NIX for LF */
  96         ndc_req = otx2_mbox_alloc_msg_ndc_sync_op(mbox);
  97         ndc_req->nix_lf_tx_sync = 1;
  98         ndc_req->nix_lf_rx_sync = 1;
  99         rc = otx2_mbox_process(mbox);
 100         if (rc)
 101                 otx2_err("Error on NDC-NIX-[TX, RX] LF sync, rc %d", rc);
 102
 103         req = otx2_mbox_alloc_msg_nix_lf_free(mbox);
 104         /* Let AF driver free all this nix lf's
 105          * NPC entries allocated using NPC MBOX.
 106          */
 107         req->flags = 0;
 108
 109         return otx2_mbox_process(mbox);
 110 }
 111
 112 int
 113 otx2_cgx_rxtx_start(struct otx2_eth_dev *dev)
 114 {
 115         struct otx2_mbox *mbox = dev->mbox;
 116
 117         if (otx2_dev_is_vf(dev))
 118                 return 0;
 119
 120         otx2_mbox_alloc_msg_cgx_start_rxtx(mbox);
 121
 122         return otx2_mbox_process(mbox);
 123 }
 124
 125 int
 126 otx2_cgx_rxtx_stop(struct otx2_eth_dev *dev)
 127 {
 128         struct otx2_mbox *mbox = dev->mbox;
 129
 130         if (otx2_dev_is_vf(dev))
 131                 return 0;
 132
 133         otx2_mbox_alloc_msg_cgx_stop_rxtx(mbox);
 134
 135         return otx2_mbox_process(mbox);
 136 }
 137
 138 static int
 139 npc_rx_enable(struct otx2_eth_dev *dev)
 140 {
 141         struct otx2_mbox *mbox = dev->mbox;
 142
 143         otx2_mbox_alloc_msg_nix_lf_start_rx(mbox);
 144
 145         return otx2_mbox_process(mbox);
 146 }
 147
 148 static int
 149 npc_rx_disable(struct otx2_eth_dev *dev)
 150 {
 151         struct otx2_mbox *mbox = dev->mbox;
 152
 153         otx2_mbox_alloc_msg_nix_lf_stop_rx(mbox);
 154
 155         return otx2_mbox_process(mbox);
 156 }
 157
 158 static int
 159 nix_cgx_start_link_event(struct otx2_eth_dev *dev)
 160 {
 161         struct otx2_mbox *mbox = dev->mbox;
 162
 163         if (otx2_dev_is_vf(dev))
 164                 return 0;
 165
 166         otx2_mbox_alloc_msg_cgx_start_linkevents(mbox);
 167
 168         return otx2_mbox_process(mbox);
 169 }
 170
 171 static int
 172 cgx_intlbk_enable(struct otx2_eth_dev *dev, bool en)
 173 {
 174         struct otx2_mbox *mbox = dev->mbox;
 175
 176         if (otx2_dev_is_vf(dev))
 177                 return 0;
 178
 179         if (en)
 180                 otx2_mbox_alloc_msg_cgx_intlbk_enable(mbox);
 181         else
 182                 otx2_mbox_alloc_msg_cgx_intlbk_disable(mbox);
 183
 184         return otx2_mbox_process(mbox);
 185 }
 186
 187 static int
 188 nix_cgx_stop_link_event(struct otx2_eth_dev *dev)
 189 {
 190         struct otx2_mbox *mbox = dev->mbox;
 191
 192         if (otx2_dev_is_vf(dev))
 193                 return 0;
 194
 195         otx2_mbox_alloc_msg_cgx_stop_linkevents(mbox);
 196
 197         return otx2_mbox_process(mbox);
 198 }
 199
 200 static inline void
 201 nix_rx_queue_reset(struct otx2_eth_rxq *rxq)
 202 {
 203         rxq->head = 0;
 204         rxq->available = 0;
 205 }
 206
 207 static inline uint32_t
 208 nix_qsize_to_val(enum nix_q_size_e qsize)
 209 {
 210         return (16UL << (qsize * 2));
 211 }
 212
 213 static inline enum nix_q_size_e
 214 nix_qsize_clampup_get(struct otx2_eth_dev *dev, uint32_t val)
 215 {
 216         int i;
 217
 218         if (otx2_ethdev_fixup_is_min_4k_q(dev))
 219                 i = nix_q_size_4K;
 220         else
 221                 i = nix_q_size_16;
 222
 223         for (; i < nix_q_size_max; i++)
 224                 if (val <= nix_qsize_to_val(i))
 225                         break;
 226
 227         if (i >= nix_q_size_max)
 228                 i = nix_q_size_max - 1;
 229
 230         return i;
 231 }
 232
 233 static int
 234 nix_cq_rq_init(struct rte_eth_dev *eth_dev, struct otx2_eth_dev *dev,
 235                uint16_t qid, struct otx2_eth_rxq *rxq, struct rte_mempool *mp)
 236 {
 237         struct otx2_mbox *mbox = dev->mbox;
 238         const struct rte_memzone *rz;
 239         uint32_t ring_size, cq_size;
 240         struct nix_aq_enq_req *aq;
 241         uint16_t first_skip;
 242         int rc;
 243
 244         cq_size = rxq->qlen;
 245         ring_size = cq_size * NIX_CQ_ENTRY_SZ;
 246         rz = rte_eth_dma_zone_reserve(eth_dev, "cq", qid, ring_size,
 247                                       NIX_CQ_ALIGN, dev->node);
 248         if (rz == NULL) {
 249                 otx2_err("Failed to allocate mem for cq hw ring");
 250                 rc = -ENOMEM;
 251                 goto fail;
 252         }
 253         memset(rz->addr, 0, rz->len);
 254         rxq->desc = (uintptr_t)rz->addr;
 255         rxq->qmask = cq_size - 1;
 256
 257         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 258         aq->qidx = qid;
 259         aq->ctype = NIX_AQ_CTYPE_CQ;
 260         aq->op = NIX_AQ_INSTOP_INIT;
 261
 262         aq->cq.ena = 1;
 263         aq->cq.caching = 1;
 264         aq->cq.qsize = rxq->qsize;
 265         aq->cq.base = rz->iova;
 266         aq->cq.avg_level = 0xff;
 267         aq->cq.cq_err_int_ena = BIT(NIX_CQERRINT_CQE_FAULT);
 268         aq->cq.cq_err_int_ena |= BIT(NIX_CQERRINT_DOOR_ERR);
 269
 270         /* Many to one reduction */
 271         aq->cq.qint_idx = qid % dev->qints;
 272         /* Map CQ0 [RQ0] to CINT0 and so on till max 64 irqs */
 273         aq->cq.cint_idx = qid;
 274
 275         if (otx2_ethdev_fixup_is_limit_cq_full(dev)) {
 276                 const float rx_cq_skid = NIX_CQ_FULL_ERRATA_SKID;
 277                 uint16_t min_rx_drop;
 278
 279                 min_rx_drop = ceil(rx_cq_skid / (float)cq_size);
 280                 aq->cq.drop = min_rx_drop;
 281                 aq->cq.drop_ena = 1;
 282                 rxq->cq_drop = min_rx_drop;
 283         } else {
 284                 rxq->cq_drop = NIX_CQ_THRESH_LEVEL;
 285                 aq->cq.drop = rxq->cq_drop;
 286                 aq->cq.drop_ena = 1;
 287         }
 288
 289         /* TX pause frames enable flowctrl on RX side */
 290         if (dev->fc_info.tx_pause) {
 291                 /* Single bpid is allocated for all rx channels for now */
 292                 aq->cq.bpid = dev->fc_info.bpid[0];
 293                 aq->cq.bp = rxq->cq_drop;
 294                 aq->cq.bp_ena = 1;
 295         }
 296
 297         rc = otx2_mbox_process(mbox);
 298         if (rc) {
 299                 otx2_err("Failed to init cq context");
 300                 goto fail;
 301         }
 302
 303         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 304         aq->qidx = qid;
 305         aq->ctype = NIX_AQ_CTYPE_RQ;
 306         aq->op = NIX_AQ_INSTOP_INIT;
 307
 308         aq->rq.sso_ena = 0;
 309         aq->rq.cq = qid; /* RQ to CQ 1:1 mapped */
 310         aq->rq.spb_ena = 0;
 311         aq->rq.lpb_aura = npa_lf_aura_handle_to_aura(mp->pool_id);
 312         first_skip = (sizeof(struct rte_mbuf));
 313         first_skip += RTE_PKTMBUF_HEADROOM;
 314         first_skip += rte_pktmbuf_priv_size(mp);
 315         rxq->data_off = first_skip;
 316
 317         first_skip /= 8; /* Expressed in number of dwords */
 318         aq->rq.first_skip = first_skip;
 319         aq->rq.later_skip = (sizeof(struct rte_mbuf) / 8);
 320         aq->rq.flow_tagw = 32; /* 32-bits */
 321         aq->rq.lpb_sizem1 = rte_pktmbuf_data_room_size(mp);
 322         aq->rq.lpb_sizem1 += rte_pktmbuf_priv_size(mp);
 323         aq->rq.lpb_sizem1 += sizeof(struct rte_mbuf);
 324         aq->rq.lpb_sizem1 /= 8;
 325         aq->rq.lpb_sizem1 -= 1; /* Expressed in size minus one */
 326         aq->rq.ena = 1;
 327         aq->rq.pb_caching = 0x2; /* First cache aligned block to LLC */
 328         aq->rq.xqe_imm_size = 0; /* No pkt data copy to CQE */
 329         aq->rq.rq_int_ena = 0;
 330         /* Many to one reduction */
 331         aq->rq.qint_idx = qid % dev->qints;
 332
 333         aq->rq.xqe_drop_ena = 1;
 334
 335         rc = otx2_mbox_process(mbox);
 336         if (rc) {
 337                 otx2_err("Failed to init rq context");
 338                 goto fail;
 339         }
 340
 341         return 0;
 342 fail:
 343         return rc;
 344 }
 345
 346 static int
 347 nix_rq_enb_dis(struct rte_eth_dev *eth_dev,
 348                struct otx2_eth_rxq *rxq, const bool enb)
 349 {
 350         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
 351         struct otx2_mbox *mbox = dev->mbox;
 352         struct nix_aq_enq_req *aq;
 353
 354         /* Pkts will be dropped silently if RQ is disabled */
 355         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 356         aq->qidx = rxq->rq;
 357         aq->ctype = NIX_AQ_CTYPE_RQ;
 358         aq->op = NIX_AQ_INSTOP_WRITE;
 359
 360         aq->rq.ena = enb;
 361         aq->rq_mask.ena = ~(aq->rq_mask.ena);
 362
 363         return otx2_mbox_process(mbox);
 364 }
 365
 366 static int
 367 nix_cq_rq_uninit(struct rte_eth_dev *eth_dev, struct otx2_eth_rxq *rxq)
 368 {
 369         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
 370         struct otx2_mbox *mbox = dev->mbox;
 371         struct nix_aq_enq_req *aq;
 372         int rc;
 373
 374         /* RQ is already disabled */
 375         /* Disable CQ */
 376         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 377         aq->qidx = rxq->rq;
 378         aq->ctype = NIX_AQ_CTYPE_CQ;
 379         aq->op = NIX_AQ_INSTOP_WRITE;
 380
 381         aq->cq.ena = 0;
 382         aq->cq_mask.ena = ~(aq->cq_mask.ena);
 383
 384         rc = otx2_mbox_process(mbox);
 385         if (rc < 0) {
 386                 otx2_err("Failed to disable cq context");
 387                 return rc;
 388         }
 389
 390         return 0;
 391 }
 392
 393 static inline int
 394 nix_get_data_off(struct otx2_eth_dev *dev)
 395 {
 396         return otx2_ethdev_is_ptp_en(dev) ? NIX_TIMESYNC_RX_OFFSET : 0;
 397 }
 398
 399 uint64_t
 400 otx2_nix_rxq_mbuf_setup(struct otx2_eth_dev *dev, uint16_t port_id)
 401 {
 402         struct rte_mbuf mb_def;
 403         uint64_t *tmp;
 404
 405         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, data_off) % 8 != 0);
 406         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, refcnt) -
 407                                 offsetof(struct rte_mbuf, data_off) != 2);
 408         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, nb_segs) -
 409                                 offsetof(struct rte_mbuf, data_off) != 4);
 410         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, port) -
 411                                 offsetof(struct rte_mbuf, data_off) != 6);
 412         mb_def.nb_segs = 1;
 413         mb_def.data_off = RTE_PKTMBUF_HEADROOM + nix_get_data_off(dev);
 414         mb_def.port = port_id;
 415         rte_mbuf_refcnt_set(&mb_def, 1);
 416
 417         /* Prevent compiler reordering: rearm_data covers previous fields */
 418         rte_compiler_barrier();
 419         tmp = (uint64_t *)&mb_def.rearm_data;
 420
 421         return *tmp;
 422 }
 423
 424 static void
 425 otx2_nix_rx_queue_release(void *rx_queue)
 426 {
 427         struct otx2_eth_rxq *rxq = rx_queue;
 428
 429         if (!rxq)
 430                 return;
 431
 432         otx2_nix_dbg("Releasing rxq %u", rxq->rq);
 433         nix_cq_rq_uninit(rxq->eth_dev, rxq);
 434         rte_free(rx_queue);
 435 }
 436
 437 static int
 438 otx2_nix_rx_queue_setup(struct rte_eth_dev *eth_dev, uint16_t rq,
 439                         uint16_t nb_desc, unsigned int socket,
 440                         const struct rte_eth_rxconf *rx_conf,
 441                         struct rte_mempool *mp)
 442 {
 443         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
 444         struct rte_mempool_ops *ops;
 445         struct otx2_eth_rxq *rxq;
 446         const char *platform_ops;
 447         enum nix_q_size_e qsize;
 448         uint64_t offloads;
 449         int rc;
 450
 451         rc = -EINVAL;
 452
 453         /* Compile time check to make sure all fast path elements in a CL */
 454         RTE_BUILD_BUG_ON(offsetof(struct otx2_eth_rxq, slow_path_start) >= 128);
 455
 456         /* Sanity checks */
 457         if (rx_conf->rx_deferred_start == 1) {
 458                 otx2_err("Deferred Rx start is not supported");
 459                 goto fail;
 460         }
 461
 462         platform_ops = rte_mbuf_platform_mempool_ops();
 463         /* This driver needs octeontx2_npa mempool ops to work */
 464         ops = rte_mempool_get_ops(mp->ops_index);
 465         if (strncmp(ops->name, platform_ops, RTE_MEMPOOL_OPS_NAMESIZE)) {
 466                 otx2_err("mempool ops should be of octeontx2_npa type");
 467                 goto fail;
 468         }
 469
 470         if (mp->pool_id == 0) {
 471                 otx2_err("Invalid pool_id");
 472                 goto fail;
 473         }
 474
 475         /* Free memory prior to re-allocation if needed */
 476         if (eth_dev->data->rx_queues[rq] != NULL) {
 477                 otx2_nix_dbg("Freeing memory prior to re-allocation %d", rq);
 478                 otx2_nix_rx_queue_release(eth_dev->data->rx_queues[rq]);
 479                 eth_dev->data->rx_queues[rq] = NULL;
 480         }
 481
 482         offloads = rx_conf->offloads | eth_dev->data->dev_conf.rxmode.offloads;
 483         dev->rx_offloads |= offloads;
 484
 485         /* Find the CQ queue size */
 486         qsize = nix_qsize_clampup_get(dev, nb_desc);
 487         /* Allocate rxq memory */
 488         rxq = rte_zmalloc_socket("otx2 rxq", sizeof(*rxq), OTX2_ALIGN, socket);
 489         if (rxq == NULL) {
 490                 otx2_err("Failed to allocate rq=%d", rq);
 491                 rc = -ENOMEM;
 492                 goto fail;
 493         }
 494
 495         rxq->eth_dev = eth_dev;
 496         rxq->rq = rq;
 497         rxq->cq_door = dev->base + NIX_LF_CQ_OP_DOOR;
 498         rxq->cq_status = (int64_t *)(dev->base + NIX_LF_CQ_OP_STATUS);
 499         rxq->wdata = (uint64_t)rq << 32;
 500         rxq->aura = npa_lf_aura_handle_to_aura(mp->pool_id);
 501         rxq->mbuf_initializer = otx2_nix_rxq_mbuf_setup(dev,
 502                                                         eth_dev->data->port_id);
 503         rxq->offloads = offloads;
 504         rxq->pool = mp;
 505         rxq->qlen = nix_qsize_to_val(qsize);
 506         rxq->qsize = qsize;
 507         rxq->lookup_mem = otx2_nix_fastpath_lookup_mem_get();
 508         rxq->tstamp = &dev->tstamp;
 509
 510         /* Alloc completion queue */
 511         rc = nix_cq_rq_init(eth_dev, dev, rq, rxq, mp);
 512         if (rc) {
 513                 otx2_err("Failed to allocate rxq=%u", rq);
 514                 goto free_rxq;
 515         }
 516
 517         rxq->qconf.socket_id = socket;
 518         rxq->qconf.nb_desc = nb_desc;
 519         rxq->qconf.mempool = mp;
 520         memcpy(&rxq->qconf.conf.rx, rx_conf, sizeof(struct rte_eth_rxconf));
 521
 522         nix_rx_queue_reset(rxq);
 523         otx2_nix_dbg("rq=%d pool=%s qsize=%d nb_desc=%d->%d",
 524                      rq, mp->name, qsize, nb_desc, rxq->qlen);
 525
 526         eth_dev->data->rx_queues[rq] = rxq;
 527         eth_dev->data->rx_queue_state[rq] = RTE_ETH_QUEUE_STATE_STOPPED;
 528
 529         /* Calculating delta and freq mult between PTP HI clock and tsc.
 530          * These are needed in deriving raw clock value from tsc counter.
 531          * read_clock eth op returns raw clock value.
 532          */
 533         if ((dev->rx_offloads & DEV_RX_OFFLOAD_TIMESTAMP) ||
 534             otx2_ethdev_is_ptp_en(dev)) {
 535                 rc = otx2_nix_raw_clock_tsc_conv(dev);
 536                 if (rc) {
 537                         otx2_err("Failed to calculate delta and freq mult");
 538                         goto fail;
 539                 }
 540         }
 541
 542         return 0;
 543
 544 free_rxq:
 545         otx2_nix_rx_queue_release(rxq);
 546 fail:
 547         return rc;
 548 }
 549
 550 static inline uint8_t
 551 nix_sq_max_sqe_sz(struct otx2_eth_txq *txq)
 552 {
 553         /*
 554          * Maximum three segments can be supported with W8, Choose
 555          * NIX_MAXSQESZ_W16 for multi segment offload.
 556          */
 557         if (txq->offloads & DEV_TX_OFFLOAD_MULTI_SEGS)
 558                 return NIX_MAXSQESZ_W16;
 559         else
 560                 return NIX_MAXSQESZ_W8;
 561 }
 562
 563 static uint16_t
 564 nix_rx_offload_flags(struct rte_eth_dev *eth_dev)
 565 {
 566         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
 567         struct rte_eth_dev_data *data = eth_dev->data;
 568         struct rte_eth_conf *conf = &data->dev_conf;
 569         struct rte_eth_rxmode *rxmode = &conf->rxmode;
 570         uint16_t flags = 0;
 571
 572         if (rxmode->mq_mode == ETH_MQ_RX_RSS)
 573                 flags |= NIX_RX_OFFLOAD_RSS_F;
 574
 575         if (dev->rx_offloads & (DEV_RX_OFFLOAD_TCP_CKSUM |
 576                          DEV_RX_OFFLOAD_UDP_CKSUM))
 577                 flags |= NIX_RX_OFFLOAD_CHECKSUM_F;
 578
 579         if (dev->rx_offloads & (DEV_RX_OFFLOAD_IPV4_CKSUM |
 580                                 DEV_RX_OFFLOAD_OUTER_IPV4_CKSUM))
 581                 flags |= NIX_RX_OFFLOAD_CHECKSUM_F;
 582
 583         if (dev->rx_offloads & DEV_RX_OFFLOAD_SCATTER)
 584                 flags |= NIX_RX_MULTI_SEG_F;
 585
 586         if (dev->rx_offloads & (DEV_RX_OFFLOAD_VLAN_STRIP |
 587                                 DEV_RX_OFFLOAD_QINQ_STRIP))
 588                 flags |= NIX_RX_OFFLOAD_VLAN_STRIP_F;
 589
 590         if ((dev->rx_offloads & DEV_RX_OFFLOAD_TIMESTAMP))
 591                 flags |= NIX_RX_OFFLOAD_TSTAMP_F;
 592
 593         return flags;
 594 }
 595
 596 static uint16_t
 597 nix_tx_offload_flags(struct rte_eth_dev *eth_dev)
 598 {
 599         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
 600         uint64_t conf = dev->tx_offloads;
 601         uint16_t flags = 0;
 602
 603         /* Fastpath is dependent on these enums */
 604         RTE_BUILD_BUG_ON(PKT_TX_TCP_CKSUM != (1ULL << 52));
 605         RTE_BUILD_BUG_ON(PKT_TX_SCTP_CKSUM != (2ULL << 52));
 606         RTE_BUILD_BUG_ON(PKT_TX_UDP_CKSUM != (3ULL << 52));
 607         RTE_BUILD_BUG_ON(PKT_TX_IP_CKSUM != (1ULL << 54));
 608         RTE_BUILD_BUG_ON(PKT_TX_IPV4 != (1ULL << 55));
 609         RTE_BUILD_BUG_ON(PKT_TX_OUTER_IP_CKSUM != (1ULL << 58));
 610         RTE_BUILD_BUG_ON(PKT_TX_OUTER_IPV4 != (1ULL << 59));
 611         RTE_BUILD_BUG_ON(PKT_TX_OUTER_IPV6 != (1ULL << 60));
 612         RTE_BUILD_BUG_ON(PKT_TX_OUTER_UDP_CKSUM != (1ULL << 41));
 613         RTE_BUILD_BUG_ON(RTE_MBUF_L2_LEN_BITS != 7);
 614         RTE_BUILD_BUG_ON(RTE_MBUF_L3_LEN_BITS != 9);
 615         RTE_BUILD_BUG_ON(RTE_MBUF_OUTL2_LEN_BITS != 7);
 616         RTE_BUILD_BUG_ON(RTE_MBUF_OUTL3_LEN_BITS != 9);
 617         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, data_off) !=
 618                          offsetof(struct rte_mbuf, buf_iova) + 8);
 619         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, ol_flags) !=
 620                          offsetof(struct rte_mbuf, buf_iova) + 16);
 621         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, pkt_len) !=
 622                          offsetof(struct rte_mbuf, ol_flags) + 12);
 623         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, tx_offload) !=
 624                          offsetof(struct rte_mbuf, pool) + 2 * sizeof(void *));
 625
 626         if (conf & DEV_TX_OFFLOAD_VLAN_INSERT ||
 627             conf & DEV_TX_OFFLOAD_QINQ_INSERT)
 628                 flags |= NIX_TX_OFFLOAD_VLAN_QINQ_F;
 629
 630         if (conf & DEV_TX_OFFLOAD_OUTER_IPV4_CKSUM ||
 631             conf & DEV_TX_OFFLOAD_OUTER_UDP_CKSUM)
 632                 flags |= NIX_TX_OFFLOAD_OL3_OL4_CSUM_F;
 633
 634         if (conf & DEV_TX_OFFLOAD_IPV4_CKSUM ||
 635             conf & DEV_TX_OFFLOAD_TCP_CKSUM ||
 636             conf & DEV_TX_OFFLOAD_UDP_CKSUM ||
 637             conf & DEV_TX_OFFLOAD_SCTP_CKSUM)
 638                 flags |= NIX_TX_OFFLOAD_L3_L4_CSUM_F;
 639
 640         if (!(conf & DEV_TX_OFFLOAD_MBUF_FAST_FREE))
 641                 flags |= NIX_TX_OFFLOAD_MBUF_NOFF_F;
 642
 643         if (conf & DEV_TX_OFFLOAD_MULTI_SEGS)
 644                 flags |= NIX_TX_MULTI_SEG_F;
 645
 646         if ((dev->rx_offloads & DEV_RX_OFFLOAD_TIMESTAMP))
 647                 flags |= NIX_TX_OFFLOAD_TSTAMP_F;
 648
 649         return flags;
 650 }
 651
 652 static int
 653 nix_sq_init(struct otx2_eth_txq *txq)
 654 {
 655         struct otx2_eth_dev *dev = txq->dev;
 656         struct otx2_mbox *mbox = dev->mbox;
 657         struct nix_aq_enq_req *sq;
 658         uint32_t rr_quantum;
 659         uint16_t smq;
 660         int rc;
 661
 662         if (txq->sqb_pool->pool_id == 0)
 663                 return -EINVAL;
 664
 665         rc = otx2_nix_tm_get_leaf_data(dev, txq->sq, &rr_quantum, &smq);
 666         if (rc) {
 667                 otx2_err("Failed to get sq->smq(leaf node), rc=%d", rc);
 668                 return rc;
 669         }
 670
 671         sq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 672         sq->qidx = txq->sq;
 673         sq->ctype = NIX_AQ_CTYPE_SQ;
 674         sq->op = NIX_AQ_INSTOP_INIT;
 675         sq->sq.max_sqe_size = nix_sq_max_sqe_sz(txq);
 676
 677         sq->sq.smq = smq;
 678         sq->sq.smq_rr_quantum = rr_quantum;
 679         sq->sq.default_chan = dev->tx_chan_base;
 680         sq->sq.sqe_stype = NIX_STYPE_STF;
 681         sq->sq.ena = 1;
 682         if (sq->sq.max_sqe_size == NIX_MAXSQESZ_W8)
 683                 sq->sq.sqe_stype = NIX_STYPE_STP;
 684         sq->sq.sqb_aura =
 685                 npa_lf_aura_handle_to_aura(txq->sqb_pool->pool_id);
 686         sq->sq.sq_int_ena = BIT(NIX_SQINT_LMT_ERR);
 687         sq->sq.sq_int_ena |= BIT(NIX_SQINT_SQB_ALLOC_FAIL);
 688         sq->sq.sq_int_ena |= BIT(NIX_SQINT_SEND_ERR);
 689         sq->sq.sq_int_ena |= BIT(NIX_SQINT_MNQ_ERR);
 690
 691         /* Many to one reduction */
 692         sq->sq.qint_idx = txq->sq % dev->qints;
 693
 694         return otx2_mbox_process(mbox);
 695 }
 696
 697 static int
 698 nix_sq_uninit(struct otx2_eth_txq *txq)
 699 {
 700         struct otx2_eth_dev *dev = txq->dev;
 701         struct otx2_mbox *mbox = dev->mbox;
 702         struct ndc_sync_op *ndc_req;
 703         struct nix_aq_enq_rsp *rsp;
 704         struct nix_aq_enq_req *aq;
 705         uint16_t sqes_per_sqb;
 706         void *sqb_buf;
 707         int rc, count;
 708
 709         otx2_nix_dbg("Cleaning up sq %u", txq->sq);
 710
 711         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 712         aq->qidx = txq->sq;
 713         aq->ctype = NIX_AQ_CTYPE_SQ;
 714         aq->op = NIX_AQ_INSTOP_READ;
 715
 716         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
 717         if (rc)
 718                 return rc;
 719
 720         /* Check if sq is already cleaned up */
 721         if (!rsp->sq.ena)
 722                 return 0;
 723
 724         /* Disable sq */
 725         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 726         aq->qidx = txq->sq;
 727         aq->ctype = NIX_AQ_CTYPE_SQ;
 728         aq->op = NIX_AQ_INSTOP_WRITE;
 729
 730         aq->sq_mask.ena = ~aq->sq_mask.ena;
 731         aq->sq.ena = 0;
 732
 733         rc = otx2_mbox_process(mbox);
 734         if (rc)
 735                 return rc;
 736
 737         /* Read SQ and free sqb's */
 738         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 739         aq->qidx = txq->sq;
 740         aq->ctype = NIX_AQ_CTYPE_SQ;
 741         aq->op = NIX_AQ_INSTOP_READ;
 742
 743         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
 744         if (rc)
 745                 return rc;
 746
 747         if (aq->sq.smq_pend)
 748                 otx2_err("SQ has pending sqe's");
 749
 750         count = aq->sq.sqb_count;
 751         sqes_per_sqb = 1 << txq->sqes_per_sqb_log2;
 752         /* Free SQB's that are used */
 753         sqb_buf = (void *)rsp->sq.head_sqb;
 754         while (count) {
 755                 void *next_sqb;
 756
 757                 next_sqb = *(void **)((uintptr_t)sqb_buf + (uint32_t)
 758                                       ((sqes_per_sqb - 1) *
 759                                       nix_sq_max_sqe_sz(txq)));
 760                 npa_lf_aura_op_free(txq->sqb_pool->pool_id, 1,
 761                                     (uint64_t)sqb_buf);
 762                 sqb_buf = next_sqb;
 763                 count--;
 764         }
 765
 766         /* Free next to use sqb */
 767         if (rsp->sq.next_sqb)
 768                 npa_lf_aura_op_free(txq->sqb_pool->pool_id, 1,
 769                                     rsp->sq.next_sqb);
 770
 771         /* Sync NDC-NIX-TX for LF */
 772         ndc_req = otx2_mbox_alloc_msg_ndc_sync_op(mbox);
 773         ndc_req->nix_lf_tx_sync = 1;
 774         rc = otx2_mbox_process(mbox);
 775         if (rc)
 776                 otx2_err("Error on NDC-NIX-TX LF sync, rc %d", rc);
 777
 778         return rc;
 779 }
 780
 781 static int
 782 nix_sqb_aura_limit_cfg(struct rte_mempool *mp, uint16_t nb_sqb_bufs)
 783 {
 784         struct otx2_npa_lf *npa_lf = otx2_intra_dev_get_cfg()->npa_lf;
 785         struct npa_aq_enq_req *aura_req;
 786
 787         aura_req = otx2_mbox_alloc_msg_npa_aq_enq(npa_lf->mbox);
 788         aura_req->aura_id = npa_lf_aura_handle_to_aura(mp->pool_id);
 789         aura_req->ctype = NPA_AQ_CTYPE_AURA;
 790         aura_req->op = NPA_AQ_INSTOP_WRITE;
 791
 792         aura_req->aura.limit = nb_sqb_bufs;
 793         aura_req->aura_mask.limit = ~(aura_req->aura_mask.limit);
 794
 795         return otx2_mbox_process(npa_lf->mbox);
 796 }
 797
 798 static int
 799 nix_alloc_sqb_pool(int port, struct otx2_eth_txq *txq, uint16_t nb_desc)
 800 {
 801         struct otx2_eth_dev *dev = txq->dev;
 802         uint16_t sqes_per_sqb, nb_sqb_bufs;
 803         char name[RTE_MEMPOOL_NAMESIZE];
 804         struct rte_mempool_objsz sz;
 805         struct npa_aura_s *aura;
 806         uint32_t tmp, blk_sz;
 807
 808         aura = (struct npa_aura_s *)((uintptr_t)txq->fc_mem + OTX2_ALIGN);
 809         snprintf(name, sizeof(name), "otx2_sqb_pool_%d_%d", port, txq->sq);
 810         blk_sz = dev->sqb_size;
 811
 812         if (nix_sq_max_sqe_sz(txq) == NIX_MAXSQESZ_W16)
 813                 sqes_per_sqb = (dev->sqb_size / 8) / 16;
 814         else
 815                 sqes_per_sqb = (dev->sqb_size / 8) / 8;
 816
 817         nb_sqb_bufs = nb_desc / sqes_per_sqb;
 818         /* Clamp up to devarg passed SQB count */
 819         nb_sqb_bufs =  RTE_MIN(dev->max_sqb_count, RTE_MAX(NIX_DEF_SQB,
 820                               nb_sqb_bufs + NIX_SQB_LIST_SPACE));
 821
 822         txq->sqb_pool = rte_mempool_create_empty(name, NIX_MAX_SQB, blk_sz,
 823                                                  0, 0, dev->node,
 824                                                  MEMPOOL_F_NO_SPREAD);
 825         txq->nb_sqb_bufs = nb_sqb_bufs;
 826         txq->sqes_per_sqb_log2 = (uint16_t)rte_log2_u32(sqes_per_sqb);
 827         txq->nb_sqb_bufs_adj = nb_sqb_bufs -
 828                 RTE_ALIGN_MUL_CEIL(nb_sqb_bufs, sqes_per_sqb) / sqes_per_sqb;
 829         txq->nb_sqb_bufs_adj =
 830                 (NIX_SQB_LOWER_THRESH * txq->nb_sqb_bufs_adj) / 100;
 831
 832         if (txq->sqb_pool == NULL) {
 833                 otx2_err("Failed to allocate sqe mempool");
 834                 goto fail;
 835         }
 836
 837         memset(aura, 0, sizeof(*aura));
 838         aura->fc_ena = 1;
 839         aura->fc_addr = txq->fc_iova;
 840         aura->fc_hyst_bits = 0; /* Store count on all updates */
 841         if (rte_mempool_set_ops_byname(txq->sqb_pool, "octeontx2_npa", aura)) {
 842                 otx2_err("Failed to set ops for sqe mempool");
 843                 goto fail;
 844         }
 845         if (rte_mempool_populate_default(txq->sqb_pool) < 0) {
 846                 otx2_err("Failed to populate sqe mempool");
 847                 goto fail;
 848         }
 849
 850         tmp = rte_mempool_calc_obj_size(blk_sz, MEMPOOL_F_NO_SPREAD, &sz);
 851         if (dev->sqb_size != sz.elt_size) {
 852                 otx2_err("sqe pool block size is not expected %d != %d",
 853                          dev->sqb_size, tmp);
 854                 goto fail;
 855         }
 856
 857         nix_sqb_aura_limit_cfg(txq->sqb_pool, txq->nb_sqb_bufs);
 858
 859         return 0;
 860 fail:
 861         return -ENOMEM;
 862 }
 863
 864 void
 865 otx2_nix_form_default_desc(struct otx2_eth_txq *txq)
 866 {
 867         struct nix_send_ext_s *send_hdr_ext;
 868         struct nix_send_hdr_s *send_hdr;
 869         struct nix_send_mem_s *send_mem;
 870         union nix_send_sg_s *sg;
 871
 872         /* Initialize the fields based on basic single segment packet */
 873         memset(&txq->cmd, 0, sizeof(txq->cmd));
 874
 875         if (txq->dev->tx_offload_flags & NIX_TX_NEED_EXT_HDR) {
 876                 send_hdr = (struct nix_send_hdr_s *)&txq->cmd[0];
 877                 /* 2(HDR) + 2(EXT_HDR) + 1(SG) + 1(IOVA) = 6/2 - 1 = 2 */
 878                 send_hdr->w0.sizem1 = 2;
 879
 880                 send_hdr_ext = (struct nix_send_ext_s *)&txq->cmd[2];
 881                 send_hdr_ext->w0.subdc = NIX_SUBDC_EXT;
 882                 if (txq->dev->tx_offload_flags & NIX_TX_OFFLOAD_TSTAMP_F) {
 883                         /* Default: one seg packet would have:
 884                          * 2(HDR) + 2(EXT) + 1(SG) + 1(IOVA) + 2(MEM)
 885                          * => 8/2 - 1 = 3
 886                          */
 887                         send_hdr->w0.sizem1 = 3;
 888                         send_hdr_ext->w0.tstmp = 1;
 889
 890                         /* To calculate the offset for send_mem,
 891                          * send_hdr->w0.sizem1 * 2
 892                          */
 893                         send_mem = (struct nix_send_mem_s *)(txq->cmd +
 894                                                 (send_hdr->w0.sizem1 << 1));
 895                         send_mem->subdc = NIX_SUBDC_MEM;
 896                         send_mem->alg = NIX_SENDMEMALG_SETTSTMP;
 897                         send_mem->addr = txq->dev->tstamp.tx_tstamp_iova;
 898                 }
 899                 sg = (union nix_send_sg_s *)&txq->cmd[4];
 900         } else {
 901                 send_hdr = (struct nix_send_hdr_s *)&txq->cmd[0];
 902                 /* 2(HDR) + 1(SG) + 1(IOVA) = 4/2 - 1 = 1 */
 903                 send_hdr->w0.sizem1 = 1;
 904                 sg = (union nix_send_sg_s *)&txq->cmd[2];
 905         }
 906
 907         send_hdr->w0.sq = txq->sq;
 908         sg->subdc = NIX_SUBDC_SG;
 909         sg->segs = 1;
 910         sg->ld_type = NIX_SENDLDTYPE_LDD;
 911
 912         rte_smp_wmb();
 913 }
 914
 915 static void
 916 otx2_nix_tx_queue_release(void *_txq)
 917 {
 918         struct otx2_eth_txq *txq = _txq;
 919         struct rte_eth_dev *eth_dev;
 920
 921         if (!txq)
 922                 return;
 923
 924         eth_dev = txq->dev->eth_dev;
 925
 926         otx2_nix_dbg("Releasing txq %u", txq->sq);
 927
 928         /* Flush and disable tm */
 929         otx2_nix_tm_sw_xoff(txq, eth_dev->data->dev_started);
 930
 931         /* Free sqb's and disable sq */
 932         nix_sq_uninit(txq);
 933
 934         if (txq->sqb_pool) {
 935                 rte_mempool_free(txq->sqb_pool);
 936                 txq->sqb_pool = NULL;
 937         }
 938         rte_free(txq);
 939 }
 940
 941
 942 static int
 943 otx2_nix_tx_queue_setup(struct rte_eth_dev *eth_dev, uint16_t sq,
 944                         uint16_t nb_desc, unsigned int socket_id,
 945                         const struct rte_eth_txconf *tx_conf)
 946 {
 947         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
 948         const struct rte_memzone *fc;
 949         struct otx2_eth_txq *txq;
 950         uint64_t offloads;
 951         int rc;
 952
 953         rc = -EINVAL;
 954
 955         /* Compile time check to make sure all fast path elements in a CL */
 956         RTE_BUILD_BUG_ON(offsetof(struct otx2_eth_txq, slow_path_start) >= 128);
 957
 958         if (tx_conf->tx_deferred_start) {
 959                 otx2_err("Tx deferred start is not supported");
 960                 goto fail;
 961         }
 962
 963         /* Free memory prior to re-allocation if needed. */
 964         if (eth_dev->data->tx_queues[sq] != NULL) {
 965                 otx2_nix_dbg("Freeing memory prior to re-allocation %d", sq);
 966                 otx2_nix_tx_queue_release(eth_dev->data->tx_queues[sq]);
 967                 eth_dev->data->tx_queues[sq] = NULL;
 968         }
 969
 970         /* Find the expected offloads for this queue */
 971         offloads = tx_conf->offloads | eth_dev->data->dev_conf.txmode.offloads;
 972
 973         /* Allocating tx queue data structure */
 974         txq = rte_zmalloc_socket("otx2_ethdev TX queue", sizeof(*txq),
 975                                  OTX2_ALIGN, socket_id);
 976         if (txq == NULL) {
 977                 otx2_err("Failed to alloc txq=%d", sq);
 978                 rc = -ENOMEM;
 979                 goto fail;
 980         }
 981         txq->sq = sq;
 982         txq->dev = dev;
 983         txq->sqb_pool = NULL;
 984         txq->offloads = offloads;
 985         dev->tx_offloads |= offloads;
 986
 987         /*
 988          * Allocate memory for flow control updates from HW.
 989          * Alloc one cache line, so that fits all FC_STYPE modes.
 990          */
 991         fc = rte_eth_dma_zone_reserve(eth_dev, "fcmem", sq,
 992                                       OTX2_ALIGN + sizeof(struct npa_aura_s),
 993                                       OTX2_ALIGN, dev->node);
 994         if (fc == NULL) {
 995                 otx2_err("Failed to allocate mem for fcmem");
 996                 rc = -ENOMEM;
 997                 goto free_txq;
 998         }
 999         txq->fc_iova = fc->iova;
1000         txq->fc_mem = fc->addr;
1001
1002         /* Initialize the aura sqb pool */
1003         rc = nix_alloc_sqb_pool(eth_dev->data->port_id, txq, nb_desc);
1004         if (rc) {
1005                 otx2_err("Failed to alloc sqe pool rc=%d", rc);
1006                 goto free_txq;
1007         }
1008
1009         /* Initialize the SQ */
1010         rc = nix_sq_init(txq);
1011         if (rc) {
1012                 otx2_err("Failed to init sq=%d context", sq);
1013                 goto free_txq;
1014         }
1015
1016         txq->fc_cache_pkts = 0;
1017         txq->io_addr = dev->base + NIX_LF_OP_SENDX(0);
1018         /* Evenly distribute LMT slot for each sq */
1019         txq->lmt_addr = (void *)(dev->lmt_addr + ((sq & LMT_SLOT_MASK) << 12));
1020
1021         txq->qconf.socket_id = socket_id;
1022         txq->qconf.nb_desc = nb_desc;
1023         memcpy(&txq->qconf.conf.tx, tx_conf, sizeof(struct rte_eth_txconf));
1024
1025         otx2_nix_form_default_desc(txq);
1026
1027         otx2_nix_dbg("sq=%d fc=%p offload=0x%" PRIx64 " sqb=0x%" PRIx64 ""
1028                      " lmt_addr=%p nb_sqb_bufs=%d sqes_per_sqb_log2=%d", sq,
1029                      fc->addr, offloads, txq->sqb_pool->pool_id, txq->lmt_addr,
1030                      txq->nb_sqb_bufs, txq->sqes_per_sqb_log2);
1031         eth_dev->data->tx_queues[sq] = txq;
1032         eth_dev->data->tx_queue_state[sq] = RTE_ETH_QUEUE_STATE_STOPPED;
1033         return 0;
1034
1035 free_txq:
1036         otx2_nix_tx_queue_release(txq);
1037 fail:
1038         return rc;
1039 }
1040
1041 static int
1042 nix_store_queue_cfg_and_then_release(struct rte_eth_dev *eth_dev)
1043 {
1044         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
1045         struct otx2_eth_qconf *tx_qconf = NULL;
1046         struct otx2_eth_qconf *rx_qconf = NULL;
1047         struct otx2_eth_txq **txq;
1048         struct otx2_eth_rxq **rxq;
1049         int i, nb_rxq, nb_txq;
1050
1051         nb_rxq = RTE_MIN(dev->configured_nb_rx_qs, eth_dev->data->nb_rx_queues);
1052         nb_txq = RTE_MIN(dev->configured_nb_tx_qs, eth_dev->data->nb_tx_queues);
1053
1054         tx_qconf = malloc(nb_txq * sizeof(*tx_qconf));
1055         if (tx_qconf == NULL) {
1056                 otx2_err("Failed to allocate memory for tx_qconf");
1057                 goto fail;
1058         }
1059
1060         rx_qconf = malloc(nb_rxq * sizeof(*rx_qconf));
1061         if (rx_qconf == NULL) {
1062                 otx2_err("Failed to allocate memory for rx_qconf");
1063                 goto fail;
1064         }
1065
1066         txq = (struct otx2_eth_txq **)eth_dev->data->tx_queues;
1067         for (i = 0; i < nb_txq; i++) {
1068                 if (txq[i] == NULL) {
1069                         otx2_err("txq[%d] is already released", i);
1070                         goto fail;
1071                 }
1072                 memcpy(&tx_qconf[i], &txq[i]->qconf, sizeof(*tx_qconf));
1073                 otx2_nix_tx_queue_release(txq[i]);
1074                 eth_dev->data->tx_queues[i] = NULL;
1075         }
1076
1077         rxq = (struct otx2_eth_rxq **)eth_dev->data->rx_queues;
1078         for (i = 0; i < nb_rxq; i++) {
1079                 if (rxq[i] == NULL) {
1080                         otx2_err("rxq[%d] is already released", i);
1081                         goto fail;
1082                 }
1083                 memcpy(&rx_qconf[i], &rxq[i]->qconf, sizeof(*rx_qconf));
1084                 otx2_nix_rx_queue_release(rxq[i]);
1085                 eth_dev->data->rx_queues[i] = NULL;
1086         }
1087
1088         dev->tx_qconf = tx_qconf;
1089         dev->rx_qconf = rx_qconf;
1090         return 0;
1091
1092 fail:
1093         if (tx_qconf)
1094                 free(tx_qconf);
1095         if (rx_qconf)
1096                 free(rx_qconf);
1097
1098         return -ENOMEM;
1099 }
1100
1101 static int
1102 nix_restore_queue_cfg(struct rte_eth_dev *eth_dev)
1103 {
1104         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
1105         struct otx2_eth_qconf *tx_qconf = dev->tx_qconf;
1106         struct otx2_eth_qconf *rx_qconf = dev->rx_qconf;
1107         struct otx2_eth_txq **txq;
1108         struct otx2_eth_rxq **rxq;
1109         int rc, i, nb_rxq, nb_txq;
1110
1111         nb_rxq = RTE_MIN(dev->configured_nb_rx_qs, eth_dev->data->nb_rx_queues);
1112         nb_txq = RTE_MIN(dev->configured_nb_tx_qs, eth_dev->data->nb_tx_queues);
1113
1114         rc = -ENOMEM;
1115         /* Setup tx & rx queues with previous configuration so
1116          * that the queues can be functional in cases like ports
1117          * are started without re configuring queues.
1118          *
1119          * Usual re config sequence is like below:
1120          * port_configure() {
1121          *      if(reconfigure) {
1122          *              queue_release()
1123          *              queue_setup()
1124          *      }
1125          *      queue_configure() {
1126          *              queue_release()
1127          *              queue_setup()
1128          *      }
1129          * }
1130          * port_start()
1131          *
1132          * In some application's control path, queue_configure() would
1133          * NOT be invoked for TXQs/RXQs in port_configure().
1134          * In such cases, queues can be functional after start as the
1135          * queues are already setup in port_configure().
1136          */
1137         for (i = 0; i < nb_txq; i++) {
1138                 rc = otx2_nix_tx_queue_setup(eth_dev, i, tx_qconf[i].nb_desc,
1139                                              tx_qconf[i].socket_id,
1140                                              &tx_qconf[i].conf.tx);
1141                 if (rc) {
1142                         otx2_err("Failed to setup tx queue rc=%d", rc);
1143                         txq = (struct otx2_eth_txq **)eth_dev->data->tx_queues;
1144                         for (i -= 1; i >= 0; i--)
1145                                 otx2_nix_tx_queue_release(txq[i]);
1146                         goto fail;
1147                 }
1148         }
1149
1150         free(tx_qconf); tx_qconf = NULL;
1151
1152         for (i = 0; i < nb_rxq; i++) {
1153                 rc = otx2_nix_rx_queue_setup(eth_dev, i, rx_qconf[i].nb_desc,
1154                                              rx_qconf[i].socket_id,
1155                                              &rx_qconf[i].conf.rx,
1156                                              rx_qconf[i].mempool);
1157                 if (rc) {
1158                         otx2_err("Failed to setup rx queue rc=%d", rc);
1159                         rxq = (struct otx2_eth_rxq **)eth_dev->data->rx_queues;
1160                         for (i -= 1; i >= 0; i--)
1161                                 otx2_nix_rx_queue_release(rxq[i]);
1162                         goto release_tx_queues;
1163                 }
1164         }
1165
1166         free(rx_qconf); rx_qconf = NULL;
1167
1168         return 0;
1169
1170 release_tx_queues:
1171         txq = (struct otx2_eth_txq **)eth_dev->data->tx_queues;
1172         for (i = 0; i < eth_dev->data->nb_tx_queues; i++)
1173                 otx2_nix_tx_queue_release(txq[i]);
1174 fail:
1175         if (tx_qconf)
1176                 free(tx_qconf);
1177         if (rx_qconf)
1178                 free(rx_qconf);
1179
1180         return rc;
1181 }
1182
1183 static uint16_t
1184 nix_eth_nop_burst(void *queue, struct rte_mbuf **mbufs, uint16_t pkts)
1185 {
1186         RTE_SET_USED(queue);
1187         RTE_SET_USED(mbufs);
1188         RTE_SET_USED(pkts);
1189
1190         return 0;
1191 }
1192
1193 static void
1194 nix_set_nop_rxtx_function(struct rte_eth_dev *eth_dev)
1195 {
1196         /* These dummy functions are required for supporting
1197          * some applications which reconfigure queues without
1198          * stopping tx burst and rx burst threads(eg kni app)
1199          * When the queues context is saved, txq/rxqs are released
1200          * which caused app crash since rx/tx burst is still
1201          * on different lcores
1202          */
1203         eth_dev->tx_pkt_burst = nix_eth_nop_burst;
1204         eth_dev->rx_pkt_burst = nix_eth_nop_burst;
1205         rte_mb();
1206 }
1207
1208 static int
1209 otx2_nix_configure(struct rte_eth_dev *eth_dev)
1210 {
1211         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
1212         struct rte_eth_dev_data *data = eth_dev->data;
1213         struct rte_eth_conf *conf = &data->dev_conf;
1214         struct rte_eth_rxmode *rxmode = &conf->rxmode;
1215         struct rte_eth_txmode *txmode = &conf->txmode;
1216         char ea_fmt[RTE_ETHER_ADDR_FMT_SIZE];
1217         struct rte_ether_addr *ea;
1218         uint8_t nb_rxq, nb_txq;
1219         int rc;
1220
1221         rc = -EINVAL;
1222
1223         /* Sanity checks */
1224         if (rte_eal_has_hugepages() == 0) {
1225                 otx2_err("Huge page is not configured");
1226                 goto fail_configure;
1227         }
1228
1229         if (conf->link_speeds & ETH_LINK_SPEED_FIXED) {
1230                 otx2_err("Setting link speed/duplex not supported");
1231                 goto fail_configure;
1232         }
1233
1234         if (conf->dcb_capability_en == 1) {
1235                 otx2_err("dcb enable is not supported");
1236                 goto fail_configure;
1237         }
1238
1239         if (conf->fdir_conf.mode != RTE_FDIR_MODE_NONE) {
1240                 otx2_err("Flow director is not supported");
1241                 goto fail_configure;
1242         }
1243
1244         if (rxmode->mq_mode != ETH_MQ_RX_NONE &&
1245             rxmode->mq_mode != ETH_MQ_RX_RSS) {
1246                 otx2_err("Unsupported mq rx mode %d", rxmode->mq_mode);
1247                 goto fail_configure;
1248         }
1249
1250         if (txmode->mq_mode != ETH_MQ_TX_NONE) {
1251                 otx2_err("Unsupported mq tx mode %d", txmode->mq_mode);
1252                 goto fail_configure;
1253         }
1254
1255         if (otx2_dev_is_Ax(dev) &&
1256             (txmode->offloads & DEV_TX_OFFLOAD_SCTP_CKSUM) &&
1257             ((txmode->offloads & DEV_TX_OFFLOAD_OUTER_IPV4_CKSUM) ||
1258             (txmode->offloads & DEV_TX_OFFLOAD_OUTER_UDP_CKSUM))) {
1259                 otx2_err("Outer IP and SCTP checksum unsupported");
1260                 goto fail_configure;
1261         }
1262
1263         /* Free the resources allocated from the previous configure */
1264         if (dev->configured == 1) {
1265                 otx2_nix_rxchan_bpid_cfg(eth_dev, false);
1266                 otx2_nix_vlan_fini(eth_dev);
1267                 otx2_flow_free_all_resources(dev);
1268                 oxt2_nix_unregister_queue_irqs(eth_dev);
1269                 if (eth_dev->data->dev_conf.intr_conf.rxq)
1270                         oxt2_nix_unregister_cq_irqs(eth_dev);
1271                 nix_set_nop_rxtx_function(eth_dev);
1272                 rc = nix_store_queue_cfg_and_then_release(eth_dev);
1273                 if (rc)
1274                         goto fail_configure;
1275                 otx2_nix_tm_fini(eth_dev);
1276                 nix_lf_free(dev);
1277         }
1278
1279         dev->rx_offloads = rxmode->offloads;
1280         dev->tx_offloads = txmode->offloads;
1281         dev->rx_offload_flags |= nix_rx_offload_flags(eth_dev);
1282         dev->tx_offload_flags |= nix_tx_offload_flags(eth_dev);
1283         dev->rss_info.rss_grps = NIX_RSS_GRPS;
1284
1285         nb_rxq = RTE_MAX(data->nb_rx_queues, 1);
1286         nb_txq = RTE_MAX(data->nb_tx_queues, 1);
1287
1288         /* Alloc a nix lf */
1289         rc = nix_lf_alloc(dev, nb_rxq, nb_txq);
1290         if (rc) {
1291                 otx2_err("Failed to init nix_lf rc=%d", rc);
1292                 goto fail_offloads;
1293         }
1294
1295         /* Configure RSS */
1296         rc = otx2_nix_rss_config(eth_dev);
1297         if (rc) {
1298                 otx2_err("Failed to configure rss rc=%d", rc);
1299                 goto free_nix_lf;
1300         }
1301
1302         /* Init the default TM scheduler hierarchy */
1303         rc = otx2_nix_tm_init_default(eth_dev);
1304         if (rc) {
1305                 otx2_err("Failed to init traffic manager rc=%d", rc);
1306                 goto free_nix_lf;
1307         }
1308
1309         rc = otx2_nix_vlan_offload_init(eth_dev);
1310         if (rc) {
1311                 otx2_err("Failed to init vlan offload rc=%d", rc);
1312                 goto tm_fini;
1313         }
1314
1315         /* Register queue IRQs */
1316         rc = oxt2_nix_register_queue_irqs(eth_dev);
1317         if (rc) {
1318                 otx2_err("Failed to register queue interrupts rc=%d", rc);
1319                 goto vlan_fini;
1320         }
1321
1322         /* Register cq IRQs */
1323         if (eth_dev->data->dev_conf.intr_conf.rxq) {
1324                 if (eth_dev->data->nb_rx_queues > dev->cints) {
1325                         otx2_err("Rx interrupt cannot be enabled, rxq > %d",
1326                                  dev->cints);
1327                         goto q_irq_fini;
1328                 }
1329                 /* Rx interrupt feature cannot work with vector mode because,
1330                  * vector mode doesn't process packets unless min 4 pkts are
1331                  * received, while cq interrupts are generated even for 1 pkt
1332                  * in the CQ.
1333                  */
1334                 dev->scalar_ena = true;
1335
1336                 rc = oxt2_nix_register_cq_irqs(eth_dev);
1337                 if (rc) {
1338                         otx2_err("Failed to register CQ interrupts rc=%d", rc);
1339                         goto q_irq_fini;
1340                 }
1341         }
1342
1343         /* Configure loop back mode */
1344         rc = cgx_intlbk_enable(dev, eth_dev->data->dev_conf.lpbk_mode);
1345         if (rc) {
1346                 otx2_err("Failed to configure cgx loop back mode rc=%d", rc);
1347                 goto q_irq_fini;
1348         }
1349
1350         rc = otx2_nix_rxchan_bpid_cfg(eth_dev, true);
1351         if (rc) {
1352                 otx2_err("Failed to configure nix rx chan bpid cfg rc=%d", rc);
1353                 goto q_irq_fini;
1354         }
1355
1356         /*
1357          * Restore queue config when reconfigure followed by
1358          * reconfigure and no queue configure invoked from application case.
1359          */
1360         if (dev->configured == 1) {
1361                 rc = nix_restore_queue_cfg(eth_dev);
1362                 if (rc)
1363                         goto cq_fini;
1364         }
1365
1366         /* Update the mac address */
1367         ea = eth_dev->data->mac_addrs;
1368         memcpy(ea, dev->mac_addr, RTE_ETHER_ADDR_LEN);
1369         if (rte_is_zero_ether_addr(ea))
1370                 rte_eth_random_addr((uint8_t *)ea);
1371
1372         rte_ether_format_addr(ea_fmt, RTE_ETHER_ADDR_FMT_SIZE, ea);
1373
1374         otx2_nix_dbg("Configured port%d mac=%s nb_rxq=%d nb_txq=%d"
1375                 " rx_offloads=0x%" PRIx64 " tx_offloads=0x%" PRIx64 ""
1376                 " rx_flags=0x%x tx_flags=0x%x",
1377                 eth_dev->data->port_id, ea_fmt, nb_rxq,
1378                 nb_txq, dev->rx_offloads, dev->tx_offloads,
1379                 dev->rx_offload_flags, dev->tx_offload_flags);
1380
1381         /* All good */
1382         dev->configured = 1;
1383         dev->configured_nb_rx_qs = data->nb_rx_queues;
1384         dev->configured_nb_tx_qs = data->nb_tx_queues;
1385         return 0;
1386
1387 cq_fini:
1388         oxt2_nix_unregister_cq_irqs(eth_dev);
1389 q_irq_fini:
1390         oxt2_nix_unregister_queue_irqs(eth_dev);
1391 vlan_fini:
1392         otx2_nix_vlan_fini(eth_dev);
1393 tm_fini:
1394         otx2_nix_tm_fini(eth_dev);
1395 free_nix_lf:
1396         nix_lf_free(dev);
1397 fail_offloads:
1398         dev->rx_offload_flags &= ~nix_rx_offload_flags(eth_dev);
1399         dev->tx_offload_flags &= ~nix_tx_offload_flags(eth_dev);
1400 fail_configure:
1401         dev->configured = 0;
1402         return rc;
1403 }
1404
1405 int
1406 otx2_nix_tx_queue_start(struct rte_eth_dev *eth_dev, uint16_t qidx)
1407 {
1408         struct rte_eth_dev_data *data = eth_dev->data;
1409         struct otx2_eth_txq *txq;
1410         int rc = -EINVAL;
1411
1412         txq = eth_dev->data->tx_queues[qidx];
1413
1414         if (data->tx_queue_state[qidx] == RTE_ETH_QUEUE_STATE_STARTED)
1415                 return 0;
1416
1417         rc = otx2_nix_sq_sqb_aura_fc(txq, true);
1418         if (rc) {
1419                 otx2_err("Failed to enable sqb aura fc, txq=%u, rc=%d",
1420                          qidx, rc);
1421                 goto done;
1422         }
1423
1424         data->tx_queue_state[qidx] = RTE_ETH_QUEUE_STATE_STARTED;
1425
1426 done:
1427         return rc;
1428 }
1429
1430 int
1431 otx2_nix_tx_queue_stop(struct rte_eth_dev *eth_dev, uint16_t qidx)
1432 {
1433         struct rte_eth_dev_data *data = eth_dev->data;
1434         struct otx2_eth_txq *txq;
1435         int rc;
1436
1437         txq = eth_dev->data->tx_queues[qidx];
1438
1439         if (data->tx_queue_state[qidx] == RTE_ETH_QUEUE_STATE_STOPPED)
1440                 return 0;
1441
1442         txq->fc_cache_pkts = 0;
1443
1444         rc = otx2_nix_sq_sqb_aura_fc(txq, false);
1445         if (rc) {
1446                 otx2_err("Failed to disable sqb aura fc, txq=%u, rc=%d",
1447                          qidx, rc);
1448                 goto done;
1449         }
1450
1451         data->tx_queue_state[qidx] = RTE_ETH_QUEUE_STATE_STOPPED;
1452
1453 done:
1454         return rc;
1455 }
1456
1457 static int
1458 otx2_nix_rx_queue_start(struct rte_eth_dev *eth_dev, uint16_t qidx)
1459 {
1460         struct otx2_eth_rxq *rxq = eth_dev->data->rx_queues[qidx];
1461         struct rte_eth_dev_data *data = eth_dev->data;
1462         int rc;
1463
1464         if (data->rx_queue_state[qidx] == RTE_ETH_QUEUE_STATE_STARTED)
1465                 return 0;
1466
1467         rc = nix_rq_enb_dis(rxq->eth_dev, rxq, true);
1468         if (rc) {
1469                 otx2_err("Failed to enable rxq=%u, rc=%d", qidx, rc);
1470                 goto done;
1471         }
1472
1473         data->rx_queue_state[qidx] = RTE_ETH_QUEUE_STATE_STARTED;
1474
1475 done:
1476         return rc;
1477 }
1478
1479 static int
1480 otx2_nix_rx_queue_stop(struct rte_eth_dev *eth_dev, uint16_t qidx)
1481 {
1482         struct otx2_eth_rxq *rxq = eth_dev->data->rx_queues[qidx];
1483         struct rte_eth_dev_data *data = eth_dev->data;
1484         int rc;
1485
1486         if (data->rx_queue_state[qidx] == RTE_ETH_QUEUE_STATE_STOPPED)
1487                 return 0;
1488
1489         rc = nix_rq_enb_dis(rxq->eth_dev, rxq, false);
1490         if (rc) {
1491                 otx2_err("Failed to disable rxq=%u, rc=%d", qidx, rc);
1492                 goto done;
1493         }
1494
1495         data->rx_queue_state[qidx] = RTE_ETH_QUEUE_STATE_STOPPED;
1496
1497 done:
1498         return rc;
1499 }
1500
1501 static void
1502 otx2_nix_dev_stop(struct rte_eth_dev *eth_dev)
1503 {
1504         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
1505         struct rte_mbuf *rx_pkts[32];
1506         struct otx2_eth_rxq *rxq;
1507         int count, i, j, rc;
1508
1509         nix_cgx_stop_link_event(dev);
1510         npc_rx_disable(dev);
1511
1512         /* Stop rx queues and free up pkts pending */
1513         for (i = 0; i < eth_dev->data->nb_rx_queues; i++) {
1514                 rc = otx2_nix_rx_queue_stop(eth_dev, i);
1515                 if (rc)
1516                         continue;
1517
1518                 rxq = eth_dev->data->rx_queues[i];
1519                 count = dev->rx_pkt_burst_no_offload(rxq, rx_pkts, 32);
1520                 while (count) {
1521                         for (j = 0; j < count; j++)
1522                                 rte_pktmbuf_free(rx_pkts[j]);
1523                         count = dev->rx_pkt_burst_no_offload(rxq, rx_pkts, 32);
1524                 }
1525         }
1526
1527         /* Stop tx queues  */
1528         for (i = 0; i < eth_dev->data->nb_tx_queues; i++)
1529                 otx2_nix_tx_queue_stop(eth_dev, i);
1530 }
1531
1532 static int
1533 otx2_nix_dev_start(struct rte_eth_dev *eth_dev)
1534 {
1535         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
1536         int rc, i;
1537
1538         if (eth_dev->data->nb_rx_queues != 0) {
1539                 rc = otx2_nix_recalc_mtu(eth_dev);
1540                 if (rc)
1541                         return rc;
1542         }
1543
1544         /* Start rx queues */
1545         for (i = 0; i < eth_dev->data->nb_rx_queues; i++) {
1546                 rc = otx2_nix_rx_queue_start(eth_dev, i);
1547                 if (rc)
1548                         return rc;
1549         }
1550
1551         /* Start tx queues  */
1552         for (i = 0; i < eth_dev->data->nb_tx_queues; i++) {
1553                 rc = otx2_nix_tx_queue_start(eth_dev, i);
1554                 if (rc)
1555                         return rc;
1556         }
1557
1558         rc = otx2_nix_update_flow_ctrl_mode(eth_dev);
1559         if (rc) {
1560                 otx2_err("Failed to update flow ctrl mode %d", rc);
1561                 return rc;
1562         }
1563
1564         /* Enable PTP if it was requested by the app or if it is already
1565          * enabled in PF owning this VF
1566          */
1567         memset(&dev->tstamp, 0, sizeof(struct otx2_timesync_info));
1568         if ((dev->rx_offloads & DEV_RX_OFFLOAD_TIMESTAMP) ||
1569             otx2_ethdev_is_ptp_en(dev))
1570                 otx2_nix_timesync_enable(eth_dev);
1571         else
1572                 otx2_nix_timesync_disable(eth_dev);
1573
1574         rc = npc_rx_enable(dev);
1575         if (rc) {
1576                 otx2_err("Failed to enable NPC rx %d", rc);
1577                 return rc;
1578         }
1579
1580         otx2_nix_toggle_flag_link_cfg(dev, true);
1581
1582         rc = nix_cgx_start_link_event(dev);
1583         if (rc) {
1584                 otx2_err("Failed to start cgx link event %d", rc);
1585                 goto rx_disable;
1586         }
1587
1588         otx2_nix_toggle_flag_link_cfg(dev, false);
1589         otx2_eth_set_tx_function(eth_dev);
1590         otx2_eth_set_rx_function(eth_dev);
1591
1592         return 0;
1593
1594 rx_disable:
1595         npc_rx_disable(dev);
1596         otx2_nix_toggle_flag_link_cfg(dev, false);
1597         return rc;
1598 }
1599
1600 static int otx2_nix_dev_reset(struct rte_eth_dev *eth_dev);
1601 static void otx2_nix_dev_close(struct rte_eth_dev *eth_dev);
1602
1603 /* Initialize and register driver with DPDK Application */
1604 static const struct eth_dev_ops otx2_eth_dev_ops = {
1605         .dev_infos_get            = otx2_nix_info_get,
1606         .dev_configure            = otx2_nix_configure,
1607         .link_update              = otx2_nix_link_update,
1608         .tx_queue_setup           = otx2_nix_tx_queue_setup,
1609         .tx_queue_release         = otx2_nix_tx_queue_release,
1610         .rx_queue_setup           = otx2_nix_rx_queue_setup,
1611         .rx_queue_release         = otx2_nix_rx_queue_release,
1612         .dev_start                = otx2_nix_dev_start,
1613         .dev_stop                 = otx2_nix_dev_stop,
1614         .dev_close                = otx2_nix_dev_close,
1615         .tx_queue_start           = otx2_nix_tx_queue_start,
1616         .tx_queue_stop            = otx2_nix_tx_queue_stop,
1617         .rx_queue_start           = otx2_nix_rx_queue_start,
1618         .rx_queue_stop            = otx2_nix_rx_queue_stop,
1619         .dev_set_link_up          = otx2_nix_dev_set_link_up,
1620         .dev_set_link_down        = otx2_nix_dev_set_link_down,
1621         .dev_supported_ptypes_get = otx2_nix_supported_ptypes_get,
1622         .dev_reset                = otx2_nix_dev_reset,
1623         .stats_get                = otx2_nix_dev_stats_get,
1624         .stats_reset              = otx2_nix_dev_stats_reset,
1625         .get_reg                  = otx2_nix_dev_get_reg,
1626         .mtu_set                  = otx2_nix_mtu_set,
1627         .mac_addr_add             = otx2_nix_mac_addr_add,
1628         .mac_addr_remove          = otx2_nix_mac_addr_del,
1629         .mac_addr_set             = otx2_nix_mac_addr_set,
1630         .promiscuous_enable       = otx2_nix_promisc_enable,
1631         .promiscuous_disable      = otx2_nix_promisc_disable,
1632         .allmulticast_enable      = otx2_nix_allmulticast_enable,
1633         .allmulticast_disable     = otx2_nix_allmulticast_disable,
1634         .queue_stats_mapping_set  = otx2_nix_queue_stats_mapping,
1635         .reta_update              = otx2_nix_dev_reta_update,
1636         .reta_query               = otx2_nix_dev_reta_query,
1637         .rss_hash_update          = otx2_nix_rss_hash_update,
1638         .rss_hash_conf_get        = otx2_nix_rss_hash_conf_get,
1639         .xstats_get               = otx2_nix_xstats_get,
1640         .xstats_get_names         = otx2_nix_xstats_get_names,
1641         .xstats_reset             = otx2_nix_xstats_reset,
1642         .xstats_get_by_id         = otx2_nix_xstats_get_by_id,
1643         .xstats_get_names_by_id   = otx2_nix_xstats_get_names_by_id,
1644         .rxq_info_get             = otx2_nix_rxq_info_get,
1645         .txq_info_get             = otx2_nix_txq_info_get,
1646         .rx_queue_count           = otx2_nix_rx_queue_count,
1647         .rx_descriptor_done       = otx2_nix_rx_descriptor_done,
1648         .rx_descriptor_status     = otx2_nix_rx_descriptor_status,
1649         .tx_done_cleanup          = otx2_nix_tx_done_cleanup,
1650         .pool_ops_supported       = otx2_nix_pool_ops_supported,
1651         .filter_ctrl              = otx2_nix_dev_filter_ctrl,
1652         .get_module_info          = otx2_nix_get_module_info,
1653         .get_module_eeprom        = otx2_nix_get_module_eeprom,
1654         .fw_version_get           = otx2_nix_fw_version_get,
1655         .flow_ctrl_get            = otx2_nix_flow_ctrl_get,
1656         .flow_ctrl_set            = otx2_nix_flow_ctrl_set,
1657         .timesync_enable          = otx2_nix_timesync_enable,
1658         .timesync_disable         = otx2_nix_timesync_disable,
1659         .timesync_read_rx_timestamp = otx2_nix_timesync_read_rx_timestamp,
1660         .timesync_read_tx_timestamp = otx2_nix_timesync_read_tx_timestamp,
1661         .timesync_adjust_time     = otx2_nix_timesync_adjust_time,
1662         .timesync_read_time       = otx2_nix_timesync_read_time,
1663         .timesync_write_time      = otx2_nix_timesync_write_time,
1664         .vlan_offload_set         = otx2_nix_vlan_offload_set,
1665         .vlan_filter_set          = otx2_nix_vlan_filter_set,
1666         .vlan_strip_queue_set     = otx2_nix_vlan_strip_queue_set,
1667         .vlan_tpid_set            = otx2_nix_vlan_tpid_set,
1668         .vlan_pvid_set            = otx2_nix_vlan_pvid_set,
1669         .rx_queue_intr_enable     = otx2_nix_rx_queue_intr_enable,
1670         .rx_queue_intr_disable    = otx2_nix_rx_queue_intr_disable,
1671         .read_clock               = otx2_nix_read_clock,
1672 };
1673
1674 static inline int
1675 nix_lf_attach(struct otx2_eth_dev *dev)
1676 {
1677         struct otx2_mbox *mbox = dev->mbox;
1678         struct rsrc_attach_req *req;
1679
1680         /* Attach NIX(lf) */
1681         req = otx2_mbox_alloc_msg_attach_resources(mbox);
1682         req->modify = true;
1683         req->nixlf = true;
1684
1685         return otx2_mbox_process(mbox);
1686 }
1687
1688 static inline int
1689 nix_lf_get_msix_offset(struct otx2_eth_dev *dev)
1690 {
1691         struct otx2_mbox *mbox = dev->mbox;
1692         struct msix_offset_rsp *msix_rsp;
1693         int rc;
1694
1695         /* Get NPA and NIX MSIX vector offsets */
1696         otx2_mbox_alloc_msg_msix_offset(mbox);
1697
1698         rc = otx2_mbox_process_msg(mbox, (void *)&msix_rsp);
1699
1700         dev->nix_msixoff = msix_rsp->nix_msixoff;
1701
1702         return rc;
1703 }
1704
1705 static inline int
1706 otx2_eth_dev_lf_detach(struct otx2_mbox *mbox)
1707 {
1708         struct rsrc_detach_req *req;
1709
1710         req = otx2_mbox_alloc_msg_detach_resources(mbox);
1711
1712         /* Detach all except npa lf */
1713         req->partial = true;
1714         req->nixlf = true;
1715         req->sso = true;
1716         req->ssow = true;
1717         req->timlfs = true;
1718         req->cptlfs = true;
1719
1720         return otx2_mbox_process(mbox);
1721 }
1722
1723 static int
1724 otx2_eth_dev_init(struct rte_eth_dev *eth_dev)
1725 {
1726         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
1727         struct rte_pci_device *pci_dev;
1728         int rc, max_entries;
1729
1730         eth_dev->dev_ops = &otx2_eth_dev_ops;
1731
1732         /* For secondary processes, the primary has done all the work */
1733         if (rte_eal_process_type() != RTE_PROC_PRIMARY) {
1734                 /* Setup callbacks for secondary process */
1735                 otx2_eth_set_tx_function(eth_dev);
1736                 otx2_eth_set_rx_function(eth_dev);
1737                 return 0;
1738         }
1739
1740         pci_dev = RTE_ETH_DEV_TO_PCI(eth_dev);
1741
1742         rte_eth_copy_pci_info(eth_dev, pci_dev);
1743         eth_dev->data->dev_flags |= RTE_ETH_DEV_CLOSE_REMOVE;
1744
1745         /* Zero out everything after OTX2_DEV to allow proper dev_reset() */
1746         memset(&dev->otx2_eth_dev_data_start, 0, sizeof(*dev) -
1747                 offsetof(struct otx2_eth_dev, otx2_eth_dev_data_start));
1748
1749         /* Parse devargs string */
1750         rc = otx2_ethdev_parse_devargs(eth_dev->device->devargs, dev);
1751         if (rc) {
1752                 otx2_err("Failed to parse devargs rc=%d", rc);
1753                 goto error;
1754         }
1755
1756         if (!dev->mbox_active) {
1757                 /* Initialize the base otx2_dev object
1758                  * only if already present
1759                  */
1760                 rc = otx2_dev_init(pci_dev, dev);
1761                 if (rc) {
1762                         otx2_err("Failed to initialize otx2_dev rc=%d", rc);
1763                         goto error;
1764                 }
1765         }
1766         /* Device generic callbacks */
1767         dev->ops = &otx2_dev_ops;
1768         dev->eth_dev = eth_dev;
1769
1770         /* Grab the NPA LF if required */
1771         rc = otx2_npa_lf_init(pci_dev, dev);
1772         if (rc)
1773                 goto otx2_dev_uninit;
1774
1775         dev->configured = 0;
1776         dev->drv_inited = true;
1777         dev->base = dev->bar2 + (RVU_BLOCK_ADDR_NIX0 << 20);
1778         dev->lmt_addr = dev->bar2 + (RVU_BLOCK_ADDR_LMT << 20);
1779
1780         /* Attach NIX LF */
1781         rc = nix_lf_attach(dev);
1782         if (rc)
1783                 goto otx2_npa_uninit;
1784
1785         /* Get NIX MSIX offset */
1786         rc = nix_lf_get_msix_offset(dev);
1787         if (rc)
1788                 goto otx2_npa_uninit;
1789
1790         /* Register LF irq handlers */
1791         rc = otx2_nix_register_irqs(eth_dev);
1792         if (rc)
1793                 goto mbox_detach;
1794
1795         /* Get maximum number of supported MAC entries */
1796         max_entries = otx2_cgx_mac_max_entries_get(dev);
1797         if (max_entries < 0) {
1798                 otx2_err("Failed to get max entries for mac addr");
1799                 rc = -ENOTSUP;
1800                 goto unregister_irq;
1801         }
1802
1803         /* For VFs, returned max_entries will be 0. But to keep default MAC
1804          * address, one entry must be allocated. So setting up to 1.
1805          */
1806         if (max_entries == 0)
1807                 max_entries = 1;
1808
1809         eth_dev->data->mac_addrs = rte_zmalloc("mac_addr", max_entries *
1810                                                RTE_ETHER_ADDR_LEN, 0);
1811         if (eth_dev->data->mac_addrs == NULL) {
1812                 otx2_err("Failed to allocate memory for mac addr");
1813                 rc = -ENOMEM;
1814                 goto unregister_irq;
1815         }
1816
1817         dev->max_mac_entries = max_entries;
1818
1819         rc = otx2_nix_mac_addr_get(eth_dev, dev->mac_addr);
1820         if (rc)
1821                 goto free_mac_addrs;
1822
1823         /* Update the mac address */
1824         memcpy(eth_dev->data->mac_addrs, dev->mac_addr, RTE_ETHER_ADDR_LEN);
1825
1826         /* Also sync same MAC address to CGX table */
1827         otx2_cgx_mac_addr_set(eth_dev, &eth_dev->data->mac_addrs[0]);
1828
1829         /* Initialize the tm data structures */
1830         otx2_nix_tm_conf_init(eth_dev);
1831
1832         dev->tx_offload_capa = nix_get_tx_offload_capa(dev);
1833         dev->rx_offload_capa = nix_get_rx_offload_capa(dev);
1834
1835         if (otx2_dev_is_96xx_A0(dev) ||
1836             otx2_dev_is_95xx_Ax(dev)) {
1837                 dev->hwcap |= OTX2_FIXUP_F_MIN_4K_Q;
1838                 dev->hwcap |= OTX2_FIXUP_F_LIMIT_CQ_FULL;
1839         }
1840
1841         /* Initialize rte-flow */
1842         rc = otx2_flow_init(dev);
1843         if (rc)
1844                 goto free_mac_addrs;
1845
1846         otx2_nix_dbg("Port=%d pf=%d vf=%d ver=%s msix_off=%d hwcap=0x%" PRIx64
1847                      " rxoffload_capa=0x%" PRIx64 " txoffload_capa=0x%" PRIx64,
1848                      eth_dev->data->port_id, dev->pf, dev->vf,
1849                      OTX2_ETH_DEV_PMD_VERSION, dev->nix_msixoff, dev->hwcap,
1850                      dev->rx_offload_capa, dev->tx_offload_capa);
1851         return 0;
1852
1853 free_mac_addrs:
1854         rte_free(eth_dev->data->mac_addrs);
1855 unregister_irq:
1856         otx2_nix_unregister_irqs(eth_dev);
1857 mbox_detach:
1858         otx2_eth_dev_lf_detach(dev->mbox);
1859 otx2_npa_uninit:
1860         otx2_npa_lf_fini();
1861 otx2_dev_uninit:
1862         otx2_dev_fini(pci_dev, dev);
1863 error:
1864         otx2_err("Failed to init nix eth_dev rc=%d", rc);
1865         return rc;
1866 }
1867
1868 static int
1869 otx2_eth_dev_uninit(struct rte_eth_dev *eth_dev, bool mbox_close)
1870 {
1871         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
1872         struct rte_pci_device *pci_dev;
1873         int rc, i;
1874
1875         /* Nothing to be done for secondary processes */
1876         if (rte_eal_process_type() != RTE_PROC_PRIMARY)
1877                 return 0;
1878
1879         /* Clear the flag since we are closing down */
1880         dev->configured = 0;
1881
1882         /* Disable nix bpid config */
1883         otx2_nix_rxchan_bpid_cfg(eth_dev, false);
1884
1885         npc_rx_disable(dev);
1886
1887         /* Disable vlan offloads */
1888         otx2_nix_vlan_fini(eth_dev);
1889
1890         /* Disable other rte_flow entries */
1891         otx2_flow_fini(dev);
1892
1893         /* Disable PTP if already enabled */
1894         if (otx2_ethdev_is_ptp_en(dev))
1895                 otx2_nix_timesync_disable(eth_dev);
1896
1897         nix_cgx_stop_link_event(dev);
1898
1899         /* Free up SQs */
1900         for (i = 0; i < eth_dev->data->nb_tx_queues; i++) {
1901                 otx2_nix_tx_queue_release(eth_dev->data->tx_queues[i]);
1902                 eth_dev->data->tx_queues[i] = NULL;
1903         }
1904         eth_dev->data->nb_tx_queues = 0;
1905
1906         /* Free up RQ's and CQ's */
1907         for (i = 0; i < eth_dev->data->nb_rx_queues; i++) {
1908                 otx2_nix_rx_queue_release(eth_dev->data->rx_queues[i]);
1909                 eth_dev->data->rx_queues[i] = NULL;
1910         }
1911         eth_dev->data->nb_rx_queues = 0;
1912
1913         /* Free tm resources */
1914         rc = otx2_nix_tm_fini(eth_dev);
1915         if (rc)
1916                 otx2_err("Failed to cleanup tm, rc=%d", rc);
1917
1918         /* Unregister queue irqs */
1919         oxt2_nix_unregister_queue_irqs(eth_dev);
1920
1921         /* Unregister cq irqs */
1922         if (eth_dev->data->dev_conf.intr_conf.rxq)
1923                 oxt2_nix_unregister_cq_irqs(eth_dev);
1924
1925         rc = nix_lf_free(dev);
1926         if (rc)
1927                 otx2_err("Failed to free nix lf, rc=%d", rc);
1928
1929         rc = otx2_npa_lf_fini();
1930         if (rc)
1931                 otx2_err("Failed to cleanup npa lf, rc=%d", rc);
1932
1933         rte_free(eth_dev->data->mac_addrs);
1934         eth_dev->data->mac_addrs = NULL;
1935         dev->drv_inited = false;
1936
1937         pci_dev = RTE_ETH_DEV_TO_PCI(eth_dev);
1938         otx2_nix_unregister_irqs(eth_dev);
1939
1940         rc = otx2_eth_dev_lf_detach(dev->mbox);
1941         if (rc)
1942                 otx2_err("Failed to detach resources, rc=%d", rc);
1943
1944         /* Check if mbox close is needed */
1945         if (!mbox_close)
1946                 return 0;
1947
1948         if (otx2_npa_lf_active(dev) || otx2_dev_active_vfs(dev)) {
1949                 /* Will be freed later by PMD */
1950                 eth_dev->data->dev_private = NULL;
1951                 return 0;
1952         }
1953
1954         otx2_dev_fini(pci_dev, dev);
1955         return 0;
1956 }
1957
1958 static void
1959 otx2_nix_dev_close(struct rte_eth_dev *eth_dev)
1960 {
1961         otx2_eth_dev_uninit(eth_dev, true);
1962 }
1963
1964 static int
1965 otx2_nix_dev_reset(struct rte_eth_dev *eth_dev)
1966 {
1967         int rc;
1968
1969         rc = otx2_eth_dev_uninit(eth_dev, false);
1970         if (rc)
1971                 return rc;
1972
1973         return otx2_eth_dev_init(eth_dev);
1974 }
1975
1976 static int
1977 nix_remove(struct rte_pci_device *pci_dev)
1978 {
1979         struct rte_eth_dev *eth_dev;
1980         struct otx2_idev_cfg *idev;
1981         struct otx2_dev *otx2_dev;
1982         int rc;
1983
1984         eth_dev = rte_eth_dev_allocated(pci_dev->device.name);
1985         if (eth_dev) {
1986                 /* Cleanup eth dev */
1987                 rc = otx2_eth_dev_uninit(eth_dev, true);
1988                 if (rc)
1989                         return rc;
1990
1991                 rte_eth_dev_pci_release(eth_dev);
1992         }
1993
1994         /* Nothing to be done for secondary processes */
1995         if (rte_eal_process_type() != RTE_PROC_PRIMARY)
1996                 return 0;
1997
1998         /* Check for common resources */
1999         idev = otx2_intra_dev_get_cfg();
2000         if (!idev || !idev->npa_lf || idev->npa_lf->pci_dev != pci_dev)
2001                 return 0;
2002
2003         otx2_dev = container_of(idev->npa_lf, struct otx2_dev, npalf);
2004
2005         if (otx2_npa_lf_active(otx2_dev) || otx2_dev_active_vfs(otx2_dev))
2006                 goto exit;
2007
2008         /* Safe to cleanup mbox as no more users */
2009         otx2_dev_fini(pci_dev, otx2_dev);
2010         rte_free(otx2_dev);
2011         return 0;
2012
2013 exit:
2014         otx2_info("%s: common resource in use by other devices", pci_dev->name);
2015         return -EAGAIN;
2016 }
2017
2018 static int
2019 nix_probe(struct rte_pci_driver *pci_drv, struct rte_pci_device *pci_dev)
2020 {
2021         int rc;
2022
2023         RTE_SET_USED(pci_drv);
2024
2025         rc = rte_eth_dev_pci_generic_probe(pci_dev, sizeof(struct otx2_eth_dev),
2026                                            otx2_eth_dev_init);
2027
2028         /* On error on secondary, recheck if port exists in primary or
2029          * in mid of detach state.
2030          */
2031         if (rte_eal_process_type() != RTE_PROC_PRIMARY && rc)
2032                 if (!rte_eth_dev_allocated(pci_dev->device.name))
2033                         return 0;
2034         return rc;
2035 }
2036
2037 static const struct rte_pci_id pci_nix_map[] = {
2038         {
2039                 RTE_PCI_DEVICE(PCI_VENDOR_ID_CAVIUM, PCI_DEVID_OCTEONTX2_RVU_PF)
2040         },
2041         {
2042                 RTE_PCI_DEVICE(PCI_VENDOR_ID_CAVIUM, PCI_DEVID_OCTEONTX2_RVU_VF)
2043         },
2044         {
2045                 RTE_PCI_DEVICE(PCI_VENDOR_ID_CAVIUM,
2046                                PCI_DEVID_OCTEONTX2_RVU_AF_VF)
2047         },
2048         {
2049                 .vendor_id = 0,
2050         },
2051 };
2052
2053 static struct rte_pci_driver pci_nix = {
2054         .id_table = pci_nix_map,
2055         .drv_flags = RTE_PCI_DRV_NEED_MAPPING | RTE_PCI_DRV_NEED_IOVA_AS_VA |
2056                         RTE_PCI_DRV_INTR_LSC,
2057         .probe = nix_probe,
2058         .remove = nix_remove,
2059 };
2060
2061 RTE_PMD_REGISTER_PCI(net_octeontx2, pci_nix);
2062 RTE_PMD_REGISTER_PCI_TABLE(net_octeontx2, pci_nix_map);
2063 RTE_PMD_REGISTER_KMOD_DEP(net_octeontx2, "vfio-pci");