drivers/net/octeontx2/otx2_ethdev.c

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(C) 2019 Marvell International Ltd.
   3  */
   4
   5 #include <inttypes.h>
   6
   7 #include <rte_ethdev_pci.h>
   8 #include <rte_io.h>
   9 #include <rte_malloc.h>
  10 #include <rte_mbuf.h>
  11 #include <rte_mbuf_pool_ops.h>
  12 #include <rte_mempool.h>
  13
  14 #include "otx2_ethdev.h"
  15 #include "otx2_ethdev_sec.h"
  16
  17 static inline uint64_t
  18 nix_get_rx_offload_capa(struct otx2_eth_dev *dev)
  19 {
  20         uint64_t capa = NIX_RX_OFFLOAD_CAPA;
  21
  22         if (otx2_dev_is_vf(dev) ||
  23             dev->npc_flow.switch_header_type == OTX2_PRIV_FLAGS_HIGIG)
  24                 capa &= ~DEV_RX_OFFLOAD_TIMESTAMP;
  25
  26         return capa;
  27 }
  28
  29 static inline uint64_t
  30 nix_get_tx_offload_capa(struct otx2_eth_dev *dev)
  31 {
  32         uint64_t capa = NIX_TX_OFFLOAD_CAPA;
  33
  34         /* TSO not supported for earlier chip revisions */
  35         if (otx2_dev_is_96xx_A0(dev) || otx2_dev_is_95xx_Ax(dev))
  36                 capa &= ~(DEV_TX_OFFLOAD_TCP_TSO |
  37                           DEV_TX_OFFLOAD_VXLAN_TNL_TSO |
  38                           DEV_TX_OFFLOAD_GENEVE_TNL_TSO |
  39                           DEV_TX_OFFLOAD_GRE_TNL_TSO);
  40         return capa;
  41 }
  42
  43 static const struct otx2_dev_ops otx2_dev_ops = {
  44         .link_status_update = otx2_eth_dev_link_status_update,
  45         .ptp_info_update = otx2_eth_dev_ptp_info_update
  46 };
  47
  48 static int
  49 nix_lf_alloc(struct otx2_eth_dev *dev, uint32_t nb_rxq, uint32_t nb_txq)
  50 {
  51         struct otx2_mbox *mbox = dev->mbox;
  52         struct nix_lf_alloc_req *req;
  53         struct nix_lf_alloc_rsp *rsp;
  54         int rc;
  55
  56         req = otx2_mbox_alloc_msg_nix_lf_alloc(mbox);
  57         req->rq_cnt = nb_rxq;
  58         req->sq_cnt = nb_txq;
  59         req->cq_cnt = nb_rxq;
  60         /* XQE_SZ should be in Sync with NIX_CQ_ENTRY_SZ */
  61         RTE_BUILD_BUG_ON(NIX_CQ_ENTRY_SZ != 128);
  62         req->xqe_sz = NIX_XQESZ_W16;
  63         req->rss_sz = dev->rss_info.rss_size;
  64         req->rss_grps = NIX_RSS_GRPS;
  65         req->npa_func = otx2_npa_pf_func_get();
  66         req->sso_func = otx2_sso_pf_func_get();
  67         req->rx_cfg = BIT_ULL(35 /* DIS_APAD */);
  68         if (dev->rx_offloads & (DEV_RX_OFFLOAD_TCP_CKSUM |
  69                          DEV_RX_OFFLOAD_UDP_CKSUM)) {
  70                 req->rx_cfg |= BIT_ULL(37 /* CSUM_OL4 */);
  71                 req->rx_cfg |= BIT_ULL(36 /* CSUM_IL4 */);
  72         }
  73         req->rx_cfg |= BIT_ULL(32 /* DROP_RE */);
  74         if (dev->rss_tag_as_xor == 0)
  75                 req->flags = NIX_LF_RSS_TAG_LSB_AS_ADDER;
  76
  77         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
  78         if (rc)
  79                 return rc;
  80
  81         dev->sqb_size = rsp->sqb_size;
  82         dev->tx_chan_base = rsp->tx_chan_base;
  83         dev->rx_chan_base = rsp->rx_chan_base;
  84         dev->rx_chan_cnt = rsp->rx_chan_cnt;
  85         dev->tx_chan_cnt = rsp->tx_chan_cnt;
  86         dev->lso_tsov4_idx = rsp->lso_tsov4_idx;
  87         dev->lso_tsov6_idx = rsp->lso_tsov6_idx;
  88         dev->lf_tx_stats = rsp->lf_tx_stats;
  89         dev->lf_rx_stats = rsp->lf_rx_stats;
  90         dev->cints = rsp->cints;
  91         dev->qints = rsp->qints;
  92         dev->npc_flow.channel = dev->rx_chan_base;
  93         dev->ptp_en = rsp->hw_rx_tstamp_en;
  94
  95         return 0;
  96 }
  97
  98 static int
  99 nix_lf_switch_header_type_enable(struct otx2_eth_dev *dev, bool enable)
 100 {
 101         struct otx2_mbox *mbox = dev->mbox;
 102         struct npc_set_pkind *req;
 103         struct msg_resp *rsp;
 104         int rc;
 105
 106         if (dev->npc_flow.switch_header_type == 0)
 107                 return 0;
 108
 109         /* Notify AF about higig2 config */
 110         req = otx2_mbox_alloc_msg_npc_set_pkind(mbox);
 111         req->mode = dev->npc_flow.switch_header_type;
 112         if (enable == 0)
 113                 req->mode = OTX2_PRIV_FLAGS_DEFAULT;
 114         req->dir = PKIND_RX;
 115         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
 116         if (rc)
 117                 return rc;
 118         req = otx2_mbox_alloc_msg_npc_set_pkind(mbox);
 119         req->mode = dev->npc_flow.switch_header_type;
 120         if (enable == 0)
 121                 req->mode = OTX2_PRIV_FLAGS_DEFAULT;
 122         req->dir = PKIND_TX;
 123         return otx2_mbox_process_msg(mbox, (void *)&rsp);
 124 }
 125
 126 static int
 127 nix_lf_free(struct otx2_eth_dev *dev)
 128 {
 129         struct otx2_mbox *mbox = dev->mbox;
 130         struct nix_lf_free_req *req;
 131         struct ndc_sync_op *ndc_req;
 132         int rc;
 133
 134         /* Sync NDC-NIX for LF */
 135         ndc_req = otx2_mbox_alloc_msg_ndc_sync_op(mbox);
 136         ndc_req->nix_lf_tx_sync = 1;
 137         ndc_req->nix_lf_rx_sync = 1;
 138         rc = otx2_mbox_process(mbox);
 139         if (rc)
 140                 otx2_err("Error on NDC-NIX-[TX, RX] LF sync, rc %d", rc);
 141
 142         req = otx2_mbox_alloc_msg_nix_lf_free(mbox);
 143         /* Let AF driver free all this nix lf's
 144          * NPC entries allocated using NPC MBOX.
 145          */
 146         req->flags = 0;
 147
 148         return otx2_mbox_process(mbox);
 149 }
 150
 151 int
 152 otx2_cgx_rxtx_start(struct otx2_eth_dev *dev)
 153 {
 154         struct otx2_mbox *mbox = dev->mbox;
 155
 156         if (otx2_dev_is_vf_or_sdp(dev))
 157                 return 0;
 158
 159         otx2_mbox_alloc_msg_cgx_start_rxtx(mbox);
 160
 161         return otx2_mbox_process(mbox);
 162 }
 163
 164 int
 165 otx2_cgx_rxtx_stop(struct otx2_eth_dev *dev)
 166 {
 167         struct otx2_mbox *mbox = dev->mbox;
 168
 169         if (otx2_dev_is_vf_or_sdp(dev))
 170                 return 0;
 171
 172         otx2_mbox_alloc_msg_cgx_stop_rxtx(mbox);
 173
 174         return otx2_mbox_process(mbox);
 175 }
 176
 177 static int
 178 npc_rx_enable(struct otx2_eth_dev *dev)
 179 {
 180         struct otx2_mbox *mbox = dev->mbox;
 181
 182         otx2_mbox_alloc_msg_nix_lf_start_rx(mbox);
 183
 184         return otx2_mbox_process(mbox);
 185 }
 186
 187 static int
 188 npc_rx_disable(struct otx2_eth_dev *dev)
 189 {
 190         struct otx2_mbox *mbox = dev->mbox;
 191
 192         otx2_mbox_alloc_msg_nix_lf_stop_rx(mbox);
 193
 194         return otx2_mbox_process(mbox);
 195 }
 196
 197 static int
 198 nix_cgx_start_link_event(struct otx2_eth_dev *dev)
 199 {
 200         struct otx2_mbox *mbox = dev->mbox;
 201
 202         if (otx2_dev_is_vf_or_sdp(dev))
 203                 return 0;
 204
 205         otx2_mbox_alloc_msg_cgx_start_linkevents(mbox);
 206
 207         return otx2_mbox_process(mbox);
 208 }
 209
 210 static int
 211 cgx_intlbk_enable(struct otx2_eth_dev *dev, bool en)
 212 {
 213         struct otx2_mbox *mbox = dev->mbox;
 214
 215         if (en && otx2_dev_is_vf_or_sdp(dev))
 216                 return -ENOTSUP;
 217
 218         if (en)
 219                 otx2_mbox_alloc_msg_cgx_intlbk_enable(mbox);
 220         else
 221                 otx2_mbox_alloc_msg_cgx_intlbk_disable(mbox);
 222
 223         return otx2_mbox_process(mbox);
 224 }
 225
 226 static int
 227 nix_cgx_stop_link_event(struct otx2_eth_dev *dev)
 228 {
 229         struct otx2_mbox *mbox = dev->mbox;
 230
 231         if (otx2_dev_is_vf_or_sdp(dev))
 232                 return 0;
 233
 234         otx2_mbox_alloc_msg_cgx_stop_linkevents(mbox);
 235
 236         return otx2_mbox_process(mbox);
 237 }
 238
 239 static inline void
 240 nix_rx_queue_reset(struct otx2_eth_rxq *rxq)
 241 {
 242         rxq->head = 0;
 243         rxq->available = 0;
 244 }
 245
 246 static inline uint32_t
 247 nix_qsize_to_val(enum nix_q_size_e qsize)
 248 {
 249         return (16UL << (qsize * 2));
 250 }
 251
 252 static inline enum nix_q_size_e
 253 nix_qsize_clampup_get(struct otx2_eth_dev *dev, uint32_t val)
 254 {
 255         int i;
 256
 257         if (otx2_ethdev_fixup_is_min_4k_q(dev))
 258                 i = nix_q_size_4K;
 259         else
 260                 i = nix_q_size_16;
 261
 262         for (; i < nix_q_size_max; i++)
 263                 if (val <= nix_qsize_to_val(i))
 264                         break;
 265
 266         if (i >= nix_q_size_max)
 267                 i = nix_q_size_max - 1;
 268
 269         return i;
 270 }
 271
 272 static int
 273 nix_cq_rq_init(struct rte_eth_dev *eth_dev, struct otx2_eth_dev *dev,
 274                uint16_t qid, struct otx2_eth_rxq *rxq, struct rte_mempool *mp)
 275 {
 276         struct otx2_mbox *mbox = dev->mbox;
 277         const struct rte_memzone *rz;
 278         uint32_t ring_size, cq_size;
 279         struct nix_aq_enq_req *aq;
 280         uint16_t first_skip;
 281         int rc;
 282
 283         cq_size = rxq->qlen;
 284         ring_size = cq_size * NIX_CQ_ENTRY_SZ;
 285         rz = rte_eth_dma_zone_reserve(eth_dev, "cq", qid, ring_size,
 286                                       NIX_CQ_ALIGN, dev->node);
 287         if (rz == NULL) {
 288                 otx2_err("Failed to allocate mem for cq hw ring");
 289                 rc = -ENOMEM;
 290                 goto fail;
 291         }
 292         memset(rz->addr, 0, rz->len);
 293         rxq->desc = (uintptr_t)rz->addr;
 294         rxq->qmask = cq_size - 1;
 295
 296         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 297         aq->qidx = qid;
 298         aq->ctype = NIX_AQ_CTYPE_CQ;
 299         aq->op = NIX_AQ_INSTOP_INIT;
 300
 301         aq->cq.ena = 1;
 302         aq->cq.caching = 1;
 303         aq->cq.qsize = rxq->qsize;
 304         aq->cq.base = rz->iova;
 305         aq->cq.avg_level = 0xff;
 306         aq->cq.cq_err_int_ena = BIT(NIX_CQERRINT_CQE_FAULT);
 307         aq->cq.cq_err_int_ena |= BIT(NIX_CQERRINT_DOOR_ERR);
 308
 309         /* Many to one reduction */
 310         aq->cq.qint_idx = qid % dev->qints;
 311         /* Map CQ0 [RQ0] to CINT0 and so on till max 64 irqs */
 312         aq->cq.cint_idx = qid;
 313
 314         if (otx2_ethdev_fixup_is_limit_cq_full(dev)) {
 315                 const float rx_cq_skid = NIX_CQ_FULL_ERRATA_SKID;
 316                 uint16_t min_rx_drop;
 317
 318                 min_rx_drop = ceil(rx_cq_skid / (float)cq_size);
 319                 aq->cq.drop = min_rx_drop;
 320                 aq->cq.drop_ena = 1;
 321                 rxq->cq_drop = min_rx_drop;
 322         } else {
 323                 rxq->cq_drop = NIX_CQ_THRESH_LEVEL;
 324                 aq->cq.drop = rxq->cq_drop;
 325                 aq->cq.drop_ena = 1;
 326         }
 327
 328         /* TX pause frames enable flowctrl on RX side */
 329         if (dev->fc_info.tx_pause) {
 330                 /* Single bpid is allocated for all rx channels for now */
 331                 aq->cq.bpid = dev->fc_info.bpid[0];
 332                 aq->cq.bp = rxq->cq_drop;
 333                 aq->cq.bp_ena = 1;
 334         }
 335
 336         rc = otx2_mbox_process(mbox);
 337         if (rc) {
 338                 otx2_err("Failed to init cq context");
 339                 goto fail;
 340         }
 341
 342         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 343         aq->qidx = qid;
 344         aq->ctype = NIX_AQ_CTYPE_RQ;
 345         aq->op = NIX_AQ_INSTOP_INIT;
 346
 347         aq->rq.sso_ena = 0;
 348
 349         if (rxq->offloads & DEV_RX_OFFLOAD_SECURITY)
 350                 aq->rq.ipsech_ena = 1;
 351
 352         aq->rq.cq = qid; /* RQ to CQ 1:1 mapped */
 353         aq->rq.spb_ena = 0;
 354         aq->rq.lpb_aura = npa_lf_aura_handle_to_aura(mp->pool_id);
 355         first_skip = (sizeof(struct rte_mbuf));
 356         first_skip += RTE_PKTMBUF_HEADROOM;
 357         first_skip += rte_pktmbuf_priv_size(mp);
 358         rxq->data_off = first_skip;
 359
 360         first_skip /= 8; /* Expressed in number of dwords */
 361         aq->rq.first_skip = first_skip;
 362         aq->rq.later_skip = (sizeof(struct rte_mbuf) / 8);
 363         aq->rq.flow_tagw = 32; /* 32-bits */
 364         aq->rq.lpb_sizem1 = rte_pktmbuf_data_room_size(mp);
 365         aq->rq.lpb_sizem1 += rte_pktmbuf_priv_size(mp);
 366         aq->rq.lpb_sizem1 += sizeof(struct rte_mbuf);
 367         aq->rq.lpb_sizem1 /= 8;
 368         aq->rq.lpb_sizem1 -= 1; /* Expressed in size minus one */
 369         aq->rq.ena = 1;
 370         aq->rq.pb_caching = 0x2; /* First cache aligned block to LLC */
 371         aq->rq.xqe_imm_size = 0; /* No pkt data copy to CQE */
 372         aq->rq.rq_int_ena = 0;
 373         /* Many to one reduction */
 374         aq->rq.qint_idx = qid % dev->qints;
 375
 376         aq->rq.xqe_drop_ena = 1;
 377
 378         rc = otx2_mbox_process(mbox);
 379         if (rc) {
 380                 otx2_err("Failed to init rq context");
 381                 goto fail;
 382         }
 383
 384         return 0;
 385 fail:
 386         return rc;
 387 }
 388
 389 static int
 390 nix_rq_enb_dis(struct rte_eth_dev *eth_dev,
 391                struct otx2_eth_rxq *rxq, const bool enb)
 392 {
 393         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
 394         struct otx2_mbox *mbox = dev->mbox;
 395         struct nix_aq_enq_req *aq;
 396
 397         /* Pkts will be dropped silently if RQ is disabled */
 398         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 399         aq->qidx = rxq->rq;
 400         aq->ctype = NIX_AQ_CTYPE_RQ;
 401         aq->op = NIX_AQ_INSTOP_WRITE;
 402
 403         aq->rq.ena = enb;
 404         aq->rq_mask.ena = ~(aq->rq_mask.ena);
 405
 406         return otx2_mbox_process(mbox);
 407 }
 408
 409 static int
 410 nix_cq_rq_uninit(struct rte_eth_dev *eth_dev, struct otx2_eth_rxq *rxq)
 411 {
 412         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
 413         struct otx2_mbox *mbox = dev->mbox;
 414         struct nix_aq_enq_req *aq;
 415         int rc;
 416
 417         /* RQ is already disabled */
 418         /* Disable CQ */
 419         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 420         aq->qidx = rxq->rq;
 421         aq->ctype = NIX_AQ_CTYPE_CQ;
 422         aq->op = NIX_AQ_INSTOP_WRITE;
 423
 424         aq->cq.ena = 0;
 425         aq->cq_mask.ena = ~(aq->cq_mask.ena);
 426
 427         rc = otx2_mbox_process(mbox);
 428         if (rc < 0) {
 429                 otx2_err("Failed to disable cq context");
 430                 return rc;
 431         }
 432
 433         return 0;
 434 }
 435
 436 static inline int
 437 nix_get_data_off(struct otx2_eth_dev *dev)
 438 {
 439         return otx2_ethdev_is_ptp_en(dev) ? NIX_TIMESYNC_RX_OFFSET : 0;
 440 }
 441
 442 uint64_t
 443 otx2_nix_rxq_mbuf_setup(struct otx2_eth_dev *dev, uint16_t port_id)
 444 {
 445         struct rte_mbuf mb_def;
 446         uint64_t *tmp;
 447
 448         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, data_off) % 8 != 0);
 449         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, refcnt) -
 450                                 offsetof(struct rte_mbuf, data_off) != 2);
 451         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, nb_segs) -
 452                                 offsetof(struct rte_mbuf, data_off) != 4);
 453         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, port) -
 454                                 offsetof(struct rte_mbuf, data_off) != 6);
 455         mb_def.nb_segs = 1;
 456         mb_def.data_off = RTE_PKTMBUF_HEADROOM + nix_get_data_off(dev);
 457         mb_def.port = port_id;
 458         rte_mbuf_refcnt_set(&mb_def, 1);
 459
 460         /* Prevent compiler reordering: rearm_data covers previous fields */
 461         rte_compiler_barrier();
 462         tmp = (uint64_t *)&mb_def.rearm_data;
 463
 464         return *tmp;
 465 }
 466
 467 static void
 468 otx2_nix_rx_queue_release(void *rx_queue)
 469 {
 470         struct otx2_eth_rxq *rxq = rx_queue;
 471
 472         if (!rxq)
 473                 return;
 474
 475         otx2_nix_dbg("Releasing rxq %u", rxq->rq);
 476         nix_cq_rq_uninit(rxq->eth_dev, rxq);
 477         rte_free(rx_queue);
 478 }
 479
 480 static int
 481 otx2_nix_rx_queue_setup(struct rte_eth_dev *eth_dev, uint16_t rq,
 482                         uint16_t nb_desc, unsigned int socket,
 483                         const struct rte_eth_rxconf *rx_conf,
 484                         struct rte_mempool *mp)
 485 {
 486         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
 487         struct rte_mempool_ops *ops;
 488         struct otx2_eth_rxq *rxq;
 489         const char *platform_ops;
 490         enum nix_q_size_e qsize;
 491         uint64_t offloads;
 492         int rc;
 493
 494         rc = -EINVAL;
 495
 496         /* Compile time check to make sure all fast path elements in a CL */
 497         RTE_BUILD_BUG_ON(offsetof(struct otx2_eth_rxq, slow_path_start) >= 128);
 498
 499         /* Sanity checks */
 500         if (rx_conf->rx_deferred_start == 1) {
 501                 otx2_err("Deferred Rx start is not supported");
 502                 goto fail;
 503         }
 504
 505         platform_ops = rte_mbuf_platform_mempool_ops();
 506         /* This driver needs octeontx2_npa mempool ops to work */
 507         ops = rte_mempool_get_ops(mp->ops_index);
 508         if (strncmp(ops->name, platform_ops, RTE_MEMPOOL_OPS_NAMESIZE)) {
 509                 otx2_err("mempool ops should be of octeontx2_npa type");
 510                 goto fail;
 511         }
 512
 513         if (mp->pool_id == 0) {
 514                 otx2_err("Invalid pool_id");
 515                 goto fail;
 516         }
 517
 518         /* Free memory prior to re-allocation if needed */
 519         if (eth_dev->data->rx_queues[rq] != NULL) {
 520                 otx2_nix_dbg("Freeing memory prior to re-allocation %d", rq);
 521                 otx2_nix_rx_queue_release(eth_dev->data->rx_queues[rq]);
 522                 eth_dev->data->rx_queues[rq] = NULL;
 523         }
 524
 525         offloads = rx_conf->offloads | eth_dev->data->dev_conf.rxmode.offloads;
 526         dev->rx_offloads |= offloads;
 527
 528         /* Find the CQ queue size */
 529         qsize = nix_qsize_clampup_get(dev, nb_desc);
 530         /* Allocate rxq memory */
 531         rxq = rte_zmalloc_socket("otx2 rxq", sizeof(*rxq), OTX2_ALIGN, socket);
 532         if (rxq == NULL) {
 533                 otx2_err("Failed to allocate rq=%d", rq);
 534                 rc = -ENOMEM;
 535                 goto fail;
 536         }
 537
 538         rxq->eth_dev = eth_dev;
 539         rxq->rq = rq;
 540         rxq->cq_door = dev->base + NIX_LF_CQ_OP_DOOR;
 541         rxq->cq_status = (int64_t *)(dev->base + NIX_LF_CQ_OP_STATUS);
 542         rxq->wdata = (uint64_t)rq << 32;
 543         rxq->aura = npa_lf_aura_handle_to_aura(mp->pool_id);
 544         rxq->mbuf_initializer = otx2_nix_rxq_mbuf_setup(dev,
 545                                                         eth_dev->data->port_id);
 546         rxq->offloads = offloads;
 547         rxq->pool = mp;
 548         rxq->qlen = nix_qsize_to_val(qsize);
 549         rxq->qsize = qsize;
 550         rxq->lookup_mem = otx2_nix_fastpath_lookup_mem_get();
 551         rxq->tstamp = &dev->tstamp;
 552
 553         /* Alloc completion queue */
 554         rc = nix_cq_rq_init(eth_dev, dev, rq, rxq, mp);
 555         if (rc) {
 556                 otx2_err("Failed to allocate rxq=%u", rq);
 557                 goto free_rxq;
 558         }
 559
 560         rxq->qconf.socket_id = socket;
 561         rxq->qconf.nb_desc = nb_desc;
 562         rxq->qconf.mempool = mp;
 563         memcpy(&rxq->qconf.conf.rx, rx_conf, sizeof(struct rte_eth_rxconf));
 564
 565         nix_rx_queue_reset(rxq);
 566         otx2_nix_dbg("rq=%d pool=%s qsize=%d nb_desc=%d->%d",
 567                      rq, mp->name, qsize, nb_desc, rxq->qlen);
 568
 569         eth_dev->data->rx_queues[rq] = rxq;
 570         eth_dev->data->rx_queue_state[rq] = RTE_ETH_QUEUE_STATE_STOPPED;
 571
 572         /* Calculating delta and freq mult between PTP HI clock and tsc.
 573          * These are needed in deriving raw clock value from tsc counter.
 574          * read_clock eth op returns raw clock value.
 575          */
 576         if ((dev->rx_offloads & DEV_RX_OFFLOAD_TIMESTAMP) ||
 577             otx2_ethdev_is_ptp_en(dev)) {
 578                 rc = otx2_nix_raw_clock_tsc_conv(dev);
 579                 if (rc) {
 580                         otx2_err("Failed to calculate delta and freq mult");
 581                         goto fail;
 582                 }
 583         }
 584
 585         return 0;
 586
 587 free_rxq:
 588         otx2_nix_rx_queue_release(rxq);
 589 fail:
 590         return rc;
 591 }
 592
 593 static inline uint8_t
 594 nix_sq_max_sqe_sz(struct otx2_eth_txq *txq)
 595 {
 596         /*
 597          * Maximum three segments can be supported with W8, Choose
 598          * NIX_MAXSQESZ_W16 for multi segment offload.
 599          */
 600         if (txq->offloads & DEV_TX_OFFLOAD_MULTI_SEGS)
 601                 return NIX_MAXSQESZ_W16;
 602         else
 603                 return NIX_MAXSQESZ_W8;
 604 }
 605
 606 static uint16_t
 607 nix_rx_offload_flags(struct rte_eth_dev *eth_dev)
 608 {
 609         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
 610         struct rte_eth_dev_data *data = eth_dev->data;
 611         struct rte_eth_conf *conf = &data->dev_conf;
 612         struct rte_eth_rxmode *rxmode = &conf->rxmode;
 613         uint16_t flags = 0;
 614
 615         if (rxmode->mq_mode == ETH_MQ_RX_RSS &&
 616                         (dev->rx_offloads & DEV_RX_OFFLOAD_RSS_HASH))
 617                 flags |= NIX_RX_OFFLOAD_RSS_F;
 618
 619         if (dev->rx_offloads & (DEV_RX_OFFLOAD_TCP_CKSUM |
 620                          DEV_RX_OFFLOAD_UDP_CKSUM))
 621                 flags |= NIX_RX_OFFLOAD_CHECKSUM_F;
 622
 623         if (dev->rx_offloads & (DEV_RX_OFFLOAD_IPV4_CKSUM |
 624                                 DEV_RX_OFFLOAD_OUTER_IPV4_CKSUM))
 625                 flags |= NIX_RX_OFFLOAD_CHECKSUM_F;
 626
 627         if (dev->rx_offloads & DEV_RX_OFFLOAD_SCATTER)
 628                 flags |= NIX_RX_MULTI_SEG_F;
 629
 630         if (dev->rx_offloads & (DEV_RX_OFFLOAD_VLAN_STRIP |
 631                                 DEV_RX_OFFLOAD_QINQ_STRIP))
 632                 flags |= NIX_RX_OFFLOAD_VLAN_STRIP_F;
 633
 634         if ((dev->rx_offloads & DEV_RX_OFFLOAD_TIMESTAMP))
 635                 flags |= NIX_RX_OFFLOAD_TSTAMP_F;
 636
 637         if (dev->rx_offloads & DEV_RX_OFFLOAD_SECURITY)
 638                 flags |= NIX_RX_OFFLOAD_SECURITY_F;
 639
 640         if (!dev->ptype_disable)
 641                 flags |= NIX_RX_OFFLOAD_PTYPE_F;
 642
 643         return flags;
 644 }
 645
 646 static uint16_t
 647 nix_tx_offload_flags(struct rte_eth_dev *eth_dev)
 648 {
 649         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
 650         uint64_t conf = dev->tx_offloads;
 651         uint16_t flags = 0;
 652
 653         /* Fastpath is dependent on these enums */
 654         RTE_BUILD_BUG_ON(PKT_TX_TCP_CKSUM != (1ULL << 52));
 655         RTE_BUILD_BUG_ON(PKT_TX_SCTP_CKSUM != (2ULL << 52));
 656         RTE_BUILD_BUG_ON(PKT_TX_UDP_CKSUM != (3ULL << 52));
 657         RTE_BUILD_BUG_ON(PKT_TX_IP_CKSUM != (1ULL << 54));
 658         RTE_BUILD_BUG_ON(PKT_TX_IPV4 != (1ULL << 55));
 659         RTE_BUILD_BUG_ON(PKT_TX_OUTER_IP_CKSUM != (1ULL << 58));
 660         RTE_BUILD_BUG_ON(PKT_TX_OUTER_IPV4 != (1ULL << 59));
 661         RTE_BUILD_BUG_ON(PKT_TX_OUTER_IPV6 != (1ULL << 60));
 662         RTE_BUILD_BUG_ON(PKT_TX_OUTER_UDP_CKSUM != (1ULL << 41));
 663         RTE_BUILD_BUG_ON(RTE_MBUF_L2_LEN_BITS != 7);
 664         RTE_BUILD_BUG_ON(RTE_MBUF_L3_LEN_BITS != 9);
 665         RTE_BUILD_BUG_ON(RTE_MBUF_OUTL2_LEN_BITS != 7);
 666         RTE_BUILD_BUG_ON(RTE_MBUF_OUTL3_LEN_BITS != 9);
 667         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, data_off) !=
 668                          offsetof(struct rte_mbuf, buf_iova) + 8);
 669         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, ol_flags) !=
 670                          offsetof(struct rte_mbuf, buf_iova) + 16);
 671         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, pkt_len) !=
 672                          offsetof(struct rte_mbuf, ol_flags) + 12);
 673         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, tx_offload) !=
 674                          offsetof(struct rte_mbuf, pool) + 2 * sizeof(void *));
 675
 676         if (conf & DEV_TX_OFFLOAD_VLAN_INSERT ||
 677             conf & DEV_TX_OFFLOAD_QINQ_INSERT)
 678                 flags |= NIX_TX_OFFLOAD_VLAN_QINQ_F;
 679
 680         if (conf & DEV_TX_OFFLOAD_OUTER_IPV4_CKSUM ||
 681             conf & DEV_TX_OFFLOAD_OUTER_UDP_CKSUM)
 682                 flags |= NIX_TX_OFFLOAD_OL3_OL4_CSUM_F;
 683
 684         if (conf & DEV_TX_OFFLOAD_IPV4_CKSUM ||
 685             conf & DEV_TX_OFFLOAD_TCP_CKSUM ||
 686             conf & DEV_TX_OFFLOAD_UDP_CKSUM ||
 687             conf & DEV_TX_OFFLOAD_SCTP_CKSUM)
 688                 flags |= NIX_TX_OFFLOAD_L3_L4_CSUM_F;
 689
 690         if (!(conf & DEV_TX_OFFLOAD_MBUF_FAST_FREE))
 691                 flags |= NIX_TX_OFFLOAD_MBUF_NOFF_F;
 692
 693         if (conf & DEV_TX_OFFLOAD_MULTI_SEGS)
 694                 flags |= NIX_TX_MULTI_SEG_F;
 695
 696         /* Enable Inner checksum for TSO */
 697         if (conf & DEV_TX_OFFLOAD_TCP_TSO)
 698                 flags |= (NIX_TX_OFFLOAD_TSO_F |
 699                           NIX_TX_OFFLOAD_L3_L4_CSUM_F);
 700
 701         /* Enable Inner and Outer checksum for Tunnel TSO */
 702         if (conf & (DEV_TX_OFFLOAD_VXLAN_TNL_TSO |
 703                     DEV_TX_OFFLOAD_GENEVE_TNL_TSO |
 704                     DEV_TX_OFFLOAD_GRE_TNL_TSO))
 705                 flags |= (NIX_TX_OFFLOAD_TSO_F |
 706                           NIX_TX_OFFLOAD_OL3_OL4_CSUM_F |
 707                           NIX_TX_OFFLOAD_L3_L4_CSUM_F);
 708
 709         if (conf & DEV_TX_OFFLOAD_SECURITY)
 710                 flags |= NIX_TX_OFFLOAD_SECURITY_F;
 711
 712         if ((dev->rx_offloads & DEV_RX_OFFLOAD_TIMESTAMP))
 713                 flags |= NIX_TX_OFFLOAD_TSTAMP_F;
 714
 715         return flags;
 716 }
 717
 718 static int
 719 nix_sq_init(struct otx2_eth_txq *txq)
 720 {
 721         struct otx2_eth_dev *dev = txq->dev;
 722         struct otx2_mbox *mbox = dev->mbox;
 723         struct nix_aq_enq_req *sq;
 724         uint32_t rr_quantum;
 725         uint16_t smq;
 726         int rc;
 727
 728         if (txq->sqb_pool->pool_id == 0)
 729                 return -EINVAL;
 730
 731         rc = otx2_nix_tm_get_leaf_data(dev, txq->sq, &rr_quantum, &smq);
 732         if (rc) {
 733                 otx2_err("Failed to get sq->smq(leaf node), rc=%d", rc);
 734                 return rc;
 735         }
 736
 737         sq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 738         sq->qidx = txq->sq;
 739         sq->ctype = NIX_AQ_CTYPE_SQ;
 740         sq->op = NIX_AQ_INSTOP_INIT;
 741         sq->sq.max_sqe_size = nix_sq_max_sqe_sz(txq);
 742
 743         sq->sq.smq = smq;
 744         sq->sq.smq_rr_quantum = rr_quantum;
 745         sq->sq.default_chan = dev->tx_chan_base;
 746         sq->sq.sqe_stype = NIX_STYPE_STF;
 747         sq->sq.ena = 1;
 748         if (sq->sq.max_sqe_size == NIX_MAXSQESZ_W8)
 749                 sq->sq.sqe_stype = NIX_STYPE_STP;
 750         sq->sq.sqb_aura =
 751                 npa_lf_aura_handle_to_aura(txq->sqb_pool->pool_id);
 752         sq->sq.sq_int_ena = BIT(NIX_SQINT_LMT_ERR);
 753         sq->sq.sq_int_ena |= BIT(NIX_SQINT_SQB_ALLOC_FAIL);
 754         sq->sq.sq_int_ena |= BIT(NIX_SQINT_SEND_ERR);
 755         sq->sq.sq_int_ena |= BIT(NIX_SQINT_MNQ_ERR);
 756
 757         /* Many to one reduction */
 758         sq->sq.qint_idx = txq->sq % dev->qints;
 759
 760         return otx2_mbox_process(mbox);
 761 }
 762
 763 static int
 764 nix_sq_uninit(struct otx2_eth_txq *txq)
 765 {
 766         struct otx2_eth_dev *dev = txq->dev;
 767         struct otx2_mbox *mbox = dev->mbox;
 768         struct ndc_sync_op *ndc_req;
 769         struct nix_aq_enq_rsp *rsp;
 770         struct nix_aq_enq_req *aq;
 771         uint16_t sqes_per_sqb;
 772         void *sqb_buf;
 773         int rc, count;
 774
 775         otx2_nix_dbg("Cleaning up sq %u", txq->sq);
 776
 777         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 778         aq->qidx = txq->sq;
 779         aq->ctype = NIX_AQ_CTYPE_SQ;
 780         aq->op = NIX_AQ_INSTOP_READ;
 781
 782         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
 783         if (rc)
 784                 return rc;
 785
 786         /* Check if sq is already cleaned up */
 787         if (!rsp->sq.ena)
 788                 return 0;
 789
 790         /* Disable sq */
 791         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 792         aq->qidx = txq->sq;
 793         aq->ctype = NIX_AQ_CTYPE_SQ;
 794         aq->op = NIX_AQ_INSTOP_WRITE;
 795
 796         aq->sq_mask.ena = ~aq->sq_mask.ena;
 797         aq->sq.ena = 0;
 798
 799         rc = otx2_mbox_process(mbox);
 800         if (rc)
 801                 return rc;
 802
 803         /* Read SQ and free sqb's */
 804         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 805         aq->qidx = txq->sq;
 806         aq->ctype = NIX_AQ_CTYPE_SQ;
 807         aq->op = NIX_AQ_INSTOP_READ;
 808
 809         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
 810         if (rc)
 811                 return rc;
 812
 813         if (aq->sq.smq_pend)
 814                 otx2_err("SQ has pending sqe's");
 815
 816         count = aq->sq.sqb_count;
 817         sqes_per_sqb = 1 << txq->sqes_per_sqb_log2;
 818         /* Free SQB's that are used */
 819         sqb_buf = (void *)rsp->sq.head_sqb;
 820         while (count) {
 821                 void *next_sqb;
 822
 823                 next_sqb = *(void **)((uintptr_t)sqb_buf + (uint32_t)
 824                                       ((sqes_per_sqb - 1) *
 825                                       nix_sq_max_sqe_sz(txq)));
 826                 npa_lf_aura_op_free(txq->sqb_pool->pool_id, 1,
 827                                     (uint64_t)sqb_buf);
 828                 sqb_buf = next_sqb;
 829                 count--;
 830         }
 831
 832         /* Free next to use sqb */
 833         if (rsp->sq.next_sqb)
 834                 npa_lf_aura_op_free(txq->sqb_pool->pool_id, 1,
 835                                     rsp->sq.next_sqb);
 836
 837         /* Sync NDC-NIX-TX for LF */
 838         ndc_req = otx2_mbox_alloc_msg_ndc_sync_op(mbox);
 839         ndc_req->nix_lf_tx_sync = 1;
 840         rc = otx2_mbox_process(mbox);
 841         if (rc)
 842                 otx2_err("Error on NDC-NIX-TX LF sync, rc %d", rc);
 843
 844         return rc;
 845 }
 846
 847 static int
 848 nix_sqb_aura_limit_cfg(struct rte_mempool *mp, uint16_t nb_sqb_bufs)
 849 {
 850         struct otx2_npa_lf *npa_lf = otx2_intra_dev_get_cfg()->npa_lf;
 851         struct npa_aq_enq_req *aura_req;
 852
 853         aura_req = otx2_mbox_alloc_msg_npa_aq_enq(npa_lf->mbox);
 854         aura_req->aura_id = npa_lf_aura_handle_to_aura(mp->pool_id);
 855         aura_req->ctype = NPA_AQ_CTYPE_AURA;
 856         aura_req->op = NPA_AQ_INSTOP_WRITE;
 857
 858         aura_req->aura.limit = nb_sqb_bufs;
 859         aura_req->aura_mask.limit = ~(aura_req->aura_mask.limit);
 860
 861         return otx2_mbox_process(npa_lf->mbox);
 862 }
 863
 864 static int
 865 nix_alloc_sqb_pool(int port, struct otx2_eth_txq *txq, uint16_t nb_desc)
 866 {
 867         struct otx2_eth_dev *dev = txq->dev;
 868         uint16_t sqes_per_sqb, nb_sqb_bufs;
 869         char name[RTE_MEMPOOL_NAMESIZE];
 870         struct rte_mempool_objsz sz;
 871         struct npa_aura_s *aura;
 872         uint32_t tmp, blk_sz;
 873
 874         aura = (struct npa_aura_s *)((uintptr_t)txq->fc_mem + OTX2_ALIGN);
 875         snprintf(name, sizeof(name), "otx2_sqb_pool_%d_%d", port, txq->sq);
 876         blk_sz = dev->sqb_size;
 877
 878         if (nix_sq_max_sqe_sz(txq) == NIX_MAXSQESZ_W16)
 879                 sqes_per_sqb = (dev->sqb_size / 8) / 16;
 880         else
 881                 sqes_per_sqb = (dev->sqb_size / 8) / 8;
 882
 883         nb_sqb_bufs = nb_desc / sqes_per_sqb;
 884         /* Clamp up to devarg passed SQB count */
 885         nb_sqb_bufs =  RTE_MIN(dev->max_sqb_count, RTE_MAX(NIX_DEF_SQB,
 886                               nb_sqb_bufs + NIX_SQB_LIST_SPACE));
 887
 888         txq->sqb_pool = rte_mempool_create_empty(name, NIX_MAX_SQB, blk_sz,
 889                                                  0, 0, dev->node,
 890                                                  MEMPOOL_F_NO_SPREAD);
 891         txq->nb_sqb_bufs = nb_sqb_bufs;
 892         txq->sqes_per_sqb_log2 = (uint16_t)rte_log2_u32(sqes_per_sqb);
 893         txq->nb_sqb_bufs_adj = nb_sqb_bufs -
 894                 RTE_ALIGN_MUL_CEIL(nb_sqb_bufs, sqes_per_sqb) / sqes_per_sqb;
 895         txq->nb_sqb_bufs_adj =
 896                 (NIX_SQB_LOWER_THRESH * txq->nb_sqb_bufs_adj) / 100;
 897
 898         if (txq->sqb_pool == NULL) {
 899                 otx2_err("Failed to allocate sqe mempool");
 900                 goto fail;
 901         }
 902
 903         memset(aura, 0, sizeof(*aura));
 904         aura->fc_ena = 1;
 905         aura->fc_addr = txq->fc_iova;
 906         aura->fc_hyst_bits = 0; /* Store count on all updates */
 907         if (rte_mempool_set_ops_byname(txq->sqb_pool, "octeontx2_npa", aura)) {
 908                 otx2_err("Failed to set ops for sqe mempool");
 909                 goto fail;
 910         }
 911         if (rte_mempool_populate_default(txq->sqb_pool) < 0) {
 912                 otx2_err("Failed to populate sqe mempool");
 913                 goto fail;
 914         }
 915
 916         tmp = rte_mempool_calc_obj_size(blk_sz, MEMPOOL_F_NO_SPREAD, &sz);
 917         if (dev->sqb_size != sz.elt_size) {
 918                 otx2_err("sqe pool block size is not expected %d != %d",
 919                          dev->sqb_size, tmp);
 920                 goto fail;
 921         }
 922
 923         nix_sqb_aura_limit_cfg(txq->sqb_pool, txq->nb_sqb_bufs);
 924
 925         return 0;
 926 fail:
 927         return -ENOMEM;
 928 }
 929
 930 void
 931 otx2_nix_form_default_desc(struct otx2_eth_txq *txq)
 932 {
 933         struct nix_send_ext_s *send_hdr_ext;
 934         struct nix_send_hdr_s *send_hdr;
 935         struct nix_send_mem_s *send_mem;
 936         union nix_send_sg_s *sg;
 937
 938         /* Initialize the fields based on basic single segment packet */
 939         memset(&txq->cmd, 0, sizeof(txq->cmd));
 940
 941         if (txq->dev->tx_offload_flags & NIX_TX_NEED_EXT_HDR) {
 942                 send_hdr = (struct nix_send_hdr_s *)&txq->cmd[0];
 943                 /* 2(HDR) + 2(EXT_HDR) + 1(SG) + 1(IOVA) = 6/2 - 1 = 2 */
 944                 send_hdr->w0.sizem1 = 2;
 945
 946                 send_hdr_ext = (struct nix_send_ext_s *)&txq->cmd[2];
 947                 send_hdr_ext->w0.subdc = NIX_SUBDC_EXT;
 948                 if (txq->dev->tx_offload_flags & NIX_TX_OFFLOAD_TSTAMP_F) {
 949                         /* Default: one seg packet would have:
 950                          * 2(HDR) + 2(EXT) + 1(SG) + 1(IOVA) + 2(MEM)
 951                          * => 8/2 - 1 = 3
 952                          */
 953                         send_hdr->w0.sizem1 = 3;
 954                         send_hdr_ext->w0.tstmp = 1;
 955
 956                         /* To calculate the offset for send_mem,
 957                          * send_hdr->w0.sizem1 * 2
 958                          */
 959                         send_mem = (struct nix_send_mem_s *)(txq->cmd +
 960                                                 (send_hdr->w0.sizem1 << 1));
 961                         send_mem->subdc = NIX_SUBDC_MEM;
 962                         send_mem->alg = NIX_SENDMEMALG_SETTSTMP;
 963                         send_mem->addr = txq->dev->tstamp.tx_tstamp_iova;
 964                 }
 965                 sg = (union nix_send_sg_s *)&txq->cmd[4];
 966         } else {
 967                 send_hdr = (struct nix_send_hdr_s *)&txq->cmd[0];
 968                 /* 2(HDR) + 1(SG) + 1(IOVA) = 4/2 - 1 = 1 */
 969                 send_hdr->w0.sizem1 = 1;
 970                 sg = (union nix_send_sg_s *)&txq->cmd[2];
 971         }
 972
 973         send_hdr->w0.sq = txq->sq;
 974         sg->subdc = NIX_SUBDC_SG;
 975         sg->segs = 1;
 976         sg->ld_type = NIX_SENDLDTYPE_LDD;
 977
 978         rte_smp_wmb();
 979 }
 980
 981 static void
 982 otx2_nix_tx_queue_release(void *_txq)
 983 {
 984         struct otx2_eth_txq *txq = _txq;
 985         struct rte_eth_dev *eth_dev;
 986
 987         if (!txq)
 988                 return;
 989
 990         eth_dev = txq->dev->eth_dev;
 991
 992         otx2_nix_dbg("Releasing txq %u", txq->sq);
 993
 994         /* Flush and disable tm */
 995         otx2_nix_tm_sw_xoff(txq, eth_dev->data->dev_started);
 996
 997         /* Free sqb's and disable sq */
 998         nix_sq_uninit(txq);
 999
1000         if (txq->sqb_pool) {
1001                 rte_mempool_free(txq->sqb_pool);
1002                 txq->sqb_pool = NULL;
1003         }
1004         rte_free(txq);
1005 }
1006
1007
1008 static int
1009 otx2_nix_tx_queue_setup(struct rte_eth_dev *eth_dev, uint16_t sq,
1010                         uint16_t nb_desc, unsigned int socket_id,
1011                         const struct rte_eth_txconf *tx_conf)
1012 {
1013         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
1014         const struct rte_memzone *fc;
1015         struct otx2_eth_txq *txq;
1016         uint64_t offloads;
1017         int rc;
1018
1019         rc = -EINVAL;
1020
1021         /* Compile time check to make sure all fast path elements in a CL */
1022         RTE_BUILD_BUG_ON(offsetof(struct otx2_eth_txq, slow_path_start) >= 128);
1023
1024         if (tx_conf->tx_deferred_start) {
1025                 otx2_err("Tx deferred start is not supported");
1026                 goto fail;
1027         }
1028
1029         /* Free memory prior to re-allocation if needed. */
1030         if (eth_dev->data->tx_queues[sq] != NULL) {
1031                 otx2_nix_dbg("Freeing memory prior to re-allocation %d", sq);
1032                 otx2_nix_tx_queue_release(eth_dev->data->tx_queues[sq]);
1033                 eth_dev->data->tx_queues[sq] = NULL;
1034         }
1035
1036         /* Find the expected offloads for this queue */
1037         offloads = tx_conf->offloads | eth_dev->data->dev_conf.txmode.offloads;
1038
1039         /* Allocating tx queue data structure */
1040         txq = rte_zmalloc_socket("otx2_ethdev TX queue", sizeof(*txq),
1041                                  OTX2_ALIGN, socket_id);
1042         if (txq == NULL) {
1043                 otx2_err("Failed to alloc txq=%d", sq);
1044                 rc = -ENOMEM;
1045                 goto fail;
1046         }
1047         txq->sq = sq;
1048         txq->dev = dev;
1049         txq->sqb_pool = NULL;
1050         txq->offloads = offloads;
1051         dev->tx_offloads |= offloads;
1052
1053         /*
1054          * Allocate memory for flow control updates from HW.
1055          * Alloc one cache line, so that fits all FC_STYPE modes.
1056          */
1057         fc = rte_eth_dma_zone_reserve(eth_dev, "fcmem", sq,
1058                                       OTX2_ALIGN + sizeof(struct npa_aura_s),
1059                                       OTX2_ALIGN, dev->node);
1060         if (fc == NULL) {
1061                 otx2_err("Failed to allocate mem for fcmem");
1062                 rc = -ENOMEM;
1063                 goto free_txq;
1064         }
1065         txq->fc_iova = fc->iova;
1066         txq->fc_mem = fc->addr;
1067
1068         /* Initialize the aura sqb pool */
1069         rc = nix_alloc_sqb_pool(eth_dev->data->port_id, txq, nb_desc);
1070         if (rc) {
1071                 otx2_err("Failed to alloc sqe pool rc=%d", rc);
1072                 goto free_txq;
1073         }
1074
1075         /* Initialize the SQ */
1076         rc = nix_sq_init(txq);
1077         if (rc) {
1078                 otx2_err("Failed to init sq=%d context", sq);
1079                 goto free_txq;
1080         }
1081
1082         txq->fc_cache_pkts = 0;
1083         txq->io_addr = dev->base + NIX_LF_OP_SENDX(0);
1084         /* Evenly distribute LMT slot for each sq */
1085         txq->lmt_addr = (void *)(dev->lmt_addr + ((sq & LMT_SLOT_MASK) << 12));
1086
1087         txq->qconf.socket_id = socket_id;
1088         txq->qconf.nb_desc = nb_desc;
1089         memcpy(&txq->qconf.conf.tx, tx_conf, sizeof(struct rte_eth_txconf));
1090
1091         otx2_nix_form_default_desc(txq);
1092
1093         otx2_nix_dbg("sq=%d fc=%p offload=0x%" PRIx64 " sqb=0x%" PRIx64 ""
1094                      " lmt_addr=%p nb_sqb_bufs=%d sqes_per_sqb_log2=%d", sq,
1095                      fc->addr, offloads, txq->sqb_pool->pool_id, txq->lmt_addr,
1096                      txq->nb_sqb_bufs, txq->sqes_per_sqb_log2);
1097         eth_dev->data->tx_queues[sq] = txq;
1098         eth_dev->data->tx_queue_state[sq] = RTE_ETH_QUEUE_STATE_STOPPED;
1099         return 0;
1100
1101 free_txq:
1102         otx2_nix_tx_queue_release(txq);
1103 fail:
1104         return rc;
1105 }
1106
1107 static int
1108 nix_store_queue_cfg_and_then_release(struct rte_eth_dev *eth_dev)
1109 {
1110         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
1111         struct otx2_eth_qconf *tx_qconf = NULL;
1112         struct otx2_eth_qconf *rx_qconf = NULL;
1113         struct otx2_eth_txq **txq;
1114         struct otx2_eth_rxq **rxq;
1115         int i, nb_rxq, nb_txq;
1116
1117         nb_rxq = RTE_MIN(dev->configured_nb_rx_qs, eth_dev->data->nb_rx_queues);
1118         nb_txq = RTE_MIN(dev->configured_nb_tx_qs, eth_dev->data->nb_tx_queues);
1119
1120         tx_qconf = malloc(nb_txq * sizeof(*tx_qconf));
1121         if (tx_qconf == NULL) {
1122                 otx2_err("Failed to allocate memory for tx_qconf");
1123                 goto fail;
1124         }
1125
1126         rx_qconf = malloc(nb_rxq * sizeof(*rx_qconf));
1127         if (rx_qconf == NULL) {
1128                 otx2_err("Failed to allocate memory for rx_qconf");
1129                 goto fail;
1130         }
1131
1132         txq = (struct otx2_eth_txq **)eth_dev->data->tx_queues;
1133         for (i = 0; i < nb_txq; i++) {
1134                 if (txq[i] == NULL) {
1135                         otx2_err("txq[%d] is already released", i);
1136                         goto fail;
1137                 }
1138                 memcpy(&tx_qconf[i], &txq[i]->qconf, sizeof(*tx_qconf));
1139                 otx2_nix_tx_queue_release(txq[i]);
1140                 eth_dev->data->tx_queues[i] = NULL;
1141         }
1142
1143         rxq = (struct otx2_eth_rxq **)eth_dev->data->rx_queues;
1144         for (i = 0; i < nb_rxq; i++) {
1145                 if (rxq[i] == NULL) {
1146                         otx2_err("rxq[%d] is already released", i);
1147                         goto fail;
1148                 }
1149                 memcpy(&rx_qconf[i], &rxq[i]->qconf, sizeof(*rx_qconf));
1150                 otx2_nix_rx_queue_release(rxq[i]);
1151                 eth_dev->data->rx_queues[i] = NULL;
1152         }
1153
1154         dev->tx_qconf = tx_qconf;
1155         dev->rx_qconf = rx_qconf;
1156         return 0;
1157
1158 fail:
1159         if (tx_qconf)
1160                 free(tx_qconf);
1161         if (rx_qconf)
1162                 free(rx_qconf);
1163
1164         return -ENOMEM;
1165 }
1166
1167 static int
1168 nix_restore_queue_cfg(struct rte_eth_dev *eth_dev)
1169 {
1170         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
1171         struct otx2_eth_qconf *tx_qconf = dev->tx_qconf;
1172         struct otx2_eth_qconf *rx_qconf = dev->rx_qconf;
1173         struct otx2_eth_txq **txq;
1174         struct otx2_eth_rxq **rxq;
1175         int rc, i, nb_rxq, nb_txq;
1176
1177         nb_rxq = RTE_MIN(dev->configured_nb_rx_qs, eth_dev->data->nb_rx_queues);
1178         nb_txq = RTE_MIN(dev->configured_nb_tx_qs, eth_dev->data->nb_tx_queues);
1179
1180         rc = -ENOMEM;
1181         /* Setup tx & rx queues with previous configuration so
1182          * that the queues can be functional in cases like ports
1183          * are started without re configuring queues.
1184          *
1185          * Usual re config sequence is like below:
1186          * port_configure() {
1187          *      if(reconfigure) {
1188          *              queue_release()
1189          *              queue_setup()
1190          *      }
1191          *      queue_configure() {
1192          *              queue_release()
1193          *              queue_setup()
1194          *      }
1195          * }
1196          * port_start()
1197          *
1198          * In some application's control path, queue_configure() would
1199          * NOT be invoked for TXQs/RXQs in port_configure().
1200          * In such cases, queues can be functional after start as the
1201          * queues are already setup in port_configure().
1202          */
1203         for (i = 0; i < nb_txq; i++) {
1204                 rc = otx2_nix_tx_queue_setup(eth_dev, i, tx_qconf[i].nb_desc,
1205                                              tx_qconf[i].socket_id,
1206                                              &tx_qconf[i].conf.tx);
1207                 if (rc) {
1208                         otx2_err("Failed to setup tx queue rc=%d", rc);
1209                         txq = (struct otx2_eth_txq **)eth_dev->data->tx_queues;
1210                         for (i -= 1; i >= 0; i--)
1211                                 otx2_nix_tx_queue_release(txq[i]);
1212                         goto fail;
1213                 }
1214         }
1215
1216         free(tx_qconf); tx_qconf = NULL;
1217
1218         for (i = 0; i < nb_rxq; i++) {
1219                 rc = otx2_nix_rx_queue_setup(eth_dev, i, rx_qconf[i].nb_desc,
1220                                              rx_qconf[i].socket_id,
1221                                              &rx_qconf[i].conf.rx,
1222                                              rx_qconf[i].mempool);
1223                 if (rc) {
1224                         otx2_err("Failed to setup rx queue rc=%d", rc);
1225                         rxq = (struct otx2_eth_rxq **)eth_dev->data->rx_queues;
1226                         for (i -= 1; i >= 0; i--)
1227                                 otx2_nix_rx_queue_release(rxq[i]);
1228                         goto release_tx_queues;
1229                 }
1230         }
1231
1232         free(rx_qconf); rx_qconf = NULL;
1233
1234         return 0;
1235
1236 release_tx_queues:
1237         txq = (struct otx2_eth_txq **)eth_dev->data->tx_queues;
1238         for (i = 0; i < eth_dev->data->nb_tx_queues; i++)
1239                 otx2_nix_tx_queue_release(txq[i]);
1240 fail:
1241         if (tx_qconf)
1242                 free(tx_qconf);
1243         if (rx_qconf)
1244                 free(rx_qconf);
1245
1246         return rc;
1247 }
1248
1249 static uint16_t
1250 nix_eth_nop_burst(void *queue, struct rte_mbuf **mbufs, uint16_t pkts)
1251 {
1252         RTE_SET_USED(queue);
1253         RTE_SET_USED(mbufs);
1254         RTE_SET_USED(pkts);
1255
1256         return 0;
1257 }
1258
1259 static void
1260 nix_set_nop_rxtx_function(struct rte_eth_dev *eth_dev)
1261 {
1262         /* These dummy functions are required for supporting
1263          * some applications which reconfigure queues without
1264          * stopping tx burst and rx burst threads(eg kni app)
1265          * When the queues context is saved, txq/rxqs are released
1266          * which caused app crash since rx/tx burst is still
1267          * on different lcores
1268          */
1269         eth_dev->tx_pkt_burst = nix_eth_nop_burst;
1270         eth_dev->rx_pkt_burst = nix_eth_nop_burst;
1271         rte_mb();
1272 }
1273
1274 static void
1275 nix_lso_tcp(struct nix_lso_format_cfg *req, bool v4)
1276 {
1277         volatile struct nix_lso_format *field;
1278
1279         /* Format works only with TCP packet marked by OL3/OL4 */
1280         field = (volatile struct nix_lso_format *)&req->fields[0];
1281         req->field_mask = NIX_LSO_FIELD_MASK;
1282         /* Outer IPv4/IPv6 */
1283         field->layer = NIX_TXLAYER_OL3;
1284         field->offset = v4 ? 2 : 4;
1285         field->sizem1 = 1; /* 2B */
1286         field->alg = NIX_LSOALG_ADD_PAYLEN;
1287         field++;
1288         if (v4) {
1289                 /* IPID field */
1290                 field->layer = NIX_TXLAYER_OL3;
1291                 field->offset = 4;
1292                 field->sizem1 = 1;
1293                 /* Incremented linearly per segment */
1294                 field->alg = NIX_LSOALG_ADD_SEGNUM;
1295                 field++;
1296         }
1297
1298         /* TCP sequence number update */
1299         field->layer = NIX_TXLAYER_OL4;
1300         field->offset = 4;
1301         field->sizem1 = 3; /* 4 bytes */
1302         field->alg = NIX_LSOALG_ADD_OFFSET;
1303         field++;
1304         /* TCP flags field */
1305         field->layer = NIX_TXLAYER_OL4;
1306         field->offset = 12;
1307         field->sizem1 = 1;
1308         field->alg = NIX_LSOALG_TCP_FLAGS;
1309         field++;
1310 }
1311
1312 static void
1313 nix_lso_udp_tun_tcp(struct nix_lso_format_cfg *req,
1314                     bool outer_v4, bool inner_v4)
1315 {
1316         volatile struct nix_lso_format *field;
1317
1318         field = (volatile struct nix_lso_format *)&req->fields[0];
1319         req->field_mask = NIX_LSO_FIELD_MASK;
1320         /* Outer IPv4/IPv6 len */
1321         field->layer = NIX_TXLAYER_OL3;
1322         field->offset = outer_v4 ? 2 : 4;
1323         field->sizem1 = 1; /* 2B */
1324         field->alg = NIX_LSOALG_ADD_PAYLEN;
1325         field++;
1326         if (outer_v4) {
1327                 /* IPID */
1328                 field->layer = NIX_TXLAYER_OL3;
1329                 field->offset = 4;
1330                 field->sizem1 = 1;
1331                 /* Incremented linearly per segment */
1332                 field->alg = NIX_LSOALG_ADD_SEGNUM;
1333                 field++;
1334         }
1335
1336         /* Outer UDP length */
1337         field->layer = NIX_TXLAYER_OL4;
1338         field->offset = 4;
1339         field->sizem1 = 1;
1340         field->alg = NIX_LSOALG_ADD_PAYLEN;
1341         field++;
1342
1343         /* Inner IPv4/IPv6 */
1344         field->layer = NIX_TXLAYER_IL3;
1345         field->offset = inner_v4 ? 2 : 4;
1346         field->sizem1 = 1; /* 2B */
1347         field->alg = NIX_LSOALG_ADD_PAYLEN;
1348         field++;
1349         if (inner_v4) {
1350                 /* IPID field */
1351                 field->layer = NIX_TXLAYER_IL3;
1352                 field->offset = 4;
1353                 field->sizem1 = 1;
1354                 /* Incremented linearly per segment */
1355                 field->alg = NIX_LSOALG_ADD_SEGNUM;
1356                 field++;
1357         }
1358
1359         /* TCP sequence number update */
1360         field->layer = NIX_TXLAYER_IL4;
1361         field->offset = 4;
1362         field->sizem1 = 3; /* 4 bytes */
1363         field->alg = NIX_LSOALG_ADD_OFFSET;
1364         field++;
1365
1366         /* TCP flags field */
1367         field->layer = NIX_TXLAYER_IL4;
1368         field->offset = 12;
1369         field->sizem1 = 1;
1370         field->alg = NIX_LSOALG_TCP_FLAGS;
1371         field++;
1372 }
1373
1374 static void
1375 nix_lso_tun_tcp(struct nix_lso_format_cfg *req,
1376                 bool outer_v4, bool inner_v4)
1377 {
1378         volatile struct nix_lso_format *field;
1379
1380         field = (volatile struct nix_lso_format *)&req->fields[0];
1381         req->field_mask = NIX_LSO_FIELD_MASK;
1382         /* Outer IPv4/IPv6 len */
1383         field->layer = NIX_TXLAYER_OL3;
1384         field->offset = outer_v4 ? 2 : 4;
1385         field->sizem1 = 1; /* 2B */
1386         field->alg = NIX_LSOALG_ADD_PAYLEN;
1387         field++;
1388         if (outer_v4) {
1389                 /* IPID */
1390                 field->layer = NIX_TXLAYER_OL3;
1391                 field->offset = 4;
1392                 field->sizem1 = 1;
1393                 /* Incremented linearly per segment */
1394                 field->alg = NIX_LSOALG_ADD_SEGNUM;
1395                 field++;
1396         }
1397
1398         /* Inner IPv4/IPv6 */
1399         field->layer = NIX_TXLAYER_IL3;
1400         field->offset = inner_v4 ? 2 : 4;
1401         field->sizem1 = 1; /* 2B */
1402         field->alg = NIX_LSOALG_ADD_PAYLEN;
1403         field++;
1404         if (inner_v4) {
1405                 /* IPID field */
1406                 field->layer = NIX_TXLAYER_IL3;
1407                 field->offset = 4;
1408                 field->sizem1 = 1;
1409                 /* Incremented linearly per segment */
1410                 field->alg = NIX_LSOALG_ADD_SEGNUM;
1411                 field++;
1412         }
1413
1414         /* TCP sequence number update */
1415         field->layer = NIX_TXLAYER_IL4;
1416         field->offset = 4;
1417         field->sizem1 = 3; /* 4 bytes */
1418         field->alg = NIX_LSOALG_ADD_OFFSET;
1419         field++;
1420
1421         /* TCP flags field */
1422         field->layer = NIX_TXLAYER_IL4;
1423         field->offset = 12;
1424         field->sizem1 = 1;
1425         field->alg = NIX_LSOALG_TCP_FLAGS;
1426         field++;
1427 }
1428
1429 static int
1430 nix_setup_lso_formats(struct otx2_eth_dev *dev)
1431 {
1432         struct otx2_mbox *mbox = dev->mbox;
1433         struct nix_lso_format_cfg_rsp *rsp;
1434         struct nix_lso_format_cfg *req;
1435         uint8_t base;
1436         int rc;
1437
1438         /* Skip if TSO was not requested */
1439         if (!(dev->tx_offload_flags & NIX_TX_OFFLOAD_TSO_F))
1440                 return 0;
1441         /*
1442          * IPv4/TCP LSO
1443          */
1444         req = otx2_mbox_alloc_msg_nix_lso_format_cfg(mbox);
1445         nix_lso_tcp(req, true);
1446         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
1447         if (rc)
1448                 return rc;
1449
1450         base = rsp->lso_format_idx;
1451         if (base != NIX_LSO_FORMAT_IDX_TSOV4)
1452                 return -EFAULT;
1453         dev->lso_base_idx = base;
1454         otx2_nix_dbg("tcpv4 lso fmt=%u", base);
1455
1456
1457         /*
1458          * IPv6/TCP LSO
1459          */
1460         req = otx2_mbox_alloc_msg_nix_lso_format_cfg(mbox);
1461         nix_lso_tcp(req, false);
1462         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
1463         if (rc)
1464                 return rc;
1465
1466         if (rsp->lso_format_idx != base + 1)
1467                 return -EFAULT;
1468         otx2_nix_dbg("tcpv6 lso fmt=%u\n", base + 1);
1469
1470         /*
1471          * IPv4/UDP/TUN HDR/IPv4/TCP LSO
1472          */
1473         req = otx2_mbox_alloc_msg_nix_lso_format_cfg(mbox);
1474         nix_lso_udp_tun_tcp(req, true, true);
1475         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
1476         if (rc)
1477                 return rc;
1478
1479         if (rsp->lso_format_idx != base + 2)
1480                 return -EFAULT;
1481         otx2_nix_dbg("udp tun v4v4 fmt=%u\n", base + 2);
1482
1483         /*
1484          * IPv4/UDP/TUN HDR/IPv6/TCP LSO
1485          */
1486         req = otx2_mbox_alloc_msg_nix_lso_format_cfg(mbox);
1487         nix_lso_udp_tun_tcp(req, true, false);
1488         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
1489         if (rc)
1490                 return rc;
1491
1492         if (rsp->lso_format_idx != base + 3)
1493                 return -EFAULT;
1494         otx2_nix_dbg("udp tun v4v6 fmt=%u\n", base + 3);
1495
1496         /*
1497          * IPv6/UDP/TUN HDR/IPv4/TCP LSO
1498          */
1499         req = otx2_mbox_alloc_msg_nix_lso_format_cfg(mbox);
1500         nix_lso_udp_tun_tcp(req, false, true);
1501         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
1502         if (rc)
1503                 return rc;
1504
1505         if (rsp->lso_format_idx != base + 4)
1506                 return -EFAULT;
1507         otx2_nix_dbg("udp tun v6v4 fmt=%u\n", base + 4);
1508
1509         /*
1510          * IPv6/UDP/TUN HDR/IPv6/TCP LSO
1511          */
1512         req = otx2_mbox_alloc_msg_nix_lso_format_cfg(mbox);
1513         nix_lso_udp_tun_tcp(req, false, false);
1514         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
1515         if (rc)
1516                 return rc;
1517         if (rsp->lso_format_idx != base + 5)
1518                 return -EFAULT;
1519         otx2_nix_dbg("udp tun v6v6 fmt=%u\n", base + 5);
1520
1521         /*
1522          * IPv4/TUN HDR/IPv4/TCP LSO
1523          */
1524         req = otx2_mbox_alloc_msg_nix_lso_format_cfg(mbox);
1525         nix_lso_tun_tcp(req, true, true);
1526         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
1527         if (rc)
1528                 return rc;
1529
1530         if (rsp->lso_format_idx != base + 6)
1531                 return -EFAULT;
1532         otx2_nix_dbg("tun v4v4 fmt=%u\n", base + 6);
1533
1534         /*
1535          * IPv4/TUN HDR/IPv6/TCP LSO
1536          */
1537         req = otx2_mbox_alloc_msg_nix_lso_format_cfg(mbox);
1538         nix_lso_tun_tcp(req, true, false);
1539         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
1540         if (rc)
1541                 return rc;
1542
1543         if (rsp->lso_format_idx != base + 7)
1544                 return -EFAULT;
1545         otx2_nix_dbg("tun v4v6 fmt=%u\n", base + 7);
1546
1547         /*
1548          * IPv6/TUN HDR/IPv4/TCP LSO
1549          */
1550         req = otx2_mbox_alloc_msg_nix_lso_format_cfg(mbox);
1551         nix_lso_tun_tcp(req, false, true);
1552         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
1553         if (rc)
1554                 return rc;
1555
1556         if (rsp->lso_format_idx != base + 8)
1557                 return -EFAULT;
1558         otx2_nix_dbg("tun v6v4 fmt=%u\n", base + 8);
1559
1560         /*
1561          * IPv6/TUN HDR/IPv6/TCP LSO
1562          */
1563         req = otx2_mbox_alloc_msg_nix_lso_format_cfg(mbox);
1564         nix_lso_tun_tcp(req, false, false);
1565         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
1566         if (rc)
1567                 return rc;
1568         if (rsp->lso_format_idx != base + 9)
1569                 return -EFAULT;
1570         otx2_nix_dbg("tun v6v6 fmt=%u\n", base + 9);
1571         return 0;
1572 }
1573
1574 static int
1575 otx2_nix_configure(struct rte_eth_dev *eth_dev)
1576 {
1577         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
1578         struct rte_eth_dev_data *data = eth_dev->data;
1579         struct rte_eth_conf *conf = &data->dev_conf;
1580         struct rte_eth_rxmode *rxmode = &conf->rxmode;
1581         struct rte_eth_txmode *txmode = &conf->txmode;
1582         char ea_fmt[RTE_ETHER_ADDR_FMT_SIZE];
1583         struct rte_ether_addr *ea;
1584         uint8_t nb_rxq, nb_txq;
1585         int rc;
1586
1587         rc = -EINVAL;
1588
1589         /* Sanity checks */
1590         if (rte_eal_has_hugepages() == 0) {
1591                 otx2_err("Huge page is not configured");
1592                 goto fail_configure;
1593         }
1594
1595         if (conf->link_speeds & ETH_LINK_SPEED_FIXED) {
1596                 otx2_err("Setting link speed/duplex not supported");
1597                 goto fail_configure;
1598         }
1599
1600         if (conf->dcb_capability_en == 1) {
1601                 otx2_err("dcb enable is not supported");
1602                 goto fail_configure;
1603         }
1604
1605         if (conf->fdir_conf.mode != RTE_FDIR_MODE_NONE) {
1606                 otx2_err("Flow director is not supported");
1607                 goto fail_configure;
1608         }
1609
1610         if (rxmode->mq_mode != ETH_MQ_RX_NONE &&
1611             rxmode->mq_mode != ETH_MQ_RX_RSS) {
1612                 otx2_err("Unsupported mq rx mode %d", rxmode->mq_mode);
1613                 goto fail_configure;
1614         }
1615
1616         if (txmode->mq_mode != ETH_MQ_TX_NONE) {
1617                 otx2_err("Unsupported mq tx mode %d", txmode->mq_mode);
1618                 goto fail_configure;
1619         }
1620
1621         if (otx2_dev_is_Ax(dev) &&
1622             (txmode->offloads & DEV_TX_OFFLOAD_SCTP_CKSUM) &&
1623             ((txmode->offloads & DEV_TX_OFFLOAD_OUTER_IPV4_CKSUM) ||
1624             (txmode->offloads & DEV_TX_OFFLOAD_OUTER_UDP_CKSUM))) {
1625                 otx2_err("Outer IP and SCTP checksum unsupported");
1626                 goto fail_configure;
1627         }
1628
1629         /* Free the resources allocated from the previous configure */
1630         if (dev->configured == 1) {
1631                 otx2_eth_sec_fini(eth_dev);
1632                 otx2_nix_rxchan_bpid_cfg(eth_dev, false);
1633                 otx2_nix_vlan_fini(eth_dev);
1634                 otx2_nix_mc_addr_list_uninstall(eth_dev);
1635                 otx2_flow_free_all_resources(dev);
1636                 oxt2_nix_unregister_queue_irqs(eth_dev);
1637                 if (eth_dev->data->dev_conf.intr_conf.rxq)
1638                         oxt2_nix_unregister_cq_irqs(eth_dev);
1639                 nix_set_nop_rxtx_function(eth_dev);
1640                 rc = nix_store_queue_cfg_and_then_release(eth_dev);
1641                 if (rc)
1642                         goto fail_configure;
1643                 otx2_nix_tm_fini(eth_dev);
1644                 nix_lf_free(dev);
1645         }
1646
1647         dev->rx_offloads = rxmode->offloads;
1648         dev->tx_offloads = txmode->offloads;
1649         dev->rx_offload_flags |= nix_rx_offload_flags(eth_dev);
1650         dev->tx_offload_flags |= nix_tx_offload_flags(eth_dev);
1651         dev->rss_info.rss_grps = NIX_RSS_GRPS;
1652
1653         nb_rxq = RTE_MAX(data->nb_rx_queues, 1);
1654         nb_txq = RTE_MAX(data->nb_tx_queues, 1);
1655
1656         /* Alloc a nix lf */
1657         rc = nix_lf_alloc(dev, nb_rxq, nb_txq);
1658         if (rc) {
1659                 otx2_err("Failed to init nix_lf rc=%d", rc);
1660                 goto fail_offloads;
1661         }
1662
1663         if (dev->ptp_en &&
1664             dev->npc_flow.switch_header_type == OTX2_PRIV_FLAGS_HIGIG) {
1665                 otx2_err("Both PTP and switch header enabled");
1666                 goto free_nix_lf;
1667         }
1668
1669         rc = nix_lf_switch_header_type_enable(dev, true);
1670         if (rc) {
1671                 otx2_err("Failed to enable switch type nix_lf rc=%d", rc);
1672                 goto free_nix_lf;
1673         }
1674
1675         rc = nix_setup_lso_formats(dev);
1676         if (rc) {
1677                 otx2_err("failed to setup nix lso format fields, rc=%d", rc);
1678                 goto free_nix_lf;
1679         }
1680
1681         /* Configure RSS */
1682         rc = otx2_nix_rss_config(eth_dev);
1683         if (rc) {
1684                 otx2_err("Failed to configure rss rc=%d", rc);
1685                 goto free_nix_lf;
1686         }
1687
1688         /* Init the default TM scheduler hierarchy */
1689         rc = otx2_nix_tm_init_default(eth_dev);
1690         if (rc) {
1691                 otx2_err("Failed to init traffic manager rc=%d", rc);
1692                 goto free_nix_lf;
1693         }
1694
1695         rc = otx2_nix_vlan_offload_init(eth_dev);
1696         if (rc) {
1697                 otx2_err("Failed to init vlan offload rc=%d", rc);
1698                 goto tm_fini;
1699         }
1700
1701         /* Register queue IRQs */
1702         rc = oxt2_nix_register_queue_irqs(eth_dev);
1703         if (rc) {
1704                 otx2_err("Failed to register queue interrupts rc=%d", rc);
1705                 goto vlan_fini;
1706         }
1707
1708         /* Register cq IRQs */
1709         if (eth_dev->data->dev_conf.intr_conf.rxq) {
1710                 if (eth_dev->data->nb_rx_queues > dev->cints) {
1711                         otx2_err("Rx interrupt cannot be enabled, rxq > %d",
1712                                  dev->cints);
1713                         goto q_irq_fini;
1714                 }
1715                 /* Rx interrupt feature cannot work with vector mode because,
1716                  * vector mode doesn't process packets unless min 4 pkts are
1717                  * received, while cq interrupts are generated even for 1 pkt
1718                  * in the CQ.
1719                  */
1720                 dev->scalar_ena = true;
1721
1722                 rc = oxt2_nix_register_cq_irqs(eth_dev);
1723                 if (rc) {
1724                         otx2_err("Failed to register CQ interrupts rc=%d", rc);
1725                         goto q_irq_fini;
1726                 }
1727         }
1728
1729         /* Configure loop back mode */
1730         rc = cgx_intlbk_enable(dev, eth_dev->data->dev_conf.lpbk_mode);
1731         if (rc) {
1732                 otx2_err("Failed to configure cgx loop back mode rc=%d", rc);
1733                 goto cq_fini;
1734         }
1735
1736         rc = otx2_nix_rxchan_bpid_cfg(eth_dev, true);
1737         if (rc) {
1738                 otx2_err("Failed to configure nix rx chan bpid cfg rc=%d", rc);
1739                 goto cq_fini;
1740         }
1741
1742         /* Enable security */
1743         rc = otx2_eth_sec_init(eth_dev);
1744         if (rc)
1745                 goto cq_fini;
1746
1747         rc = otx2_nix_flow_ctrl_init(eth_dev);
1748         if (rc) {
1749                 otx2_err("Failed to init flow ctrl mode %d", rc);
1750                 goto cq_fini;
1751         }
1752
1753         rc = otx2_nix_mc_addr_list_install(eth_dev);
1754         if (rc < 0) {
1755                 otx2_err("Failed to install mc address list rc=%d", rc);
1756                 goto sec_fini;
1757         }
1758
1759         /*
1760          * Restore queue config when reconfigure followed by
1761          * reconfigure and no queue configure invoked from application case.
1762          */
1763         if (dev->configured == 1) {
1764                 rc = nix_restore_queue_cfg(eth_dev);
1765                 if (rc)
1766                         goto uninstall_mc_list;
1767         }
1768
1769         /* Update the mac address */
1770         ea = eth_dev->data->mac_addrs;
1771         memcpy(ea, dev->mac_addr, RTE_ETHER_ADDR_LEN);
1772         if (rte_is_zero_ether_addr(ea))
1773                 rte_eth_random_addr((uint8_t *)ea);
1774
1775         rte_ether_format_addr(ea_fmt, RTE_ETHER_ADDR_FMT_SIZE, ea);
1776
1777         otx2_nix_dbg("Configured port%d mac=%s nb_rxq=%d nb_txq=%d"
1778                 " rx_offloads=0x%" PRIx64 " tx_offloads=0x%" PRIx64 ""
1779                 " rx_flags=0x%x tx_flags=0x%x",
1780                 eth_dev->data->port_id, ea_fmt, nb_rxq,
1781                 nb_txq, dev->rx_offloads, dev->tx_offloads,
1782                 dev->rx_offload_flags, dev->tx_offload_flags);
1783
1784         /* All good */
1785         dev->configured = 1;
1786         dev->configured_nb_rx_qs = data->nb_rx_queues;
1787         dev->configured_nb_tx_qs = data->nb_tx_queues;
1788         return 0;
1789
1790 uninstall_mc_list:
1791         otx2_nix_mc_addr_list_uninstall(eth_dev);
1792 sec_fini:
1793         otx2_eth_sec_fini(eth_dev);
1794 cq_fini:
1795         oxt2_nix_unregister_cq_irqs(eth_dev);
1796 q_irq_fini:
1797         oxt2_nix_unregister_queue_irqs(eth_dev);
1798 vlan_fini:
1799         otx2_nix_vlan_fini(eth_dev);
1800 tm_fini:
1801         otx2_nix_tm_fini(eth_dev);
1802 free_nix_lf:
1803         nix_lf_free(dev);
1804 fail_offloads:
1805         dev->rx_offload_flags &= ~nix_rx_offload_flags(eth_dev);
1806         dev->tx_offload_flags &= ~nix_tx_offload_flags(eth_dev);
1807 fail_configure:
1808         dev->configured = 0;
1809         return rc;
1810 }
1811
1812 int
1813 otx2_nix_tx_queue_start(struct rte_eth_dev *eth_dev, uint16_t qidx)
1814 {
1815         struct rte_eth_dev_data *data = eth_dev->data;
1816         struct otx2_eth_txq *txq;
1817         int rc = -EINVAL;
1818
1819         txq = eth_dev->data->tx_queues[qidx];
1820
1821         if (data->tx_queue_state[qidx] == RTE_ETH_QUEUE_STATE_STARTED)
1822                 return 0;
1823
1824         rc = otx2_nix_sq_sqb_aura_fc(txq, true);
1825         if (rc) {
1826                 otx2_err("Failed to enable sqb aura fc, txq=%u, rc=%d",
1827                          qidx, rc);
1828                 goto done;
1829         }
1830
1831         data->tx_queue_state[qidx] = RTE_ETH_QUEUE_STATE_STARTED;
1832
1833 done:
1834         return rc;
1835 }
1836
1837 int
1838 otx2_nix_tx_queue_stop(struct rte_eth_dev *eth_dev, uint16_t qidx)
1839 {
1840         struct rte_eth_dev_data *data = eth_dev->data;
1841         struct otx2_eth_txq *txq;
1842         int rc;
1843
1844         txq = eth_dev->data->tx_queues[qidx];
1845
1846         if (data->tx_queue_state[qidx] == RTE_ETH_QUEUE_STATE_STOPPED)
1847                 return 0;
1848
1849         txq->fc_cache_pkts = 0;
1850
1851         rc = otx2_nix_sq_sqb_aura_fc(txq, false);
1852         if (rc) {
1853                 otx2_err("Failed to disable sqb aura fc, txq=%u, rc=%d",
1854                          qidx, rc);
1855                 goto done;
1856         }
1857
1858         data->tx_queue_state[qidx] = RTE_ETH_QUEUE_STATE_STOPPED;
1859
1860 done:
1861         return rc;
1862 }
1863
1864 static int
1865 otx2_nix_rx_queue_start(struct rte_eth_dev *eth_dev, uint16_t qidx)
1866 {
1867         struct otx2_eth_rxq *rxq = eth_dev->data->rx_queues[qidx];
1868         struct rte_eth_dev_data *data = eth_dev->data;
1869         int rc;
1870
1871         if (data->rx_queue_state[qidx] == RTE_ETH_QUEUE_STATE_STARTED)
1872                 return 0;
1873
1874         rc = nix_rq_enb_dis(rxq->eth_dev, rxq, true);
1875         if (rc) {
1876                 otx2_err("Failed to enable rxq=%u, rc=%d", qidx, rc);
1877                 goto done;
1878         }
1879
1880         data->rx_queue_state[qidx] = RTE_ETH_QUEUE_STATE_STARTED;
1881
1882 done:
1883         return rc;
1884 }
1885
1886 static int
1887 otx2_nix_rx_queue_stop(struct rte_eth_dev *eth_dev, uint16_t qidx)
1888 {
1889         struct otx2_eth_rxq *rxq = eth_dev->data->rx_queues[qidx];
1890         struct rte_eth_dev_data *data = eth_dev->data;
1891         int rc;
1892
1893         if (data->rx_queue_state[qidx] == RTE_ETH_QUEUE_STATE_STOPPED)
1894                 return 0;
1895
1896         rc = nix_rq_enb_dis(rxq->eth_dev, rxq, false);
1897         if (rc) {
1898                 otx2_err("Failed to disable rxq=%u, rc=%d", qidx, rc);
1899                 goto done;
1900         }
1901
1902         data->rx_queue_state[qidx] = RTE_ETH_QUEUE_STATE_STOPPED;
1903
1904 done:
1905         return rc;
1906 }
1907
1908 static void
1909 otx2_nix_dev_stop(struct rte_eth_dev *eth_dev)
1910 {
1911         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
1912         struct rte_mbuf *rx_pkts[32];
1913         struct otx2_eth_rxq *rxq;
1914         int count, i, j, rc;
1915
1916         nix_lf_switch_header_type_enable(dev, false);
1917         nix_cgx_stop_link_event(dev);
1918         npc_rx_disable(dev);
1919
1920         /* Stop rx queues and free up pkts pending */
1921         for (i = 0; i < eth_dev->data->nb_rx_queues; i++) {
1922                 rc = otx2_nix_rx_queue_stop(eth_dev, i);
1923                 if (rc)
1924                         continue;
1925
1926                 rxq = eth_dev->data->rx_queues[i];
1927                 count = dev->rx_pkt_burst_no_offload(rxq, rx_pkts, 32);
1928                 while (count) {
1929                         for (j = 0; j < count; j++)
1930                                 rte_pktmbuf_free(rx_pkts[j]);
1931                         count = dev->rx_pkt_burst_no_offload(rxq, rx_pkts, 32);
1932                 }
1933         }
1934
1935         /* Stop tx queues  */
1936         for (i = 0; i < eth_dev->data->nb_tx_queues; i++)
1937                 otx2_nix_tx_queue_stop(eth_dev, i);
1938 }
1939
1940 static int
1941 otx2_nix_dev_start(struct rte_eth_dev *eth_dev)
1942 {
1943         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
1944         int rc, i;
1945
1946         /* MTU recalculate should be avoided here if PTP is enabled by PF, as
1947          * otx2_nix_recalc_mtu would be invoked during otx2_nix_ptp_enable_vf
1948          * call below.
1949          */
1950         if (eth_dev->data->nb_rx_queues != 0 && !otx2_ethdev_is_ptp_en(dev)) {
1951                 rc = otx2_nix_recalc_mtu(eth_dev);
1952                 if (rc)
1953                         return rc;
1954         }
1955
1956         /* Start rx queues */
1957         for (i = 0; i < eth_dev->data->nb_rx_queues; i++) {
1958                 rc = otx2_nix_rx_queue_start(eth_dev, i);
1959                 if (rc)
1960                         return rc;
1961         }
1962
1963         /* Start tx queues  */
1964         for (i = 0; i < eth_dev->data->nb_tx_queues; i++) {
1965                 rc = otx2_nix_tx_queue_start(eth_dev, i);
1966                 if (rc)
1967                         return rc;
1968         }
1969
1970         rc = otx2_nix_update_flow_ctrl_mode(eth_dev);
1971         if (rc) {
1972                 otx2_err("Failed to update flow ctrl mode %d", rc);
1973                 return rc;
1974         }
1975
1976         /* Enable PTP if it was requested by the app or if it is already
1977          * enabled in PF owning this VF
1978          */
1979         memset(&dev->tstamp, 0, sizeof(struct otx2_timesync_info));
1980         if ((dev->rx_offloads & DEV_RX_OFFLOAD_TIMESTAMP) ||
1981             otx2_ethdev_is_ptp_en(dev))
1982                 otx2_nix_timesync_enable(eth_dev);
1983         else
1984                 otx2_nix_timesync_disable(eth_dev);
1985
1986         /* Update VF about data off shifted by 8 bytes if PTP already
1987          * enabled in PF owning this VF
1988          */
1989         if (otx2_ethdev_is_ptp_en(dev) && otx2_dev_is_vf(dev))
1990                 otx2_nix_ptp_enable_vf(eth_dev);
1991
1992         rc = npc_rx_enable(dev);
1993         if (rc) {
1994                 otx2_err("Failed to enable NPC rx %d", rc);
1995                 return rc;
1996         }
1997
1998         otx2_nix_toggle_flag_link_cfg(dev, true);
1999
2000         rc = nix_cgx_start_link_event(dev);
2001         if (rc) {
2002                 otx2_err("Failed to start cgx link event %d", rc);
2003                 goto rx_disable;
2004         }
2005
2006         otx2_nix_toggle_flag_link_cfg(dev, false);
2007         otx2_eth_set_tx_function(eth_dev);
2008         otx2_eth_set_rx_function(eth_dev);
2009
2010         return 0;
2011
2012 rx_disable:
2013         npc_rx_disable(dev);
2014         otx2_nix_toggle_flag_link_cfg(dev, false);
2015         return rc;
2016 }
2017
2018 static int otx2_nix_dev_reset(struct rte_eth_dev *eth_dev);
2019 static void otx2_nix_dev_close(struct rte_eth_dev *eth_dev);
2020
2021 /* Initialize and register driver with DPDK Application */
2022 static const struct eth_dev_ops otx2_eth_dev_ops = {
2023         .dev_infos_get            = otx2_nix_info_get,
2024         .dev_configure            = otx2_nix_configure,
2025         .link_update              = otx2_nix_link_update,
2026         .tx_queue_setup           = otx2_nix_tx_queue_setup,
2027         .tx_queue_release         = otx2_nix_tx_queue_release,
2028         .rx_queue_setup           = otx2_nix_rx_queue_setup,
2029         .rx_queue_release         = otx2_nix_rx_queue_release,
2030         .dev_start                = otx2_nix_dev_start,
2031         .dev_stop                 = otx2_nix_dev_stop,
2032         .dev_close                = otx2_nix_dev_close,
2033         .tx_queue_start           = otx2_nix_tx_queue_start,
2034         .tx_queue_stop            = otx2_nix_tx_queue_stop,
2035         .rx_queue_start           = otx2_nix_rx_queue_start,
2036         .rx_queue_stop            = otx2_nix_rx_queue_stop,
2037         .dev_set_link_up          = otx2_nix_dev_set_link_up,
2038         .dev_set_link_down        = otx2_nix_dev_set_link_down,
2039         .dev_supported_ptypes_get = otx2_nix_supported_ptypes_get,
2040         .dev_ptypes_set           = otx2_nix_ptypes_set,
2041         .dev_reset                = otx2_nix_dev_reset,
2042         .stats_get                = otx2_nix_dev_stats_get,
2043         .stats_reset              = otx2_nix_dev_stats_reset,
2044         .get_reg                  = otx2_nix_dev_get_reg,
2045         .mtu_set                  = otx2_nix_mtu_set,
2046         .mac_addr_add             = otx2_nix_mac_addr_add,
2047         .mac_addr_remove          = otx2_nix_mac_addr_del,
2048         .mac_addr_set             = otx2_nix_mac_addr_set,
2049         .set_mc_addr_list         = otx2_nix_set_mc_addr_list,
2050         .promiscuous_enable       = otx2_nix_promisc_enable,
2051         .promiscuous_disable      = otx2_nix_promisc_disable,
2052         .allmulticast_enable      = otx2_nix_allmulticast_enable,
2053         .allmulticast_disable     = otx2_nix_allmulticast_disable,
2054         .queue_stats_mapping_set  = otx2_nix_queue_stats_mapping,
2055         .reta_update              = otx2_nix_dev_reta_update,
2056         .reta_query               = otx2_nix_dev_reta_query,
2057         .rss_hash_update          = otx2_nix_rss_hash_update,
2058         .rss_hash_conf_get        = otx2_nix_rss_hash_conf_get,
2059         .xstats_get               = otx2_nix_xstats_get,
2060         .xstats_get_names         = otx2_nix_xstats_get_names,
2061         .xstats_reset             = otx2_nix_xstats_reset,
2062         .xstats_get_by_id         = otx2_nix_xstats_get_by_id,
2063         .xstats_get_names_by_id   = otx2_nix_xstats_get_names_by_id,
2064         .rxq_info_get             = otx2_nix_rxq_info_get,
2065         .txq_info_get             = otx2_nix_txq_info_get,
2066         .rx_burst_mode_get        = otx2_rx_burst_mode_get,
2067         .tx_burst_mode_get        = otx2_tx_burst_mode_get,
2068         .rx_queue_count           = otx2_nix_rx_queue_count,
2069         .rx_descriptor_done       = otx2_nix_rx_descriptor_done,
2070         .rx_descriptor_status     = otx2_nix_rx_descriptor_status,
2071         .tx_descriptor_status     = otx2_nix_tx_descriptor_status,
2072         .tx_done_cleanup          = otx2_nix_tx_done_cleanup,
2073         .pool_ops_supported       = otx2_nix_pool_ops_supported,
2074         .filter_ctrl              = otx2_nix_dev_filter_ctrl,
2075         .get_module_info          = otx2_nix_get_module_info,
2076         .get_module_eeprom        = otx2_nix_get_module_eeprom,
2077         .fw_version_get           = otx2_nix_fw_version_get,
2078         .flow_ctrl_get            = otx2_nix_flow_ctrl_get,
2079         .flow_ctrl_set            = otx2_nix_flow_ctrl_set,
2080         .timesync_enable          = otx2_nix_timesync_enable,
2081         .timesync_disable         = otx2_nix_timesync_disable,
2082         .timesync_read_rx_timestamp = otx2_nix_timesync_read_rx_timestamp,
2083         .timesync_read_tx_timestamp = otx2_nix_timesync_read_tx_timestamp,
2084         .timesync_adjust_time     = otx2_nix_timesync_adjust_time,
2085         .timesync_read_time       = otx2_nix_timesync_read_time,
2086         .timesync_write_time      = otx2_nix_timesync_write_time,
2087         .vlan_offload_set         = otx2_nix_vlan_offload_set,
2088         .vlan_filter_set          = otx2_nix_vlan_filter_set,
2089         .vlan_strip_queue_set     = otx2_nix_vlan_strip_queue_set,
2090         .vlan_tpid_set            = otx2_nix_vlan_tpid_set,
2091         .vlan_pvid_set            = otx2_nix_vlan_pvid_set,
2092         .rx_queue_intr_enable     = otx2_nix_rx_queue_intr_enable,
2093         .rx_queue_intr_disable    = otx2_nix_rx_queue_intr_disable,
2094         .read_clock               = otx2_nix_read_clock,
2095 };
2096
2097 static inline int
2098 nix_lf_attach(struct otx2_eth_dev *dev)
2099 {
2100         struct otx2_mbox *mbox = dev->mbox;
2101         struct rsrc_attach_req *req;
2102
2103         /* Attach NIX(lf) */
2104         req = otx2_mbox_alloc_msg_attach_resources(mbox);
2105         req->modify = true;
2106         req->nixlf = true;
2107
2108         return otx2_mbox_process(mbox);
2109 }
2110
2111 static inline int
2112 nix_lf_get_msix_offset(struct otx2_eth_dev *dev)
2113 {
2114         struct otx2_mbox *mbox = dev->mbox;
2115         struct msix_offset_rsp *msix_rsp;
2116         int rc;
2117
2118         /* Get NPA and NIX MSIX vector offsets */
2119         otx2_mbox_alloc_msg_msix_offset(mbox);
2120
2121         rc = otx2_mbox_process_msg(mbox, (void *)&msix_rsp);
2122
2123         dev->nix_msixoff = msix_rsp->nix_msixoff;
2124
2125         return rc;
2126 }
2127
2128 static inline int
2129 otx2_eth_dev_lf_detach(struct otx2_mbox *mbox)
2130 {
2131         struct rsrc_detach_req *req;
2132
2133         req = otx2_mbox_alloc_msg_detach_resources(mbox);
2134
2135         /* Detach all except npa lf */
2136         req->partial = true;
2137         req->nixlf = true;
2138         req->sso = true;
2139         req->ssow = true;
2140         req->timlfs = true;
2141         req->cptlfs = true;
2142
2143         return otx2_mbox_process(mbox);
2144 }
2145
2146 static bool
2147 otx2_eth_dev_is_sdp(struct rte_pci_device *pci_dev)
2148 {
2149         if (pci_dev->id.device_id == PCI_DEVID_OCTEONTX2_RVU_SDP_PF ||
2150             pci_dev->id.device_id == PCI_DEVID_OCTEONTX2_RVU_SDP_VF)
2151                 return true;
2152         return false;
2153 }
2154
2155 static int
2156 otx2_eth_dev_init(struct rte_eth_dev *eth_dev)
2157 {
2158         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
2159         struct rte_pci_device *pci_dev;
2160         int rc, max_entries;
2161
2162         eth_dev->dev_ops = &otx2_eth_dev_ops;
2163
2164         /* For secondary processes, the primary has done all the work */
2165         if (rte_eal_process_type() != RTE_PROC_PRIMARY) {
2166                 /* Setup callbacks for secondary process */
2167                 otx2_eth_set_tx_function(eth_dev);
2168                 otx2_eth_set_rx_function(eth_dev);
2169                 return 0;
2170         }
2171
2172         pci_dev = RTE_ETH_DEV_TO_PCI(eth_dev);
2173
2174         rte_eth_copy_pci_info(eth_dev, pci_dev);
2175         eth_dev->data->dev_flags |= RTE_ETH_DEV_CLOSE_REMOVE;
2176
2177         /* Zero out everything after OTX2_DEV to allow proper dev_reset() */
2178         memset(&dev->otx2_eth_dev_data_start, 0, sizeof(*dev) -
2179                 offsetof(struct otx2_eth_dev, otx2_eth_dev_data_start));
2180
2181         /* Parse devargs string */
2182         rc = otx2_ethdev_parse_devargs(eth_dev->device->devargs, dev);
2183         if (rc) {
2184                 otx2_err("Failed to parse devargs rc=%d", rc);
2185                 goto error;
2186         }
2187
2188         if (!dev->mbox_active) {
2189                 /* Initialize the base otx2_dev object
2190                  * only if already present
2191                  */
2192                 rc = otx2_dev_init(pci_dev, dev);
2193                 if (rc) {
2194                         otx2_err("Failed to initialize otx2_dev rc=%d", rc);
2195                         goto error;
2196                 }
2197         }
2198         if (otx2_eth_dev_is_sdp(pci_dev))
2199                 dev->sdp_link = true;
2200         else
2201                 dev->sdp_link = false;
2202         /* Device generic callbacks */
2203         dev->ops = &otx2_dev_ops;
2204         dev->eth_dev = eth_dev;
2205
2206         /* Grab the NPA LF if required */
2207         rc = otx2_npa_lf_init(pci_dev, dev);
2208         if (rc)
2209                 goto otx2_dev_uninit;
2210
2211         dev->configured = 0;
2212         dev->drv_inited = true;
2213         dev->ptype_disable = 0;
2214         dev->base = dev->bar2 + (RVU_BLOCK_ADDR_NIX0 << 20);
2215         dev->lmt_addr = dev->bar2 + (RVU_BLOCK_ADDR_LMT << 20);
2216
2217         /* Attach NIX LF */
2218         rc = nix_lf_attach(dev);
2219         if (rc)
2220                 goto otx2_npa_uninit;
2221
2222         /* Get NIX MSIX offset */
2223         rc = nix_lf_get_msix_offset(dev);
2224         if (rc)
2225                 goto otx2_npa_uninit;
2226
2227         /* Register LF irq handlers */
2228         rc = otx2_nix_register_irqs(eth_dev);
2229         if (rc)
2230                 goto mbox_detach;
2231
2232         /* Get maximum number of supported MAC entries */
2233         max_entries = otx2_cgx_mac_max_entries_get(dev);
2234         if (max_entries < 0) {
2235                 otx2_err("Failed to get max entries for mac addr");
2236                 rc = -ENOTSUP;
2237                 goto unregister_irq;
2238         }
2239
2240         /* For VFs, returned max_entries will be 0. But to keep default MAC
2241          * address, one entry must be allocated. So setting up to 1.
2242          */
2243         if (max_entries == 0)
2244                 max_entries = 1;
2245
2246         eth_dev->data->mac_addrs = rte_zmalloc("mac_addr", max_entries *
2247                                                RTE_ETHER_ADDR_LEN, 0);
2248         if (eth_dev->data->mac_addrs == NULL) {
2249                 otx2_err("Failed to allocate memory for mac addr");
2250                 rc = -ENOMEM;
2251                 goto unregister_irq;
2252         }
2253
2254         dev->max_mac_entries = max_entries;
2255
2256         rc = otx2_nix_mac_addr_get(eth_dev, dev->mac_addr);
2257         if (rc)
2258                 goto free_mac_addrs;
2259
2260         /* Update the mac address */
2261         memcpy(eth_dev->data->mac_addrs, dev->mac_addr, RTE_ETHER_ADDR_LEN);
2262
2263         /* Also sync same MAC address to CGX table */
2264         otx2_cgx_mac_addr_set(eth_dev, &eth_dev->data->mac_addrs[0]);
2265
2266         /* Initialize the tm data structures */
2267         otx2_nix_tm_conf_init(eth_dev);
2268
2269         dev->tx_offload_capa = nix_get_tx_offload_capa(dev);
2270         dev->rx_offload_capa = nix_get_rx_offload_capa(dev);
2271
2272         if (otx2_dev_is_96xx_A0(dev) ||
2273             otx2_dev_is_95xx_Ax(dev)) {
2274                 dev->hwcap |= OTX2_FIXUP_F_MIN_4K_Q;
2275                 dev->hwcap |= OTX2_FIXUP_F_LIMIT_CQ_FULL;
2276         }
2277
2278         /* Create security ctx */
2279         rc = otx2_eth_sec_ctx_create(eth_dev);
2280         if (rc)
2281                 goto free_mac_addrs;
2282         dev->tx_offload_capa |= DEV_TX_OFFLOAD_SECURITY;
2283         dev->rx_offload_capa |= DEV_RX_OFFLOAD_SECURITY;
2284
2285         /* Initialize rte-flow */
2286         rc = otx2_flow_init(dev);
2287         if (rc)
2288                 goto sec_ctx_destroy;
2289
2290         otx2_nix_mc_filter_init(dev);
2291
2292         otx2_nix_dbg("Port=%d pf=%d vf=%d ver=%s msix_off=%d hwcap=0x%" PRIx64
2293                      " rxoffload_capa=0x%" PRIx64 " txoffload_capa=0x%" PRIx64,
2294                      eth_dev->data->port_id, dev->pf, dev->vf,
2295                      OTX2_ETH_DEV_PMD_VERSION, dev->nix_msixoff, dev->hwcap,
2296                      dev->rx_offload_capa, dev->tx_offload_capa);
2297         return 0;
2298
2299 sec_ctx_destroy:
2300         otx2_eth_sec_ctx_destroy(eth_dev);
2301 free_mac_addrs:
2302         rte_free(eth_dev->data->mac_addrs);
2303 unregister_irq:
2304         otx2_nix_unregister_irqs(eth_dev);
2305 mbox_detach:
2306         otx2_eth_dev_lf_detach(dev->mbox);
2307 otx2_npa_uninit:
2308         otx2_npa_lf_fini();
2309 otx2_dev_uninit:
2310         otx2_dev_fini(pci_dev, dev);
2311 error:
2312         otx2_err("Failed to init nix eth_dev rc=%d", rc);
2313         return rc;
2314 }
2315
2316 static int
2317 otx2_eth_dev_uninit(struct rte_eth_dev *eth_dev, bool mbox_close)
2318 {
2319         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
2320         struct rte_pci_device *pci_dev;
2321         int rc, i;
2322
2323         /* Nothing to be done for secondary processes */
2324         if (rte_eal_process_type() != RTE_PROC_PRIMARY)
2325                 return 0;
2326
2327         /* Clear the flag since we are closing down */
2328         dev->configured = 0;
2329
2330         /* Disable nix bpid config */
2331         otx2_nix_rxchan_bpid_cfg(eth_dev, false);
2332
2333         npc_rx_disable(dev);
2334
2335         /* Disable vlan offloads */
2336         otx2_nix_vlan_fini(eth_dev);
2337
2338         /* Disable other rte_flow entries */
2339         otx2_flow_fini(dev);
2340
2341         /* Free multicast filter list */
2342         otx2_nix_mc_filter_fini(dev);
2343
2344         /* Disable PTP if already enabled */
2345         if (otx2_ethdev_is_ptp_en(dev))
2346                 otx2_nix_timesync_disable(eth_dev);
2347
2348         nix_cgx_stop_link_event(dev);
2349
2350         /* Free up SQs */
2351         for (i = 0; i < eth_dev->data->nb_tx_queues; i++) {
2352                 otx2_nix_tx_queue_release(eth_dev->data->tx_queues[i]);
2353                 eth_dev->data->tx_queues[i] = NULL;
2354         }
2355         eth_dev->data->nb_tx_queues = 0;
2356
2357         /* Free up RQ's and CQ's */
2358         for (i = 0; i < eth_dev->data->nb_rx_queues; i++) {
2359                 otx2_nix_rx_queue_release(eth_dev->data->rx_queues[i]);
2360                 eth_dev->data->rx_queues[i] = NULL;
2361         }
2362         eth_dev->data->nb_rx_queues = 0;
2363
2364         /* Free tm resources */
2365         rc = otx2_nix_tm_fini(eth_dev);
2366         if (rc)
2367                 otx2_err("Failed to cleanup tm, rc=%d", rc);
2368
2369         /* Unregister queue irqs */
2370         oxt2_nix_unregister_queue_irqs(eth_dev);
2371
2372         /* Unregister cq irqs */
2373         if (eth_dev->data->dev_conf.intr_conf.rxq)
2374                 oxt2_nix_unregister_cq_irqs(eth_dev);
2375
2376         rc = nix_lf_free(dev);
2377         if (rc)
2378                 otx2_err("Failed to free nix lf, rc=%d", rc);
2379
2380         rc = otx2_npa_lf_fini();
2381         if (rc)
2382                 otx2_err("Failed to cleanup npa lf, rc=%d", rc);
2383
2384         /* Disable security */
2385         otx2_eth_sec_fini(eth_dev);
2386
2387         /* Destroy security ctx */
2388         otx2_eth_sec_ctx_destroy(eth_dev);
2389
2390         rte_free(eth_dev->data->mac_addrs);
2391         eth_dev->data->mac_addrs = NULL;
2392         dev->drv_inited = false;
2393
2394         pci_dev = RTE_ETH_DEV_TO_PCI(eth_dev);
2395         otx2_nix_unregister_irqs(eth_dev);
2396
2397         rc = otx2_eth_dev_lf_detach(dev->mbox);
2398         if (rc)
2399                 otx2_err("Failed to detach resources, rc=%d", rc);
2400
2401         /* Check if mbox close is needed */
2402         if (!mbox_close)
2403                 return 0;
2404
2405         if (otx2_npa_lf_active(dev) || otx2_dev_active_vfs(dev)) {
2406                 /* Will be freed later by PMD */
2407                 eth_dev->data->dev_private = NULL;
2408                 return 0;
2409         }
2410
2411         otx2_dev_fini(pci_dev, dev);
2412         return 0;
2413 }
2414
2415 static void
2416 otx2_nix_dev_close(struct rte_eth_dev *eth_dev)
2417 {
2418         otx2_eth_dev_uninit(eth_dev, true);
2419 }
2420
2421 static int
2422 otx2_nix_dev_reset(struct rte_eth_dev *eth_dev)
2423 {
2424         int rc;
2425
2426         rc = otx2_eth_dev_uninit(eth_dev, false);
2427         if (rc)
2428                 return rc;
2429
2430         return otx2_eth_dev_init(eth_dev);
2431 }
2432
2433 static int
2434 nix_remove(struct rte_pci_device *pci_dev)
2435 {
2436         struct rte_eth_dev *eth_dev;
2437         struct otx2_idev_cfg *idev;
2438         struct otx2_dev *otx2_dev;
2439         int rc;
2440
2441         eth_dev = rte_eth_dev_allocated(pci_dev->device.name);
2442         if (eth_dev) {
2443                 /* Cleanup eth dev */
2444                 rc = otx2_eth_dev_uninit(eth_dev, true);
2445                 if (rc)
2446                         return rc;
2447
2448                 rte_eth_dev_pci_release(eth_dev);
2449         }
2450
2451         /* Nothing to be done for secondary processes */
2452         if (rte_eal_process_type() != RTE_PROC_PRIMARY)
2453                 return 0;
2454
2455         /* Check for common resources */
2456         idev = otx2_intra_dev_get_cfg();
2457         if (!idev || !idev->npa_lf || idev->npa_lf->pci_dev != pci_dev)
2458                 return 0;
2459
2460         otx2_dev = container_of(idev->npa_lf, struct otx2_dev, npalf);
2461
2462         if (otx2_npa_lf_active(otx2_dev) || otx2_dev_active_vfs(otx2_dev))
2463                 goto exit;
2464
2465         /* Safe to cleanup mbox as no more users */
2466         otx2_dev_fini(pci_dev, otx2_dev);
2467         rte_free(otx2_dev);
2468         return 0;
2469
2470 exit:
2471         otx2_info("%s: common resource in use by other devices", pci_dev->name);
2472         return -EAGAIN;
2473 }
2474
2475 static int
2476 nix_probe(struct rte_pci_driver *pci_drv, struct rte_pci_device *pci_dev)
2477 {
2478         int rc;
2479
2480         RTE_SET_USED(pci_drv);
2481
2482         rc = rte_eth_dev_pci_generic_probe(pci_dev, sizeof(struct otx2_eth_dev),
2483                                            otx2_eth_dev_init);
2484
2485         /* On error on secondary, recheck if port exists in primary or
2486          * in mid of detach state.
2487          */
2488         if (rte_eal_process_type() != RTE_PROC_PRIMARY && rc)
2489                 if (!rte_eth_dev_allocated(pci_dev->device.name))
2490                         return 0;
2491         return rc;
2492 }
2493
2494 static const struct rte_pci_id pci_nix_map[] = {
2495         {
2496                 RTE_PCI_DEVICE(PCI_VENDOR_ID_CAVIUM, PCI_DEVID_OCTEONTX2_RVU_PF)
2497         },
2498         {
2499                 RTE_PCI_DEVICE(PCI_VENDOR_ID_CAVIUM, PCI_DEVID_OCTEONTX2_RVU_VF)
2500         },
2501         {
2502                 RTE_PCI_DEVICE(PCI_VENDOR_ID_CAVIUM,
2503                                PCI_DEVID_OCTEONTX2_RVU_AF_VF)
2504         },
2505         {
2506                 RTE_PCI_DEVICE(PCI_VENDOR_ID_CAVIUM,
2507                                PCI_DEVID_OCTEONTX2_RVU_SDP_PF)
2508         },
2509         {
2510                 RTE_PCI_DEVICE(PCI_VENDOR_ID_CAVIUM,
2511                                PCI_DEVID_OCTEONTX2_RVU_SDP_VF)
2512         },
2513         {
2514                 .vendor_id = 0,
2515         },
2516 };
2517
2518 static struct rte_pci_driver pci_nix = {
2519         .id_table = pci_nix_map,
2520         .drv_flags = RTE_PCI_DRV_NEED_MAPPING | RTE_PCI_DRV_NEED_IOVA_AS_VA |
2521                         RTE_PCI_DRV_INTR_LSC,
2522         .probe = nix_probe,
2523         .remove = nix_remove,
2524 };
2525
2526 RTE_PMD_REGISTER_PCI(net_octeontx2, pci_nix);
2527 RTE_PMD_REGISTER_PCI_TABLE(net_octeontx2, pci_nix_map);
2528 RTE_PMD_REGISTER_KMOD_DEP(net_octeontx2, "vfio-pci");