drivers/net/octeontx2/otx2_ethdev.c

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(C) 2019 Marvell International Ltd.
   3  */
   4
   5 #include <inttypes.h>
   6 #include <math.h>
   7
   8 #include <rte_ethdev_pci.h>
   9 #include <rte_io.h>
  10 #include <rte_malloc.h>
  11 #include <rte_mbuf.h>
  12 #include <rte_mbuf_pool_ops.h>
  13 #include <rte_mempool.h>
  14
  15 #include "otx2_ethdev.h"
  16
  17 static inline uint64_t
  18 nix_get_rx_offload_capa(struct otx2_eth_dev *dev)
  19 {
  20         uint64_t capa = NIX_RX_OFFLOAD_CAPA;
  21
  22         if (otx2_dev_is_vf(dev))
  23                 capa &= ~DEV_RX_OFFLOAD_TIMESTAMP;
  24
  25         return capa;
  26 }
  27
  28 static inline uint64_t
  29 nix_get_tx_offload_capa(struct otx2_eth_dev *dev)
  30 {
  31         RTE_SET_USED(dev);
  32
  33         return NIX_TX_OFFLOAD_CAPA;
  34 }
  35
  36 static const struct otx2_dev_ops otx2_dev_ops = {
  37         .link_status_update = otx2_eth_dev_link_status_update,
  38         .ptp_info_update = otx2_eth_dev_ptp_info_update
  39 };
  40
  41 static int
  42 nix_lf_alloc(struct otx2_eth_dev *dev, uint32_t nb_rxq, uint32_t nb_txq)
  43 {
  44         struct otx2_mbox *mbox = dev->mbox;
  45         struct nix_lf_alloc_req *req;
  46         struct nix_lf_alloc_rsp *rsp;
  47         int rc;
  48
  49         req = otx2_mbox_alloc_msg_nix_lf_alloc(mbox);
  50         req->rq_cnt = nb_rxq;
  51         req->sq_cnt = nb_txq;
  52         req->cq_cnt = nb_rxq;
  53         /* XQE_SZ should be in Sync with NIX_CQ_ENTRY_SZ */
  54         RTE_BUILD_BUG_ON(NIX_CQ_ENTRY_SZ != 128);
  55         req->xqe_sz = NIX_XQESZ_W16;
  56         req->rss_sz = dev->rss_info.rss_size;
  57         req->rss_grps = NIX_RSS_GRPS;
  58         req->npa_func = otx2_npa_pf_func_get();
  59         req->sso_func = otx2_sso_pf_func_get();
  60         req->rx_cfg = BIT_ULL(35 /* DIS_APAD */);
  61         if (dev->rx_offloads & (DEV_RX_OFFLOAD_TCP_CKSUM |
  62                          DEV_RX_OFFLOAD_UDP_CKSUM)) {
  63                 req->rx_cfg |= BIT_ULL(37 /* CSUM_OL4 */);
  64                 req->rx_cfg |= BIT_ULL(36 /* CSUM_IL4 */);
  65         }
  66
  67         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
  68         if (rc)
  69                 return rc;
  70
  71         dev->sqb_size = rsp->sqb_size;
  72         dev->tx_chan_base = rsp->tx_chan_base;
  73         dev->rx_chan_base = rsp->rx_chan_base;
  74         dev->rx_chan_cnt = rsp->rx_chan_cnt;
  75         dev->tx_chan_cnt = rsp->tx_chan_cnt;
  76         dev->lso_tsov4_idx = rsp->lso_tsov4_idx;
  77         dev->lso_tsov6_idx = rsp->lso_tsov6_idx;
  78         dev->lf_tx_stats = rsp->lf_tx_stats;
  79         dev->lf_rx_stats = rsp->lf_rx_stats;
  80         dev->cints = rsp->cints;
  81         dev->qints = rsp->qints;
  82         dev->npc_flow.channel = dev->rx_chan_base;
  83
  84         return 0;
  85 }
  86
  87 static int
  88 nix_lf_free(struct otx2_eth_dev *dev)
  89 {
  90         struct otx2_mbox *mbox = dev->mbox;
  91         struct nix_lf_free_req *req;
  92         struct ndc_sync_op *ndc_req;
  93         int rc;
  94
  95         /* Sync NDC-NIX for LF */
  96         ndc_req = otx2_mbox_alloc_msg_ndc_sync_op(mbox);
  97         ndc_req->nix_lf_tx_sync = 1;
  98         ndc_req->nix_lf_rx_sync = 1;
  99         rc = otx2_mbox_process(mbox);
 100         if (rc)
 101                 otx2_err("Error on NDC-NIX-[TX, RX] LF sync, rc %d", rc);
 102
 103         req = otx2_mbox_alloc_msg_nix_lf_free(mbox);
 104         /* Let AF driver free all this nix lf's
 105          * NPC entries allocated using NPC MBOX.
 106          */
 107         req->flags = 0;
 108
 109         return otx2_mbox_process(mbox);
 110 }
 111
 112 int
 113 otx2_cgx_rxtx_start(struct otx2_eth_dev *dev)
 114 {
 115         struct otx2_mbox *mbox = dev->mbox;
 116
 117         if (otx2_dev_is_vf(dev))
 118                 return 0;
 119
 120         otx2_mbox_alloc_msg_cgx_start_rxtx(mbox);
 121
 122         return otx2_mbox_process(mbox);
 123 }
 124
 125 int
 126 otx2_cgx_rxtx_stop(struct otx2_eth_dev *dev)
 127 {
 128         struct otx2_mbox *mbox = dev->mbox;
 129
 130         if (otx2_dev_is_vf(dev))
 131                 return 0;
 132
 133         otx2_mbox_alloc_msg_cgx_stop_rxtx(mbox);
 134
 135         return otx2_mbox_process(mbox);
 136 }
 137
 138 static int
 139 npc_rx_enable(struct otx2_eth_dev *dev)
 140 {
 141         struct otx2_mbox *mbox = dev->mbox;
 142
 143         otx2_mbox_alloc_msg_nix_lf_start_rx(mbox);
 144
 145         return otx2_mbox_process(mbox);
 146 }
 147
 148 static int
 149 npc_rx_disable(struct otx2_eth_dev *dev)
 150 {
 151         struct otx2_mbox *mbox = dev->mbox;
 152
 153         otx2_mbox_alloc_msg_nix_lf_stop_rx(mbox);
 154
 155         return otx2_mbox_process(mbox);
 156 }
 157
 158 static int
 159 nix_cgx_start_link_event(struct otx2_eth_dev *dev)
 160 {
 161         struct otx2_mbox *mbox = dev->mbox;
 162
 163         if (otx2_dev_is_vf(dev))
 164                 return 0;
 165
 166         otx2_mbox_alloc_msg_cgx_start_linkevents(mbox);
 167
 168         return otx2_mbox_process(mbox);
 169 }
 170
 171 static int
 172 cgx_intlbk_enable(struct otx2_eth_dev *dev, bool en)
 173 {
 174         struct otx2_mbox *mbox = dev->mbox;
 175
 176         if (otx2_dev_is_vf(dev))
 177                 return 0;
 178
 179         if (en)
 180                 otx2_mbox_alloc_msg_cgx_intlbk_enable(mbox);
 181         else
 182                 otx2_mbox_alloc_msg_cgx_intlbk_disable(mbox);
 183
 184         return otx2_mbox_process(mbox);
 185 }
 186
 187 static int
 188 nix_cgx_stop_link_event(struct otx2_eth_dev *dev)
 189 {
 190         struct otx2_mbox *mbox = dev->mbox;
 191
 192         if (otx2_dev_is_vf(dev))
 193                 return 0;
 194
 195         otx2_mbox_alloc_msg_cgx_stop_linkevents(mbox);
 196
 197         return otx2_mbox_process(mbox);
 198 }
 199
 200 static inline void
 201 nix_rx_queue_reset(struct otx2_eth_rxq *rxq)
 202 {
 203         rxq->head = 0;
 204         rxq->available = 0;
 205 }
 206
 207 static inline uint32_t
 208 nix_qsize_to_val(enum nix_q_size_e qsize)
 209 {
 210         return (16UL << (qsize * 2));
 211 }
 212
 213 static inline enum nix_q_size_e
 214 nix_qsize_clampup_get(struct otx2_eth_dev *dev, uint32_t val)
 215 {
 216         int i;
 217
 218         if (otx2_ethdev_fixup_is_min_4k_q(dev))
 219                 i = nix_q_size_4K;
 220         else
 221                 i = nix_q_size_16;
 222
 223         for (; i < nix_q_size_max; i++)
 224                 if (val <= nix_qsize_to_val(i))
 225                         break;
 226
 227         if (i >= nix_q_size_max)
 228                 i = nix_q_size_max - 1;
 229
 230         return i;
 231 }
 232
 233 static int
 234 nix_cq_rq_init(struct rte_eth_dev *eth_dev, struct otx2_eth_dev *dev,
 235                uint16_t qid, struct otx2_eth_rxq *rxq, struct rte_mempool *mp)
 236 {
 237         struct otx2_mbox *mbox = dev->mbox;
 238         const struct rte_memzone *rz;
 239         uint32_t ring_size, cq_size;
 240         struct nix_aq_enq_req *aq;
 241         uint16_t first_skip;
 242         int rc;
 243
 244         cq_size = rxq->qlen;
 245         ring_size = cq_size * NIX_CQ_ENTRY_SZ;
 246         rz = rte_eth_dma_zone_reserve(eth_dev, "cq", qid, ring_size,
 247                                       NIX_CQ_ALIGN, dev->node);
 248         if (rz == NULL) {
 249                 otx2_err("Failed to allocate mem for cq hw ring");
 250                 rc = -ENOMEM;
 251                 goto fail;
 252         }
 253         memset(rz->addr, 0, rz->len);
 254         rxq->desc = (uintptr_t)rz->addr;
 255         rxq->qmask = cq_size - 1;
 256
 257         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 258         aq->qidx = qid;
 259         aq->ctype = NIX_AQ_CTYPE_CQ;
 260         aq->op = NIX_AQ_INSTOP_INIT;
 261
 262         aq->cq.ena = 1;
 263         aq->cq.caching = 1;
 264         aq->cq.qsize = rxq->qsize;
 265         aq->cq.base = rz->iova;
 266         aq->cq.avg_level = 0xff;
 267         aq->cq.cq_err_int_ena = BIT(NIX_CQERRINT_CQE_FAULT);
 268         aq->cq.cq_err_int_ena |= BIT(NIX_CQERRINT_DOOR_ERR);
 269
 270         /* TX pause frames enable flowctrl on RX side */
 271         if (dev->fc_info.tx_pause) {
 272                 /* Single bpid is allocated for all rx channels for now */
 273                 aq->cq.bpid = dev->fc_info.bpid[0];
 274                 aq->cq.bp = NIX_CQ_BP_LEVEL;
 275                 aq->cq.bp_ena = 1;
 276         }
 277
 278         /* Many to one reduction */
 279         aq->cq.qint_idx = qid % dev->qints;
 280         /* Map CQ0 [RQ0] to CINT0 and so on till max 64 irqs */
 281         aq->cq.cint_idx = qid;
 282
 283         if (otx2_ethdev_fixup_is_limit_cq_full(dev)) {
 284                 uint16_t min_rx_drop;
 285                 const float rx_cq_skid = 1024 * 256;
 286
 287                 min_rx_drop = ceil(rx_cq_skid / (float)cq_size);
 288                 aq->cq.drop = min_rx_drop;
 289                 aq->cq.drop_ena = 1;
 290         }
 291
 292         rc = otx2_mbox_process(mbox);
 293         if (rc) {
 294                 otx2_err("Failed to init cq context");
 295                 goto fail;
 296         }
 297
 298         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 299         aq->qidx = qid;
 300         aq->ctype = NIX_AQ_CTYPE_RQ;
 301         aq->op = NIX_AQ_INSTOP_INIT;
 302
 303         aq->rq.sso_ena = 0;
 304         aq->rq.cq = qid; /* RQ to CQ 1:1 mapped */
 305         aq->rq.spb_ena = 0;
 306         aq->rq.lpb_aura = npa_lf_aura_handle_to_aura(mp->pool_id);
 307         first_skip = (sizeof(struct rte_mbuf));
 308         first_skip += RTE_PKTMBUF_HEADROOM;
 309         first_skip += rte_pktmbuf_priv_size(mp);
 310         rxq->data_off = first_skip;
 311
 312         first_skip /= 8; /* Expressed in number of dwords */
 313         aq->rq.first_skip = first_skip;
 314         aq->rq.later_skip = (sizeof(struct rte_mbuf) / 8);
 315         aq->rq.flow_tagw = 32; /* 32-bits */
 316         aq->rq.lpb_sizem1 = rte_pktmbuf_data_room_size(mp);
 317         aq->rq.lpb_sizem1 += rte_pktmbuf_priv_size(mp);
 318         aq->rq.lpb_sizem1 += sizeof(struct rte_mbuf);
 319         aq->rq.lpb_sizem1 /= 8;
 320         aq->rq.lpb_sizem1 -= 1; /* Expressed in size minus one */
 321         aq->rq.ena = 1;
 322         aq->rq.pb_caching = 0x2; /* First cache aligned block to LLC */
 323         aq->rq.xqe_imm_size = 0; /* No pkt data copy to CQE */
 324         aq->rq.rq_int_ena = 0;
 325         /* Many to one reduction */
 326         aq->rq.qint_idx = qid % dev->qints;
 327
 328         if (otx2_ethdev_fixup_is_limit_cq_full(dev))
 329                 aq->rq.xqe_drop_ena = 1;
 330
 331         rc = otx2_mbox_process(mbox);
 332         if (rc) {
 333                 otx2_err("Failed to init rq context");
 334                 goto fail;
 335         }
 336
 337         return 0;
 338 fail:
 339         return rc;
 340 }
 341
 342 static int
 343 nix_rq_enb_dis(struct rte_eth_dev *eth_dev,
 344                struct otx2_eth_rxq *rxq, const bool enb)
 345 {
 346         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
 347         struct otx2_mbox *mbox = dev->mbox;
 348         struct nix_aq_enq_req *aq;
 349
 350         /* Pkts will be dropped silently if RQ is disabled */
 351         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 352         aq->qidx = rxq->rq;
 353         aq->ctype = NIX_AQ_CTYPE_RQ;
 354         aq->op = NIX_AQ_INSTOP_WRITE;
 355
 356         aq->rq.ena = enb;
 357         aq->rq_mask.ena = ~(aq->rq_mask.ena);
 358
 359         return otx2_mbox_process(mbox);
 360 }
 361
 362 static int
 363 nix_cq_rq_uninit(struct rte_eth_dev *eth_dev, struct otx2_eth_rxq *rxq)
 364 {
 365         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
 366         struct otx2_mbox *mbox = dev->mbox;
 367         struct nix_aq_enq_req *aq;
 368         int rc;
 369
 370         /* RQ is already disabled */
 371         /* Disable CQ */
 372         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 373         aq->qidx = rxq->rq;
 374         aq->ctype = NIX_AQ_CTYPE_CQ;
 375         aq->op = NIX_AQ_INSTOP_WRITE;
 376
 377         aq->cq.ena = 0;
 378         aq->cq_mask.ena = ~(aq->cq_mask.ena);
 379
 380         rc = otx2_mbox_process(mbox);
 381         if (rc < 0) {
 382                 otx2_err("Failed to disable cq context");
 383                 return rc;
 384         }
 385
 386         return 0;
 387 }
 388
 389 static inline int
 390 nix_get_data_off(struct otx2_eth_dev *dev)
 391 {
 392         return otx2_ethdev_is_ptp_en(dev) ? NIX_TIMESYNC_RX_OFFSET : 0;
 393 }
 394
 395 uint64_t
 396 otx2_nix_rxq_mbuf_setup(struct otx2_eth_dev *dev, uint16_t port_id)
 397 {
 398         struct rte_mbuf mb_def;
 399         uint64_t *tmp;
 400
 401         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, data_off) % 8 != 0);
 402         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, refcnt) -
 403                                 offsetof(struct rte_mbuf, data_off) != 2);
 404         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, nb_segs) -
 405                                 offsetof(struct rte_mbuf, data_off) != 4);
 406         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, port) -
 407                                 offsetof(struct rte_mbuf, data_off) != 6);
 408         mb_def.nb_segs = 1;
 409         mb_def.data_off = RTE_PKTMBUF_HEADROOM + nix_get_data_off(dev);
 410         mb_def.port = port_id;
 411         rte_mbuf_refcnt_set(&mb_def, 1);
 412
 413         /* Prevent compiler reordering: rearm_data covers previous fields */
 414         rte_compiler_barrier();
 415         tmp = (uint64_t *)&mb_def.rearm_data;
 416
 417         return *tmp;
 418 }
 419
 420 static void
 421 otx2_nix_rx_queue_release(void *rx_queue)
 422 {
 423         struct otx2_eth_rxq *rxq = rx_queue;
 424
 425         if (!rxq)
 426                 return;
 427
 428         otx2_nix_dbg("Releasing rxq %u", rxq->rq);
 429         nix_cq_rq_uninit(rxq->eth_dev, rxq);
 430         rte_free(rx_queue);
 431 }
 432
 433 static int
 434 otx2_nix_rx_queue_setup(struct rte_eth_dev *eth_dev, uint16_t rq,
 435                         uint16_t nb_desc, unsigned int socket,
 436                         const struct rte_eth_rxconf *rx_conf,
 437                         struct rte_mempool *mp)
 438 {
 439         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
 440         struct rte_mempool_ops *ops;
 441         struct otx2_eth_rxq *rxq;
 442         const char *platform_ops;
 443         enum nix_q_size_e qsize;
 444         uint64_t offloads;
 445         int rc;
 446
 447         rc = -EINVAL;
 448
 449         /* Compile time check to make sure all fast path elements in a CL */
 450         RTE_BUILD_BUG_ON(offsetof(struct otx2_eth_rxq, slow_path_start) >= 128);
 451
 452         /* Sanity checks */
 453         if (rx_conf->rx_deferred_start == 1) {
 454                 otx2_err("Deferred Rx start is not supported");
 455                 goto fail;
 456         }
 457
 458         platform_ops = rte_mbuf_platform_mempool_ops();
 459         /* This driver needs octeontx2_npa mempool ops to work */
 460         ops = rte_mempool_get_ops(mp->ops_index);
 461         if (strncmp(ops->name, platform_ops, RTE_MEMPOOL_OPS_NAMESIZE)) {
 462                 otx2_err("mempool ops should be of octeontx2_npa type");
 463                 goto fail;
 464         }
 465
 466         if (mp->pool_id == 0) {
 467                 otx2_err("Invalid pool_id");
 468                 goto fail;
 469         }
 470
 471         /* Free memory prior to re-allocation if needed */
 472         if (eth_dev->data->rx_queues[rq] != NULL) {
 473                 otx2_nix_dbg("Freeing memory prior to re-allocation %d", rq);
 474                 otx2_nix_rx_queue_release(eth_dev->data->rx_queues[rq]);
 475                 eth_dev->data->rx_queues[rq] = NULL;
 476         }
 477
 478         offloads = rx_conf->offloads | eth_dev->data->dev_conf.rxmode.offloads;
 479         dev->rx_offloads |= offloads;
 480
 481         /* Find the CQ queue size */
 482         qsize = nix_qsize_clampup_get(dev, nb_desc);
 483         /* Allocate rxq memory */
 484         rxq = rte_zmalloc_socket("otx2 rxq", sizeof(*rxq), OTX2_ALIGN, socket);
 485         if (rxq == NULL) {
 486                 otx2_err("Failed to allocate rq=%d", rq);
 487                 rc = -ENOMEM;
 488                 goto fail;
 489         }
 490
 491         rxq->eth_dev = eth_dev;
 492         rxq->rq = rq;
 493         rxq->cq_door = dev->base + NIX_LF_CQ_OP_DOOR;
 494         rxq->cq_status = (int64_t *)(dev->base + NIX_LF_CQ_OP_STATUS);
 495         rxq->wdata = (uint64_t)rq << 32;
 496         rxq->aura = npa_lf_aura_handle_to_aura(mp->pool_id);
 497         rxq->mbuf_initializer = otx2_nix_rxq_mbuf_setup(dev,
 498                                                         eth_dev->data->port_id);
 499         rxq->offloads = offloads;
 500         rxq->pool = mp;
 501         rxq->qlen = nix_qsize_to_val(qsize);
 502         rxq->qsize = qsize;
 503         rxq->lookup_mem = otx2_nix_fastpath_lookup_mem_get();
 504         rxq->tstamp = &dev->tstamp;
 505
 506         /* Alloc completion queue */
 507         rc = nix_cq_rq_init(eth_dev, dev, rq, rxq, mp);
 508         if (rc) {
 509                 otx2_err("Failed to allocate rxq=%u", rq);
 510                 goto free_rxq;
 511         }
 512
 513         rxq->qconf.socket_id = socket;
 514         rxq->qconf.nb_desc = nb_desc;
 515         rxq->qconf.mempool = mp;
 516         memcpy(&rxq->qconf.conf.rx, rx_conf, sizeof(struct rte_eth_rxconf));
 517
 518         nix_rx_queue_reset(rxq);
 519         otx2_nix_dbg("rq=%d pool=%s qsize=%d nb_desc=%d->%d",
 520                      rq, mp->name, qsize, nb_desc, rxq->qlen);
 521
 522         eth_dev->data->rx_queues[rq] = rxq;
 523         eth_dev->data->rx_queue_state[rq] = RTE_ETH_QUEUE_STATE_STOPPED;
 524         return 0;
 525
 526 free_rxq:
 527         otx2_nix_rx_queue_release(rxq);
 528 fail:
 529         return rc;
 530 }
 531
 532 static inline uint8_t
 533 nix_sq_max_sqe_sz(struct otx2_eth_txq *txq)
 534 {
 535         /*
 536          * Maximum three segments can be supported with W8, Choose
 537          * NIX_MAXSQESZ_W16 for multi segment offload.
 538          */
 539         if (txq->offloads & DEV_TX_OFFLOAD_MULTI_SEGS)
 540                 return NIX_MAXSQESZ_W16;
 541         else
 542                 return NIX_MAXSQESZ_W8;
 543 }
 544
 545 static uint16_t
 546 nix_rx_offload_flags(struct rte_eth_dev *eth_dev)
 547 {
 548         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
 549         struct rte_eth_dev_data *data = eth_dev->data;
 550         struct rte_eth_conf *conf = &data->dev_conf;
 551         struct rte_eth_rxmode *rxmode = &conf->rxmode;
 552         uint16_t flags = 0;
 553
 554         if (rxmode->mq_mode == ETH_MQ_RX_RSS)
 555                 flags |= NIX_RX_OFFLOAD_RSS_F;
 556
 557         if (dev->rx_offloads & (DEV_RX_OFFLOAD_TCP_CKSUM |
 558                          DEV_RX_OFFLOAD_UDP_CKSUM))
 559                 flags |= NIX_RX_OFFLOAD_CHECKSUM_F;
 560
 561         if (dev->rx_offloads & (DEV_RX_OFFLOAD_IPV4_CKSUM |
 562                                 DEV_RX_OFFLOAD_OUTER_IPV4_CKSUM))
 563                 flags |= NIX_RX_OFFLOAD_CHECKSUM_F;
 564
 565         if (dev->rx_offloads & DEV_RX_OFFLOAD_SCATTER)
 566                 flags |= NIX_RX_MULTI_SEG_F;
 567
 568         if (dev->rx_offloads & (DEV_RX_OFFLOAD_VLAN_STRIP |
 569                                 DEV_RX_OFFLOAD_QINQ_STRIP))
 570                 flags |= NIX_RX_OFFLOAD_VLAN_STRIP_F;
 571
 572         if ((dev->rx_offloads & DEV_RX_OFFLOAD_TIMESTAMP))
 573                 flags |= NIX_RX_OFFLOAD_TSTAMP_F;
 574
 575         return flags;
 576 }
 577
 578 static uint16_t
 579 nix_tx_offload_flags(struct rte_eth_dev *eth_dev)
 580 {
 581         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
 582         uint64_t conf = dev->tx_offloads;
 583         uint16_t flags = 0;
 584
 585         /* Fastpath is dependent on these enums */
 586         RTE_BUILD_BUG_ON(PKT_TX_TCP_CKSUM != (1ULL << 52));
 587         RTE_BUILD_BUG_ON(PKT_TX_SCTP_CKSUM != (2ULL << 52));
 588         RTE_BUILD_BUG_ON(PKT_TX_UDP_CKSUM != (3ULL << 52));
 589         RTE_BUILD_BUG_ON(PKT_TX_IP_CKSUM != (1ULL << 54));
 590         RTE_BUILD_BUG_ON(PKT_TX_IPV4 != (1ULL << 55));
 591         RTE_BUILD_BUG_ON(PKT_TX_OUTER_IP_CKSUM != (1ULL << 58));
 592         RTE_BUILD_BUG_ON(PKT_TX_OUTER_IPV4 != (1ULL << 59));
 593         RTE_BUILD_BUG_ON(PKT_TX_OUTER_IPV6 != (1ULL << 60));
 594         RTE_BUILD_BUG_ON(PKT_TX_OUTER_UDP_CKSUM != (1ULL << 41));
 595         RTE_BUILD_BUG_ON(RTE_MBUF_L2_LEN_BITS != 7);
 596         RTE_BUILD_BUG_ON(RTE_MBUF_L3_LEN_BITS != 9);
 597         RTE_BUILD_BUG_ON(RTE_MBUF_OUTL2_LEN_BITS != 7);
 598         RTE_BUILD_BUG_ON(RTE_MBUF_OUTL3_LEN_BITS != 9);
 599         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, data_off) !=
 600                          offsetof(struct rte_mbuf, buf_iova) + 8);
 601         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, ol_flags) !=
 602                          offsetof(struct rte_mbuf, buf_iova) + 16);
 603         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, pkt_len) !=
 604                          offsetof(struct rte_mbuf, ol_flags) + 12);
 605         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, tx_offload) !=
 606                          offsetof(struct rte_mbuf, pool) + 2 * sizeof(void *));
 607
 608         if (conf & DEV_TX_OFFLOAD_VLAN_INSERT ||
 609             conf & DEV_TX_OFFLOAD_QINQ_INSERT)
 610                 flags |= NIX_TX_OFFLOAD_VLAN_QINQ_F;
 611
 612         if (conf & DEV_TX_OFFLOAD_OUTER_IPV4_CKSUM ||
 613             conf & DEV_TX_OFFLOAD_OUTER_UDP_CKSUM)
 614                 flags |= NIX_TX_OFFLOAD_OL3_OL4_CSUM_F;
 615
 616         if (conf & DEV_TX_OFFLOAD_IPV4_CKSUM ||
 617             conf & DEV_TX_OFFLOAD_TCP_CKSUM ||
 618             conf & DEV_TX_OFFLOAD_UDP_CKSUM ||
 619             conf & DEV_TX_OFFLOAD_SCTP_CKSUM)
 620                 flags |= NIX_TX_OFFLOAD_L3_L4_CSUM_F;
 621
 622         if (!(conf & DEV_TX_OFFLOAD_MBUF_FAST_FREE))
 623                 flags |= NIX_TX_OFFLOAD_MBUF_NOFF_F;
 624
 625         if (conf & DEV_TX_OFFLOAD_MULTI_SEGS)
 626                 flags |= NIX_TX_MULTI_SEG_F;
 627
 628         return flags;
 629 }
 630
 631 static int
 632 nix_sq_init(struct otx2_eth_txq *txq)
 633 {
 634         struct otx2_eth_dev *dev = txq->dev;
 635         struct otx2_mbox *mbox = dev->mbox;
 636         struct nix_aq_enq_req *sq;
 637         uint32_t rr_quantum;
 638         uint16_t smq;
 639         int rc;
 640
 641         if (txq->sqb_pool->pool_id == 0)
 642                 return -EINVAL;
 643
 644         rc = otx2_nix_tm_get_leaf_data(dev, txq->sq, &rr_quantum, &smq);
 645         if (rc) {
 646                 otx2_err("Failed to get sq->smq(leaf node), rc=%d", rc);
 647                 return rc;
 648         }
 649
 650         sq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 651         sq->qidx = txq->sq;
 652         sq->ctype = NIX_AQ_CTYPE_SQ;
 653         sq->op = NIX_AQ_INSTOP_INIT;
 654         sq->sq.max_sqe_size = nix_sq_max_sqe_sz(txq);
 655
 656         sq->sq.smq = smq;
 657         sq->sq.smq_rr_quantum = rr_quantum;
 658         sq->sq.default_chan = dev->tx_chan_base;
 659         sq->sq.sqe_stype = NIX_STYPE_STF;
 660         sq->sq.ena = 1;
 661         if (sq->sq.max_sqe_size == NIX_MAXSQESZ_W8)
 662                 sq->sq.sqe_stype = NIX_STYPE_STP;
 663         sq->sq.sqb_aura =
 664                 npa_lf_aura_handle_to_aura(txq->sqb_pool->pool_id);
 665         sq->sq.sq_int_ena = BIT(NIX_SQINT_LMT_ERR);
 666         sq->sq.sq_int_ena |= BIT(NIX_SQINT_SQB_ALLOC_FAIL);
 667         sq->sq.sq_int_ena |= BIT(NIX_SQINT_SEND_ERR);
 668         sq->sq.sq_int_ena |= BIT(NIX_SQINT_MNQ_ERR);
 669
 670         /* Many to one reduction */
 671         sq->sq.qint_idx = txq->sq % dev->qints;
 672
 673         return otx2_mbox_process(mbox);
 674 }
 675
 676 static int
 677 nix_sq_uninit(struct otx2_eth_txq *txq)
 678 {
 679         struct otx2_eth_dev *dev = txq->dev;
 680         struct otx2_mbox *mbox = dev->mbox;
 681         struct ndc_sync_op *ndc_req;
 682         struct nix_aq_enq_rsp *rsp;
 683         struct nix_aq_enq_req *aq;
 684         uint16_t sqes_per_sqb;
 685         void *sqb_buf;
 686         int rc, count;
 687
 688         otx2_nix_dbg("Cleaning up sq %u", txq->sq);
 689
 690         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 691         aq->qidx = txq->sq;
 692         aq->ctype = NIX_AQ_CTYPE_SQ;
 693         aq->op = NIX_AQ_INSTOP_READ;
 694
 695         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
 696         if (rc)
 697                 return rc;
 698
 699         /* Check if sq is already cleaned up */
 700         if (!rsp->sq.ena)
 701                 return 0;
 702
 703         /* Disable sq */
 704         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 705         aq->qidx = txq->sq;
 706         aq->ctype = NIX_AQ_CTYPE_SQ;
 707         aq->op = NIX_AQ_INSTOP_WRITE;
 708
 709         aq->sq_mask.ena = ~aq->sq_mask.ena;
 710         aq->sq.ena = 0;
 711
 712         rc = otx2_mbox_process(mbox);
 713         if (rc)
 714                 return rc;
 715
 716         /* Read SQ and free sqb's */
 717         aq = otx2_mbox_alloc_msg_nix_aq_enq(mbox);
 718         aq->qidx = txq->sq;
 719         aq->ctype = NIX_AQ_CTYPE_SQ;
 720         aq->op = NIX_AQ_INSTOP_READ;
 721
 722         rc = otx2_mbox_process_msg(mbox, (void *)&rsp);
 723         if (rc)
 724                 return rc;
 725
 726         if (aq->sq.smq_pend)
 727                 otx2_err("SQ has pending sqe's");
 728
 729         count = aq->sq.sqb_count;
 730         sqes_per_sqb = 1 << txq->sqes_per_sqb_log2;
 731         /* Free SQB's that are used */
 732         sqb_buf = (void *)rsp->sq.head_sqb;
 733         while (count) {
 734                 void *next_sqb;
 735
 736                 next_sqb = *(void **)((uintptr_t)sqb_buf + ((sqes_per_sqb - 1) *
 737                                       nix_sq_max_sqe_sz(txq)));
 738                 npa_lf_aura_op_free(txq->sqb_pool->pool_id, 1,
 739                                     (uint64_t)sqb_buf);
 740                 sqb_buf = next_sqb;
 741                 count--;
 742         }
 743
 744         /* Free next to use sqb */
 745         if (rsp->sq.next_sqb)
 746                 npa_lf_aura_op_free(txq->sqb_pool->pool_id, 1,
 747                                     rsp->sq.next_sqb);
 748
 749         /* Sync NDC-NIX-TX for LF */
 750         ndc_req = otx2_mbox_alloc_msg_ndc_sync_op(mbox);
 751         ndc_req->nix_lf_tx_sync = 1;
 752         rc = otx2_mbox_process(mbox);
 753         if (rc)
 754                 otx2_err("Error on NDC-NIX-TX LF sync, rc %d", rc);
 755
 756         return rc;
 757 }
 758
 759 static int
 760 nix_sqb_aura_limit_cfg(struct rte_mempool *mp, uint16_t nb_sqb_bufs)
 761 {
 762         struct otx2_npa_lf *npa_lf = otx2_intra_dev_get_cfg()->npa_lf;
 763         struct npa_aq_enq_req *aura_req;
 764
 765         aura_req = otx2_mbox_alloc_msg_npa_aq_enq(npa_lf->mbox);
 766         aura_req->aura_id = npa_lf_aura_handle_to_aura(mp->pool_id);
 767         aura_req->ctype = NPA_AQ_CTYPE_AURA;
 768         aura_req->op = NPA_AQ_INSTOP_WRITE;
 769
 770         aura_req->aura.limit = nb_sqb_bufs;
 771         aura_req->aura_mask.limit = ~(aura_req->aura_mask.limit);
 772
 773         return otx2_mbox_process(npa_lf->mbox);
 774 }
 775
 776 static int
 777 nix_alloc_sqb_pool(int port, struct otx2_eth_txq *txq, uint16_t nb_desc)
 778 {
 779         struct otx2_eth_dev *dev = txq->dev;
 780         uint16_t sqes_per_sqb, nb_sqb_bufs;
 781         char name[RTE_MEMPOOL_NAMESIZE];
 782         struct rte_mempool_objsz sz;
 783         struct npa_aura_s *aura;
 784         uint32_t tmp, blk_sz;
 785
 786         aura = (struct npa_aura_s *)((uintptr_t)txq->fc_mem + OTX2_ALIGN);
 787         snprintf(name, sizeof(name), "otx2_sqb_pool_%d_%d", port, txq->sq);
 788         blk_sz = dev->sqb_size;
 789
 790         if (nix_sq_max_sqe_sz(txq) == NIX_MAXSQESZ_W16)
 791                 sqes_per_sqb = (dev->sqb_size / 8) / 16;
 792         else
 793                 sqes_per_sqb = (dev->sqb_size / 8) / 8;
 794
 795         nb_sqb_bufs = nb_desc / sqes_per_sqb;
 796         /* Clamp up to devarg passed SQB count */
 797         nb_sqb_bufs =  RTE_MIN(dev->max_sqb_count, RTE_MAX(NIX_MIN_SQB,
 798                               nb_sqb_bufs + NIX_SQB_LIST_SPACE));
 799
 800         txq->sqb_pool = rte_mempool_create_empty(name, NIX_MAX_SQB, blk_sz,
 801                                                  0, 0, dev->node,
 802                                                  MEMPOOL_F_NO_SPREAD);
 803         txq->nb_sqb_bufs = nb_sqb_bufs;
 804         txq->sqes_per_sqb_log2 = (uint16_t)rte_log2_u32(sqes_per_sqb);
 805         txq->nb_sqb_bufs_adj = nb_sqb_bufs -
 806                 RTE_ALIGN_MUL_CEIL(nb_sqb_bufs, sqes_per_sqb) / sqes_per_sqb;
 807         txq->nb_sqb_bufs_adj =
 808                 (NIX_SQB_LOWER_THRESH * txq->nb_sqb_bufs_adj) / 100;
 809
 810         if (txq->sqb_pool == NULL) {
 811                 otx2_err("Failed to allocate sqe mempool");
 812                 goto fail;
 813         }
 814
 815         memset(aura, 0, sizeof(*aura));
 816         aura->fc_ena = 1;
 817         aura->fc_addr = txq->fc_iova;
 818         aura->fc_hyst_bits = 0; /* Store count on all updates */
 819         if (rte_mempool_set_ops_byname(txq->sqb_pool, "octeontx2_npa", aura)) {
 820                 otx2_err("Failed to set ops for sqe mempool");
 821                 goto fail;
 822         }
 823         if (rte_mempool_populate_default(txq->sqb_pool) < 0) {
 824                 otx2_err("Failed to populate sqe mempool");
 825                 goto fail;
 826         }
 827
 828         tmp = rte_mempool_calc_obj_size(blk_sz, MEMPOOL_F_NO_SPREAD, &sz);
 829         if (dev->sqb_size != sz.elt_size) {
 830                 otx2_err("sqe pool block size is not expected %d != %d",
 831                          dev->sqb_size, tmp);
 832                 goto fail;
 833         }
 834
 835         nix_sqb_aura_limit_cfg(txq->sqb_pool, txq->nb_sqb_bufs);
 836
 837         return 0;
 838 fail:
 839         return -ENOMEM;
 840 }
 841
 842 void
 843 otx2_nix_form_default_desc(struct otx2_eth_txq *txq)
 844 {
 845         struct nix_send_ext_s *send_hdr_ext;
 846         struct nix_send_hdr_s *send_hdr;
 847         struct nix_send_mem_s *send_mem;
 848         union nix_send_sg_s *sg;
 849
 850         /* Initialize the fields based on basic single segment packet */
 851         memset(&txq->cmd, 0, sizeof(txq->cmd));
 852
 853         if (txq->dev->tx_offload_flags & NIX_TX_NEED_EXT_HDR) {
 854                 send_hdr = (struct nix_send_hdr_s *)&txq->cmd[0];
 855                 /* 2(HDR) + 2(EXT_HDR) + 1(SG) + 1(IOVA) = 6/2 - 1 = 2 */
 856                 send_hdr->w0.sizem1 = 2;
 857
 858                 send_hdr_ext = (struct nix_send_ext_s *)&txq->cmd[2];
 859                 send_hdr_ext->w0.subdc = NIX_SUBDC_EXT;
 860                 if (txq->dev->tx_offload_flags & NIX_TX_OFFLOAD_TSTAMP_F) {
 861                         /* Default: one seg packet would have:
 862                          * 2(HDR) + 2(EXT) + 1(SG) + 1(IOVA) + 2(MEM)
 863                          * => 8/2 - 1 = 3
 864                          */
 865                         send_hdr->w0.sizem1 = 3;
 866                         send_hdr_ext->w0.tstmp = 1;
 867
 868                         /* To calculate the offset for send_mem,
 869                          * send_hdr->w0.sizem1 * 2
 870                          */
 871                         send_mem = (struct nix_send_mem_s *)(txq->cmd +
 872                                                 (send_hdr->w0.sizem1 << 1));
 873                         send_mem->subdc = NIX_SUBDC_MEM;
 874                         send_mem->dsz = 0x0;
 875                         send_mem->wmem = 0x1;
 876                         send_mem->alg = NIX_SENDMEMALG_SETTSTMP;
 877                         send_mem->addr = txq->dev->tstamp.tx_tstamp_iova;
 878                 }
 879                 sg = (union nix_send_sg_s *)&txq->cmd[4];
 880         } else {
 881                 send_hdr = (struct nix_send_hdr_s *)&txq->cmd[0];
 882                 /* 2(HDR) + 1(SG) + 1(IOVA) = 4/2 - 1 = 1 */
 883                 send_hdr->w0.sizem1 = 1;
 884                 sg = (union nix_send_sg_s *)&txq->cmd[2];
 885         }
 886
 887         send_hdr->w0.sq = txq->sq;
 888         sg->subdc = NIX_SUBDC_SG;
 889         sg->segs = 1;
 890         sg->ld_type = NIX_SENDLDTYPE_LDD;
 891
 892         rte_smp_wmb();
 893 }
 894
 895 static void
 896 otx2_nix_tx_queue_release(void *_txq)
 897 {
 898         struct otx2_eth_txq *txq = _txq;
 899         struct rte_eth_dev *eth_dev;
 900
 901         if (!txq)
 902                 return;
 903
 904         eth_dev = txq->dev->eth_dev;
 905
 906         otx2_nix_dbg("Releasing txq %u", txq->sq);
 907
 908         /* Flush and disable tm */
 909         otx2_nix_tm_sw_xoff(txq, eth_dev->data->dev_started);
 910
 911         /* Free sqb's and disable sq */
 912         nix_sq_uninit(txq);
 913
 914         if (txq->sqb_pool) {
 915                 rte_mempool_free(txq->sqb_pool);
 916                 txq->sqb_pool = NULL;
 917         }
 918         rte_free(txq);
 919 }
 920
 921
 922 static int
 923 otx2_nix_tx_queue_setup(struct rte_eth_dev *eth_dev, uint16_t sq,
 924                         uint16_t nb_desc, unsigned int socket_id,
 925                         const struct rte_eth_txconf *tx_conf)
 926 {
 927         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
 928         const struct rte_memzone *fc;
 929         struct otx2_eth_txq *txq;
 930         uint64_t offloads;
 931         int rc;
 932
 933         rc = -EINVAL;
 934
 935         /* Compile time check to make sure all fast path elements in a CL */
 936         RTE_BUILD_BUG_ON(offsetof(struct otx2_eth_txq, slow_path_start) >= 128);
 937
 938         if (tx_conf->tx_deferred_start) {
 939                 otx2_err("Tx deferred start is not supported");
 940                 goto fail;
 941         }
 942
 943         /* Free memory prior to re-allocation if needed. */
 944         if (eth_dev->data->tx_queues[sq] != NULL) {
 945                 otx2_nix_dbg("Freeing memory prior to re-allocation %d", sq);
 946                 otx2_nix_tx_queue_release(eth_dev->data->tx_queues[sq]);
 947                 eth_dev->data->tx_queues[sq] = NULL;
 948         }
 949
 950         /* Find the expected offloads for this queue */
 951         offloads = tx_conf->offloads | eth_dev->data->dev_conf.txmode.offloads;
 952
 953         /* Allocating tx queue data structure */
 954         txq = rte_zmalloc_socket("otx2_ethdev TX queue", sizeof(*txq),
 955                                  OTX2_ALIGN, socket_id);
 956         if (txq == NULL) {
 957                 otx2_err("Failed to alloc txq=%d", sq);
 958                 rc = -ENOMEM;
 959                 goto fail;
 960         }
 961         txq->sq = sq;
 962         txq->dev = dev;
 963         txq->sqb_pool = NULL;
 964         txq->offloads = offloads;
 965         dev->tx_offloads |= offloads;
 966
 967         /*
 968          * Allocate memory for flow control updates from HW.
 969          * Alloc one cache line, so that fits all FC_STYPE modes.
 970          */
 971         fc = rte_eth_dma_zone_reserve(eth_dev, "fcmem", sq,
 972                                       OTX2_ALIGN + sizeof(struct npa_aura_s),
 973                                       OTX2_ALIGN, dev->node);
 974         if (fc == NULL) {
 975                 otx2_err("Failed to allocate mem for fcmem");
 976                 rc = -ENOMEM;
 977                 goto free_txq;
 978         }
 979         txq->fc_iova = fc->iova;
 980         txq->fc_mem = fc->addr;
 981
 982         /* Initialize the aura sqb pool */
 983         rc = nix_alloc_sqb_pool(eth_dev->data->port_id, txq, nb_desc);
 984         if (rc) {
 985                 otx2_err("Failed to alloc sqe pool rc=%d", rc);
 986                 goto free_txq;
 987         }
 988
 989         /* Initialize the SQ */
 990         rc = nix_sq_init(txq);
 991         if (rc) {
 992                 otx2_err("Failed to init sq=%d context", sq);
 993                 goto free_txq;
 994         }
 995
 996         txq->fc_cache_pkts = 0;
 997         txq->io_addr = dev->base + NIX_LF_OP_SENDX(0);
 998         /* Evenly distribute LMT slot for each sq */
 999         txq->lmt_addr = (void *)(dev->lmt_addr + ((sq & LMT_SLOT_MASK) << 12));
1000
1001         txq->qconf.socket_id = socket_id;
1002         txq->qconf.nb_desc = nb_desc;
1003         memcpy(&txq->qconf.conf.tx, tx_conf, sizeof(struct rte_eth_txconf));
1004
1005         otx2_nix_form_default_desc(txq);
1006
1007         otx2_nix_dbg("sq=%d fc=%p offload=0x%" PRIx64 " sqb=0x%" PRIx64 ""
1008                      " lmt_addr=%p nb_sqb_bufs=%d sqes_per_sqb_log2=%d", sq,
1009                      fc->addr, offloads, txq->sqb_pool->pool_id, txq->lmt_addr,
1010                      txq->nb_sqb_bufs, txq->sqes_per_sqb_log2);
1011         eth_dev->data->tx_queues[sq] = txq;
1012         eth_dev->data->tx_queue_state[sq] = RTE_ETH_QUEUE_STATE_STOPPED;
1013         return 0;
1014
1015 free_txq:
1016         otx2_nix_tx_queue_release(txq);
1017 fail:
1018         return rc;
1019 }
1020
1021 static int
1022 nix_store_queue_cfg_and_then_release(struct rte_eth_dev *eth_dev)
1023 {
1024         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
1025         struct otx2_eth_qconf *tx_qconf = NULL;
1026         struct otx2_eth_qconf *rx_qconf = NULL;
1027         struct otx2_eth_txq **txq;
1028         struct otx2_eth_rxq **rxq;
1029         int i, nb_rxq, nb_txq;
1030
1031         nb_rxq = RTE_MIN(dev->configured_nb_rx_qs, eth_dev->data->nb_rx_queues);
1032         nb_txq = RTE_MIN(dev->configured_nb_tx_qs, eth_dev->data->nb_tx_queues);
1033
1034         tx_qconf = malloc(nb_txq * sizeof(*tx_qconf));
1035         if (tx_qconf == NULL) {
1036                 otx2_err("Failed to allocate memory for tx_qconf");
1037                 goto fail;
1038         }
1039
1040         rx_qconf = malloc(nb_rxq * sizeof(*rx_qconf));
1041         if (rx_qconf == NULL) {
1042                 otx2_err("Failed to allocate memory for rx_qconf");
1043                 goto fail;
1044         }
1045
1046         txq = (struct otx2_eth_txq **)eth_dev->data->tx_queues;
1047         for (i = 0; i < nb_txq; i++) {
1048                 if (txq[i] == NULL) {
1049                         otx2_err("txq[%d] is already released", i);
1050                         goto fail;
1051                 }
1052                 memcpy(&tx_qconf[i], &txq[i]->qconf, sizeof(*tx_qconf));
1053                 otx2_nix_tx_queue_release(txq[i]);
1054                 eth_dev->data->tx_queues[i] = NULL;
1055         }
1056
1057         rxq = (struct otx2_eth_rxq **)eth_dev->data->rx_queues;
1058         for (i = 0; i < nb_rxq; i++) {
1059                 if (rxq[i] == NULL) {
1060                         otx2_err("rxq[%d] is already released", i);
1061                         goto fail;
1062                 }
1063                 memcpy(&rx_qconf[i], &rxq[i]->qconf, sizeof(*rx_qconf));
1064                 otx2_nix_rx_queue_release(rxq[i]);
1065                 eth_dev->data->rx_queues[i] = NULL;
1066         }
1067
1068         dev->tx_qconf = tx_qconf;
1069         dev->rx_qconf = rx_qconf;
1070         return 0;
1071
1072 fail:
1073         if (tx_qconf)
1074                 free(tx_qconf);
1075         if (rx_qconf)
1076                 free(rx_qconf);
1077
1078         return -ENOMEM;
1079 }
1080
1081 static int
1082 nix_restore_queue_cfg(struct rte_eth_dev *eth_dev)
1083 {
1084         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
1085         struct otx2_eth_qconf *tx_qconf = dev->tx_qconf;
1086         struct otx2_eth_qconf *rx_qconf = dev->rx_qconf;
1087         struct otx2_eth_txq **txq;
1088         struct otx2_eth_rxq **rxq;
1089         int rc, i, nb_rxq, nb_txq;
1090
1091         nb_rxq = RTE_MIN(dev->configured_nb_rx_qs, eth_dev->data->nb_rx_queues);
1092         nb_txq = RTE_MIN(dev->configured_nb_tx_qs, eth_dev->data->nb_tx_queues);
1093
1094         rc = -ENOMEM;
1095         /* Setup tx & rx queues with previous configuration so
1096          * that the queues can be functional in cases like ports
1097          * are started without re configuring queues.
1098          *
1099          * Usual re config sequence is like below:
1100          * port_configure() {
1101          *      if(reconfigure) {
1102          *              queue_release()
1103          *              queue_setup()
1104          *      }
1105          *      queue_configure() {
1106          *              queue_release()
1107          *              queue_setup()
1108          *      }
1109          * }
1110          * port_start()
1111          *
1112          * In some application's control path, queue_configure() would
1113          * NOT be invoked for TXQs/RXQs in port_configure().
1114          * In such cases, queues can be functional after start as the
1115          * queues are already setup in port_configure().
1116          */
1117         for (i = 0; i < nb_txq; i++) {
1118                 rc = otx2_nix_tx_queue_setup(eth_dev, i, tx_qconf[i].nb_desc,
1119                                              tx_qconf[i].socket_id,
1120                                              &tx_qconf[i].conf.tx);
1121                 if (rc) {
1122                         otx2_err("Failed to setup tx queue rc=%d", rc);
1123                         txq = (struct otx2_eth_txq **)eth_dev->data->tx_queues;
1124                         for (i -= 1; i >= 0; i--)
1125                                 otx2_nix_tx_queue_release(txq[i]);
1126                         goto fail;
1127                 }
1128         }
1129
1130         free(tx_qconf); tx_qconf = NULL;
1131
1132         for (i = 0; i < nb_rxq; i++) {
1133                 rc = otx2_nix_rx_queue_setup(eth_dev, i, rx_qconf[i].nb_desc,
1134                                              rx_qconf[i].socket_id,
1135                                              &rx_qconf[i].conf.rx,
1136                                              rx_qconf[i].mempool);
1137                 if (rc) {
1138                         otx2_err("Failed to setup rx queue rc=%d", rc);
1139                         rxq = (struct otx2_eth_rxq **)eth_dev->data->rx_queues;
1140                         for (i -= 1; i >= 0; i--)
1141                                 otx2_nix_rx_queue_release(rxq[i]);
1142                         goto release_tx_queues;
1143                 }
1144         }
1145
1146         free(rx_qconf); rx_qconf = NULL;
1147
1148         return 0;
1149
1150 release_tx_queues:
1151         txq = (struct otx2_eth_txq **)eth_dev->data->tx_queues;
1152         for (i = 0; i < eth_dev->data->nb_tx_queues; i++)
1153                 otx2_nix_tx_queue_release(txq[i]);
1154 fail:
1155         if (tx_qconf)
1156                 free(tx_qconf);
1157         if (rx_qconf)
1158                 free(rx_qconf);
1159
1160         return rc;
1161 }
1162
1163 static uint16_t
1164 nix_eth_nop_burst(void *queue, struct rte_mbuf **mbufs, uint16_t pkts)
1165 {
1166         RTE_SET_USED(queue);
1167         RTE_SET_USED(mbufs);
1168         RTE_SET_USED(pkts);
1169
1170         return 0;
1171 }
1172
1173 static void
1174 nix_set_nop_rxtx_function(struct rte_eth_dev *eth_dev)
1175 {
1176         /* These dummy functions are required for supporting
1177          * some applications which reconfigure queues without
1178          * stopping tx burst and rx burst threads(eg kni app)
1179          * When the queues context is saved, txq/rxqs are released
1180          * which caused app crash since rx/tx burst is still
1181          * on different lcores
1182          */
1183         eth_dev->tx_pkt_burst = nix_eth_nop_burst;
1184         eth_dev->rx_pkt_burst = nix_eth_nop_burst;
1185         rte_mb();
1186 }
1187
1188 static int
1189 otx2_nix_configure(struct rte_eth_dev *eth_dev)
1190 {
1191         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
1192         struct rte_eth_dev_data *data = eth_dev->data;
1193         struct rte_eth_conf *conf = &data->dev_conf;
1194         struct rte_eth_rxmode *rxmode = &conf->rxmode;
1195         struct rte_eth_txmode *txmode = &conf->txmode;
1196         char ea_fmt[RTE_ETHER_ADDR_FMT_SIZE];
1197         struct rte_ether_addr *ea;
1198         uint8_t nb_rxq, nb_txq;
1199         int rc;
1200
1201         rc = -EINVAL;
1202
1203         /* Sanity checks */
1204         if (rte_eal_has_hugepages() == 0) {
1205                 otx2_err("Huge page is not configured");
1206                 goto fail;
1207         }
1208
1209         if (conf->link_speeds & ETH_LINK_SPEED_FIXED) {
1210                 otx2_err("Setting link speed/duplex not supported");
1211                 goto fail;
1212         }
1213
1214         if (conf->dcb_capability_en == 1) {
1215                 otx2_err("dcb enable is not supported");
1216                 goto fail;
1217         }
1218
1219         if (conf->fdir_conf.mode != RTE_FDIR_MODE_NONE) {
1220                 otx2_err("Flow director is not supported");
1221                 goto fail;
1222         }
1223
1224         if (rxmode->mq_mode != ETH_MQ_RX_NONE &&
1225             rxmode->mq_mode != ETH_MQ_RX_RSS) {
1226                 otx2_err("Unsupported mq rx mode %d", rxmode->mq_mode);
1227                 goto fail;
1228         }
1229
1230         if (txmode->mq_mode != ETH_MQ_TX_NONE) {
1231                 otx2_err("Unsupported mq tx mode %d", txmode->mq_mode);
1232                 goto fail;
1233         }
1234
1235         /* Free the resources allocated from the previous configure */
1236         if (dev->configured == 1) {
1237                 otx2_nix_rxchan_bpid_cfg(eth_dev, false);
1238                 otx2_nix_vlan_fini(eth_dev);
1239                 otx2_flow_free_all_resources(dev);
1240                 oxt2_nix_unregister_queue_irqs(eth_dev);
1241                 if (eth_dev->data->dev_conf.intr_conf.rxq)
1242                         oxt2_nix_unregister_cq_irqs(eth_dev);
1243                 nix_set_nop_rxtx_function(eth_dev);
1244                 rc = nix_store_queue_cfg_and_then_release(eth_dev);
1245                 if (rc)
1246                         goto fail;
1247                 otx2_nix_tm_fini(eth_dev);
1248                 nix_lf_free(dev);
1249         }
1250
1251         if (otx2_dev_is_Ax(dev) &&
1252             (txmode->offloads & DEV_TX_OFFLOAD_SCTP_CKSUM) &&
1253             ((txmode->offloads & DEV_TX_OFFLOAD_OUTER_IPV4_CKSUM) ||
1254             (txmode->offloads & DEV_TX_OFFLOAD_OUTER_UDP_CKSUM))) {
1255                 otx2_err("Outer IP and SCTP checksum unsupported");
1256                 rc = -EINVAL;
1257                 goto fail;
1258         }
1259
1260         dev->rx_offloads = rxmode->offloads;
1261         dev->tx_offloads = txmode->offloads;
1262         dev->rx_offload_flags |= nix_rx_offload_flags(eth_dev);
1263         dev->tx_offload_flags |= nix_tx_offload_flags(eth_dev);
1264         dev->rss_info.rss_grps = NIX_RSS_GRPS;
1265
1266         nb_rxq = RTE_MAX(data->nb_rx_queues, 1);
1267         nb_txq = RTE_MAX(data->nb_tx_queues, 1);
1268
1269         /* Alloc a nix lf */
1270         rc = nix_lf_alloc(dev, nb_rxq, nb_txq);
1271         if (rc) {
1272                 otx2_err("Failed to init nix_lf rc=%d", rc);
1273                 goto fail;
1274         }
1275
1276         /* Configure RSS */
1277         rc = otx2_nix_rss_config(eth_dev);
1278         if (rc) {
1279                 otx2_err("Failed to configure rss rc=%d", rc);
1280                 goto free_nix_lf;
1281         }
1282
1283         /* Init the default TM scheduler hierarchy */
1284         rc = otx2_nix_tm_init_default(eth_dev);
1285         if (rc) {
1286                 otx2_err("Failed to init traffic manager rc=%d", rc);
1287                 goto free_nix_lf;
1288         }
1289
1290         rc = otx2_nix_vlan_offload_init(eth_dev);
1291         if (rc) {
1292                 otx2_err("Failed to init vlan offload rc=%d", rc);
1293                 goto free_nix_lf;
1294         }
1295
1296         /* Register queue IRQs */
1297         rc = oxt2_nix_register_queue_irqs(eth_dev);
1298         if (rc) {
1299                 otx2_err("Failed to register queue interrupts rc=%d", rc);
1300                 goto free_nix_lf;
1301         }
1302
1303         /* Register cq IRQs */
1304         if (eth_dev->data->dev_conf.intr_conf.rxq) {
1305                 if (eth_dev->data->nb_rx_queues > dev->cints) {
1306                         otx2_err("Rx interrupt cannot be enabled, rxq > %d",
1307                                  dev->cints);
1308                         goto free_nix_lf;
1309                 }
1310                 /* Rx interrupt feature cannot work with vector mode because,
1311                  * vector mode doesn't process packets unless min 4 pkts are
1312                  * received, while cq interrupts are generated even for 1 pkt
1313                  * in the CQ.
1314                  */
1315                 dev->scalar_ena = true;
1316
1317                 rc = oxt2_nix_register_cq_irqs(eth_dev);
1318                 if (rc) {
1319                         otx2_err("Failed to register CQ interrupts rc=%d", rc);
1320                         goto free_nix_lf;
1321                 }
1322         }
1323
1324         /* Configure loop back mode */
1325         rc = cgx_intlbk_enable(dev, eth_dev->data->dev_conf.lpbk_mode);
1326         if (rc) {
1327                 otx2_err("Failed to configure cgx loop back mode rc=%d", rc);
1328                 goto free_nix_lf;
1329         }
1330
1331         rc = otx2_nix_rxchan_bpid_cfg(eth_dev, true);
1332         if (rc) {
1333                 otx2_err("Failed to configure nix rx chan bpid cfg rc=%d", rc);
1334                 goto free_nix_lf;
1335         }
1336
1337         /* Enable PTP if it was requested by the app or if it is already
1338          * enabled in PF owning this VF
1339          */
1340         memset(&dev->tstamp, 0, sizeof(struct otx2_timesync_info));
1341         if ((dev->rx_offloads & DEV_RX_OFFLOAD_TIMESTAMP) ||
1342             otx2_ethdev_is_ptp_en(dev))
1343                 otx2_nix_timesync_enable(eth_dev);
1344         else
1345                 otx2_nix_timesync_disable(eth_dev);
1346
1347         /*
1348          * Restore queue config when reconfigure followed by
1349          * reconfigure and no queue configure invoked from application case.
1350          */
1351         if (dev->configured == 1) {
1352                 rc = nix_restore_queue_cfg(eth_dev);
1353                 if (rc)
1354                         goto free_nix_lf;
1355         }
1356
1357         /* Update the mac address */
1358         ea = eth_dev->data->mac_addrs;
1359         memcpy(ea, dev->mac_addr, RTE_ETHER_ADDR_LEN);
1360         if (rte_is_zero_ether_addr(ea))
1361                 rte_eth_random_addr((uint8_t *)ea);
1362
1363         rte_ether_format_addr(ea_fmt, RTE_ETHER_ADDR_FMT_SIZE, ea);
1364
1365         otx2_nix_dbg("Configured port%d mac=%s nb_rxq=%d nb_txq=%d"
1366                 " rx_offloads=0x%" PRIx64 " tx_offloads=0x%" PRIx64 ""
1367                 " rx_flags=0x%x tx_flags=0x%x",
1368                 eth_dev->data->port_id, ea_fmt, nb_rxq,
1369                 nb_txq, dev->rx_offloads, dev->tx_offloads,
1370                 dev->rx_offload_flags, dev->tx_offload_flags);
1371
1372         /* All good */
1373         dev->configured = 1;
1374         dev->configured_nb_rx_qs = data->nb_rx_queues;
1375         dev->configured_nb_tx_qs = data->nb_tx_queues;
1376         return 0;
1377
1378 free_nix_lf:
1379         rc = nix_lf_free(dev);
1380 fail:
1381         return rc;
1382 }
1383
1384 int
1385 otx2_nix_tx_queue_start(struct rte_eth_dev *eth_dev, uint16_t qidx)
1386 {
1387         struct rte_eth_dev_data *data = eth_dev->data;
1388         struct otx2_eth_txq *txq;
1389         int rc = -EINVAL;
1390
1391         txq = eth_dev->data->tx_queues[qidx];
1392
1393         if (data->tx_queue_state[qidx] == RTE_ETH_QUEUE_STATE_STARTED)
1394                 return 0;
1395
1396         rc = otx2_nix_sq_sqb_aura_fc(txq, true);
1397         if (rc) {
1398                 otx2_err("Failed to enable sqb aura fc, txq=%u, rc=%d",
1399                          qidx, rc);
1400                 goto done;
1401         }
1402
1403         data->tx_queue_state[qidx] = RTE_ETH_QUEUE_STATE_STARTED;
1404
1405 done:
1406         return rc;
1407 }
1408
1409 int
1410 otx2_nix_tx_queue_stop(struct rte_eth_dev *eth_dev, uint16_t qidx)
1411 {
1412         struct rte_eth_dev_data *data = eth_dev->data;
1413         struct otx2_eth_txq *txq;
1414         int rc;
1415
1416         txq = eth_dev->data->tx_queues[qidx];
1417
1418         if (data->tx_queue_state[qidx] == RTE_ETH_QUEUE_STATE_STOPPED)
1419                 return 0;
1420
1421         txq->fc_cache_pkts = 0;
1422
1423         rc = otx2_nix_sq_sqb_aura_fc(txq, false);
1424         if (rc) {
1425                 otx2_err("Failed to disable sqb aura fc, txq=%u, rc=%d",
1426                          qidx, rc);
1427                 goto done;
1428         }
1429
1430         data->tx_queue_state[qidx] = RTE_ETH_QUEUE_STATE_STOPPED;
1431
1432 done:
1433         return rc;
1434 }
1435
1436 static int
1437 otx2_nix_rx_queue_start(struct rte_eth_dev *eth_dev, uint16_t qidx)
1438 {
1439         struct otx2_eth_rxq *rxq = eth_dev->data->rx_queues[qidx];
1440         struct rte_eth_dev_data *data = eth_dev->data;
1441         int rc;
1442
1443         if (data->rx_queue_state[qidx] == RTE_ETH_QUEUE_STATE_STARTED)
1444                 return 0;
1445
1446         rc = nix_rq_enb_dis(rxq->eth_dev, rxq, true);
1447         if (rc) {
1448                 otx2_err("Failed to enable rxq=%u, rc=%d", qidx, rc);
1449                 goto done;
1450         }
1451
1452         data->rx_queue_state[qidx] = RTE_ETH_QUEUE_STATE_STARTED;
1453
1454 done:
1455         return rc;
1456 }
1457
1458 static int
1459 otx2_nix_rx_queue_stop(struct rte_eth_dev *eth_dev, uint16_t qidx)
1460 {
1461         struct otx2_eth_rxq *rxq = eth_dev->data->rx_queues[qidx];
1462         struct rte_eth_dev_data *data = eth_dev->data;
1463         int rc;
1464
1465         if (data->rx_queue_state[qidx] == RTE_ETH_QUEUE_STATE_STOPPED)
1466                 return 0;
1467
1468         rc = nix_rq_enb_dis(rxq->eth_dev, rxq, false);
1469         if (rc) {
1470                 otx2_err("Failed to disable rxq=%u, rc=%d", qidx, rc);
1471                 goto done;
1472         }
1473
1474         data->rx_queue_state[qidx] = RTE_ETH_QUEUE_STATE_STOPPED;
1475
1476 done:
1477         return rc;
1478 }
1479
1480 static void
1481 otx2_nix_dev_stop(struct rte_eth_dev *eth_dev)
1482 {
1483         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
1484         struct rte_mbuf *rx_pkts[32];
1485         struct otx2_eth_rxq *rxq;
1486         int count, i, j, rc;
1487
1488         nix_cgx_stop_link_event(dev);
1489         npc_rx_disable(dev);
1490
1491         /* Stop rx queues and free up pkts pending */
1492         for (i = 0; i < eth_dev->data->nb_rx_queues; i++) {
1493                 rc = otx2_nix_rx_queue_stop(eth_dev, i);
1494                 if (rc)
1495                         continue;
1496
1497                 rxq = eth_dev->data->rx_queues[i];
1498                 count = dev->rx_pkt_burst_no_offload(rxq, rx_pkts, 32);
1499                 while (count) {
1500                         for (j = 0; j < count; j++)
1501                                 rte_pktmbuf_free(rx_pkts[j]);
1502                         count = dev->rx_pkt_burst_no_offload(rxq, rx_pkts, 32);
1503                 }
1504         }
1505
1506         /* Stop tx queues  */
1507         for (i = 0; i < eth_dev->data->nb_tx_queues; i++)
1508                 otx2_nix_tx_queue_stop(eth_dev, i);
1509 }
1510
1511 static int
1512 otx2_nix_dev_start(struct rte_eth_dev *eth_dev)
1513 {
1514         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
1515         int rc, i;
1516
1517         if (eth_dev->data->nb_rx_queues != 0) {
1518                 rc = otx2_nix_recalc_mtu(eth_dev);
1519                 if (rc)
1520                         return rc;
1521         }
1522
1523         /* Start rx queues */
1524         for (i = 0; i < eth_dev->data->nb_rx_queues; i++) {
1525                 rc = otx2_nix_rx_queue_start(eth_dev, i);
1526                 if (rc)
1527                         return rc;
1528         }
1529
1530         /* Start tx queues  */
1531         for (i = 0; i < eth_dev->data->nb_tx_queues; i++) {
1532                 rc = otx2_nix_tx_queue_start(eth_dev, i);
1533                 if (rc)
1534                         return rc;
1535         }
1536
1537         rc = otx2_nix_update_flow_ctrl_mode(eth_dev);
1538         if (rc) {
1539                 otx2_err("Failed to update flow ctrl mode %d", rc);
1540                 return rc;
1541         }
1542
1543         rc = npc_rx_enable(dev);
1544         if (rc) {
1545                 otx2_err("Failed to enable NPC rx %d", rc);
1546                 return rc;
1547         }
1548
1549         otx2_nix_toggle_flag_link_cfg(dev, true);
1550
1551         rc = nix_cgx_start_link_event(dev);
1552         if (rc) {
1553                 otx2_err("Failed to start cgx link event %d", rc);
1554                 goto rx_disable;
1555         }
1556
1557         otx2_nix_toggle_flag_link_cfg(dev, false);
1558         otx2_eth_set_tx_function(eth_dev);
1559         otx2_eth_set_rx_function(eth_dev);
1560
1561         return 0;
1562
1563 rx_disable:
1564         npc_rx_disable(dev);
1565         otx2_nix_toggle_flag_link_cfg(dev, false);
1566         return rc;
1567 }
1568
1569 static int otx2_nix_dev_reset(struct rte_eth_dev *eth_dev);
1570 static void otx2_nix_dev_close(struct rte_eth_dev *eth_dev);
1571
1572 /* Initialize and register driver with DPDK Application */
1573 static const struct eth_dev_ops otx2_eth_dev_ops = {
1574         .dev_infos_get            = otx2_nix_info_get,
1575         .dev_configure            = otx2_nix_configure,
1576         .link_update              = otx2_nix_link_update,
1577         .tx_queue_setup           = otx2_nix_tx_queue_setup,
1578         .tx_queue_release         = otx2_nix_tx_queue_release,
1579         .rx_queue_setup           = otx2_nix_rx_queue_setup,
1580         .rx_queue_release         = otx2_nix_rx_queue_release,
1581         .dev_start                = otx2_nix_dev_start,
1582         .dev_stop                 = otx2_nix_dev_stop,
1583         .dev_close                = otx2_nix_dev_close,
1584         .tx_queue_start           = otx2_nix_tx_queue_start,
1585         .tx_queue_stop            = otx2_nix_tx_queue_stop,
1586         .rx_queue_start           = otx2_nix_rx_queue_start,
1587         .rx_queue_stop            = otx2_nix_rx_queue_stop,
1588         .dev_set_link_up          = otx2_nix_dev_set_link_up,
1589         .dev_set_link_down        = otx2_nix_dev_set_link_down,
1590         .dev_supported_ptypes_get = otx2_nix_supported_ptypes_get,
1591         .dev_reset                = otx2_nix_dev_reset,
1592         .stats_get                = otx2_nix_dev_stats_get,
1593         .stats_reset              = otx2_nix_dev_stats_reset,
1594         .get_reg                  = otx2_nix_dev_get_reg,
1595         .mtu_set                  = otx2_nix_mtu_set,
1596         .mac_addr_add             = otx2_nix_mac_addr_add,
1597         .mac_addr_remove          = otx2_nix_mac_addr_del,
1598         .mac_addr_set             = otx2_nix_mac_addr_set,
1599         .promiscuous_enable       = otx2_nix_promisc_enable,
1600         .promiscuous_disable      = otx2_nix_promisc_disable,
1601         .allmulticast_enable      = otx2_nix_allmulticast_enable,
1602         .allmulticast_disable     = otx2_nix_allmulticast_disable,
1603         .queue_stats_mapping_set  = otx2_nix_queue_stats_mapping,
1604         .reta_update              = otx2_nix_dev_reta_update,
1605         .reta_query               = otx2_nix_dev_reta_query,
1606         .rss_hash_update          = otx2_nix_rss_hash_update,
1607         .rss_hash_conf_get        = otx2_nix_rss_hash_conf_get,
1608         .xstats_get               = otx2_nix_xstats_get,
1609         .xstats_get_names         = otx2_nix_xstats_get_names,
1610         .xstats_reset             = otx2_nix_xstats_reset,
1611         .xstats_get_by_id         = otx2_nix_xstats_get_by_id,
1612         .xstats_get_names_by_id   = otx2_nix_xstats_get_names_by_id,
1613         .rxq_info_get             = otx2_nix_rxq_info_get,
1614         .txq_info_get             = otx2_nix_txq_info_get,
1615         .rx_queue_count           = otx2_nix_rx_queue_count,
1616         .rx_descriptor_done       = otx2_nix_rx_descriptor_done,
1617         .rx_descriptor_status     = otx2_nix_rx_descriptor_status,
1618         .tx_done_cleanup          = otx2_nix_tx_done_cleanup,
1619         .pool_ops_supported       = otx2_nix_pool_ops_supported,
1620         .filter_ctrl              = otx2_nix_dev_filter_ctrl,
1621         .get_module_info          = otx2_nix_get_module_info,
1622         .get_module_eeprom        = otx2_nix_get_module_eeprom,
1623         .fw_version_get           = otx2_nix_fw_version_get,
1624         .flow_ctrl_get            = otx2_nix_flow_ctrl_get,
1625         .flow_ctrl_set            = otx2_nix_flow_ctrl_set,
1626         .timesync_enable          = otx2_nix_timesync_enable,
1627         .timesync_disable         = otx2_nix_timesync_disable,
1628         .timesync_read_rx_timestamp = otx2_nix_timesync_read_rx_timestamp,
1629         .timesync_read_tx_timestamp = otx2_nix_timesync_read_tx_timestamp,
1630         .timesync_adjust_time     = otx2_nix_timesync_adjust_time,
1631         .timesync_read_time       = otx2_nix_timesync_read_time,
1632         .timesync_write_time      = otx2_nix_timesync_write_time,
1633         .vlan_offload_set         = otx2_nix_vlan_offload_set,
1634         .vlan_filter_set          = otx2_nix_vlan_filter_set,
1635         .vlan_strip_queue_set     = otx2_nix_vlan_strip_queue_set,
1636         .vlan_tpid_set            = otx2_nix_vlan_tpid_set,
1637         .vlan_pvid_set            = otx2_nix_vlan_pvid_set,
1638         .rx_queue_intr_enable     = otx2_nix_rx_queue_intr_enable,
1639         .rx_queue_intr_disable    = otx2_nix_rx_queue_intr_disable,
1640 };
1641
1642 static inline int
1643 nix_lf_attach(struct otx2_eth_dev *dev)
1644 {
1645         struct otx2_mbox *mbox = dev->mbox;
1646         struct rsrc_attach_req *req;
1647
1648         /* Attach NIX(lf) */
1649         req = otx2_mbox_alloc_msg_attach_resources(mbox);
1650         req->modify = true;
1651         req->nixlf = true;
1652
1653         return otx2_mbox_process(mbox);
1654 }
1655
1656 static inline int
1657 nix_lf_get_msix_offset(struct otx2_eth_dev *dev)
1658 {
1659         struct otx2_mbox *mbox = dev->mbox;
1660         struct msix_offset_rsp *msix_rsp;
1661         int rc;
1662
1663         /* Get NPA and NIX MSIX vector offsets */
1664         otx2_mbox_alloc_msg_msix_offset(mbox);
1665
1666         rc = otx2_mbox_process_msg(mbox, (void *)&msix_rsp);
1667
1668         dev->nix_msixoff = msix_rsp->nix_msixoff;
1669
1670         return rc;
1671 }
1672
1673 static inline int
1674 otx2_eth_dev_lf_detach(struct otx2_mbox *mbox)
1675 {
1676         struct rsrc_detach_req *req;
1677
1678         req = otx2_mbox_alloc_msg_detach_resources(mbox);
1679
1680         /* Detach all except npa lf */
1681         req->partial = true;
1682         req->nixlf = true;
1683         req->sso = true;
1684         req->ssow = true;
1685         req->timlfs = true;
1686         req->cptlfs = true;
1687
1688         return otx2_mbox_process(mbox);
1689 }
1690
1691 static int
1692 otx2_eth_dev_init(struct rte_eth_dev *eth_dev)
1693 {
1694         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
1695         struct rte_pci_device *pci_dev;
1696         int rc, max_entries;
1697
1698         eth_dev->dev_ops = &otx2_eth_dev_ops;
1699
1700         /* For secondary processes, the primary has done all the work */
1701         if (rte_eal_process_type() != RTE_PROC_PRIMARY) {
1702                 /* Setup callbacks for secondary process */
1703                 otx2_eth_set_tx_function(eth_dev);
1704                 otx2_eth_set_rx_function(eth_dev);
1705                 return 0;
1706         }
1707
1708         pci_dev = RTE_ETH_DEV_TO_PCI(eth_dev);
1709
1710         rte_eth_copy_pci_info(eth_dev, pci_dev);
1711         eth_dev->data->dev_flags |= RTE_ETH_DEV_CLOSE_REMOVE;
1712
1713         /* Zero out everything after OTX2_DEV to allow proper dev_reset() */
1714         memset(&dev->otx2_eth_dev_data_start, 0, sizeof(*dev) -
1715                 offsetof(struct otx2_eth_dev, otx2_eth_dev_data_start));
1716
1717         /* Parse devargs string */
1718         rc = otx2_ethdev_parse_devargs(eth_dev->device->devargs, dev);
1719         if (rc) {
1720                 otx2_err("Failed to parse devargs rc=%d", rc);
1721                 goto error;
1722         }
1723
1724         if (!dev->mbox_active) {
1725                 /* Initialize the base otx2_dev object
1726                  * only if already present
1727                  */
1728                 rc = otx2_dev_init(pci_dev, dev);
1729                 if (rc) {
1730                         otx2_err("Failed to initialize otx2_dev rc=%d", rc);
1731                         goto error;
1732                 }
1733         }
1734         /* Device generic callbacks */
1735         dev->ops = &otx2_dev_ops;
1736         dev->eth_dev = eth_dev;
1737
1738         /* Grab the NPA LF if required */
1739         rc = otx2_npa_lf_init(pci_dev, dev);
1740         if (rc)
1741                 goto otx2_dev_uninit;
1742
1743         dev->configured = 0;
1744         dev->drv_inited = true;
1745         dev->base = dev->bar2 + (RVU_BLOCK_ADDR_NIX0 << 20);
1746         dev->lmt_addr = dev->bar2 + (RVU_BLOCK_ADDR_LMT << 20);
1747
1748         /* Attach NIX LF */
1749         rc = nix_lf_attach(dev);
1750         if (rc)
1751                 goto otx2_npa_uninit;
1752
1753         /* Get NIX MSIX offset */
1754         rc = nix_lf_get_msix_offset(dev);
1755         if (rc)
1756                 goto otx2_npa_uninit;
1757
1758         /* Register LF irq handlers */
1759         rc = otx2_nix_register_irqs(eth_dev);
1760         if (rc)
1761                 goto mbox_detach;
1762
1763         /* Get maximum number of supported MAC entries */
1764         max_entries = otx2_cgx_mac_max_entries_get(dev);
1765         if (max_entries < 0) {
1766                 otx2_err("Failed to get max entries for mac addr");
1767                 rc = -ENOTSUP;
1768                 goto unregister_irq;
1769         }
1770
1771         /* For VFs, returned max_entries will be 0. But to keep default MAC
1772          * address, one entry must be allocated. So setting up to 1.
1773          */
1774         if (max_entries == 0)
1775                 max_entries = 1;
1776
1777         eth_dev->data->mac_addrs = rte_zmalloc("mac_addr", max_entries *
1778                                                RTE_ETHER_ADDR_LEN, 0);
1779         if (eth_dev->data->mac_addrs == NULL) {
1780                 otx2_err("Failed to allocate memory for mac addr");
1781                 rc = -ENOMEM;
1782                 goto unregister_irq;
1783         }
1784
1785         dev->max_mac_entries = max_entries;
1786
1787         rc = otx2_nix_mac_addr_get(eth_dev, dev->mac_addr);
1788         if (rc)
1789                 goto free_mac_addrs;
1790
1791         /* Update the mac address */
1792         memcpy(eth_dev->data->mac_addrs, dev->mac_addr, RTE_ETHER_ADDR_LEN);
1793
1794         /* Also sync same MAC address to CGX table */
1795         otx2_cgx_mac_addr_set(eth_dev, &eth_dev->data->mac_addrs[0]);
1796
1797         /* Initialize the tm data structures */
1798         otx2_nix_tm_conf_init(eth_dev);
1799
1800         dev->tx_offload_capa = nix_get_tx_offload_capa(dev);
1801         dev->rx_offload_capa = nix_get_rx_offload_capa(dev);
1802
1803         if (otx2_dev_is_Ax(dev)) {
1804                 dev->hwcap |= OTX2_FIXUP_F_MIN_4K_Q;
1805                 dev->hwcap |= OTX2_FIXUP_F_LIMIT_CQ_FULL;
1806         }
1807
1808         /* Initialize rte-flow */
1809         rc = otx2_flow_init(dev);
1810         if (rc)
1811                 goto free_mac_addrs;
1812
1813         otx2_nix_dbg("Port=%d pf=%d vf=%d ver=%s msix_off=%d hwcap=0x%" PRIx64
1814                      " rxoffload_capa=0x%" PRIx64 " txoffload_capa=0x%" PRIx64,
1815                      eth_dev->data->port_id, dev->pf, dev->vf,
1816                      OTX2_ETH_DEV_PMD_VERSION, dev->nix_msixoff, dev->hwcap,
1817                      dev->rx_offload_capa, dev->tx_offload_capa);
1818         return 0;
1819
1820 free_mac_addrs:
1821         rte_free(eth_dev->data->mac_addrs);
1822 unregister_irq:
1823         otx2_nix_unregister_irqs(eth_dev);
1824 mbox_detach:
1825         otx2_eth_dev_lf_detach(dev->mbox);
1826 otx2_npa_uninit:
1827         otx2_npa_lf_fini();
1828 otx2_dev_uninit:
1829         otx2_dev_fini(pci_dev, dev);
1830 error:
1831         otx2_err("Failed to init nix eth_dev rc=%d", rc);
1832         return rc;
1833 }
1834
1835 static int
1836 otx2_eth_dev_uninit(struct rte_eth_dev *eth_dev, bool mbox_close)
1837 {
1838         struct otx2_eth_dev *dev = otx2_eth_pmd_priv(eth_dev);
1839         struct rte_pci_device *pci_dev;
1840         int rc, i;
1841
1842         /* Nothing to be done for secondary processes */
1843         if (rte_eal_process_type() != RTE_PROC_PRIMARY)
1844                 return 0;
1845
1846         /* Clear the flag since we are closing down */
1847         dev->configured = 0;
1848
1849         /* Disable nix bpid config */
1850         otx2_nix_rxchan_bpid_cfg(eth_dev, false);
1851
1852         npc_rx_disable(dev);
1853
1854         /* Disable vlan offloads */
1855         otx2_nix_vlan_fini(eth_dev);
1856
1857         /* Disable other rte_flow entries */
1858         otx2_flow_fini(dev);
1859
1860         /* Disable PTP if already enabled */
1861         if (otx2_ethdev_is_ptp_en(dev))
1862                 otx2_nix_timesync_disable(eth_dev);
1863
1864         nix_cgx_stop_link_event(dev);
1865
1866         /* Free up SQs */
1867         for (i = 0; i < eth_dev->data->nb_tx_queues; i++) {
1868                 otx2_nix_tx_queue_release(eth_dev->data->tx_queues[i]);
1869                 eth_dev->data->tx_queues[i] = NULL;
1870         }
1871         eth_dev->data->nb_tx_queues = 0;
1872
1873         /* Free up RQ's and CQ's */
1874         for (i = 0; i < eth_dev->data->nb_rx_queues; i++) {
1875                 otx2_nix_rx_queue_release(eth_dev->data->rx_queues[i]);
1876                 eth_dev->data->rx_queues[i] = NULL;
1877         }
1878         eth_dev->data->nb_rx_queues = 0;
1879
1880         /* Free tm resources */
1881         rc = otx2_nix_tm_fini(eth_dev);
1882         if (rc)
1883                 otx2_err("Failed to cleanup tm, rc=%d", rc);
1884
1885         /* Unregister queue irqs */
1886         oxt2_nix_unregister_queue_irqs(eth_dev);
1887
1888         /* Unregister cq irqs */
1889         if (eth_dev->data->dev_conf.intr_conf.rxq)
1890                 oxt2_nix_unregister_cq_irqs(eth_dev);
1891
1892         rc = nix_lf_free(dev);
1893         if (rc)
1894                 otx2_err("Failed to free nix lf, rc=%d", rc);
1895
1896         rc = otx2_npa_lf_fini();
1897         if (rc)
1898                 otx2_err("Failed to cleanup npa lf, rc=%d", rc);
1899
1900         rte_free(eth_dev->data->mac_addrs);
1901         eth_dev->data->mac_addrs = NULL;
1902         dev->drv_inited = false;
1903
1904         pci_dev = RTE_ETH_DEV_TO_PCI(eth_dev);
1905         otx2_nix_unregister_irqs(eth_dev);
1906
1907         rc = otx2_eth_dev_lf_detach(dev->mbox);
1908         if (rc)
1909                 otx2_err("Failed to detach resources, rc=%d", rc);
1910
1911         /* Check if mbox close is needed */
1912         if (!mbox_close)
1913                 return 0;
1914
1915         if (otx2_npa_lf_active(dev) || otx2_dev_active_vfs(dev)) {
1916                 /* Will be freed later by PMD */
1917                 eth_dev->data->dev_private = NULL;
1918                 return 0;
1919         }
1920
1921         otx2_dev_fini(pci_dev, dev);
1922         return 0;
1923 }
1924
1925 static void
1926 otx2_nix_dev_close(struct rte_eth_dev *eth_dev)
1927 {
1928         otx2_eth_dev_uninit(eth_dev, true);
1929 }
1930
1931 static int
1932 otx2_nix_dev_reset(struct rte_eth_dev *eth_dev)
1933 {
1934         int rc;
1935
1936         rc = otx2_eth_dev_uninit(eth_dev, false);
1937         if (rc)
1938                 return rc;
1939
1940         return otx2_eth_dev_init(eth_dev);
1941 }
1942
1943 static int
1944 nix_remove(struct rte_pci_device *pci_dev)
1945 {
1946         struct rte_eth_dev *eth_dev;
1947         struct otx2_idev_cfg *idev;
1948         struct otx2_dev *otx2_dev;
1949         int rc;
1950
1951         eth_dev = rte_eth_dev_allocated(pci_dev->device.name);
1952         if (eth_dev) {
1953                 /* Cleanup eth dev */
1954                 rc = otx2_eth_dev_uninit(eth_dev, true);
1955                 if (rc)
1956                         return rc;
1957
1958                 rte_eth_dev_pci_release(eth_dev);
1959         }
1960
1961         /* Nothing to be done for secondary processes */
1962         if (rte_eal_process_type() != RTE_PROC_PRIMARY)
1963                 return 0;
1964
1965         /* Check for common resources */
1966         idev = otx2_intra_dev_get_cfg();
1967         if (!idev || !idev->npa_lf || idev->npa_lf->pci_dev != pci_dev)
1968                 return 0;
1969
1970         otx2_dev = container_of(idev->npa_lf, struct otx2_dev, npalf);
1971
1972         if (otx2_npa_lf_active(otx2_dev) || otx2_dev_active_vfs(otx2_dev))
1973                 goto exit;
1974
1975         /* Safe to cleanup mbox as no more users */
1976         otx2_dev_fini(pci_dev, otx2_dev);
1977         rte_free(otx2_dev);
1978         return 0;
1979
1980 exit:
1981         otx2_info("%s: common resource in use by other devices", pci_dev->name);
1982         return -EAGAIN;
1983 }
1984
1985 static int
1986 nix_probe(struct rte_pci_driver *pci_drv, struct rte_pci_device *pci_dev)
1987 {
1988         int rc;
1989
1990         RTE_SET_USED(pci_drv);
1991
1992         rc = rte_eth_dev_pci_generic_probe(pci_dev, sizeof(struct otx2_eth_dev),
1993                                            otx2_eth_dev_init);
1994
1995         /* On error on secondary, recheck if port exists in primary or
1996          * in mid of detach state.
1997          */
1998         if (rte_eal_process_type() != RTE_PROC_PRIMARY && rc)
1999                 if (!rte_eth_dev_allocated(pci_dev->device.name))
2000                         return 0;
2001         return rc;
2002 }
2003
2004 static const struct rte_pci_id pci_nix_map[] = {
2005         {
2006                 RTE_PCI_DEVICE(PCI_VENDOR_ID_CAVIUM, PCI_DEVID_OCTEONTX2_RVU_PF)
2007         },
2008         {
2009                 RTE_PCI_DEVICE(PCI_VENDOR_ID_CAVIUM, PCI_DEVID_OCTEONTX2_RVU_VF)
2010         },
2011         {
2012                 RTE_PCI_DEVICE(PCI_VENDOR_ID_CAVIUM,
2013                                PCI_DEVID_OCTEONTX2_RVU_AF_VF)
2014         },
2015         {
2016                 .vendor_id = 0,
2017         },
2018 };
2019
2020 static struct rte_pci_driver pci_nix = {
2021         .id_table = pci_nix_map,
2022         .drv_flags = RTE_PCI_DRV_NEED_MAPPING | RTE_PCI_DRV_NEED_IOVA_AS_VA |
2023                         RTE_PCI_DRV_INTR_LSC,
2024         .probe = nix_probe,
2025         .remove = nix_remove,
2026 };
2027
2028 RTE_PMD_REGISTER_PCI(net_octeontx2, pci_nix);
2029 RTE_PMD_REGISTER_PCI_TABLE(net_octeontx2, pci_nix_map);
2030 RTE_PMD_REGISTER_KMOD_DEP(net_octeontx2, "vfio-pci");