drivers/net/octeontx2/otx2_ethdev.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(C) 2019 Marvell International Ltd.
   3  */
   4
   5 #ifndef __OTX2_ETHDEV_H__
   6 #define __OTX2_ETHDEV_H__
   7
   8 #include <math.h>
   9 #include <stdint.h>
  10
  11 #include <rte_common.h>
  12 #include <rte_ethdev.h>
  13 #include <rte_kvargs.h>
  14 #include <rte_mbuf.h>
  15 #include <rte_mempool.h>
  16 #include <rte_string_fns.h>
  17 #include <rte_time.h>
  18
  19 #include "otx2_common.h"
  20 #include "otx2_dev.h"
  21 #include "otx2_flow.h"
  22 #include "otx2_irq.h"
  23 #include "otx2_mempool.h"
  24 #include "otx2_rx.h"
  25 #include "otx2_tm.h"
  26 #include "otx2_tx.h"
  27
  28 #define OTX2_ETH_DEV_PMD_VERSION        "1.0"
  29
  30 /* Ethdev HWCAP and Fixup flags. Use from MSB bits to avoid conflict with dev */
  31
  32 /* Minimum CQ size should be 4K */
  33 #define OTX2_FIXUP_F_MIN_4K_Q           BIT_ULL(63)
  34 #define otx2_ethdev_fixup_is_min_4k_q(dev)      \
  35                                 ((dev)->hwcap & OTX2_FIXUP_F_MIN_4K_Q)
  36 /* Limit CQ being full */
  37 #define OTX2_FIXUP_F_LIMIT_CQ_FULL      BIT_ULL(62)
  38 #define otx2_ethdev_fixup_is_limit_cq_full(dev) \
  39                                 ((dev)->hwcap & OTX2_FIXUP_F_LIMIT_CQ_FULL)
  40
  41 /* Used for struct otx2_eth_dev::flags */
  42 #define OTX2_LINK_CFG_IN_PROGRESS_F     BIT_ULL(0)
  43
  44 /* VLAN tag inserted by NIX_TX_VTAG_ACTION.
  45  * In Tx space is always reserved for this in FRS.
  46  */
  47 #define NIX_MAX_VTAG_INS                2
  48 #define NIX_MAX_VTAG_ACT_SIZE           (4 * NIX_MAX_VTAG_INS)
  49
  50 /* ETH_HLEN+ETH_FCS+2*VLAN_HLEN */
  51 #define NIX_L2_OVERHEAD \
  52         (RTE_ETHER_HDR_LEN + RTE_ETHER_CRC_LEN + 8)
  53
  54 /* HW config of frame size doesn't include FCS */
  55 #define NIX_MAX_HW_FRS                  9212
  56 #define NIX_MIN_HW_FRS                  60
  57
  58 /* Since HW FRS includes NPC VTAG insertion space, user has reduced FRS */
  59 #define NIX_MAX_FRS     \
  60         (NIX_MAX_HW_FRS + RTE_ETHER_CRC_LEN - NIX_MAX_VTAG_ACT_SIZE)
  61
  62 #define NIX_MIN_FRS     \
  63         (NIX_MIN_HW_FRS + RTE_ETHER_CRC_LEN)
  64
  65 #define NIX_MAX_MTU     \
  66         (NIX_MAX_FRS - NIX_L2_OVERHEAD)
  67
  68 #define NIX_MAX_SQB                     512
  69 #define NIX_DEF_SQB                     16
  70 #define NIX_MIN_SQB                     8
  71 #define NIX_SQB_LIST_SPACE              2
  72 #define NIX_RSS_RETA_SIZE_MAX           256
  73 /* Group 0 will be used for RSS, 1 -7 will be used for rte_flow RSS action*/
  74 #define NIX_RSS_GRPS                    8
  75 #define NIX_HASH_KEY_SIZE               48 /* 352 Bits */
  76 #define NIX_RSS_RETA_SIZE               64
  77 #define NIX_RX_MIN_DESC                 16
  78 #define NIX_RX_MIN_DESC_ALIGN           16
  79 #define NIX_RX_NB_SEG_MAX               6
  80 #define NIX_CQ_ENTRY_SZ                 128
  81 #define NIX_CQ_ALIGN                    512
  82 #define NIX_SQB_LOWER_THRESH            90
  83 #define LMT_SLOT_MASK                   0x7f
  84 #define NIX_RX_DEFAULT_RING_SZ          4096
  85
  86 /* If PTP is enabled additional SEND MEM DESC is required which
  87  * takes 2 words, hence max 7 iova address are possible
  88  */
  89 #if defined(RTE_LIBRTE_IEEE1588)
  90 #define NIX_TX_NB_SEG_MAX               7
  91 #else
  92 #define NIX_TX_NB_SEG_MAX               9
  93 #endif
  94
  95 #define NIX_TX_MSEG_SG_DWORDS                           \
  96         ((RTE_ALIGN_MUL_CEIL(NIX_TX_NB_SEG_MAX, 3) / 3) \
  97          + NIX_TX_NB_SEG_MAX)
  98
  99 /* Apply BP/DROP when CQ is 95% full */
 100 #define NIX_CQ_THRESH_LEVEL     (5 * 256 / 100)
 101 #define NIX_CQ_FULL_ERRATA_SKID (1024ull * 256)
 102
 103 #define CQ_OP_STAT_OP_ERR       63
 104 #define CQ_OP_STAT_CQ_ERR       46
 105
 106 #define OP_ERR                  BIT_ULL(CQ_OP_STAT_OP_ERR)
 107 #define CQ_ERR                  BIT_ULL(CQ_OP_STAT_CQ_ERR)
 108
 109 #define CQ_CQE_THRESH_DEFAULT   0x1ULL /* IRQ triggered when
 110                                         * NIX_LF_CINTX_CNT[QCOUNT]
 111                                         * crosses this value
 112                                         */
 113 #define CQ_TIMER_THRESH_DEFAULT 0xAULL /* ~1usec i.e (0xA * 100nsec) */
 114 #define CQ_TIMER_THRESH_MAX     255
 115
 116 #define NIX_RSS_OFFLOAD         (ETH_RSS_PORT | ETH_RSS_IP | ETH_RSS_UDP |\
 117                                  ETH_RSS_TCP | ETH_RSS_SCTP | \
 118                                  ETH_RSS_TUNNEL | ETH_RSS_L2_PAYLOAD)
 119
 120 #define NIX_TX_OFFLOAD_CAPA ( \
 121         DEV_TX_OFFLOAD_MBUF_FAST_FREE   | \
 122         DEV_TX_OFFLOAD_MT_LOCKFREE      | \
 123         DEV_TX_OFFLOAD_VLAN_INSERT      | \
 124         DEV_TX_OFFLOAD_QINQ_INSERT      | \
 125         DEV_TX_OFFLOAD_OUTER_IPV4_CKSUM | \
 126         DEV_TX_OFFLOAD_OUTER_UDP_CKSUM  | \
 127         DEV_TX_OFFLOAD_TCP_CKSUM        | \
 128         DEV_TX_OFFLOAD_UDP_CKSUM        | \
 129         DEV_TX_OFFLOAD_SCTP_CKSUM       | \
 130         DEV_TX_OFFLOAD_MULTI_SEGS       | \
 131         DEV_TX_OFFLOAD_IPV4_CKSUM)
 132
 133 #define NIX_RX_OFFLOAD_CAPA ( \
 134         DEV_RX_OFFLOAD_CHECKSUM         | \
 135         DEV_RX_OFFLOAD_SCTP_CKSUM       | \
 136         DEV_RX_OFFLOAD_OUTER_IPV4_CKSUM | \
 137         DEV_RX_OFFLOAD_SCATTER          | \
 138         DEV_RX_OFFLOAD_JUMBO_FRAME      | \
 139         DEV_RX_OFFLOAD_OUTER_UDP_CKSUM | \
 140         DEV_RX_OFFLOAD_VLAN_STRIP | \
 141         DEV_RX_OFFLOAD_VLAN_FILTER | \
 142         DEV_RX_OFFLOAD_QINQ_STRIP | \
 143         DEV_RX_OFFLOAD_TIMESTAMP)
 144
 145 #define NIX_DEFAULT_RSS_CTX_GROUP  0
 146 #define NIX_DEFAULT_RSS_MCAM_IDX  -1
 147
 148 #define otx2_ethdev_is_ptp_en(dev)      ((dev)->ptp_en)
 149
 150 #define NIX_TIMESYNC_TX_CMD_LEN         8
 151 /* Additional timesync values. */
 152 #define OTX2_CYCLECOUNTER_MASK   0xffffffffffffffffULL
 153
 154 enum nix_q_size_e {
 155         nix_q_size_16,  /* 16 entries */
 156         nix_q_size_64,  /* 64 entries */
 157         nix_q_size_256,
 158         nix_q_size_1K,
 159         nix_q_size_4K,
 160         nix_q_size_16K,
 161         nix_q_size_64K,
 162         nix_q_size_256K,
 163         nix_q_size_1M,  /* Million entries */
 164         nix_q_size_max
 165 };
 166
 167 struct otx2_qint {
 168         struct rte_eth_dev *eth_dev;
 169         uint8_t qintx;
 170 };
 171
 172 struct otx2_rss_info {
 173         uint64_t nix_rss;
 174         uint32_t flowkey_cfg;
 175         uint16_t rss_size;
 176         uint8_t rss_grps;
 177         uint8_t alg_idx; /* Selected algo index */
 178         uint16_t ind_tbl[NIX_RSS_RETA_SIZE_MAX];
 179         uint8_t key[NIX_HASH_KEY_SIZE];
 180 };
 181
 182 struct otx2_eth_qconf {
 183         union {
 184                 struct rte_eth_txconf tx;
 185                 struct rte_eth_rxconf rx;
 186         } conf;
 187         void *mempool;
 188         uint32_t socket_id;
 189         uint16_t nb_desc;
 190 };
 191
 192 struct otx2_fc_info {
 193         enum rte_eth_fc_mode mode;  /**< Link flow control mode */
 194         uint8_t rx_pause;
 195         uint8_t tx_pause;
 196         uint8_t chan_cnt;
 197         uint16_t bpid[NIX_MAX_CHAN];
 198 };
 199
 200 struct vlan_mkex_info {
 201         struct npc_xtract_info la_xtract;
 202         struct npc_xtract_info lb_xtract;
 203         uint64_t lb_lt_offset;
 204 };
 205
 206 struct vlan_entry {
 207         uint32_t mcam_idx;
 208         uint16_t vlan_id;
 209         TAILQ_ENTRY(vlan_entry) next;
 210 };
 211
 212 TAILQ_HEAD(otx2_vlan_filter_tbl, vlan_entry);
 213
 214 struct otx2_vlan_info {
 215         struct otx2_vlan_filter_tbl fltr_tbl;
 216         /* MKEX layer info */
 217         struct mcam_entry def_tx_mcam_ent;
 218         struct mcam_entry def_rx_mcam_ent;
 219         struct vlan_mkex_info mkex;
 220         /* Default mcam entry that matches vlan packets */
 221         uint32_t def_rx_mcam_idx;
 222         uint32_t def_tx_mcam_idx;
 223         /* MCAM entry that matches double vlan packets */
 224         uint32_t qinq_mcam_idx;
 225         /* Indices of tx_vtag def registers */
 226         uint32_t outer_vlan_idx;
 227         uint32_t inner_vlan_idx;
 228         uint16_t outer_vlan_tpid;
 229         uint16_t inner_vlan_tpid;
 230         uint16_t pvid;
 231         /* QinQ entry allocated before default one */
 232         uint8_t qinq_before_def;
 233         uint8_t pvid_insert_on;
 234         /* Rx vtag action type */
 235         uint8_t vtag_type_idx;
 236         uint8_t filter_on;
 237         uint8_t strip_on;
 238         uint8_t qinq_on;
 239         uint8_t promisc_on;
 240 };
 241
 242 struct otx2_eth_dev {
 243         OTX2_DEV; /* Base class */
 244         MARKER otx2_eth_dev_data_start;
 245         uint16_t sqb_size;
 246         uint16_t rx_chan_base;
 247         uint16_t tx_chan_base;
 248         uint8_t rx_chan_cnt;
 249         uint8_t tx_chan_cnt;
 250         uint8_t lso_tsov4_idx;
 251         uint8_t lso_tsov6_idx;
 252         uint8_t mac_addr[RTE_ETHER_ADDR_LEN];
 253         uint8_t mkex_pfl_name[MKEX_NAME_LEN];
 254         uint8_t max_mac_entries;
 255         uint8_t lf_tx_stats;
 256         uint8_t lf_rx_stats;
 257         uint16_t flags;
 258         uint16_t cints;
 259         uint16_t qints;
 260         uint8_t configured;
 261         uint8_t configured_qints;
 262         uint8_t configured_cints;
 263         uint8_t configured_nb_rx_qs;
 264         uint8_t configured_nb_tx_qs;
 265         uint16_t nix_msixoff;
 266         uintptr_t base;
 267         uintptr_t lmt_addr;
 268         uint16_t scalar_ena;
 269         uint16_t max_sqb_count;
 270         uint16_t rx_offload_flags; /* Selected Rx offload flags(NIX_RX_*_F) */
 271         uint64_t rx_offloads;
 272         uint16_t tx_offload_flags; /* Selected Tx offload flags(NIX_TX_*_F) */
 273         uint64_t tx_offloads;
 274         uint64_t rx_offload_capa;
 275         uint64_t tx_offload_capa;
 276         struct otx2_qint qints_mem[RTE_MAX_QUEUES_PER_PORT];
 277         struct otx2_qint cints_mem[RTE_MAX_QUEUES_PER_PORT];
 278         uint16_t txschq[NIX_TXSCH_LVL_CNT];
 279         uint16_t txschq_contig[NIX_TXSCH_LVL_CNT];
 280         uint16_t txschq_index[NIX_TXSCH_LVL_CNT];
 281         uint16_t txschq_contig_index[NIX_TXSCH_LVL_CNT];
 282         /* Dis-contiguous queues */
 283         uint16_t txschq_list[NIX_TXSCH_LVL_CNT][MAX_TXSCHQ_PER_FUNC];
 284         /* Contiguous queues */
 285         uint16_t txschq_contig_list[NIX_TXSCH_LVL_CNT][MAX_TXSCHQ_PER_FUNC];
 286         uint16_t otx2_tm_root_lvl;
 287         uint16_t tm_flags;
 288         uint16_t tm_leaf_cnt;
 289         struct otx2_nix_tm_node_list node_list;
 290         struct otx2_nix_tm_shaper_profile_list shaper_profile_list;
 291         struct otx2_rss_info rss_info;
 292         struct otx2_fc_info fc_info;
 293         uint32_t txmap[RTE_ETHDEV_QUEUE_STAT_CNTRS];
 294         uint32_t rxmap[RTE_ETHDEV_QUEUE_STAT_CNTRS];
 295         struct otx2_npc_flow_info npc_flow;
 296         struct otx2_vlan_info vlan_info;
 297         struct otx2_eth_qconf *tx_qconf;
 298         struct otx2_eth_qconf *rx_qconf;
 299         struct rte_eth_dev *eth_dev;
 300         eth_rx_burst_t rx_pkt_burst_no_offload;
 301         /* PTP counters */
 302         bool ptp_en;
 303         struct otx2_timesync_info tstamp;
 304         struct rte_timecounter  systime_tc;
 305         struct rte_timecounter  rx_tstamp_tc;
 306         struct rte_timecounter  tx_tstamp_tc;
 307         double clk_freq_mult;
 308         uint64_t clk_delta;
 309 } __rte_cache_aligned;
 310
 311 struct otx2_eth_txq {
 312         uint64_t cmd[8];
 313         int64_t fc_cache_pkts;
 314         uint64_t *fc_mem;
 315         void *lmt_addr;
 316         rte_iova_t io_addr;
 317         rte_iova_t fc_iova;
 318         uint16_t sqes_per_sqb_log2;
 319         int16_t nb_sqb_bufs_adj;
 320         MARKER slow_path_start;
 321         uint16_t nb_sqb_bufs;
 322         uint16_t sq;
 323         uint64_t offloads;
 324         struct otx2_eth_dev *dev;
 325         struct rte_mempool *sqb_pool;
 326         struct otx2_eth_qconf qconf;
 327 } __rte_cache_aligned;
 328
 329 struct otx2_eth_rxq {
 330         uint64_t mbuf_initializer;
 331         uint64_t data_off;
 332         uintptr_t desc;
 333         void *lookup_mem;
 334         uintptr_t cq_door;
 335         uint64_t wdata;
 336         int64_t *cq_status;
 337         uint32_t head;
 338         uint32_t qmask;
 339         uint32_t available;
 340         uint16_t rq;
 341         struct otx2_timesync_info *tstamp;
 342         MARKER slow_path_start;
 343         uint64_t aura;
 344         uint64_t offloads;
 345         uint32_t qlen;
 346         struct rte_mempool *pool;
 347         enum nix_q_size_e qsize;
 348         struct rte_eth_dev *eth_dev;
 349         struct otx2_eth_qconf qconf;
 350         uint16_t cq_drop;
 351 } __rte_cache_aligned;
 352
 353 static inline struct otx2_eth_dev *
 354 otx2_eth_pmd_priv(struct rte_eth_dev *eth_dev)
 355 {
 356         return eth_dev->data->dev_private;
 357 }
 358
 359 /* Ops */
 360 void otx2_nix_info_get(struct rte_eth_dev *eth_dev,
 361                        struct rte_eth_dev_info *dev_info);
 362 int otx2_nix_dev_filter_ctrl(struct rte_eth_dev *eth_dev,
 363                              enum rte_filter_type filter_type,
 364                              enum rte_filter_op filter_op, void *arg);
 365 int otx2_nix_fw_version_get(struct rte_eth_dev *eth_dev, char *fw_version,
 366                             size_t fw_size);
 367 int otx2_nix_get_module_info(struct rte_eth_dev *eth_dev,
 368                              struct rte_eth_dev_module_info *modinfo);
 369 int otx2_nix_get_module_eeprom(struct rte_eth_dev *eth_dev,
 370                                struct rte_dev_eeprom_info *info);
 371 int otx2_nix_pool_ops_supported(struct rte_eth_dev *eth_dev, const char *pool);
 372 void otx2_nix_rxq_info_get(struct rte_eth_dev *eth_dev, uint16_t queue_id,
 373                            struct rte_eth_rxq_info *qinfo);
 374 void otx2_nix_txq_info_get(struct rte_eth_dev *eth_dev, uint16_t queue_id,
 375                            struct rte_eth_txq_info *qinfo);
 376 uint32_t otx2_nix_rx_queue_count(struct rte_eth_dev *eth_dev, uint16_t qidx);
 377 int otx2_nix_tx_done_cleanup(void *txq, uint32_t free_cnt);
 378 int otx2_nix_rx_descriptor_done(void *rxq, uint16_t offset);
 379 int otx2_nix_rx_descriptor_status(void *rx_queue, uint16_t offset);
 380
 381 void otx2_nix_promisc_config(struct rte_eth_dev *eth_dev, int en);
 382 void otx2_nix_promisc_enable(struct rte_eth_dev *eth_dev);
 383 void otx2_nix_promisc_disable(struct rte_eth_dev *eth_dev);
 384 void otx2_nix_allmulticast_enable(struct rte_eth_dev *eth_dev);
 385 void otx2_nix_allmulticast_disable(struct rte_eth_dev *eth_dev);
 386 int otx2_nix_tx_queue_start(struct rte_eth_dev *eth_dev, uint16_t qidx);
 387 int otx2_nix_tx_queue_stop(struct rte_eth_dev *eth_dev, uint16_t qidx);
 388 uint64_t otx2_nix_rxq_mbuf_setup(struct otx2_eth_dev *dev, uint16_t port_id);
 389
 390 /* MTU */
 391 int otx2_nix_mtu_set(struct rte_eth_dev *eth_dev, uint16_t mtu);
 392 int otx2_nix_recalc_mtu(struct rte_eth_dev *eth_dev);
 393
 394 /* Link */
 395 void otx2_nix_toggle_flag_link_cfg(struct otx2_eth_dev *dev, bool set);
 396 int otx2_nix_link_update(struct rte_eth_dev *eth_dev, int wait_to_complete);
 397 void otx2_eth_dev_link_status_update(struct otx2_dev *dev,
 398                                      struct cgx_link_user_info *link);
 399 int otx2_nix_dev_set_link_up(struct rte_eth_dev *eth_dev);
 400 int otx2_nix_dev_set_link_down(struct rte_eth_dev *eth_dev);
 401
 402 /* IRQ */
 403 int otx2_nix_register_irqs(struct rte_eth_dev *eth_dev);
 404 int oxt2_nix_register_queue_irqs(struct rte_eth_dev *eth_dev);
 405 int oxt2_nix_register_cq_irqs(struct rte_eth_dev *eth_dev);
 406 void otx2_nix_unregister_irqs(struct rte_eth_dev *eth_dev);
 407 void oxt2_nix_unregister_queue_irqs(struct rte_eth_dev *eth_dev);
 408 void oxt2_nix_unregister_cq_irqs(struct rte_eth_dev *eth_dev);
 409
 410 int otx2_nix_rx_queue_intr_enable(struct rte_eth_dev *eth_dev,
 411                                   uint16_t rx_queue_id);
 412 int otx2_nix_rx_queue_intr_disable(struct rte_eth_dev *eth_dev,
 413                                    uint16_t rx_queue_id);
 414
 415 /* Debug */
 416 int otx2_nix_reg_dump(struct otx2_eth_dev *dev, uint64_t *data);
 417 int otx2_nix_dev_get_reg(struct rte_eth_dev *eth_dev,
 418                          struct rte_dev_reg_info *regs);
 419 int otx2_nix_queues_ctx_dump(struct rte_eth_dev *eth_dev);
 420 void otx2_nix_cqe_dump(const struct nix_cqe_hdr_s *cq);
 421
 422 /* Stats */
 423 int otx2_nix_dev_stats_get(struct rte_eth_dev *eth_dev,
 424                            struct rte_eth_stats *stats);
 425 void otx2_nix_dev_stats_reset(struct rte_eth_dev *eth_dev);
 426
 427 int otx2_nix_queue_stats_mapping(struct rte_eth_dev *dev,
 428                                  uint16_t queue_id, uint8_t stat_idx,
 429                                  uint8_t is_rx);
 430 int otx2_nix_xstats_get(struct rte_eth_dev *eth_dev,
 431                         struct rte_eth_xstat *xstats, unsigned int n);
 432 int otx2_nix_xstats_get_names(struct rte_eth_dev *eth_dev,
 433                               struct rte_eth_xstat_name *xstats_names,
 434                               unsigned int limit);
 435 void otx2_nix_xstats_reset(struct rte_eth_dev *eth_dev);
 436
 437 int otx2_nix_xstats_get_by_id(struct rte_eth_dev *eth_dev,
 438                               const uint64_t *ids,
 439                               uint64_t *values, unsigned int n);
 440 int otx2_nix_xstats_get_names_by_id(struct rte_eth_dev *eth_dev,
 441                                     struct rte_eth_xstat_name *xstats_names,
 442                                     const uint64_t *ids, unsigned int limit);
 443
 444 /* RSS */
 445 void otx2_nix_rss_set_key(struct otx2_eth_dev *dev,
 446                           uint8_t *key, uint32_t key_len);
 447 uint32_t otx2_rss_ethdev_to_nix(struct otx2_eth_dev *dev,
 448                                 uint64_t ethdev_rss, uint8_t rss_level);
 449 int otx2_rss_set_hf(struct otx2_eth_dev *dev,
 450                     uint32_t flowkey_cfg, uint8_t *alg_idx,
 451                     uint8_t group, int mcam_index);
 452 int otx2_nix_rss_tbl_init(struct otx2_eth_dev *dev, uint8_t group,
 453                           uint16_t *ind_tbl);
 454 int otx2_nix_rss_config(struct rte_eth_dev *eth_dev);
 455
 456 int otx2_nix_dev_reta_update(struct rte_eth_dev *eth_dev,
 457                              struct rte_eth_rss_reta_entry64 *reta_conf,
 458                              uint16_t reta_size);
 459 int otx2_nix_dev_reta_query(struct rte_eth_dev *eth_dev,
 460                             struct rte_eth_rss_reta_entry64 *reta_conf,
 461                             uint16_t reta_size);
 462 int otx2_nix_rss_hash_update(struct rte_eth_dev *eth_dev,
 463                              struct rte_eth_rss_conf *rss_conf);
 464
 465 int otx2_nix_rss_hash_conf_get(struct rte_eth_dev *eth_dev,
 466                                struct rte_eth_rss_conf *rss_conf);
 467
 468 /* CGX */
 469 int otx2_cgx_rxtx_start(struct otx2_eth_dev *dev);
 470 int otx2_cgx_rxtx_stop(struct otx2_eth_dev *dev);
 471 int otx2_cgx_mac_addr_set(struct rte_eth_dev *eth_dev,
 472                           struct rte_ether_addr *addr);
 473
 474 /* Flow Control */
 475 int otx2_nix_flow_ctrl_get(struct rte_eth_dev *eth_dev,
 476                            struct rte_eth_fc_conf *fc_conf);
 477
 478 int otx2_nix_flow_ctrl_set(struct rte_eth_dev *eth_dev,
 479                            struct rte_eth_fc_conf *fc_conf);
 480
 481 int otx2_nix_rxchan_bpid_cfg(struct rte_eth_dev *eth_dev, bool enb);
 482
 483 int otx2_nix_update_flow_ctrl_mode(struct rte_eth_dev *eth_dev);
 484
 485 /* VLAN */
 486 int otx2_nix_vlan_offload_init(struct rte_eth_dev *eth_dev);
 487 int otx2_nix_vlan_fini(struct rte_eth_dev *eth_dev);
 488 int otx2_nix_vlan_offload_set(struct rte_eth_dev *eth_dev, int mask);
 489 void otx2_nix_vlan_update_promisc(struct rte_eth_dev *eth_dev, int enable);
 490 int otx2_nix_vlan_filter_set(struct rte_eth_dev *eth_dev, uint16_t vlan_id,
 491                              int on);
 492 void otx2_nix_vlan_strip_queue_set(struct rte_eth_dev *dev,
 493                                    uint16_t queue, int on);
 494 int otx2_nix_vlan_tpid_set(struct rte_eth_dev *eth_dev,
 495                            enum rte_vlan_type type, uint16_t tpid);
 496 int otx2_nix_vlan_pvid_set(struct rte_eth_dev *dev, uint16_t vlan_id, int on);
 497
 498 /* Lookup configuration */
 499 void *otx2_nix_fastpath_lookup_mem_get(void);
 500
 501 /* PTYPES */
 502 const uint32_t *otx2_nix_supported_ptypes_get(struct rte_eth_dev *dev);
 503
 504 /* Mac address handling */
 505 int otx2_nix_mac_addr_set(struct rte_eth_dev *eth_dev,
 506                           struct rte_ether_addr *addr);
 507 int otx2_nix_mac_addr_get(struct rte_eth_dev *eth_dev, uint8_t *addr);
 508 int otx2_nix_mac_addr_add(struct rte_eth_dev *eth_dev,
 509                           struct rte_ether_addr *addr,
 510                           uint32_t index, uint32_t pool);
 511 void otx2_nix_mac_addr_del(struct rte_eth_dev *eth_dev, uint32_t index);
 512 int otx2_cgx_mac_max_entries_get(struct otx2_eth_dev *dev);
 513
 514 /* Devargs */
 515 int otx2_ethdev_parse_devargs(struct rte_devargs *devargs,
 516                               struct otx2_eth_dev *dev);
 517
 518 /* Rx and Tx routines */
 519 void otx2_eth_set_rx_function(struct rte_eth_dev *eth_dev);
 520 void otx2_eth_set_tx_function(struct rte_eth_dev *eth_dev);
 521 void otx2_nix_form_default_desc(struct otx2_eth_txq *txq);
 522
 523 /* Timesync - PTP routines */
 524 int otx2_nix_timesync_enable(struct rte_eth_dev *eth_dev);
 525 int otx2_nix_timesync_disable(struct rte_eth_dev *eth_dev);
 526 int otx2_nix_timesync_read_rx_timestamp(struct rte_eth_dev *eth_dev,
 527                                         struct timespec *timestamp,
 528                                         uint32_t flags);
 529 int otx2_nix_timesync_read_tx_timestamp(struct rte_eth_dev *eth_dev,
 530                                         struct timespec *timestamp);
 531 int otx2_nix_timesync_adjust_time(struct rte_eth_dev *eth_dev, int64_t delta);
 532 int otx2_nix_timesync_write_time(struct rte_eth_dev *eth_dev,
 533                                  const struct timespec *ts);
 534 int otx2_nix_timesync_read_time(struct rte_eth_dev *eth_dev,
 535                                 struct timespec *ts);
 536 int otx2_eth_dev_ptp_info_update(struct otx2_dev *dev, bool ptp_en);
 537 int otx2_nix_read_clock(struct rte_eth_dev *eth_dev, uint64_t *time);
 538 int otx2_nix_raw_clock_tsc_conv(struct otx2_eth_dev *dev);
 539
 540 #endif /* __OTX2_ETHDEV_H__ */