drivers/net/octeontx2/otx2_tm.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(C) 2019 Marvell International Ltd.
   3  */
   4
   5 #ifndef __OTX2_TM_H__
   6 #define __OTX2_TM_H__
   7
   8 #include <stdbool.h>
   9
  10 #include <rte_tm_driver.h>
  11
  12 #define NIX_TM_DEFAULT_TREE     BIT_ULL(0)
  13 #define NIX_TM_COMMITTED        BIT_ULL(1)
  14 #define NIX_TM_TL1_NO_SP        BIT_ULL(3)
  15
  16 struct otx2_eth_dev;
  17
  18 void otx2_nix_tm_conf_init(struct rte_eth_dev *eth_dev);
  19 int otx2_nix_tm_init_default(struct rte_eth_dev *eth_dev);
  20 int otx2_nix_tm_fini(struct rte_eth_dev *eth_dev);
  21 int otx2_nix_tm_get_leaf_data(struct otx2_eth_dev *dev, uint16_t sq,
  22                               uint32_t *rr_quantum, uint16_t *smq);
  23 int otx2_nix_sq_flush_pre(void *_txq, bool dev_started);
  24 int otx2_nix_sq_flush_post(void *_txq);
  25 int otx2_nix_sq_enable(void *_txq);
  26 int otx2_nix_sq_sqb_aura_fc(void *_txq, bool enable);
  27
  28 struct otx2_nix_tm_node {
  29         TAILQ_ENTRY(otx2_nix_tm_node) node;
  30         uint32_t id;
  31         uint32_t hw_id;
  32         uint32_t priority;
  33         uint32_t weight;
  34         uint16_t lvl;
  35         uint16_t hw_lvl;
  36         uint32_t rr_prio;
  37         uint32_t rr_num;
  38         uint32_t max_prio;
  39         uint32_t parent_hw_id;
  40         uint32_t flags:16;
  41 #define NIX_TM_NODE_HWRES       BIT_ULL(0)
  42 #define NIX_TM_NODE_ENABLED     BIT_ULL(1)
  43 #define NIX_TM_NODE_USER        BIT_ULL(2)
  44         /* Shaper algorithm for RED state @NIX_REDALG_E */
  45         uint32_t red_algo:2;
  46
  47         struct otx2_nix_tm_node *parent;
  48         struct rte_tm_node_params params;
  49 };
  50
  51 struct otx2_nix_tm_shaper_profile {
  52         TAILQ_ENTRY(otx2_nix_tm_shaper_profile) shaper;
  53         uint32_t shaper_profile_id;
  54         uint32_t reference_count;
  55         struct rte_tm_shaper_params params; /* Rate in bits/sec */
  56 };
  57
  58 struct shaper_params {
  59         uint64_t burst_exponent;
  60         uint64_t burst_mantissa;
  61         uint64_t div_exp;
  62         uint64_t exponent;
  63         uint64_t mantissa;
  64         uint64_t burst;
  65         uint64_t rate;
  66 };
  67
  68 TAILQ_HEAD(otx2_nix_tm_node_list, otx2_nix_tm_node);
  69 TAILQ_HEAD(otx2_nix_tm_shaper_profile_list, otx2_nix_tm_shaper_profile);
  70
  71 #define MAX_SCHED_WEIGHT ((uint8_t)~0)
  72 #define NIX_TM_RR_QUANTUM_MAX (BIT_ULL(24) - 1)
  73 #define NIX_TM_WEIGHT_TO_RR_QUANTUM(__weight)                   \
  74                 ((((__weight) & MAX_SCHED_WEIGHT) *             \
  75                   NIX_TM_RR_QUANTUM_MAX) / MAX_SCHED_WEIGHT)
  76
  77 /* DEFAULT_RR_WEIGHT * NIX_TM_RR_QUANTUM_MAX / MAX_SCHED_WEIGHT  */
  78 /* = NIX_MAX_HW_MTU */
  79 #define DEFAULT_RR_WEIGHT 71
  80
  81 /** NIX rate limits */
  82 #define MAX_RATE_DIV_EXP 12
  83 #define MAX_RATE_EXPONENT 0xf
  84 #define MAX_RATE_MANTISSA 0xff
  85
  86 #define NIX_SHAPER_RATE_CONST ((uint64_t)2E6)
  87
  88 /* NIX rate calculation in Bits/Sec
  89  *      PIR_ADD = ((256 + NIX_*_PIR[RATE_MANTISSA])
  90  *              << NIX_*_PIR[RATE_EXPONENT]) / 256
  91  *      PIR = (2E6 * PIR_ADD / (1 << NIX_*_PIR[RATE_DIVIDER_EXPONENT]))
  92  *
  93  *      CIR_ADD = ((256 + NIX_*_CIR[RATE_MANTISSA])
  94  *              << NIX_*_CIR[RATE_EXPONENT]) / 256
  95  *      CIR = (2E6 * CIR_ADD / (CCLK_TICKS << NIX_*_CIR[RATE_DIVIDER_EXPONENT]))
  96  */
  97 #define SHAPER_RATE(exponent, mantissa, div_exp) \
  98         ((NIX_SHAPER_RATE_CONST * ((256 + (mantissa)) << (exponent)))\
  99                 / (((1ull << (div_exp)) * 256)))
 100
 101 /* 96xx rate limits in Bits/Sec */
 102 #define MIN_SHAPER_RATE \
 103         SHAPER_RATE(0, 0, MAX_RATE_DIV_EXP)
 104
 105 #define MAX_SHAPER_RATE \
 106         SHAPER_RATE(MAX_RATE_EXPONENT, MAX_RATE_MANTISSA, 0)
 107
 108 /** TM Shaper - low level operations */
 109
 110 /** NIX burst limits */
 111 #define MAX_BURST_EXPONENT 0xf
 112 #define MAX_BURST_MANTISSA 0xff
 113
 114 /* NIX burst calculation
 115  *      PIR_BURST = ((256 + NIX_*_PIR[BURST_MANTISSA])
 116  *              << (NIX_*_PIR[BURST_EXPONENT] + 1))
 117  *                      / 256
 118  *
 119  *      CIR_BURST = ((256 + NIX_*_CIR[BURST_MANTISSA])
 120  *              << (NIX_*_CIR[BURST_EXPONENT] + 1))
 121  *                      / 256
 122  */
 123 #define SHAPER_BURST(exponent, mantissa) \
 124         (((256 + (mantissa)) << ((exponent) + 1)) / 256)
 125
 126 /** Shaper burst limits */
 127 #define MIN_SHAPER_BURST \
 128         SHAPER_BURST(0, 0)
 129
 130 #define MAX_SHAPER_BURST \
 131         SHAPER_BURST(MAX_BURST_EXPONENT,\
 132                 MAX_BURST_MANTISSA)
 133
 134 /* Default TL1 priority and Quantum from AF */
 135 #define TXSCH_TL1_DFLT_RR_QTM  ((1 << 24) - 1)
 136 #define TXSCH_TL1_DFLT_RR_PRIO 1
 137
 138 static inline const char *
 139 nix_hwlvl2str(uint32_t hw_lvl)
 140 {
 141         switch (hw_lvl) {
 142         case NIX_TXSCH_LVL_MDQ:
 143                 return "SMQ/MDQ";
 144         case NIX_TXSCH_LVL_TL4:
 145                 return "TL4";
 146         case NIX_TXSCH_LVL_TL3:
 147                 return "TL3";
 148         case NIX_TXSCH_LVL_TL2:
 149                 return "TL2";
 150         case NIX_TXSCH_LVL_TL1:
 151                 return "TL1";
 152         default:
 153                 break;
 154         }
 155
 156         return "???";
 157 }
 158
 159 #endif /* __OTX2_TM_H__ */