drivers/net/octeontx2/otx2_tm.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(C) 2019 Marvell International Ltd.
   3  */
   4
   5 #ifndef __OTX2_TM_H__
   6 #define __OTX2_TM_H__
   7
   8 #include <stdbool.h>
   9
  10 #include <rte_tm_driver.h>
  11
  12 #define NIX_TM_DEFAULT_TREE     BIT_ULL(0)
  13 #define NIX_TM_COMMITTED        BIT_ULL(1)
  14 #define NIX_TM_RATE_LIMIT_TREE  BIT_ULL(2)
  15 #define NIX_TM_TL1_NO_SP        BIT_ULL(3)
  16
  17 struct otx2_eth_dev;
  18
  19 void otx2_nix_tm_conf_init(struct rte_eth_dev *eth_dev);
  20 int otx2_nix_tm_init_default(struct rte_eth_dev *eth_dev);
  21 int otx2_nix_tm_fini(struct rte_eth_dev *eth_dev);
  22 int otx2_nix_tm_ops_get(struct rte_eth_dev *eth_dev, void *ops);
  23 int otx2_nix_tm_get_leaf_data(struct otx2_eth_dev *dev, uint16_t sq,
  24                               uint32_t *rr_quantum, uint16_t *smq);
  25 int otx2_nix_tm_set_queue_rate_limit(struct rte_eth_dev *eth_dev,
  26                                      uint16_t queue_idx, uint16_t tx_rate);
  27 int otx2_nix_sq_flush_pre(void *_txq, bool dev_started);
  28 int otx2_nix_sq_flush_post(void *_txq);
  29 int otx2_nix_sq_enable(void *_txq);
  30 int otx2_nix_get_link(struct otx2_eth_dev *dev);
  31 int otx2_nix_sq_sqb_aura_fc(void *_txq, bool enable);
  32
  33 struct otx2_nix_tm_node {
  34         TAILQ_ENTRY(otx2_nix_tm_node) node;
  35         uint32_t id;
  36         uint32_t hw_id;
  37         uint32_t priority;
  38         uint32_t weight;
  39         uint16_t lvl;
  40         uint16_t hw_lvl;
  41         uint32_t rr_prio;
  42         uint32_t rr_num;
  43         uint32_t max_prio;
  44         uint32_t parent_hw_id;
  45         uint32_t flags:16;
  46 #define NIX_TM_NODE_HWRES       BIT_ULL(0)
  47 #define NIX_TM_NODE_ENABLED     BIT_ULL(1)
  48 #define NIX_TM_NODE_USER        BIT_ULL(2)
  49         /* Shaper algorithm for RED state @NIX_REDALG_E */
  50         uint32_t red_algo:2;
  51
  52         struct otx2_nix_tm_node *parent;
  53         struct rte_tm_node_params params;
  54
  55         /* Last stats */
  56         uint64_t last_pkts;
  57         uint64_t last_bytes;
  58 };
  59
  60 struct otx2_nix_tm_shaper_profile {
  61         TAILQ_ENTRY(otx2_nix_tm_shaper_profile) shaper;
  62         uint32_t shaper_profile_id;
  63         uint32_t reference_count;
  64         struct rte_tm_shaper_params params; /* Rate in bits/sec */
  65 };
  66
  67 struct shaper_params {
  68         uint64_t burst_exponent;
  69         uint64_t burst_mantissa;
  70         uint64_t div_exp;
  71         uint64_t exponent;
  72         uint64_t mantissa;
  73         uint64_t burst;
  74         uint64_t rate;
  75 };
  76
  77 TAILQ_HEAD(otx2_nix_tm_node_list, otx2_nix_tm_node);
  78 TAILQ_HEAD(otx2_nix_tm_shaper_profile_list, otx2_nix_tm_shaper_profile);
  79
  80 #define MAX_SCHED_WEIGHT ((uint8_t)~0)
  81 #define NIX_TM_RR_QUANTUM_MAX (BIT_ULL(24) - 1)
  82 #define NIX_TM_WEIGHT_TO_RR_QUANTUM(__weight)                   \
  83                 ((((__weight) & MAX_SCHED_WEIGHT) *             \
  84                   NIX_TM_RR_QUANTUM_MAX) / MAX_SCHED_WEIGHT)
  85
  86 /* DEFAULT_RR_WEIGHT * NIX_TM_RR_QUANTUM_MAX / MAX_SCHED_WEIGHT  */
  87 /* = NIX_MAX_HW_MTU */
  88 #define DEFAULT_RR_WEIGHT 71
  89
  90 /** NIX rate limits */
  91 #define MAX_RATE_DIV_EXP 12
  92 #define MAX_RATE_EXPONENT 0xf
  93 #define MAX_RATE_MANTISSA 0xff
  94
  95 #define NIX_SHAPER_RATE_CONST ((uint64_t)2E6)
  96
  97 /* NIX rate calculation in Bits/Sec
  98  *      PIR_ADD = ((256 + NIX_*_PIR[RATE_MANTISSA])
  99  *              << NIX_*_PIR[RATE_EXPONENT]) / 256
 100  *      PIR = (2E6 * PIR_ADD / (1 << NIX_*_PIR[RATE_DIVIDER_EXPONENT]))
 101  *
 102  *      CIR_ADD = ((256 + NIX_*_CIR[RATE_MANTISSA])
 103  *              << NIX_*_CIR[RATE_EXPONENT]) / 256
 104  *      CIR = (2E6 * CIR_ADD / (CCLK_TICKS << NIX_*_CIR[RATE_DIVIDER_EXPONENT]))
 105  */
 106 #define SHAPER_RATE(exponent, mantissa, div_exp) \
 107         ((NIX_SHAPER_RATE_CONST * ((256 + (mantissa)) << (exponent)))\
 108                 / (((1ull << (div_exp)) * 256)))
 109
 110 /* 96xx rate limits in Bits/Sec */
 111 #define MIN_SHAPER_RATE \
 112         SHAPER_RATE(0, 0, MAX_RATE_DIV_EXP)
 113
 114 #define MAX_SHAPER_RATE \
 115         SHAPER_RATE(MAX_RATE_EXPONENT, MAX_RATE_MANTISSA, 0)
 116
 117 /** TM Shaper - low level operations */
 118
 119 /** NIX burst limits */
 120 #define MAX_BURST_EXPONENT 0xf
 121 #define MAX_BURST_MANTISSA 0xff
 122
 123 /* NIX burst calculation
 124  *      PIR_BURST = ((256 + NIX_*_PIR[BURST_MANTISSA])
 125  *              << (NIX_*_PIR[BURST_EXPONENT] + 1))
 126  *                      / 256
 127  *
 128  *      CIR_BURST = ((256 + NIX_*_CIR[BURST_MANTISSA])
 129  *              << (NIX_*_CIR[BURST_EXPONENT] + 1))
 130  *                      / 256
 131  */
 132 #define SHAPER_BURST(exponent, mantissa) \
 133         (((256 + (mantissa)) << ((exponent) + 1)) / 256)
 134
 135 /** Shaper burst limits */
 136 #define MIN_SHAPER_BURST \
 137         SHAPER_BURST(0, 0)
 138
 139 #define MAX_SHAPER_BURST \
 140         SHAPER_BURST(MAX_BURST_EXPONENT,\
 141                 MAX_BURST_MANTISSA)
 142
 143 /* Default TL1 priority and Quantum from AF */
 144 #define TXSCH_TL1_DFLT_RR_QTM  ((1 << 24) - 1)
 145 #define TXSCH_TL1_DFLT_RR_PRIO 1
 146
 147 #define TXSCH_TLX_SP_PRIO_MAX 10
 148
 149 static inline const char *
 150 nix_hwlvl2str(uint32_t hw_lvl)
 151 {
 152         switch (hw_lvl) {
 153         case NIX_TXSCH_LVL_MDQ:
 154                 return "SMQ/MDQ";
 155         case NIX_TXSCH_LVL_TL4:
 156                 return "TL4";
 157         case NIX_TXSCH_LVL_TL3:
 158                 return "TL3";
 159         case NIX_TXSCH_LVL_TL2:
 160                 return "TL2";
 161         case NIX_TXSCH_LVL_TL1:
 162                 return "TL1";
 163         default:
 164                 break;
 165         }
 166
 167         return "???";
 168 }
 169
 170 #endif /* __OTX2_TM_H__ */