drivers/net/octeontx2/otx2_tm.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(C) 2019 Marvell International Ltd.
   3  */
   4
   5 #ifndef __OTX2_TM_H__
   6 #define __OTX2_TM_H__
   7
   8 #include <stdbool.h>
   9
  10 #include <rte_tm_driver.h>
  11
  12 #define NIX_TM_DEFAULT_TREE     BIT_ULL(0)
  13 #define NIX_TM_COMMITTED        BIT_ULL(1)
  14 #define NIX_TM_TL1_NO_SP        BIT_ULL(3)
  15
  16 struct otx2_eth_dev;
  17
  18 void otx2_nix_tm_conf_init(struct rte_eth_dev *eth_dev);
  19 int otx2_nix_tm_init_default(struct rte_eth_dev *eth_dev);
  20 int otx2_nix_tm_fini(struct rte_eth_dev *eth_dev);
  21 int otx2_nix_tm_get_leaf_data(struct otx2_eth_dev *dev, uint16_t sq,
  22                               uint32_t *rr_quantum, uint16_t *smq);
  23 int otx2_nix_sq_flush_pre(void *_txq, bool dev_started);
  24 int otx2_nix_sq_flush_post(void *_txq);
  25 int otx2_nix_sq_enable(void *_txq);
  26 int otx2_nix_get_link(struct otx2_eth_dev *dev);
  27 int otx2_nix_sq_sqb_aura_fc(void *_txq, bool enable);
  28
  29 struct otx2_nix_tm_node {
  30         TAILQ_ENTRY(otx2_nix_tm_node) node;
  31         uint32_t id;
  32         uint32_t hw_id;
  33         uint32_t priority;
  34         uint32_t weight;
  35         uint16_t lvl;
  36         uint16_t hw_lvl;
  37         uint32_t rr_prio;
  38         uint32_t rr_num;
  39         uint32_t max_prio;
  40         uint32_t parent_hw_id;
  41         uint32_t flags:16;
  42 #define NIX_TM_NODE_HWRES       BIT_ULL(0)
  43 #define NIX_TM_NODE_ENABLED     BIT_ULL(1)
  44 #define NIX_TM_NODE_USER        BIT_ULL(2)
  45         /* Shaper algorithm for RED state @NIX_REDALG_E */
  46         uint32_t red_algo:2;
  47
  48         struct otx2_nix_tm_node *parent;
  49         struct rte_tm_node_params params;
  50
  51         /* Last stats */
  52         uint64_t last_pkts;
  53         uint64_t last_bytes;
  54 };
  55
  56 struct otx2_nix_tm_shaper_profile {
  57         TAILQ_ENTRY(otx2_nix_tm_shaper_profile) shaper;
  58         uint32_t shaper_profile_id;
  59         uint32_t reference_count;
  60         struct rte_tm_shaper_params params; /* Rate in bits/sec */
  61 };
  62
  63 struct shaper_params {
  64         uint64_t burst_exponent;
  65         uint64_t burst_mantissa;
  66         uint64_t div_exp;
  67         uint64_t exponent;
  68         uint64_t mantissa;
  69         uint64_t burst;
  70         uint64_t rate;
  71 };
  72
  73 TAILQ_HEAD(otx2_nix_tm_node_list, otx2_nix_tm_node);
  74 TAILQ_HEAD(otx2_nix_tm_shaper_profile_list, otx2_nix_tm_shaper_profile);
  75
  76 #define MAX_SCHED_WEIGHT ((uint8_t)~0)
  77 #define NIX_TM_RR_QUANTUM_MAX (BIT_ULL(24) - 1)
  78 #define NIX_TM_WEIGHT_TO_RR_QUANTUM(__weight)                   \
  79                 ((((__weight) & MAX_SCHED_WEIGHT) *             \
  80                   NIX_TM_RR_QUANTUM_MAX) / MAX_SCHED_WEIGHT)
  81
  82 /* DEFAULT_RR_WEIGHT * NIX_TM_RR_QUANTUM_MAX / MAX_SCHED_WEIGHT  */
  83 /* = NIX_MAX_HW_MTU */
  84 #define DEFAULT_RR_WEIGHT 71
  85
  86 /** NIX rate limits */
  87 #define MAX_RATE_DIV_EXP 12
  88 #define MAX_RATE_EXPONENT 0xf
  89 #define MAX_RATE_MANTISSA 0xff
  90
  91 #define NIX_SHAPER_RATE_CONST ((uint64_t)2E6)
  92
  93 /* NIX rate calculation in Bits/Sec
  94  *      PIR_ADD = ((256 + NIX_*_PIR[RATE_MANTISSA])
  95  *              << NIX_*_PIR[RATE_EXPONENT]) / 256
  96  *      PIR = (2E6 * PIR_ADD / (1 << NIX_*_PIR[RATE_DIVIDER_EXPONENT]))
  97  *
  98  *      CIR_ADD = ((256 + NIX_*_CIR[RATE_MANTISSA])
  99  *              << NIX_*_CIR[RATE_EXPONENT]) / 256
 100  *      CIR = (2E6 * CIR_ADD / (CCLK_TICKS << NIX_*_CIR[RATE_DIVIDER_EXPONENT]))
 101  */
 102 #define SHAPER_RATE(exponent, mantissa, div_exp) \
 103         ((NIX_SHAPER_RATE_CONST * ((256 + (mantissa)) << (exponent)))\
 104                 / (((1ull << (div_exp)) * 256)))
 105
 106 /* 96xx rate limits in Bits/Sec */
 107 #define MIN_SHAPER_RATE \
 108         SHAPER_RATE(0, 0, MAX_RATE_DIV_EXP)
 109
 110 #define MAX_SHAPER_RATE \
 111         SHAPER_RATE(MAX_RATE_EXPONENT, MAX_RATE_MANTISSA, 0)
 112
 113 /** TM Shaper - low level operations */
 114
 115 /** NIX burst limits */
 116 #define MAX_BURST_EXPONENT 0xf
 117 #define MAX_BURST_MANTISSA 0xff
 118
 119 /* NIX burst calculation
 120  *      PIR_BURST = ((256 + NIX_*_PIR[BURST_MANTISSA])
 121  *              << (NIX_*_PIR[BURST_EXPONENT] + 1))
 122  *                      / 256
 123  *
 124  *      CIR_BURST = ((256 + NIX_*_CIR[BURST_MANTISSA])
 125  *              << (NIX_*_CIR[BURST_EXPONENT] + 1))
 126  *                      / 256
 127  */
 128 #define SHAPER_BURST(exponent, mantissa) \
 129         (((256 + (mantissa)) << ((exponent) + 1)) / 256)
 130
 131 /** Shaper burst limits */
 132 #define MIN_SHAPER_BURST \
 133         SHAPER_BURST(0, 0)
 134
 135 #define MAX_SHAPER_BURST \
 136         SHAPER_BURST(MAX_BURST_EXPONENT,\
 137                 MAX_BURST_MANTISSA)
 138
 139 /* Default TL1 priority and Quantum from AF */
 140 #define TXSCH_TL1_DFLT_RR_QTM  ((1 << 24) - 1)
 141 #define TXSCH_TL1_DFLT_RR_PRIO 1
 142
 143 #define TXSCH_TLX_SP_PRIO_MAX 10
 144
 145 static inline const char *
 146 nix_hwlvl2str(uint32_t hw_lvl)
 147 {
 148         switch (hw_lvl) {
 149         case NIX_TXSCH_LVL_MDQ:
 150                 return "SMQ/MDQ";
 151         case NIX_TXSCH_LVL_TL4:
 152                 return "TL4";
 153         case NIX_TXSCH_LVL_TL3:
 154                 return "TL3";
 155         case NIX_TXSCH_LVL_TL2:
 156                 return "TL2";
 157         case NIX_TXSCH_LVL_TL1:
 158                 return "TL1";
 159         default:
 160                 break;
 161         }
 162
 163         return "???";
 164 }
 165
 166 #endif /* __OTX2_TM_H__ */