net/enic: use dynamic log types
[dpdk.git] / drivers / net / qede / qede_rxtx.h
1 /*
2  * Copyright (c) 2016 QLogic Corporation.
3  * All rights reserved.
4  * www.qlogic.com
5  *
6  * See LICENSE.qede_pmd for copyright and licensing details.
7  */
8
9
10 #ifndef _QEDE_RXTX_H_
11 #define _QEDE_RXTX_H_
12
13 #include "qede_ethdev.h"
14
15 /* Ring Descriptors */
16 #define RX_RING_SIZE_POW        16      /* 64K */
17 #define RX_RING_SIZE            (1ULL << RX_RING_SIZE_POW)
18 #define NUM_RX_BDS_MAX          (RX_RING_SIZE - 1)
19 #define NUM_RX_BDS_MIN          128
20 #define NUM_RX_BDS_DEF          NUM_RX_BDS_MAX
21 #define NUM_RX_BDS(q)           (q->nb_rx_desc - 1)
22
23 #define TX_RING_SIZE_POW        16      /* 64K */
24 #define TX_RING_SIZE            (1ULL << TX_RING_SIZE_POW)
25 #define NUM_TX_BDS_MAX          (TX_RING_SIZE - 1)
26 #define NUM_TX_BDS_MIN          128
27 #define NUM_TX_BDS_DEF          NUM_TX_BDS_MAX
28 #define NUM_TX_BDS(q)           (q->nb_tx_desc - 1)
29
30 #define TX_CONS(txq)            (txq->sw_tx_cons & NUM_TX_BDS(txq))
31 #define TX_PROD(txq)            (txq->sw_tx_prod & NUM_TX_BDS(txq))
32
33 #define QEDE_DEFAULT_TX_FREE_THRESH     32
34
35 #define QEDE_CSUM_ERROR                 (1 << 0)
36 #define QEDE_CSUM_UNNECESSARY           (1 << 1)
37 #define QEDE_TUNN_CSUM_UNNECESSARY      (1 << 2)
38
39 #define QEDE_BD_SET_ADDR_LEN(bd, maddr, len) \
40         do { \
41                 (bd)->addr.hi = rte_cpu_to_le_32(U64_HI(maddr)); \
42                 (bd)->addr.lo = rte_cpu_to_le_32(U64_LO(maddr)); \
43                 (bd)->nbytes = rte_cpu_to_le_16(len); \
44         } while (0)
45
46 #define CQE_HAS_VLAN(flags) \
47         ((flags) & (PARSING_AND_ERR_FLAGS_TAG8021QEXIST_MASK \
48                 << PARSING_AND_ERR_FLAGS_TAG8021QEXIST_SHIFT))
49
50 #define CQE_HAS_OUTER_VLAN(flags) \
51         ((flags) & (PARSING_AND_ERR_FLAGS_TUNNEL8021QTAGEXIST_MASK \
52                 << PARSING_AND_ERR_FLAGS_TUNNEL8021QTAGEXIST_SHIFT))
53
54 #define QEDE_MIN_RX_BUFF_SIZE           (1024)
55 #define QEDE_VLAN_TAG_SIZE              (4)
56 #define QEDE_LLC_SNAP_HDR_LEN           (8)
57
58 /* Max supported alignment is 256 (8 shift)
59  * minimal alignment shift 6 is optimal for 57xxx HW performance
60  */
61 #define QEDE_L1_CACHE_SHIFT     6
62 #define QEDE_RX_ALIGN_SHIFT     (RTE_MAX(6, RTE_MIN(8, QEDE_L1_CACHE_SHIFT)))
63 #define QEDE_FW_RX_ALIGN_END    (1UL << QEDE_RX_ALIGN_SHIFT)
64 #define QEDE_CEIL_TO_CACHE_LINE_SIZE(n) (((n) + (QEDE_FW_RX_ALIGN_END - 1)) & \
65                                         ~(QEDE_FW_RX_ALIGN_END - 1))
66 /* Note: QEDE_LLC_SNAP_HDR_LEN is optional */
67 #define QEDE_ETH_OVERHEAD       ((ETHER_HDR_LEN) + ((2 * QEDE_VLAN_TAG_SIZE)) \
68                                 + (QEDE_LLC_SNAP_HDR_LEN))
69
70 #define QEDE_RSS_OFFLOAD_ALL    (ETH_RSS_IPV4                   |\
71                                  ETH_RSS_NONFRAG_IPV4_TCP       |\
72                                  ETH_RSS_NONFRAG_IPV4_UDP       |\
73                                  ETH_RSS_IPV6                   |\
74                                  ETH_RSS_NONFRAG_IPV6_TCP       |\
75                                  ETH_RSS_NONFRAG_IPV6_UDP       |\
76                                  ETH_RSS_VXLAN                  |\
77                                  ETH_RSS_GENEVE)
78
79 #define QEDE_TXQ_FLAGS          ((uint32_t)ETH_TXQ_FLAGS_NOMULTSEGS)
80
81 #define for_each_rss(i)         for (i = 0; i < qdev->num_rx_queues; i++)
82 #define for_each_tss(i)         for (i = 0; i < qdev->num_tx_queues; i++)
83 #define QEDE_RXTX_MAX(qdev) \
84         (RTE_MAX(QEDE_RSS_COUNT(qdev), QEDE_TSS_COUNT(qdev)))
85
86 /* Macros for non-tunnel packet types lkup table */
87 #define QEDE_PKT_TYPE_UNKNOWN                           0x0
88 #define QEDE_PKT_TYPE_MAX                               0x3f
89
90 #define QEDE_PKT_TYPE_IPV4                              0x1
91 #define QEDE_PKT_TYPE_IPV6                              0x2
92 #define QEDE_PKT_TYPE_IPV4_TCP                          0x5
93 #define QEDE_PKT_TYPE_IPV6_TCP                          0x6
94 #define QEDE_PKT_TYPE_IPV4_UDP                          0x9
95 #define QEDE_PKT_TYPE_IPV6_UDP                          0xa
96
97 /* For frag pkts, corresponding IP bits is set */
98 #define QEDE_PKT_TYPE_IPV4_FRAG                         0x11
99 #define QEDE_PKT_TYPE_IPV6_FRAG                         0x12
100
101 #define QEDE_PKT_TYPE_IPV4_VLAN                         0x21
102 #define QEDE_PKT_TYPE_IPV6_VLAN                         0x22
103 #define QEDE_PKT_TYPE_IPV4_TCP_VLAN                     0x25
104 #define QEDE_PKT_TYPE_IPV6_TCP_VLAN                     0x26
105 #define QEDE_PKT_TYPE_IPV4_UDP_VLAN                     0x29
106 #define QEDE_PKT_TYPE_IPV6_UDP_VLAN                     0x2a
107
108 #define QEDE_PKT_TYPE_IPV4_VLAN_FRAG                    0x31
109 #define QEDE_PKT_TYPE_IPV6_VLAN_FRAG                    0x32
110
111 /* Macros for tunneled packets with next protocol lkup table */
112 #define QEDE_PKT_TYPE_TUNN_GENEVE                       0x1
113 #define QEDE_PKT_TYPE_TUNN_GRE                          0x2
114 #define QEDE_PKT_TYPE_TUNN_VXLAN                        0x3
115
116 /* Bit 2 is don't care bit */
117 #define QEDE_PKT_TYPE_TUNN_L2_TENID_NOEXIST_GENEVE      0x9
118 #define QEDE_PKT_TYPE_TUNN_L2_TENID_NOEXIST_GRE         0xa
119 #define QEDE_PKT_TYPE_TUNN_L2_TENID_NOEXIST_VXLAN       0xb
120
121 #define QEDE_PKT_TYPE_TUNN_L2_TENID_EXIST_GENEVE        0xd
122 #define QEDE_PKT_TYPE_TUNN_L2_TENID_EXIST_GRE           0xe
123 #define QEDE_PKT_TYPE_TUNN_L2_TENID_EXIST_VXLAN         0xf
124
125
126 #define QEDE_PKT_TYPE_TUNN_IPV4_TENID_NOEXIST_GENEVE    0x11
127 #define QEDE_PKT_TYPE_TUNN_IPV4_TENID_NOEXIST_GRE       0x12
128 #define QEDE_PKT_TYPE_TUNN_IPV4_TENID_NOEXIST_VXLAN     0x13
129
130 #define QEDE_PKT_TYPE_TUNN_IPV4_TENID_EXIST_GENEVE      0x15
131 #define QEDE_PKT_TYPE_TUNN_IPV4_TENID_EXIST_GRE         0x16
132 #define QEDE_PKT_TYPE_TUNN_IPV4_TENID_EXIST_VXLAN       0x17
133
134
135 #define QEDE_PKT_TYPE_TUNN_IPV6_TENID_NOEXIST_GENEVE    0x19
136 #define QEDE_PKT_TYPE_TUNN_IPV6_TENID_NOEXIST_GRE       0x1a
137 #define QEDE_PKT_TYPE_TUNN_IPV6_TENID_NOEXIST_VXLAN     0x1b
138
139 #define QEDE_PKT_TYPE_TUNN_IPV6_TENID_EXIST_GENEVE      0x1d
140 #define QEDE_PKT_TYPE_TUNN_IPV6_TENID_EXIST_GRE         0x1e
141 #define QEDE_PKT_TYPE_TUNN_IPV6_TENID_EXIST_VXLAN       0x1f
142
143 #define QEDE_PKT_TYPE_TUNN_MAX_TYPE                     0x20 /* 2^5 */
144
145 #define QEDE_TX_CSUM_OFFLOAD_MASK (PKT_TX_IP_CKSUM              | \
146                                    PKT_TX_TCP_CKSUM             | \
147                                    PKT_TX_UDP_CKSUM             | \
148                                    PKT_TX_OUTER_IP_CKSUM        | \
149                                    PKT_TX_TCP_SEG)
150
151 #define QEDE_TX_OFFLOAD_MASK (QEDE_TX_CSUM_OFFLOAD_MASK | \
152                               PKT_TX_QINQ_PKT           | \
153                               PKT_TX_VLAN_PKT           | \
154                               PKT_TX_TUNNEL_VXLAN       | \
155                               PKT_TX_TUNNEL_GENEVE      | \
156                               PKT_TX_TUNNEL_MPLSINUDP)
157
158 #define QEDE_TX_OFFLOAD_NOTSUP_MASK \
159         (PKT_TX_OFFLOAD_MASK ^ QEDE_TX_OFFLOAD_MASK)
160
161 /*
162  * RX BD descriptor ring
163  */
164 struct qede_rx_entry {
165         struct rte_mbuf *mbuf;
166         uint32_t page_offset;
167         /* allows expansion .. */
168 };
169
170 /* TPA related structures */
171 struct qede_agg_info {
172         struct rte_mbuf *tpa_head; /* Pointer to first TPA segment */
173         struct rte_mbuf *tpa_tail; /* Pointer to last TPA segment */
174 };
175
176 /*
177  * Structure associated with each RX queue.
178  */
179 struct qede_rx_queue {
180         struct rte_mempool *mb_pool;
181         struct ecore_chain rx_bd_ring;
182         struct ecore_chain rx_comp_ring;
183         uint16_t *hw_cons_ptr;
184         void OSAL_IOMEM *hw_rxq_prod_addr;
185         struct qede_rx_entry *sw_rx_ring;
186         struct ecore_sb_info *sb_info;
187         uint16_t sw_rx_cons;
188         uint16_t sw_rx_prod;
189         uint16_t nb_rx_desc;
190         uint16_t queue_id;
191         uint16_t port_id;
192         uint16_t rx_buf_size;
193         uint64_t rcv_pkts;
194         uint64_t rx_segs;
195         uint64_t rx_hw_errors;
196         uint64_t rx_alloc_errors;
197         struct qede_agg_info tpa_info[ETH_TPA_MAX_AGGS_NUM];
198         struct qede_dev *qdev;
199         void *handle;
200 };
201
202 /*
203  * TX BD descriptor ring
204  */
205 struct qede_tx_entry {
206         struct rte_mbuf *mbuf;
207         uint8_t flags;
208 };
209
210 union db_prod {
211         struct eth_db_data data;
212         uint32_t raw;
213 };
214
215 struct qede_tx_queue {
216         struct ecore_chain tx_pbl;
217         struct qede_tx_entry *sw_tx_ring;
218         uint16_t nb_tx_desc;
219         uint16_t nb_tx_avail;
220         uint16_t tx_free_thresh;
221         uint16_t queue_id;
222         uint16_t *hw_cons_ptr;
223         uint16_t sw_tx_cons;
224         uint16_t sw_tx_prod;
225         void OSAL_IOMEM *doorbell_addr;
226         volatile union db_prod tx_db;
227         uint16_t port_id;
228         uint64_t xmit_pkts;
229         bool is_legacy;
230         struct qede_dev *qdev;
231         void *handle;
232 };
233
234 struct qede_fastpath {
235         struct ecore_sb_info *sb_info;
236         struct qede_rx_queue *rxq;
237         struct qede_tx_queue *txq;
238 };
239
240 /*
241  * RX/TX function prototypes
242  */
243 int qede_rx_queue_setup(struct rte_eth_dev *dev, uint16_t queue_idx,
244                         uint16_t nb_desc, unsigned int socket_id,
245                         const struct rte_eth_rxconf *rx_conf,
246                         struct rte_mempool *mp);
247
248 int qede_tx_queue_setup(struct rte_eth_dev *dev,
249                         uint16_t queue_idx,
250                         uint16_t nb_desc,
251                         unsigned int socket_id,
252                         const struct rte_eth_txconf *tx_conf);
253
254 void qede_rx_queue_release(void *rx_queue);
255
256 void qede_tx_queue_release(void *tx_queue);
257
258 uint16_t qede_xmit_pkts(void *p_txq, struct rte_mbuf **tx_pkts,
259                         uint16_t nb_pkts);
260
261 uint16_t qede_xmit_prep_pkts(void *p_txq, struct rte_mbuf **tx_pkts,
262                              uint16_t nb_pkts);
263
264 uint16_t qede_recv_pkts(void *p_rxq, struct rte_mbuf **rx_pkts,
265                         uint16_t nb_pkts);
266
267 uint16_t qede_rxtx_pkts_dummy(void *p_rxq,
268                               struct rte_mbuf **pkts,
269                               uint16_t nb_pkts);
270
271 int qede_start_queues(struct rte_eth_dev *eth_dev);
272
273 void qede_stop_queues(struct rte_eth_dev *eth_dev);
274
275 /* Fastpath resource alloc/dealloc helpers */
276 int qede_alloc_fp_resc(struct qede_dev *qdev);
277
278 void qede_dealloc_fp_resc(struct rte_eth_dev *eth_dev);
279
280 #endif /* _QEDE_RXTX_H_ */