drivers/net/sfc/base/ef10_tx.c

   1 /*
   2  * Copyright (c) 2012-2016 Solarflare Communications Inc.
   3  * All rights reserved.
   4  *
   5  * Redistribution and use in source and binary forms, with or without
   6  * modification, are permitted provided that the following conditions are met:
   7  *
   8  * 1. Redistributions of source code must retain the above copyright notice,
   9  *    this list of conditions and the following disclaimer.
  10  * 2. Redistributions in binary form must reproduce the above copyright notice,
  11  *    this list of conditions and the following disclaimer in the documentation
  12  *    and/or other materials provided with the distribution.
  13  *
  14  * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS"
  15  * AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO,
  16  * THE IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR
  17  * PURPOSE ARE DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT OWNER OR
  18  * CONTRIBUTORS BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL,
  19  * EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO,
  20  * PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS;
  21  * OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY,
  22  * WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR
  23  * OTHERWISE) ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE,
  24  * EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
  25  *
  26  * The views and conclusions contained in the software and documentation are
  27  * those of the authors and should not be interpreted as representing official
  28  * policies, either expressed or implied, of the FreeBSD Project.
  29  */
  30
  31 #include "efx.h"
  32 #include "efx_impl.h"
  33
  34
  35 #if EFSYS_OPT_HUNTINGTON || EFSYS_OPT_MEDFORD
  36
  37 #if EFSYS_OPT_QSTATS
  38 #define EFX_TX_QSTAT_INCR(_etp, _stat)                                  \
  39         do {                                                            \
  40                 (_etp)->et_stat[_stat]++;                               \
  41         _NOTE(CONSTANTCONDITION)                                        \
  42         } while (B_FALSE)
  43 #else
  44 #define EFX_TX_QSTAT_INCR(_etp, _stat)
  45 #endif
  46
  47 static  __checkReturn   efx_rc_t
  48 efx_mcdi_init_txq(
  49         __in            efx_nic_t *enp,
  50         __in            uint32_t size,
  51         __in            uint32_t target_evq,
  52         __in            uint32_t label,
  53         __in            uint32_t instance,
  54         __in            uint16_t flags,
  55         __in            efsys_mem_t *esmp)
  56 {
  57         efx_mcdi_req_t req;
  58         uint8_t payload[MAX(MC_CMD_INIT_TXQ_IN_LEN(EFX_TXQ_MAX_BUFS),
  59                             MC_CMD_INIT_TXQ_OUT_LEN)];
  60         efx_qword_t *dma_addr;
  61         uint64_t addr;
  62         int npages;
  63         int i;
  64         efx_rc_t rc;
  65
  66         EFSYS_ASSERT(EFX_TXQ_MAX_BUFS >=
  67             EFX_TXQ_NBUFS(enp->en_nic_cfg.enc_txq_max_ndescs));
  68
  69         npages = EFX_TXQ_NBUFS(size);
  70         if (MC_CMD_INIT_TXQ_IN_LEN(npages) > sizeof (payload)) {
  71                 rc = EINVAL;
  72                 goto fail1;
  73         }
  74
  75         (void) memset(payload, 0, sizeof (payload));
  76         req.emr_cmd = MC_CMD_INIT_TXQ;
  77         req.emr_in_buf = payload;
  78         req.emr_in_length = MC_CMD_INIT_TXQ_IN_LEN(npages);
  79         req.emr_out_buf = payload;
  80         req.emr_out_length = MC_CMD_INIT_TXQ_OUT_LEN;
  81
  82         MCDI_IN_SET_DWORD(req, INIT_TXQ_IN_SIZE, size);
  83         MCDI_IN_SET_DWORD(req, INIT_TXQ_IN_TARGET_EVQ, target_evq);
  84         MCDI_IN_SET_DWORD(req, INIT_TXQ_IN_LABEL, label);
  85         MCDI_IN_SET_DWORD(req, INIT_TXQ_IN_INSTANCE, instance);
  86
  87         MCDI_IN_POPULATE_DWORD_9(req, INIT_TXQ_IN_FLAGS,
  88             INIT_TXQ_IN_FLAG_BUFF_MODE, 0,
  89             INIT_TXQ_IN_FLAG_IP_CSUM_DIS,
  90             (flags & EFX_TXQ_CKSUM_IPV4) ? 0 : 1,
  91             INIT_TXQ_IN_FLAG_TCP_CSUM_DIS,
  92             (flags & EFX_TXQ_CKSUM_TCPUDP) ? 0 : 1,
  93             INIT_TXQ_EXT_IN_FLAG_INNER_IP_CSUM_EN,
  94             (flags & EFX_TXQ_CKSUM_INNER_IPV4) ? 1 : 0,
  95             INIT_TXQ_EXT_IN_FLAG_INNER_TCP_CSUM_EN,
  96             (flags & EFX_TXQ_CKSUM_INNER_TCPUDP) ? 1 : 0,
  97             INIT_TXQ_EXT_IN_FLAG_TSOV2_EN, (flags & EFX_TXQ_FATSOV2) ? 1 : 0,
  98             INIT_TXQ_IN_FLAG_TCP_UDP_ONLY, 0,
  99             INIT_TXQ_IN_CRC_MODE, 0,
 100             INIT_TXQ_IN_FLAG_TIMESTAMP, 0);
 101
 102         MCDI_IN_SET_DWORD(req, INIT_TXQ_IN_OWNER_ID, 0);
 103         MCDI_IN_SET_DWORD(req, INIT_TXQ_IN_PORT_ID, EVB_PORT_ID_ASSIGNED);
 104
 105         dma_addr = MCDI_IN2(req, efx_qword_t, INIT_TXQ_IN_DMA_ADDR);
 106         addr = EFSYS_MEM_ADDR(esmp);
 107
 108         for (i = 0; i < npages; i++) {
 109                 EFX_POPULATE_QWORD_2(*dma_addr,
 110                     EFX_DWORD_1, (uint32_t)(addr >> 32),
 111                     EFX_DWORD_0, (uint32_t)(addr & 0xffffffff));
 112
 113                 dma_addr++;
 114                 addr += EFX_BUF_SIZE;
 115         }
 116
 117         efx_mcdi_execute(enp, &req);
 118
 119         if (req.emr_rc != 0) {
 120                 rc = req.emr_rc;
 121                 goto fail2;
 122         }
 123
 124         return (0);
 125
 126 fail2:
 127         EFSYS_PROBE(fail2);
 128 fail1:
 129         EFSYS_PROBE1(fail1, efx_rc_t, rc);
 130
 131         return (rc);
 132 }
 133
 134 static  __checkReturn   efx_rc_t
 135 efx_mcdi_fini_txq(
 136         __in            efx_nic_t *enp,
 137         __in            uint32_t instance)
 138 {
 139         efx_mcdi_req_t req;
 140         uint8_t payload[MAX(MC_CMD_FINI_TXQ_IN_LEN,
 141                             MC_CMD_FINI_TXQ_OUT_LEN)];
 142         efx_rc_t rc;
 143
 144         (void) memset(payload, 0, sizeof (payload));
 145         req.emr_cmd = MC_CMD_FINI_TXQ;
 146         req.emr_in_buf = payload;
 147         req.emr_in_length = MC_CMD_FINI_TXQ_IN_LEN;
 148         req.emr_out_buf = payload;
 149         req.emr_out_length = MC_CMD_FINI_TXQ_OUT_LEN;
 150
 151         MCDI_IN_SET_DWORD(req, FINI_TXQ_IN_INSTANCE, instance);
 152
 153         efx_mcdi_execute_quiet(enp, &req);
 154
 155         if (req.emr_rc != 0) {
 156                 rc = req.emr_rc;
 157                 goto fail1;
 158         }
 159
 160         return (0);
 161
 162 fail1:
 163         /*
 164          * EALREADY is not an error, but indicates that the MC has rebooted and
 165          * that the TXQ has already been destroyed.
 166          */
 167         if (rc != EALREADY)
 168                 EFSYS_PROBE1(fail1, efx_rc_t, rc);
 169
 170         return (rc);
 171 }
 172
 173         __checkReturn   efx_rc_t
 174 ef10_tx_init(
 175         __in            efx_nic_t *enp)
 176 {
 177         _NOTE(ARGUNUSED(enp))
 178         return (0);
 179 }
 180
 181                         void
 182 ef10_tx_fini(
 183         __in            efx_nic_t *enp)
 184 {
 185         _NOTE(ARGUNUSED(enp))
 186 }
 187
 188         __checkReturn   efx_rc_t
 189 ef10_tx_qcreate(
 190         __in            efx_nic_t *enp,
 191         __in            unsigned int index,
 192         __in            unsigned int label,
 193         __in            efsys_mem_t *esmp,
 194         __in            size_t n,
 195         __in            uint32_t id,
 196         __in            uint16_t flags,
 197         __in            efx_evq_t *eep,
 198         __in            efx_txq_t *etp,
 199         __out           unsigned int *addedp)
 200 {
 201         efx_nic_cfg_t *encp = &enp->en_nic_cfg;
 202         uint16_t inner_csum;
 203         efx_qword_t desc;
 204         efx_rc_t rc;
 205
 206         _NOTE(ARGUNUSED(id))
 207
 208         inner_csum = EFX_TXQ_CKSUM_INNER_IPV4 | EFX_TXQ_CKSUM_INNER_TCPUDP;
 209         if (((flags & inner_csum) != 0) &&
 210             (encp->enc_tunnel_encapsulations_supported == 0)) {
 211                 rc = EINVAL;
 212                 goto fail1;
 213         }
 214
 215         if ((rc = efx_mcdi_init_txq(enp, n, eep->ee_index, label, index, flags,
 216             esmp)) != 0)
 217                 goto fail2;
 218
 219         /*
 220          * A previous user of this TX queue may have written a descriptor to the
 221          * TX push collector, but not pushed the doorbell (e.g. after a crash).
 222          * The next doorbell write would then push the stale descriptor.
 223          *
 224          * Ensure the (per network port) TX push collector is cleared by writing
 225          * a no-op TX option descriptor. See bug29981 for details.
 226          */
 227         *addedp = 1;
 228         EFX_POPULATE_QWORD_6(desc,
 229             ESF_DZ_TX_DESC_IS_OPT, 1,
 230             ESF_DZ_TX_OPTION_TYPE, ESE_DZ_TX_OPTION_DESC_CRC_CSUM,
 231             ESF_DZ_TX_OPTION_UDP_TCP_CSUM,
 232             (flags & EFX_TXQ_CKSUM_TCPUDP) ? 1 : 0,
 233             ESF_DZ_TX_OPTION_IP_CSUM,
 234             (flags & EFX_TXQ_CKSUM_IPV4) ? 1 : 0,
 235             ESF_DZ_TX_OPTION_INNER_UDP_TCP_CSUM,
 236             (flags & EFX_TXQ_CKSUM_INNER_TCPUDP) ? 1 : 0,
 237             ESF_DZ_TX_OPTION_INNER_IP_CSUM,
 238             (flags & EFX_TXQ_CKSUM_INNER_IPV4) ? 1 : 0);
 239
 240         EFSYS_MEM_WRITEQ(etp->et_esmp, 0, &desc);
 241         ef10_tx_qpush(etp, *addedp, 0);
 242
 243         return (0);
 244
 245 fail2:
 246         EFSYS_PROBE(fail2);
 247 fail1:
 248         EFSYS_PROBE1(fail1, efx_rc_t, rc);
 249
 250         return (rc);
 251 }
 252
 253                 void
 254 ef10_tx_qdestroy(
 255         __in    efx_txq_t *etp)
 256 {
 257         /* FIXME */
 258         _NOTE(ARGUNUSED(etp))
 259         /* FIXME */
 260 }
 261
 262         __checkReturn   efx_rc_t
 263 ef10_tx_qpio_enable(
 264         __in            efx_txq_t *etp)
 265 {
 266         efx_nic_t *enp = etp->et_enp;
 267         efx_piobuf_handle_t handle;
 268         efx_rc_t rc;
 269
 270         if (etp->et_pio_size != 0) {
 271                 rc = EALREADY;
 272                 goto fail1;
 273         }
 274
 275         /* Sub-allocate a PIO block from a piobuf */
 276         if ((rc = ef10_nic_pio_alloc(enp,
 277                     &etp->et_pio_bufnum,
 278                     &handle,
 279                     &etp->et_pio_blknum,
 280                     &etp->et_pio_offset,
 281                     &etp->et_pio_size)) != 0) {
 282                 goto fail2;
 283         }
 284         EFSYS_ASSERT3U(etp->et_pio_size, !=, 0);
 285
 286         /* Link the piobuf to this TXQ */
 287         if ((rc = ef10_nic_pio_link(enp, etp->et_index, handle)) != 0) {
 288                 goto fail3;
 289         }
 290
 291         /*
 292          * et_pio_offset is the offset of the sub-allocated block within the
 293          * hardware PIO buffer. It is used as the buffer address in the PIO
 294          * option descriptor.
 295          *
 296          * et_pio_write_offset is the offset of the sub-allocated block from the
 297          * start of the write-combined memory mapping, and is used for writing
 298          * data into the PIO buffer.
 299          */
 300         etp->et_pio_write_offset =
 301             (etp->et_pio_bufnum * ER_DZ_TX_PIOBUF_STEP) +
 302             ER_DZ_TX_PIOBUF_OFST + etp->et_pio_offset;
 303
 304         return (0);
 305
 306 fail3:
 307         EFSYS_PROBE(fail3);
 308         ef10_nic_pio_free(enp, etp->et_pio_bufnum, etp->et_pio_blknum);
 309 fail2:
 310         EFSYS_PROBE(fail2);
 311         etp->et_pio_size = 0;
 312 fail1:
 313         EFSYS_PROBE1(fail1, efx_rc_t, rc);
 314
 315         return (rc);
 316 }
 317
 318                         void
 319 ef10_tx_qpio_disable(
 320         __in            efx_txq_t *etp)
 321 {
 322         efx_nic_t *enp = etp->et_enp;
 323
 324         if (etp->et_pio_size != 0) {
 325                 /* Unlink the piobuf from this TXQ */
 326                 ef10_nic_pio_unlink(enp, etp->et_index);
 327
 328                 /* Free the sub-allocated PIO block */
 329                 ef10_nic_pio_free(enp, etp->et_pio_bufnum, etp->et_pio_blknum);
 330                 etp->et_pio_size = 0;
 331                 etp->et_pio_write_offset = 0;
 332         }
 333 }
 334
 335         __checkReturn   efx_rc_t
 336 ef10_tx_qpio_write(
 337         __in                    efx_txq_t *etp,
 338         __in_ecount(length)     uint8_t *buffer,
 339         __in                    size_t length,
 340         __in                    size_t offset)
 341 {
 342         efx_nic_t *enp = etp->et_enp;
 343         efsys_bar_t *esbp = enp->en_esbp;
 344         uint32_t write_offset;
 345         uint32_t write_offset_limit;
 346         efx_qword_t *eqp;
 347         efx_rc_t rc;
 348
 349         EFSYS_ASSERT(length % sizeof (efx_qword_t) == 0);
 350
 351         if (etp->et_pio_size == 0) {
 352                 rc = ENOENT;
 353                 goto fail1;
 354         }
 355         if (offset + length > etp->et_pio_size) {
 356                 rc = ENOSPC;
 357                 goto fail2;
 358         }
 359
 360         /*
 361          * Writes to PIO buffers must be 64 bit aligned, and multiples of
 362          * 64 bits.
 363          */
 364         write_offset = etp->et_pio_write_offset + offset;
 365         write_offset_limit = write_offset + length;
 366         eqp = (efx_qword_t *)buffer;
 367         while (write_offset < write_offset_limit) {
 368                 EFSYS_BAR_WC_WRITEQ(esbp, write_offset, eqp);
 369                 eqp++;
 370                 write_offset += sizeof (efx_qword_t);
 371         }
 372
 373         return (0);
 374
 375 fail2:
 376         EFSYS_PROBE(fail2);
 377 fail1:
 378         EFSYS_PROBE1(fail1, efx_rc_t, rc);
 379
 380         return (rc);
 381 }
 382
 383         __checkReturn   efx_rc_t
 384 ef10_tx_qpio_post(
 385         __in                    efx_txq_t *etp,
 386         __in                    size_t pkt_length,
 387         __in                    unsigned int completed,
 388         __inout                 unsigned int *addedp)
 389 {
 390         efx_qword_t pio_desc;
 391         unsigned int id;
 392         size_t offset;
 393         unsigned int added = *addedp;
 394         efx_rc_t rc;
 395
 396
 397         if (added - completed + 1 > EFX_TXQ_LIMIT(etp->et_mask + 1)) {
 398                 rc = ENOSPC;
 399                 goto fail1;
 400         }
 401
 402         if (etp->et_pio_size == 0) {
 403                 rc = ENOENT;
 404                 goto fail2;
 405         }
 406
 407         id = added++ & etp->et_mask;
 408         offset = id * sizeof (efx_qword_t);
 409
 410         EFSYS_PROBE4(tx_pio_post, unsigned int, etp->et_index,
 411                     unsigned int, id, uint32_t, etp->et_pio_offset,
 412                     size_t, pkt_length);
 413
 414         EFX_POPULATE_QWORD_5(pio_desc,
 415                         ESF_DZ_TX_DESC_IS_OPT, 1,
 416                         ESF_DZ_TX_OPTION_TYPE, 1,
 417                         ESF_DZ_TX_PIO_CONT, 0,
 418                         ESF_DZ_TX_PIO_BYTE_CNT, pkt_length,
 419                         ESF_DZ_TX_PIO_BUF_ADDR, etp->et_pio_offset);
 420
 421         EFSYS_MEM_WRITEQ(etp->et_esmp, offset, &pio_desc);
 422
 423         EFX_TX_QSTAT_INCR(etp, TX_POST_PIO);
 424
 425         *addedp = added;
 426         return (0);
 427
 428 fail2:
 429         EFSYS_PROBE(fail2);
 430 fail1:
 431         EFSYS_PROBE1(fail1, efx_rc_t, rc);
 432
 433         return (rc);
 434 }
 435
 436         __checkReturn   efx_rc_t
 437 ef10_tx_qpost(
 438         __in            efx_txq_t *etp,
 439         __in_ecount(n)  efx_buffer_t *eb,
 440         __in            unsigned int n,
 441         __in            unsigned int completed,
 442         __inout         unsigned int *addedp)
 443 {
 444         unsigned int added = *addedp;
 445         unsigned int i;
 446         efx_rc_t rc;
 447
 448         if (added - completed + n > EFX_TXQ_LIMIT(etp->et_mask + 1)) {
 449                 rc = ENOSPC;
 450                 goto fail1;
 451         }
 452
 453         for (i = 0; i < n; i++) {
 454                 efx_buffer_t *ebp = &eb[i];
 455                 efsys_dma_addr_t addr = ebp->eb_addr;
 456                 size_t size = ebp->eb_size;
 457                 boolean_t eop = ebp->eb_eop;
 458                 unsigned int id;
 459                 size_t offset;
 460                 efx_qword_t qword;
 461
 462                 /* No limitations on boundary crossing */
 463                 EFSYS_ASSERT(size <=
 464                     etp->et_enp->en_nic_cfg.enc_tx_dma_desc_size_max);
 465
 466                 id = added++ & etp->et_mask;
 467                 offset = id * sizeof (efx_qword_t);
 468
 469                 EFSYS_PROBE5(tx_post, unsigned int, etp->et_index,
 470                     unsigned int, id, efsys_dma_addr_t, addr,
 471                     size_t, size, boolean_t, eop);
 472
 473                 EFX_POPULATE_QWORD_5(qword,
 474                     ESF_DZ_TX_KER_TYPE, 0,
 475                     ESF_DZ_TX_KER_CONT, (eop) ? 0 : 1,
 476                     ESF_DZ_TX_KER_BYTE_CNT, (uint32_t)(size),
 477                     ESF_DZ_TX_KER_BUF_ADDR_DW0, (uint32_t)(addr & 0xffffffff),
 478                     ESF_DZ_TX_KER_BUF_ADDR_DW1, (uint32_t)(addr >> 32));
 479
 480                 EFSYS_MEM_WRITEQ(etp->et_esmp, offset, &qword);
 481         }
 482
 483         EFX_TX_QSTAT_INCR(etp, TX_POST);
 484
 485         *addedp = added;
 486         return (0);
 487
 488 fail1:
 489         EFSYS_PROBE1(fail1, efx_rc_t, rc);
 490
 491         return (rc);
 492 }
 493
 494 /*
 495  * This improves performance by, when possible, pushing a TX descriptor at the
 496  * same time as the doorbell. The descriptor must be added to the TXQ, so that
 497  * can be used if the hardware decides not to use the pushed descriptor.
 498  */
 499                         void
 500 ef10_tx_qpush(
 501         __in            efx_txq_t *etp,
 502         __in            unsigned int added,
 503         __in            unsigned int pushed)
 504 {
 505         efx_nic_t *enp = etp->et_enp;
 506         unsigned int wptr;
 507         unsigned int id;
 508         size_t offset;
 509         efx_qword_t desc;
 510         efx_oword_t oword;
 511
 512         wptr = added & etp->et_mask;
 513         id = pushed & etp->et_mask;
 514         offset = id * sizeof (efx_qword_t);
 515
 516         EFSYS_MEM_READQ(etp->et_esmp, offset, &desc);
 517
 518         /*
 519          * Bug 65776: TSO option descriptors cannot be pushed if pacer bypass is
 520          * enabled on the event queue this transmit queue is attached to.
 521          *
 522          * To ensure the code is safe, it is easiest to simply test the type of
 523          * the descriptor to push, and only push it is if it not a TSO option
 524          * descriptor.
 525          */
 526         if ((EFX_QWORD_FIELD(desc, ESF_DZ_TX_DESC_IS_OPT) != 1) ||
 527             (EFX_QWORD_FIELD(desc, ESF_DZ_TX_OPTION_TYPE) !=
 528             ESE_DZ_TX_OPTION_DESC_TSO)) {
 529                 /* Push the descriptor and update the wptr. */
 530                 EFX_POPULATE_OWORD_3(oword, ERF_DZ_TX_DESC_WPTR, wptr,
 531                     ERF_DZ_TX_DESC_HWORD, EFX_QWORD_FIELD(desc, EFX_DWORD_1),
 532                     ERF_DZ_TX_DESC_LWORD, EFX_QWORD_FIELD(desc, EFX_DWORD_0));
 533
 534                 /* Ensure ordering of memory (descriptors) and PIO (doorbell) */
 535                 EFX_DMA_SYNC_QUEUE_FOR_DEVICE(etp->et_esmp, etp->et_mask + 1,
 536                                             wptr, id);
 537                 EFSYS_PIO_WRITE_BARRIER();
 538                 EFX_BAR_TBL_DOORBELL_WRITEO(enp, ER_DZ_TX_DESC_UPD_REG,
 539                                             etp->et_index, &oword);
 540         } else {
 541                 efx_dword_t dword;
 542
 543                 /*
 544                  * Only update the wptr. This is signalled to the hardware by
 545                  * only writing one DWORD of the doorbell register.
 546                  */
 547                 EFX_POPULATE_OWORD_1(oword, ERF_DZ_TX_DESC_WPTR, wptr);
 548                 dword = oword.eo_dword[2];
 549
 550                 /* Ensure ordering of memory (descriptors) and PIO (doorbell) */
 551                 EFX_DMA_SYNC_QUEUE_FOR_DEVICE(etp->et_esmp, etp->et_mask + 1,
 552                                             wptr, id);
 553                 EFSYS_PIO_WRITE_BARRIER();
 554                 EFX_BAR_TBL_WRITED2(enp, ER_DZ_TX_DESC_UPD_REG,
 555                                     etp->et_index, &dword, B_FALSE);
 556         }
 557 }
 558
 559         __checkReturn   efx_rc_t
 560 ef10_tx_qdesc_post(
 561         __in            efx_txq_t *etp,
 562         __in_ecount(n)  efx_desc_t *ed,
 563         __in            unsigned int n,
 564         __in            unsigned int completed,
 565         __inout         unsigned int *addedp)
 566 {
 567         unsigned int added = *addedp;
 568         unsigned int i;
 569         efx_rc_t rc;
 570
 571         if (added - completed + n > EFX_TXQ_LIMIT(etp->et_mask + 1)) {
 572                 rc = ENOSPC;
 573                 goto fail1;
 574         }
 575
 576         for (i = 0; i < n; i++) {
 577                 efx_desc_t *edp = &ed[i];
 578                 unsigned int id;
 579                 size_t offset;
 580
 581                 id = added++ & etp->et_mask;
 582                 offset = id * sizeof (efx_desc_t);
 583
 584                 EFSYS_MEM_WRITEQ(etp->et_esmp, offset, &edp->ed_eq);
 585         }
 586
 587         EFSYS_PROBE3(tx_desc_post, unsigned int, etp->et_index,
 588                     unsigned int, added, unsigned int, n);
 589
 590         EFX_TX_QSTAT_INCR(etp, TX_POST);
 591
 592         *addedp = added;
 593         return (0);
 594
 595 fail1:
 596         EFSYS_PROBE1(fail1, efx_rc_t, rc);
 597
 598         return (rc);
 599 }
 600
 601         void
 602 ef10_tx_qdesc_dma_create(
 603         __in    efx_txq_t *etp,
 604         __in    efsys_dma_addr_t addr,
 605         __in    size_t size,
 606         __in    boolean_t eop,
 607         __out   efx_desc_t *edp)
 608 {
 609         /* No limitations on boundary crossing */
 610         EFSYS_ASSERT(size <= etp->et_enp->en_nic_cfg.enc_tx_dma_desc_size_max);
 611
 612         EFSYS_PROBE4(tx_desc_dma_create, unsigned int, etp->et_index,
 613                     efsys_dma_addr_t, addr,
 614                     size_t, size, boolean_t, eop);
 615
 616         EFX_POPULATE_QWORD_5(edp->ed_eq,
 617                     ESF_DZ_TX_KER_TYPE, 0,
 618                     ESF_DZ_TX_KER_CONT, (eop) ? 0 : 1,
 619                     ESF_DZ_TX_KER_BYTE_CNT, (uint32_t)(size),
 620                     ESF_DZ_TX_KER_BUF_ADDR_DW0, (uint32_t)(addr & 0xffffffff),
 621                     ESF_DZ_TX_KER_BUF_ADDR_DW1, (uint32_t)(addr >> 32));
 622 }
 623
 624         void
 625 ef10_tx_qdesc_tso_create(
 626         __in    efx_txq_t *etp,
 627         __in    uint16_t ipv4_id,
 628         __in    uint32_t tcp_seq,
 629         __in    uint8_t  tcp_flags,
 630         __out   efx_desc_t *edp)
 631 {
 632         EFSYS_PROBE4(tx_desc_tso_create, unsigned int, etp->et_index,
 633                     uint16_t, ipv4_id, uint32_t, tcp_seq,
 634                     uint8_t, tcp_flags);
 635
 636         EFX_POPULATE_QWORD_5(edp->ed_eq,
 637                             ESF_DZ_TX_DESC_IS_OPT, 1,
 638                             ESF_DZ_TX_OPTION_TYPE,
 639                             ESE_DZ_TX_OPTION_DESC_TSO,
 640                             ESF_DZ_TX_TSO_TCP_FLAGS, tcp_flags,
 641                             ESF_DZ_TX_TSO_IP_ID, ipv4_id,
 642                             ESF_DZ_TX_TSO_TCP_SEQNO, tcp_seq);
 643 }
 644
 645         void
 646 ef10_tx_qdesc_tso2_create(
 647         __in                    efx_txq_t *etp,
 648         __in                    uint16_t ipv4_id,
 649         __in                    uint32_t tcp_seq,
 650         __in                    uint16_t tcp_mss,
 651         __out_ecount(count)     efx_desc_t *edp,
 652         __in                    int count)
 653 {
 654         EFSYS_PROBE4(tx_desc_tso2_create, unsigned int, etp->et_index,
 655                     uint16_t, ipv4_id, uint32_t, tcp_seq,
 656                     uint16_t, tcp_mss);
 657
 658         EFSYS_ASSERT(count >= EFX_TX_FATSOV2_OPT_NDESCS);
 659
 660         EFX_POPULATE_QWORD_5(edp[0].ed_eq,
 661                             ESF_DZ_TX_DESC_IS_OPT, 1,
 662                             ESF_DZ_TX_OPTION_TYPE,
 663                             ESE_DZ_TX_OPTION_DESC_TSO,
 664                             ESF_DZ_TX_TSO_OPTION_TYPE,
 665                             ESE_DZ_TX_TSO_OPTION_DESC_FATSO2A,
 666                             ESF_DZ_TX_TSO_IP_ID, ipv4_id,
 667                             ESF_DZ_TX_TSO_TCP_SEQNO, tcp_seq);
 668         EFX_POPULATE_QWORD_4(edp[1].ed_eq,
 669                             ESF_DZ_TX_DESC_IS_OPT, 1,
 670                             ESF_DZ_TX_OPTION_TYPE,
 671                             ESE_DZ_TX_OPTION_DESC_TSO,
 672                             ESF_DZ_TX_TSO_OPTION_TYPE,
 673                             ESE_DZ_TX_TSO_OPTION_DESC_FATSO2B,
 674                             ESF_DZ_TX_TSO_TCP_MSS, tcp_mss);
 675 }
 676
 677         void
 678 ef10_tx_qdesc_vlantci_create(
 679         __in    efx_txq_t *etp,
 680         __in    uint16_t  tci,
 681         __out   efx_desc_t *edp)
 682 {
 683         EFSYS_PROBE2(tx_desc_vlantci_create, unsigned int, etp->et_index,
 684                     uint16_t, tci);
 685
 686         EFX_POPULATE_QWORD_4(edp->ed_eq,
 687                             ESF_DZ_TX_DESC_IS_OPT, 1,
 688                             ESF_DZ_TX_OPTION_TYPE,
 689                             ESE_DZ_TX_OPTION_DESC_VLAN,
 690                             ESF_DZ_TX_VLAN_OP, tci ? 1 : 0,
 691                             ESF_DZ_TX_VLAN_TAG1, tci);
 692 }
 693
 694
 695         __checkReturn   efx_rc_t
 696 ef10_tx_qpace(
 697         __in            efx_txq_t *etp,
 698         __in            unsigned int ns)
 699 {
 700         efx_rc_t rc;
 701
 702         /* FIXME */
 703         _NOTE(ARGUNUSED(etp, ns))
 704         _NOTE(CONSTANTCONDITION)
 705         if (B_FALSE) {
 706                 rc = ENOTSUP;
 707                 goto fail1;
 708         }
 709         /* FIXME */
 710
 711         return (0);
 712
 713 fail1:
 714         EFSYS_PROBE1(fail1, efx_rc_t, rc);
 715
 716         return (rc);
 717 }
 718
 719         __checkReturn   efx_rc_t
 720 ef10_tx_qflush(
 721         __in            efx_txq_t *etp)
 722 {
 723         efx_nic_t *enp = etp->et_enp;
 724         efx_rc_t rc;
 725
 726         if ((rc = efx_mcdi_fini_txq(enp, etp->et_index)) != 0)
 727                 goto fail1;
 728
 729         return (0);
 730
 731 fail1:
 732         /*
 733          * EALREADY is not an error, but indicates that the MC has rebooted and
 734          * that the TXQ has already been destroyed. Callers need to know that
 735          * the TXQ flush has completed to avoid waiting until timeout for a
 736          * flush done event that will not be delivered.
 737          */
 738         if (rc != EALREADY)
 739                 EFSYS_PROBE1(fail1, efx_rc_t, rc);
 740
 741         return (rc);
 742 }
 743
 744                         void
 745 ef10_tx_qenable(
 746         __in            efx_txq_t *etp)
 747 {
 748         /* FIXME */
 749         _NOTE(ARGUNUSED(etp))
 750         /* FIXME */
 751 }
 752
 753 #if EFSYS_OPT_QSTATS
 754                         void
 755 ef10_tx_qstats_update(
 756         __in                            efx_txq_t *etp,
 757         __inout_ecount(TX_NQSTATS)      efsys_stat_t *stat)
 758 {
 759         unsigned int id;
 760
 761         for (id = 0; id < TX_NQSTATS; id++) {
 762                 efsys_stat_t *essp = &stat[id];
 763
 764                 EFSYS_STAT_INCR(essp, etp->et_stat[id]);
 765                 etp->et_stat[id] = 0;
 766         }
 767 }
 768
 769 #endif /* EFSYS_OPT_QSTATS */
 770
 771 #endif /* EFSYS_OPT_HUNTINGTON || EFSYS_OPT_MEDFORD */