drivers/net/sfc/base/hunt_nic.c

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  *
   3  * Copyright (c) 2012-2018 Solarflare Communications Inc.
   4  * All rights reserved.
   5  */
   6
   7 #include "efx.h"
   8 #include "efx_impl.h"
   9 #if EFSYS_OPT_MON_MCDI
  10 #include "mcdi_mon.h"
  11 #endif
  12
  13 #if EFSYS_OPT_HUNTINGTON
  14
  15 #include "ef10_tlv_layout.h"
  16
  17 static  __checkReturn   efx_rc_t
  18 hunt_nic_get_required_pcie_bandwidth(
  19         __in            efx_nic_t *enp,
  20         __out           uint32_t *bandwidth_mbpsp)
  21 {
  22         uint32_t port_modes;
  23         uint32_t max_port_mode;
  24         uint32_t bandwidth;
  25         efx_rc_t rc;
  26
  27         /*
  28          * On Huntington, the firmware may not give us the current port mode, so
  29          * we need to go by the set of available port modes and assume the most
  30          * capable mode is in use.
  31          */
  32
  33         if ((rc = efx_mcdi_get_port_modes(enp, &port_modes, NULL)) != 0) {
  34                 /* No port mode info available */
  35                 bandwidth = 0;
  36                 goto out;
  37         }
  38
  39         if (port_modes & (1 << TLV_PORT_MODE_40G_40G)) {
  40                 /*
  41                  * This needs the full PCIe bandwidth (and could use
  42                  * more) - roughly 64 Gbit/s for 8 lanes of Gen3.
  43                  */
  44                 if ((rc = efx_nic_calculate_pcie_link_bandwidth(8,
  45                             EFX_PCIE_LINK_SPEED_GEN3, &bandwidth)) != 0)
  46                         goto fail1;
  47         } else {
  48                 if (port_modes & (1 << TLV_PORT_MODE_40G)) {
  49                         max_port_mode = TLV_PORT_MODE_40G;
  50                 } else if (port_modes & (1 << TLV_PORT_MODE_10G_10G_10G_10G)) {
  51                         max_port_mode = TLV_PORT_MODE_10G_10G_10G_10G;
  52                 } else {
  53                         /* Assume two 10G ports */
  54                         max_port_mode = TLV_PORT_MODE_10G_10G;
  55                 }
  56
  57                 if ((rc = ef10_nic_get_port_mode_bandwidth(max_port_mode,
  58                                                             &bandwidth)) != 0)
  59                         goto fail2;
  60         }
  61
  62 out:
  63         *bandwidth_mbpsp = bandwidth;
  64
  65         return (0);
  66
  67 fail2:
  68         EFSYS_PROBE(fail2);
  69 fail1:
  70         EFSYS_PROBE1(fail1, efx_rc_t, rc);
  71
  72         return (rc);
  73 }
  74
  75         __checkReturn   efx_rc_t
  76 hunt_board_cfg(
  77         __in            efx_nic_t *enp)
  78 {
  79         efx_nic_cfg_t *encp = &(enp->en_nic_cfg);
  80         ef10_link_state_t els;
  81         efx_port_t *epp = &(enp->en_port);
  82         uint32_t mask;
  83         uint32_t flags;
  84         uint32_t sysclk, dpcpu_clk;
  85         uint32_t base, nvec;
  86         uint32_t bandwidth;
  87         efx_rc_t rc;
  88
  89         /* Huntington has a fixed 8Kbyte VI window size */
  90         EFX_STATIC_ASSERT(ER_DZ_EVQ_RPTR_REG_STEP       == 8192);
  91         EFX_STATIC_ASSERT(ER_DZ_EVQ_TMR_REG_STEP        == 8192);
  92         EFX_STATIC_ASSERT(ER_DZ_RX_DESC_UPD_REG_STEP    == 8192);
  93         EFX_STATIC_ASSERT(ER_DZ_TX_DESC_UPD_REG_STEP    == 8192);
  94         EFX_STATIC_ASSERT(ER_DZ_TX_PIOBUF_STEP          == 8192);
  95
  96         EFX_STATIC_ASSERT(1U << EFX_VI_WINDOW_SHIFT_8K  == 8192);
  97         encp->enc_vi_window_shift = EFX_VI_WINDOW_SHIFT_8K;
  98
  99         /* Fill out fields in enp->en_port and enp->en_nic_cfg from MCDI */
 100         if ((rc = efx_mcdi_get_phy_cfg(enp)) != 0)
 101                 goto fail1;
 102
 103         /* Obtain the default PHY advertised capabilities */
 104         if ((rc = ef10_phy_get_link(enp, &els)) != 0)
 105                 goto fail2;
 106         epp->ep_default_adv_cap_mask = els.els_adv_cap_mask;
 107         epp->ep_adv_cap_mask = els.els_adv_cap_mask;
 108
 109         /*
 110          * Enable firmware workarounds for hardware errata.
 111          * Expected responses are:
 112          *  - 0 (zero):
 113          *      Success: workaround enabled or disabled as requested.
 114          *  - MC_CMD_ERR_ENOSYS (reported as ENOTSUP):
 115          *      Firmware does not support the MC_CMD_WORKAROUND request.
 116          *      (assume that the workaround is not supported).
 117          *  - MC_CMD_ERR_ENOENT (reported as ENOENT):
 118          *      Firmware does not support the requested workaround.
 119          *  - MC_CMD_ERR_EPERM  (reported as EACCES):
 120          *      Unprivileged function cannot enable/disable workarounds.
 121          *
 122          * See efx_mcdi_request_errcode() for MCDI error translations.
 123          */
 124
 125         /*
 126          * If the bug35388 workaround is enabled, then use an indirect access
 127          * method to avoid unsafe EVQ writes.
 128          */
 129         rc = efx_mcdi_set_workaround(enp, MC_CMD_WORKAROUND_BUG35388, B_TRUE,
 130             NULL);
 131         if ((rc == 0) || (rc == EACCES))
 132                 encp->enc_bug35388_workaround = B_TRUE;
 133         else if ((rc == ENOTSUP) || (rc == ENOENT))
 134                 encp->enc_bug35388_workaround = B_FALSE;
 135         else
 136                 goto fail3;
 137
 138         /*
 139          * If the bug41750 workaround is enabled, then do not test interrupts,
 140          * as the test will fail (seen with Greenport controllers).
 141          */
 142         rc = efx_mcdi_set_workaround(enp, MC_CMD_WORKAROUND_BUG41750, B_TRUE,
 143             NULL);
 144         if (rc == 0) {
 145                 encp->enc_bug41750_workaround = B_TRUE;
 146         } else if (rc == EACCES) {
 147                 /* Assume a controller with 40G ports needs the workaround. */
 148                 if (epp->ep_default_adv_cap_mask & EFX_PHY_CAP_40000FDX)
 149                         encp->enc_bug41750_workaround = B_TRUE;
 150                 else
 151                         encp->enc_bug41750_workaround = B_FALSE;
 152         } else if ((rc == ENOTSUP) || (rc == ENOENT)) {
 153                 encp->enc_bug41750_workaround = B_FALSE;
 154         } else {
 155                 goto fail4;
 156         }
 157         if (EFX_PCI_FUNCTION_IS_VF(encp)) {
 158                 /* Interrupt testing does not work for VFs. See bug50084. */
 159                 encp->enc_bug41750_workaround = B_TRUE;
 160         }
 161
 162         /*
 163          * If the bug26807 workaround is enabled, then firmware has enabled
 164          * support for chained multicast filters. Firmware will reset (FLR)
 165          * functions which have filters in the hardware filter table when the
 166          * workaround is enabled/disabled.
 167          *
 168          * We must recheck if the workaround is enabled after inserting the
 169          * first hardware filter, in case it has been changed since this check.
 170          */
 171         rc = efx_mcdi_set_workaround(enp, MC_CMD_WORKAROUND_BUG26807,
 172             B_TRUE, &flags);
 173         if (rc == 0) {
 174                 encp->enc_bug26807_workaround = B_TRUE;
 175                 if (flags & (1 << MC_CMD_WORKAROUND_EXT_OUT_FLR_DONE_LBN)) {
 176                         /*
 177                          * Other functions had installed filters before the
 178                          * workaround was enabled, and they have been reset
 179                          * by firmware.
 180                          */
 181                         EFSYS_PROBE(bug26807_workaround_flr_done);
 182                         /* FIXME: bump MC warm boot count ? */
 183                 }
 184         } else if (rc == EACCES) {
 185                 /*
 186                  * Unprivileged functions cannot enable the workaround in older
 187                  * firmware.
 188                  */
 189                 encp->enc_bug26807_workaround = B_FALSE;
 190         } else if ((rc == ENOTSUP) || (rc == ENOENT)) {
 191                 encp->enc_bug26807_workaround = B_FALSE;
 192         } else {
 193                 goto fail5;
 194         }
 195
 196         /* Get clock frequencies (in MHz). */
 197         if ((rc = efx_mcdi_get_clock(enp, &sysclk, &dpcpu_clk)) != 0)
 198                 goto fail6;
 199
 200         /*
 201          * The Huntington timer quantum is 1536 sysclk cycles, documented for
 202          * the EV_TMR_VAL field of EV_TIMER_TBL. Scale for MHz and ns units.
 203          */
 204         encp->enc_evq_timer_quantum_ns = 1536000UL / sysclk; /* 1536 cycles */
 205         if (encp->enc_bug35388_workaround) {
 206                 encp->enc_evq_timer_max_us = (encp->enc_evq_timer_quantum_ns <<
 207                 ERF_DD_EVQ_IND_TIMER_VAL_WIDTH) / 1000;
 208         } else {
 209                 encp->enc_evq_timer_max_us = (encp->enc_evq_timer_quantum_ns <<
 210                 FRF_CZ_TC_TIMER_VAL_WIDTH) / 1000;
 211         }
 212
 213         encp->enc_bug61265_workaround = B_FALSE; /* Medford only */
 214
 215         /* Check capabilities of running datapath firmware */
 216         if ((rc = ef10_get_datapath_caps(enp)) != 0)
 217                 goto fail7;
 218
 219         /* Alignment for receive packet DMA buffers */
 220         encp->enc_rx_buf_align_start = 1;
 221         encp->enc_rx_buf_align_end = 64; /* RX DMA end padding */
 222
 223         /* Alignment for WPTR updates */
 224         encp->enc_rx_push_align = EF10_RX_WPTR_ALIGN;
 225
 226         /*
 227          * Maximum number of exclusive RSS contexts which can be allocated. The
 228          * hardware supports 64, but 6 are reserved for shared contexts. They
 229          * are a global resource so not all may be available.
 230          */
 231         encp->enc_rx_scale_max_exclusive_contexts = 58;
 232
 233         encp->enc_tx_dma_desc_size_max = EFX_MASK32(ESF_DZ_RX_KER_BYTE_CNT);
 234         /* No boundary crossing limits */
 235         encp->enc_tx_dma_desc_boundary = 0;
 236
 237         /*
 238          * Set resource limits for MC_CMD_ALLOC_VIS. Note that we cannot use
 239          * MC_CMD_GET_RESOURCE_LIMITS here as that reports the available
 240          * resources (allocated to this PCIe function), which is zero until
 241          * after we have allocated VIs.
 242          */
 243         encp->enc_evq_limit = 1024;
 244         encp->enc_rxq_limit = EFX_RXQ_LIMIT_TARGET;
 245         encp->enc_txq_limit = EFX_TXQ_LIMIT_TARGET;
 246
 247         /*
 248          * The workaround for bug35388 uses the top bit of transmit queue
 249          * descriptor writes, preventing the use of 4096 descriptor TXQs.
 250          */
 251         encp->enc_txq_max_ndescs = encp->enc_bug35388_workaround ? 2048 : 4096;
 252
 253         encp->enc_buftbl_limit = 0xFFFFFFFF;
 254
 255         EFX_STATIC_ASSERT(HUNT_PIOBUF_NBUFS <= EF10_MAX_PIOBUF_NBUFS);
 256         encp->enc_piobuf_limit = HUNT_PIOBUF_NBUFS;
 257         encp->enc_piobuf_size = HUNT_PIOBUF_SIZE;
 258         encp->enc_piobuf_min_alloc_size = HUNT_MIN_PIO_ALLOC_SIZE;
 259
 260         /*
 261          * Get the current privilege mask. Note that this may be modified
 262          * dynamically, so this value is informational only. DO NOT use
 263          * the privilege mask to check for sufficient privileges, as that
 264          * can result in time-of-check/time-of-use bugs.
 265          */
 266         if ((rc = ef10_get_privilege_mask(enp, &mask)) != 0)
 267                 goto fail8;
 268         encp->enc_privilege_mask = mask;
 269
 270         /* Get interrupt vector limits */
 271         if ((rc = efx_mcdi_get_vector_cfg(enp, &base, &nvec, NULL)) != 0) {
 272                 if (EFX_PCI_FUNCTION_IS_PF(encp))
 273                         goto fail9;
 274
 275                 /* Ignore error (cannot query vector limits from a VF). */
 276                 base = 0;
 277                 nvec = 1024;
 278         }
 279         encp->enc_intr_vec_base = base;
 280         encp->enc_intr_limit = nvec;
 281
 282         /*
 283          * Maximum number of bytes into the frame the TCP header can start for
 284          * firmware assisted TSO to work.
 285          */
 286         encp->enc_tx_tso_tcp_header_offset_limit = EF10_TCP_HEADER_OFFSET_LIMIT;
 287
 288         if ((rc = hunt_nic_get_required_pcie_bandwidth(enp, &bandwidth)) != 0)
 289                 goto fail10;
 290         encp->enc_required_pcie_bandwidth_mbps = bandwidth;
 291
 292         /* All Huntington devices have a PCIe Gen3, 8 lane connector */
 293         encp->enc_max_pcie_link_gen = EFX_PCIE_LINK_SPEED_GEN3;
 294
 295         return (0);
 296
 297 fail10:
 298         EFSYS_PROBE(fail10);
 299 fail9:
 300         EFSYS_PROBE(fail9);
 301 fail8:
 302         EFSYS_PROBE(fail8);
 303 fail7:
 304         EFSYS_PROBE(fail7);
 305 fail6:
 306         EFSYS_PROBE(fail6);
 307 fail5:
 308         EFSYS_PROBE(fail5);
 309 fail4:
 310         EFSYS_PROBE(fail4);
 311 fail3:
 312         EFSYS_PROBE(fail3);
 313 fail2:
 314         EFSYS_PROBE(fail2);
 315 fail1:
 316         EFSYS_PROBE1(fail1, efx_rc_t, rc);
 317
 318         return (rc);
 319 }
 320
 321
 322 #endif  /* EFSYS_OPT_HUNTINGTON */