drivers/net/sfc/base/medford2_nic.c

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  *
   3  * Copyright (c) 2015-2018 Solarflare Communications Inc.
   4  * All rights reserved.
   5  */
   6
   7 #include "efx.h"
   8 #include "efx_impl.h"
   9
  10
  11 #if EFSYS_OPT_MEDFORD2
  12
  13 static  __checkReturn   efx_rc_t
  14 medford2_nic_get_required_pcie_bandwidth(
  15         __in            efx_nic_t *enp,
  16         __out           uint32_t *bandwidth_mbpsp)
  17 {
  18         uint32_t port_modes;
  19         uint32_t current_mode;
  20         uint32_t bandwidth;
  21         efx_rc_t rc;
  22
  23         /* FIXME: support new Medford2 dynamic port modes */
  24
  25         if ((rc = efx_mcdi_get_port_modes(enp, &port_modes,
  26                                     &current_mode)) != 0) {
  27                 /* No port mode info available. */
  28                 bandwidth = 0;
  29                 goto out;
  30         }
  31
  32         if ((rc = ef10_nic_get_port_mode_bandwidth(current_mode,
  33                                                     &bandwidth)) != 0)
  34                 goto fail1;
  35
  36 out:
  37         *bandwidth_mbpsp = bandwidth;
  38
  39         return (0);
  40
  41 fail1:
  42         EFSYS_PROBE1(fail1, efx_rc_t, rc);
  43
  44         return (rc);
  45 }
  46
  47         __checkReturn   efx_rc_t
  48 medford2_board_cfg(
  49         __in            efx_nic_t *enp)
  50 {
  51         efx_nic_cfg_t *encp = &(enp->en_nic_cfg);
  52         uint8_t mac_addr[6] = { 0 };
  53         uint32_t board_type = 0;
  54         ef10_link_state_t els;
  55         efx_port_t *epp = &(enp->en_port);
  56         uint32_t mask;
  57         uint32_t sysclk, dpcpu_clk;
  58         uint32_t base, nvec;
  59         uint32_t end_padding;
  60         uint32_t bandwidth;
  61         uint32_t vi_window_shift;
  62         efx_rc_t rc;
  63
  64         /*
  65          * FIXME: Likely to be incomplete and incorrect.
  66          * Parts of this should be shared with Huntington.
  67          */
  68
  69         /* Medford2 has a variable VI window size (8K, 16K or 64K) */
  70         if ((rc = ef10_get_vi_window_shift(enp, &vi_window_shift)) != 0)
  71                 goto fail1;
  72
  73         EFSYS_ASSERT3U(vi_window_shift, <=, EFX_VI_WINDOW_SHIFT_64K);
  74         encp->enc_vi_window_shift = vi_window_shift;
  75
  76
  77         /* MAC address for this function */
  78         if (EFX_PCI_FUNCTION_IS_PF(encp)) {
  79                 rc = efx_mcdi_get_mac_address_pf(enp, mac_addr);
  80 #if EFSYS_OPT_ALLOW_UNCONFIGURED_NIC
  81                 /*
  82                  * Disable static config checking for Medford NICs, ONLY
  83                  * for manufacturing test and setup at the factory, to
  84                  * allow the static config to be installed.
  85                  */
  86 #else /* EFSYS_OPT_ALLOW_UNCONFIGURED_NIC */
  87                 if ((rc == 0) && (mac_addr[0] & 0x02)) {
  88                         /*
  89                          * If the static config does not include a global MAC
  90                          * address pool then the board may return a locally
  91                          * administered MAC address (this should only happen on
  92                          * incorrectly programmed boards).
  93                          */
  94                         rc = EINVAL;
  95                 }
  96 #endif /* EFSYS_OPT_ALLOW_UNCONFIGURED_NIC */
  97         } else {
  98                 rc = efx_mcdi_get_mac_address_vf(enp, mac_addr);
  99         }
 100         if (rc != 0)
 101                 goto fail2;
 102
 103         EFX_MAC_ADDR_COPY(encp->enc_mac_addr, mac_addr);
 104
 105         /* Board configuration */
 106         rc = efx_mcdi_get_board_cfg(enp, &board_type, NULL, NULL);
 107         if (rc != 0) {
 108                 /* Unprivileged functions may not be able to read board cfg */
 109                 if (rc == EACCES)
 110                         board_type = 0;
 111                 else
 112                         goto fail3;
 113         }
 114
 115         encp->enc_board_type = board_type;
 116         encp->enc_clk_mult = 1; /* not used for Medford2 */
 117
 118         /* Fill out fields in enp->en_port and enp->en_nic_cfg from MCDI */
 119         if ((rc = efx_mcdi_get_phy_cfg(enp)) != 0)
 120                 goto fail4;
 121
 122         /* Obtain the default PHY advertised capabilities */
 123         if ((rc = ef10_phy_get_link(enp, &els)) != 0)
 124                 goto fail5;
 125         epp->ep_default_adv_cap_mask = els.els_adv_cap_mask;
 126         epp->ep_adv_cap_mask = els.els_adv_cap_mask;
 127
 128         /*
 129          * Enable firmware workarounds for hardware errata.
 130          * Expected responses are:
 131          *  - 0 (zero):
 132          *      Success: workaround enabled or disabled as requested.
 133          *  - MC_CMD_ERR_ENOSYS (reported as ENOTSUP):
 134          *      Firmware does not support the MC_CMD_WORKAROUND request.
 135          *      (assume that the workaround is not supported).
 136          *  - MC_CMD_ERR_ENOENT (reported as ENOENT):
 137          *      Firmware does not support the requested workaround.
 138          *  - MC_CMD_ERR_EPERM  (reported as EACCES):
 139          *      Unprivileged function cannot enable/disable workarounds.
 140          *
 141          * See efx_mcdi_request_errcode() for MCDI error translations.
 142          */
 143
 144
 145         if (EFX_PCI_FUNCTION_IS_VF(encp)) {
 146                 /*
 147                  * Interrupt testing does not work for VFs on Medford2.
 148                  * See bug50084 and bug71432 comment 21.
 149                  */
 150                 encp->enc_bug41750_workaround = B_TRUE;
 151         }
 152
 153         /* Chained multicast is always enabled on Medford2 */
 154         encp->enc_bug26807_workaround = B_TRUE;
 155
 156         /*
 157          * If the bug61265 workaround is enabled, then interrupt holdoff timers
 158          * cannot be controlled by timer table writes, so MCDI must be used
 159          * (timer table writes can still be used for wakeup timers).
 160          */
 161         rc = efx_mcdi_set_workaround(enp, MC_CMD_WORKAROUND_BUG61265, B_TRUE,
 162             NULL);
 163         if ((rc == 0) || (rc == EACCES))
 164                 encp->enc_bug61265_workaround = B_TRUE;
 165         else if ((rc == ENOTSUP) || (rc == ENOENT))
 166                 encp->enc_bug61265_workaround = B_FALSE;
 167         else
 168                 goto fail6;
 169
 170         /* Get clock frequencies (in MHz). */
 171         if ((rc = efx_mcdi_get_clock(enp, &sysclk, &dpcpu_clk)) != 0)
 172                 goto fail7;
 173
 174         /*
 175          * The Medford2 timer quantum is 1536 dpcpu_clk cycles, documented for
 176          * the EV_TMR_VAL field of EV_TIMER_TBL. Scale for MHz and ns units.
 177          */
 178         encp->enc_evq_timer_quantum_ns = 1536000UL / dpcpu_clk; /* 1536 cycles */
 179         encp->enc_evq_timer_max_us = (encp->enc_evq_timer_quantum_ns <<
 180                     FRF_CZ_TC_TIMER_VAL_WIDTH) / 1000;
 181
 182         /* Check capabilities of running datapath firmware */
 183         if ((rc = ef10_get_datapath_caps(enp)) != 0)
 184                 goto fail8;
 185
 186         /* Alignment for receive packet DMA buffers */
 187         encp->enc_rx_buf_align_start = 1;
 188
 189         /* Get the RX DMA end padding alignment configuration */
 190         if ((rc = efx_mcdi_get_rxdp_config(enp, &end_padding)) != 0) {
 191                 if (rc != EACCES)
 192                         goto fail9;
 193
 194                 /* Assume largest tail padding size supported by hardware */
 195                 end_padding = 256;
 196         }
 197         encp->enc_rx_buf_align_end = end_padding;
 198
 199         /* Alignment for WPTR updates */
 200         encp->enc_rx_push_align = EF10_RX_WPTR_ALIGN;
 201
 202         /*
 203          * Maximum number of exclusive RSS contexts which can be allocated. The
 204          * hardware supports 64, but 6 are reserved for shared contexts. They
 205          * are a global resource so not all may be available.
 206          */
 207         encp->enc_rx_scale_max_exclusive_contexts = 58;
 208
 209         encp->enc_tx_dma_desc_size_max = EFX_MASK32(ESF_DZ_RX_KER_BYTE_CNT);
 210         /* No boundary crossing limits */
 211         encp->enc_tx_dma_desc_boundary = 0;
 212
 213         /*
 214          * Set resource limits for MC_CMD_ALLOC_VIS. Note that we cannot use
 215          * MC_CMD_GET_RESOURCE_LIMITS here as that reports the available
 216          * resources (allocated to this PCIe function), which is zero until
 217          * after we have allocated VIs.
 218          */
 219         encp->enc_evq_limit = 1024;
 220         encp->enc_rxq_limit = EFX_RXQ_LIMIT_TARGET;
 221         encp->enc_txq_limit = EFX_TXQ_LIMIT_TARGET;
 222
 223         /*
 224          * The maximum supported transmit queue size is 2048. TXQs with 4096
 225          * descriptors are not supported as the top bit is used for vfifo
 226          * stuffing.
 227          */
 228         encp->enc_txq_max_ndescs = 2048;
 229
 230         encp->enc_buftbl_limit = 0xFFFFFFFF;
 231
 232         EFX_STATIC_ASSERT(MEDFORD2_PIOBUF_NBUFS <= EF10_MAX_PIOBUF_NBUFS);
 233         encp->enc_piobuf_limit = MEDFORD2_PIOBUF_NBUFS;
 234         encp->enc_piobuf_size = MEDFORD2_PIOBUF_SIZE;
 235         encp->enc_piobuf_min_alloc_size = MEDFORD2_MIN_PIO_ALLOC_SIZE;
 236
 237         /*
 238          * Get the current privilege mask. Note that this may be modified
 239          * dynamically, so this value is informational only. DO NOT use
 240          * the privilege mask to check for sufficient privileges, as that
 241          * can result in time-of-check/time-of-use bugs.
 242          */
 243         if ((rc = ef10_get_privilege_mask(enp, &mask)) != 0)
 244                 goto fail10;
 245         encp->enc_privilege_mask = mask;
 246
 247         /* Get interrupt vector limits */
 248         if ((rc = efx_mcdi_get_vector_cfg(enp, &base, &nvec, NULL)) != 0) {
 249                 if (EFX_PCI_FUNCTION_IS_PF(encp))
 250                         goto fail11;
 251
 252                 /* Ignore error (cannot query vector limits from a VF). */
 253                 base = 0;
 254                 nvec = 1024;
 255         }
 256         encp->enc_intr_vec_base = base;
 257         encp->enc_intr_limit = nvec;
 258
 259         /*
 260          * Maximum number of bytes into the frame the TCP header can start for
 261          * firmware assisted TSO to work.
 262          */
 263         encp->enc_tx_tso_tcp_header_offset_limit = EF10_TCP_HEADER_OFFSET_LIMIT;
 264
 265         /*
 266          * Medford2 stores a single global copy of VPD, not per-PF as on
 267          * Huntington.
 268          */
 269         encp->enc_vpd_is_global = B_TRUE;
 270
 271         rc = medford2_nic_get_required_pcie_bandwidth(enp, &bandwidth);
 272         if (rc != 0)
 273                 goto fail12;
 274         encp->enc_required_pcie_bandwidth_mbps = bandwidth;
 275         encp->enc_max_pcie_link_gen = EFX_PCIE_LINK_SPEED_GEN3;
 276
 277         return (0);
 278
 279 fail12:
 280         EFSYS_PROBE(fail12);
 281 fail11:
 282         EFSYS_PROBE(fail11);
 283 fail10:
 284         EFSYS_PROBE(fail10);
 285 fail9:
 286         EFSYS_PROBE(fail9);
 287 fail8:
 288         EFSYS_PROBE(fail8);
 289 fail7:
 290         EFSYS_PROBE(fail7);
 291 fail6:
 292         EFSYS_PROBE(fail6);
 293 fail5:
 294         EFSYS_PROBE(fail5);
 295 fail4:
 296         EFSYS_PROBE(fail4);
 297 fail3:
 298         EFSYS_PROBE(fail3);
 299 fail2:
 300         EFSYS_PROBE(fail2);
 301 fail1:
 302         EFSYS_PROBE1(fail1, efx_rc_t, rc);
 303
 304         return (rc);
 305 }
 306
 307 #endif  /* EFSYS_OPT_MEDFORD2 */