drivers/net/sfc/base/medford2_nic.c

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  *
   3  * Copyright (c) 2015-2018 Solarflare Communications Inc.
   4  * All rights reserved.
   5  */
   6
   7 #include "efx.h"
   8 #include "efx_impl.h"
   9
  10
  11 #if EFSYS_OPT_MEDFORD2
  12
  13 static  __checkReturn   efx_rc_t
  14 medford2_nic_get_required_pcie_bandwidth(
  15         __in            efx_nic_t *enp,
  16         __out           uint32_t *bandwidth_mbpsp)
  17 {
  18         uint32_t port_modes;
  19         uint32_t current_mode;
  20         uint32_t bandwidth;
  21         efx_rc_t rc;
  22
  23         /* FIXME: support new Medford2 dynamic port modes */
  24
  25         if ((rc = efx_mcdi_get_port_modes(enp, &port_modes,
  26                                     &current_mode)) != 0) {
  27                 /* No port mode info available. */
  28                 bandwidth = 0;
  29                 goto out;
  30         }
  31
  32         if ((rc = ef10_nic_get_port_mode_bandwidth(current_mode,
  33                                                     &bandwidth)) != 0)
  34                 goto fail1;
  35
  36 out:
  37         *bandwidth_mbpsp = bandwidth;
  38
  39         return (0);
  40
  41 fail1:
  42         EFSYS_PROBE1(fail1, efx_rc_t, rc);
  43
  44         return (rc);
  45 }
  46
  47         __checkReturn   efx_rc_t
  48 medford2_board_cfg(
  49         __in            efx_nic_t *enp)
  50 {
  51         efx_nic_cfg_t *encp = &(enp->en_nic_cfg);
  52         uint32_t mask;
  53         uint32_t sysclk, dpcpu_clk;
  54         uint32_t base, nvec;
  55         uint32_t end_padding;
  56         uint32_t bandwidth;
  57         uint32_t vi_window_shift;
  58         efx_rc_t rc;
  59
  60         /*
  61          * FIXME: Likely to be incomplete and incorrect.
  62          * Parts of this should be shared with Huntington.
  63          */
  64
  65         /* Medford2 has a variable VI window size (8K, 16K or 64K) */
  66         if ((rc = ef10_get_vi_window_shift(enp, &vi_window_shift)) != 0)
  67                 goto fail1;
  68
  69         EFSYS_ASSERT3U(vi_window_shift, <=, EFX_VI_WINDOW_SHIFT_64K);
  70         encp->enc_vi_window_shift = vi_window_shift;
  71
  72
  73         /*
  74          * Enable firmware workarounds for hardware errata.
  75          * Expected responses are:
  76          *  - 0 (zero):
  77          *      Success: workaround enabled or disabled as requested.
  78          *  - MC_CMD_ERR_ENOSYS (reported as ENOTSUP):
  79          *      Firmware does not support the MC_CMD_WORKAROUND request.
  80          *      (assume that the workaround is not supported).
  81          *  - MC_CMD_ERR_ENOENT (reported as ENOENT):
  82          *      Firmware does not support the requested workaround.
  83          *  - MC_CMD_ERR_EPERM  (reported as EACCES):
  84          *      Unprivileged function cannot enable/disable workarounds.
  85          *
  86          * See efx_mcdi_request_errcode() for MCDI error translations.
  87          */
  88
  89
  90         if (EFX_PCI_FUNCTION_IS_VF(encp)) {
  91                 /*
  92                  * Interrupt testing does not work for VFs on Medford2.
  93                  * See bug50084 and bug71432 comment 21.
  94                  */
  95                 encp->enc_bug41750_workaround = B_TRUE;
  96         }
  97
  98         /* Chained multicast is always enabled on Medford2 */
  99         encp->enc_bug26807_workaround = B_TRUE;
 100
 101         /*
 102          * If the bug61265 workaround is enabled, then interrupt holdoff timers
 103          * cannot be controlled by timer table writes, so MCDI must be used
 104          * (timer table writes can still be used for wakeup timers).
 105          */
 106         rc = efx_mcdi_set_workaround(enp, MC_CMD_WORKAROUND_BUG61265, B_TRUE,
 107             NULL);
 108         if ((rc == 0) || (rc == EACCES))
 109                 encp->enc_bug61265_workaround = B_TRUE;
 110         else if ((rc == ENOTSUP) || (rc == ENOENT))
 111                 encp->enc_bug61265_workaround = B_FALSE;
 112         else
 113                 goto fail2;
 114
 115         /* Get clock frequencies (in MHz). */
 116         if ((rc = efx_mcdi_get_clock(enp, &sysclk, &dpcpu_clk)) != 0)
 117                 goto fail3;
 118
 119         /*
 120          * The Medford2 timer quantum is 1536 dpcpu_clk cycles, documented for
 121          * the EV_TMR_VAL field of EV_TIMER_TBL. Scale for MHz and ns units.
 122          */
 123         encp->enc_evq_timer_quantum_ns = 1536000UL / dpcpu_clk; /* 1536 cycles */
 124         encp->enc_evq_timer_max_us = (encp->enc_evq_timer_quantum_ns <<
 125                     FRF_CZ_TC_TIMER_VAL_WIDTH) / 1000;
 126
 127         /* Alignment for receive packet DMA buffers */
 128         encp->enc_rx_buf_align_start = 1;
 129
 130         /* Get the RX DMA end padding alignment configuration */
 131         if ((rc = efx_mcdi_get_rxdp_config(enp, &end_padding)) != 0) {
 132                 if (rc != EACCES)
 133                         goto fail4;
 134
 135                 /* Assume largest tail padding size supported by hardware */
 136                 end_padding = 256;
 137         }
 138         encp->enc_rx_buf_align_end = end_padding;
 139
 140         /* Alignment for WPTR updates */
 141         encp->enc_rx_push_align = EF10_RX_WPTR_ALIGN;
 142
 143         /*
 144          * Maximum number of exclusive RSS contexts which can be allocated. The
 145          * hardware supports 64, but 6 are reserved for shared contexts. They
 146          * are a global resource so not all may be available.
 147          */
 148         encp->enc_rx_scale_max_exclusive_contexts = 58;
 149
 150         encp->enc_tx_dma_desc_size_max = EFX_MASK32(ESF_DZ_RX_KER_BYTE_CNT);
 151         /* No boundary crossing limits */
 152         encp->enc_tx_dma_desc_boundary = 0;
 153
 154         /*
 155          * Set resource limits for MC_CMD_ALLOC_VIS. Note that we cannot use
 156          * MC_CMD_GET_RESOURCE_LIMITS here as that reports the available
 157          * resources (allocated to this PCIe function), which is zero until
 158          * after we have allocated VIs.
 159          */
 160         encp->enc_evq_limit = 1024;
 161         encp->enc_rxq_limit = EFX_RXQ_LIMIT_TARGET;
 162         encp->enc_txq_limit = EFX_TXQ_LIMIT_TARGET;
 163
 164         /*
 165          * The maximum supported transmit queue size is 2048. TXQs with 4096
 166          * descriptors are not supported as the top bit is used for vfifo
 167          * stuffing.
 168          */
 169         encp->enc_txq_max_ndescs = 2048;
 170
 171         encp->enc_buftbl_limit = 0xFFFFFFFF;
 172
 173         EFX_STATIC_ASSERT(MEDFORD2_PIOBUF_NBUFS <= EF10_MAX_PIOBUF_NBUFS);
 174         encp->enc_piobuf_limit = MEDFORD2_PIOBUF_NBUFS;
 175         encp->enc_piobuf_size = MEDFORD2_PIOBUF_SIZE;
 176         encp->enc_piobuf_min_alloc_size = MEDFORD2_MIN_PIO_ALLOC_SIZE;
 177
 178         /*
 179          * Get the current privilege mask. Note that this may be modified
 180          * dynamically, so this value is informational only. DO NOT use
 181          * the privilege mask to check for sufficient privileges, as that
 182          * can result in time-of-check/time-of-use bugs.
 183          */
 184         if ((rc = ef10_get_privilege_mask(enp, &mask)) != 0)
 185                 goto fail5;
 186         encp->enc_privilege_mask = mask;
 187
 188         /* Get interrupt vector limits */
 189         if ((rc = efx_mcdi_get_vector_cfg(enp, &base, &nvec, NULL)) != 0) {
 190                 if (EFX_PCI_FUNCTION_IS_PF(encp))
 191                         goto fail6;
 192
 193                 /* Ignore error (cannot query vector limits from a VF). */
 194                 base = 0;
 195                 nvec = 1024;
 196         }
 197         encp->enc_intr_vec_base = base;
 198         encp->enc_intr_limit = nvec;
 199
 200         /*
 201          * Maximum number of bytes into the frame the TCP header can start for
 202          * firmware assisted TSO to work.
 203          */
 204         encp->enc_tx_tso_tcp_header_offset_limit = EF10_TCP_HEADER_OFFSET_LIMIT;
 205
 206         /*
 207          * Medford2 stores a single global copy of VPD, not per-PF as on
 208          * Huntington.
 209          */
 210         encp->enc_vpd_is_global = B_TRUE;
 211
 212         rc = medford2_nic_get_required_pcie_bandwidth(enp, &bandwidth);
 213         if (rc != 0)
 214                 goto fail7;
 215         encp->enc_required_pcie_bandwidth_mbps = bandwidth;
 216         encp->enc_max_pcie_link_gen = EFX_PCIE_LINK_SPEED_GEN3;
 217
 218         return (0);
 219
 220 fail7:
 221         EFSYS_PROBE(fail7);
 222 fail6:
 223         EFSYS_PROBE(fail6);
 224 fail5:
 225         EFSYS_PROBE(fail5);
 226 fail4:
 227         EFSYS_PROBE(fail4);
 228 fail3:
 229         EFSYS_PROBE(fail3);
 230 fail2:
 231         EFSYS_PROBE(fail2);
 232 fail1:
 233         EFSYS_PROBE1(fail1, efx_rc_t, rc);
 234
 235         return (rc);
 236 }
 237
 238 #endif  /* EFSYS_OPT_MEDFORD2 */