drivers/net/sfc/base/medford_nic.c

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  *
   3  * Copyright (c) 2015-2018 Solarflare Communications Inc.
   4  * All rights reserved.
   5  */
   6
   7 #include "efx.h"
   8 #include "efx_impl.h"
   9
  10
  11 #if EFSYS_OPT_MEDFORD
  12
  13 static  __checkReturn   efx_rc_t
  14 medford_nic_get_required_pcie_bandwidth(
  15         __in            efx_nic_t *enp,
  16         __out           uint32_t *bandwidth_mbpsp)
  17 {
  18         uint32_t port_modes;
  19         uint32_t current_mode;
  20         uint32_t bandwidth;
  21         efx_rc_t rc;
  22
  23         if ((rc = efx_mcdi_get_port_modes(enp, &port_modes,
  24                                     &current_mode)) != 0) {
  25                 /* No port mode info available. */
  26                 bandwidth = 0;
  27                 goto out;
  28         }
  29
  30         if ((rc = ef10_nic_get_port_mode_bandwidth(current_mode,
  31                                                     &bandwidth)) != 0)
  32                 goto fail1;
  33
  34 out:
  35         *bandwidth_mbpsp = bandwidth;
  36
  37         return (0);
  38
  39 fail1:
  40         EFSYS_PROBE1(fail1, efx_rc_t, rc);
  41
  42         return (rc);
  43 }
  44
  45         __checkReturn   efx_rc_t
  46 medford_board_cfg(
  47         __in            efx_nic_t *enp)
  48 {
  49         efx_nic_cfg_t *encp = &(enp->en_nic_cfg);
  50         ef10_link_state_t els;
  51         efx_port_t *epp = &(enp->en_port);
  52         uint32_t mask;
  53         uint32_t sysclk, dpcpu_clk;
  54         uint32_t base, nvec;
  55         uint32_t end_padding;
  56         uint32_t bandwidth;
  57         efx_rc_t rc;
  58
  59         /*
  60          * FIXME: Likely to be incomplete and incorrect.
  61          * Parts of this should be shared with Huntington.
  62          */
  63
  64         /* Medford has a fixed 8Kbyte VI window size */
  65         EFX_STATIC_ASSERT(ER_DZ_EVQ_RPTR_REG_STEP       == 8192);
  66         EFX_STATIC_ASSERT(ER_DZ_EVQ_TMR_REG_STEP        == 8192);
  67         EFX_STATIC_ASSERT(ER_DZ_RX_DESC_UPD_REG_STEP    == 8192);
  68         EFX_STATIC_ASSERT(ER_DZ_TX_DESC_UPD_REG_STEP    == 8192);
  69         EFX_STATIC_ASSERT(ER_DZ_TX_PIOBUF_STEP          == 8192);
  70
  71         EFX_STATIC_ASSERT(1U << EFX_VI_WINDOW_SHIFT_8K  == 8192);
  72         encp->enc_vi_window_shift = EFX_VI_WINDOW_SHIFT_8K;
  73
  74         /* Fill out fields in enp->en_port and enp->en_nic_cfg from MCDI */
  75         if ((rc = efx_mcdi_get_phy_cfg(enp)) != 0)
  76                 goto fail1;
  77
  78         /* Obtain the default PHY advertised capabilities */
  79         if ((rc = ef10_phy_get_link(enp, &els)) != 0)
  80                 goto fail2;
  81         epp->ep_default_adv_cap_mask = els.els_adv_cap_mask;
  82         epp->ep_adv_cap_mask = els.els_adv_cap_mask;
  83
  84         /*
  85          * Enable firmware workarounds for hardware errata.
  86          * Expected responses are:
  87          *  - 0 (zero):
  88          *      Success: workaround enabled or disabled as requested.
  89          *  - MC_CMD_ERR_ENOSYS (reported as ENOTSUP):
  90          *      Firmware does not support the MC_CMD_WORKAROUND request.
  91          *      (assume that the workaround is not supported).
  92          *  - MC_CMD_ERR_ENOENT (reported as ENOENT):
  93          *      Firmware does not support the requested workaround.
  94          *  - MC_CMD_ERR_EPERM  (reported as EACCES):
  95          *      Unprivileged function cannot enable/disable workarounds.
  96          *
  97          * See efx_mcdi_request_errcode() for MCDI error translations.
  98          */
  99
 100
 101         if (EFX_PCI_FUNCTION_IS_VF(encp)) {
 102                 /*
 103                  * Interrupt testing does not work for VFs. See bug50084 and
 104                  * bug71432 comment 21.
 105                  */
 106                 encp->enc_bug41750_workaround = B_TRUE;
 107         }
 108
 109         /* Chained multicast is always enabled on Medford */
 110         encp->enc_bug26807_workaround = B_TRUE;
 111
 112         /*
 113          * If the bug61265 workaround is enabled, then interrupt holdoff timers
 114          * cannot be controlled by timer table writes, so MCDI must be used
 115          * (timer table writes can still be used for wakeup timers).
 116          */
 117         rc = efx_mcdi_set_workaround(enp, MC_CMD_WORKAROUND_BUG61265, B_TRUE,
 118             NULL);
 119         if ((rc == 0) || (rc == EACCES))
 120                 encp->enc_bug61265_workaround = B_TRUE;
 121         else if ((rc == ENOTSUP) || (rc == ENOENT))
 122                 encp->enc_bug61265_workaround = B_FALSE;
 123         else
 124                 goto fail3;
 125
 126         /* Get clock frequencies (in MHz). */
 127         if ((rc = efx_mcdi_get_clock(enp, &sysclk, &dpcpu_clk)) != 0)
 128                 goto fail4;
 129
 130         /*
 131          * The Medford timer quantum is 1536 dpcpu_clk cycles, documented for
 132          * the EV_TMR_VAL field of EV_TIMER_TBL. Scale for MHz and ns units.
 133          */
 134         encp->enc_evq_timer_quantum_ns = 1536000UL / dpcpu_clk; /* 1536 cycles */
 135         encp->enc_evq_timer_max_us = (encp->enc_evq_timer_quantum_ns <<
 136                     FRF_CZ_TC_TIMER_VAL_WIDTH) / 1000;
 137
 138         /* Check capabilities of running datapath firmware */
 139         if ((rc = ef10_get_datapath_caps(enp)) != 0)
 140                 goto fail5;
 141
 142         /* Alignment for receive packet DMA buffers */
 143         encp->enc_rx_buf_align_start = 1;
 144
 145         /* Get the RX DMA end padding alignment configuration */
 146         if ((rc = efx_mcdi_get_rxdp_config(enp, &end_padding)) != 0) {
 147                 if (rc != EACCES)
 148                         goto fail6;
 149
 150                 /* Assume largest tail padding size supported by hardware */
 151                 end_padding = 256;
 152         }
 153         encp->enc_rx_buf_align_end = end_padding;
 154
 155         /* Alignment for WPTR updates */
 156         encp->enc_rx_push_align = EF10_RX_WPTR_ALIGN;
 157
 158         /*
 159          * Maximum number of exclusive RSS contexts which can be allocated. The
 160          * hardware supports 64, but 6 are reserved for shared contexts. They
 161          * are a global resource so not all may be available.
 162          */
 163         encp->enc_rx_scale_max_exclusive_contexts = 58;
 164
 165         encp->enc_tx_dma_desc_size_max = EFX_MASK32(ESF_DZ_RX_KER_BYTE_CNT);
 166         /* No boundary crossing limits */
 167         encp->enc_tx_dma_desc_boundary = 0;
 168
 169         /*
 170          * Set resource limits for MC_CMD_ALLOC_VIS. Note that we cannot use
 171          * MC_CMD_GET_RESOURCE_LIMITS here as that reports the available
 172          * resources (allocated to this PCIe function), which is zero until
 173          * after we have allocated VIs.
 174          */
 175         encp->enc_evq_limit = 1024;
 176         encp->enc_rxq_limit = EFX_RXQ_LIMIT_TARGET;
 177         encp->enc_txq_limit = EFX_TXQ_LIMIT_TARGET;
 178
 179         /*
 180          * The maximum supported transmit queue size is 2048. TXQs with 4096
 181          * descriptors are not supported as the top bit is used for vfifo
 182          * stuffing.
 183          */
 184         encp->enc_txq_max_ndescs = 2048;
 185
 186         encp->enc_buftbl_limit = 0xFFFFFFFF;
 187
 188         EFX_STATIC_ASSERT(MEDFORD_PIOBUF_NBUFS <= EF10_MAX_PIOBUF_NBUFS);
 189         encp->enc_piobuf_limit = MEDFORD_PIOBUF_NBUFS;
 190         encp->enc_piobuf_size = MEDFORD_PIOBUF_SIZE;
 191         encp->enc_piobuf_min_alloc_size = MEDFORD_MIN_PIO_ALLOC_SIZE;
 192
 193         /*
 194          * Get the current privilege mask. Note that this may be modified
 195          * dynamically, so this value is informational only. DO NOT use
 196          * the privilege mask to check for sufficient privileges, as that
 197          * can result in time-of-check/time-of-use bugs.
 198          */
 199         if ((rc = ef10_get_privilege_mask(enp, &mask)) != 0)
 200                 goto fail7;
 201         encp->enc_privilege_mask = mask;
 202
 203         /* Get interrupt vector limits */
 204         if ((rc = efx_mcdi_get_vector_cfg(enp, &base, &nvec, NULL)) != 0) {
 205                 if (EFX_PCI_FUNCTION_IS_PF(encp))
 206                         goto fail8;
 207
 208                 /* Ignore error (cannot query vector limits from a VF). */
 209                 base = 0;
 210                 nvec = 1024;
 211         }
 212         encp->enc_intr_vec_base = base;
 213         encp->enc_intr_limit = nvec;
 214
 215         /*
 216          * Maximum number of bytes into the frame the TCP header can start for
 217          * firmware assisted TSO to work.
 218          */
 219         encp->enc_tx_tso_tcp_header_offset_limit = EF10_TCP_HEADER_OFFSET_LIMIT;
 220
 221         /*
 222          * Medford stores a single global copy of VPD, not per-PF as on
 223          * Huntington.
 224          */
 225         encp->enc_vpd_is_global = B_TRUE;
 226
 227         rc = medford_nic_get_required_pcie_bandwidth(enp, &bandwidth);
 228         if (rc != 0)
 229                 goto fail9;
 230         encp->enc_required_pcie_bandwidth_mbps = bandwidth;
 231         encp->enc_max_pcie_link_gen = EFX_PCIE_LINK_SPEED_GEN3;
 232
 233         return (0);
 234
 235 fail9:
 236         EFSYS_PROBE(fail9);
 237 fail8:
 238         EFSYS_PROBE(fail8);
 239 fail7:
 240         EFSYS_PROBE(fail7);
 241 fail6:
 242         EFSYS_PROBE(fail6);
 243 fail5:
 244         EFSYS_PROBE(fail5);
 245 fail4:
 246         EFSYS_PROBE(fail4);
 247 fail3:
 248         EFSYS_PROBE(fail3);
 249 fail2:
 250         EFSYS_PROBE(fail2);
 251 fail1:
 252         EFSYS_PROBE1(fail1, efx_rc_t, rc);
 253
 254         return (rc);
 255 }
 256
 257 #endif  /* EFSYS_OPT_MEDFORD */