lib/librte_pmd_ixgbe/ixgbe/ixgbe_type.h

   1 /*******************************************************************************
   2
   3 Copyright (c) 2001-2014, Intel Corporation
   4 All rights reserved.
   5
   6 Redistribution and use in source and binary forms, with or without
   7 modification, are permitted provided that the following conditions are met:
   8
   9  1. Redistributions of source code must retain the above copyright notice,
  10     this list of conditions and the following disclaimer.
  11
  12  2. Redistributions in binary form must reproduce the above copyright
  13     notice, this list of conditions and the following disclaimer in the
  14     documentation and/or other materials provided with the distribution.
  15
  16  3. Neither the name of the Intel Corporation nor the names of its
  17     contributors may be used to endorse or promote products derived from
  18     this software without specific prior written permission.
  19
  20 THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS"
  21 AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
  22 IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
  23 ARE DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT OWNER OR CONTRIBUTORS BE
  24 LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR
  25 CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF
  26 SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS
  27 INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN
  28 CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)
  29 ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE
  30 POSSIBILITY OF SUCH DAMAGE.
  31
  32 ***************************************************************************/
  33
  34 #ifndef _IXGBE_TYPE_H_
  35 #define _IXGBE_TYPE_H_
  36
  37 /*
  38  * The following is a brief description of the error categories used by the
  39  * ERROR_REPORT* macros.
  40  *
  41  * - IXGBE_ERROR_INVALID_STATE
  42  * This category is for errors which represent a serious failure state that is
  43  * unexpected, and could be potentially harmful to device operation. It should
  44  * not be used for errors relating to issues that can be worked around or
  45  * ignored.
  46  *
  47  * - IXGBE_ERROR_POLLING
  48  * This category is for errors related to polling/timeout issues and should be
  49  * used in any case where the timeout occured, or a failure to obtain a lock, or
  50  * failure to receive data within the time limit.
  51  *
  52  * - IXGBE_ERROR_CAUTION
  53  * This category should be used for reporting issues that may be the cause of
  54  * other errors, such as temperature warnings. It should indicate an event which
  55  * could be serious, but hasn't necessarily caused problems yet.
  56  *
  57  * - IXGBE_ERROR_SOFTWARE
  58  * This category is intended for errors due to software state preventing
  59  * something. The category is not intended for errors due to bad arguments, or
  60  * due to unsupported features. It should be used when a state occurs which
  61  * prevents action but is not a serious issue.
  62  *
  63  * - IXGBE_ERROR_ARGUMENT
  64  * This category is for when a bad or invalid argument is passed. It should be
  65  * used whenever a function is called and error checking has detected the
  66  * argument is wrong or incorrect.
  67  *
  68  * - IXGBE_ERROR_UNSUPPORTED
  69  * This category is for errors which are due to unsupported circumstances or
  70  * configuration issues. It should not be used when the issue is due to an
  71  * invalid argument, but for when something has occurred that is unsupported
  72  * (Ex: Flow control autonegotiation or an unsupported SFP+ module.)
  73  */
  74
  75 #include "ixgbe_osdep.h"
  76
  77 #ident "$Id: ixgbe_type.h,v 1.630 2013/11/22 22:48:40 jtkirshe Exp $"
  78
  79 /* Vendor ID */
  80 #define IXGBE_INTEL_VENDOR_ID                   0x8086
  81
  82 /* Device IDs */
  83 #define IXGBE_DEV_ID_82598                      0x10B6
  84 #define IXGBE_DEV_ID_82598_BX                   0x1508
  85 #define IXGBE_DEV_ID_82598AF_DUAL_PORT          0x10C6
  86 #define IXGBE_DEV_ID_82598AF_SINGLE_PORT        0x10C7
  87 #define IXGBE_DEV_ID_82598AT                    0x10C8
  88 #define IXGBE_DEV_ID_82598AT2                   0x150B
  89 #define IXGBE_DEV_ID_82598EB_SFP_LOM            0x10DB
  90 #define IXGBE_DEV_ID_82598EB_CX4                0x10DD
  91 #define IXGBE_DEV_ID_82598_CX4_DUAL_PORT        0x10EC
  92 #define IXGBE_DEV_ID_82598_DA_DUAL_PORT         0x10F1
  93 #define IXGBE_DEV_ID_82598_SR_DUAL_PORT_EM      0x10E1
  94 #define IXGBE_DEV_ID_82598EB_XF_LR              0x10F4
  95 #define IXGBE_DEV_ID_82599_KX4                  0x10F7
  96 #define IXGBE_DEV_ID_82599_KX4_MEZZ             0x1514
  97 #define IXGBE_DEV_ID_82599_KR                   0x1517
  98 #define IXGBE_DEV_ID_82599_COMBO_BACKPLANE      0x10F8
  99 #define IXGBE_SUBDEV_ID_82599_KX4_KR_MEZZ       0x000C
 100 #define IXGBE_DEV_ID_82599_CX4                  0x10F9
 101 #define IXGBE_DEV_ID_82599_SFP                  0x10FB
 102 #define IXGBE_SUBDEV_ID_82599_SFP               0x11A9
 103 #define IXGBE_SUBDEV_ID_82599_SFP_WOL0          0x1071
 104 #define IXGBE_SUBDEV_ID_82599_RNDC              0x1F72
 105 #define IXGBE_SUBDEV_ID_82599_560FLR            0x17D0
 106 #define IXGBE_SUBDEV_ID_82599_ECNA_DP           0x0470
 107 #define IXGBE_SUBDEV_ID_82599_SP_560FLR         0x211B
 108 #define IXGBE_SUBDEV_ID_82599_LOM_SFP           0x8976
 109 #define IXGBE_SUBDEV_ID_82599_LOM_SNAP6         0x2159
 110 #define IXGBE_SUBDEV_ID_82599_SFP_1OCP          0x000D
 111 #define IXGBE_SUBDEV_ID_82599_SFP_2OCP          0x0008
 112 #define IXGBE_DEV_ID_82599_BACKPLANE_FCOE       0x152A
 113 #define IXGBE_DEV_ID_82599_SFP_FCOE             0x1529
 114 #define IXGBE_DEV_ID_82599_SFP_EM               0x1507
 115 #define IXGBE_DEV_ID_82599_SFP_SF2              0x154D
 116 #define IXGBE_DEV_ID_82599_SFP_SF_QP            0x154A
 117 #define IXGBE_DEV_ID_82599_QSFP_SF_QP           0x1558
 118 #define IXGBE_DEV_ID_82599EN_SFP                0x1557
 119 #define IXGBE_SUBDEV_ID_82599EN_SFP_OCP1        0x0001
 120 #define IXGBE_DEV_ID_82599_XAUI_LOM             0x10FC
 121 #define IXGBE_DEV_ID_82599_T3_LOM               0x151C
 122 #define IXGBE_DEV_ID_82599_VF                   0x10ED
 123 #define IXGBE_DEV_ID_82599_VF_HV                0x152E
 124 #define IXGBE_DEV_ID_82599_LS                   0x154F
 125 #define IXGBE_DEV_ID_X540T                      0x1528
 126 #define IXGBE_DEV_ID_X540_VF                    0x1515
 127 #define IXGBE_DEV_ID_X540_VF_HV                 0x1530
 128 #define IXGBE_DEV_ID_X540T1                     0x1560
 129
 130 /* General Registers */
 131 #define IXGBE_CTRL              0x00000
 132 #define IXGBE_STATUS            0x00008
 133 #define IXGBE_CTRL_EXT          0x00018
 134 #define IXGBE_ESDP              0x00020
 135 #define IXGBE_EODSDP            0x00028
 136 #define IXGBE_I2CCTL            0x00028
 137 #define IXGBE_PHY_GPIO          0x00028
 138 #define IXGBE_MAC_GPIO          0x00030
 139 #define IXGBE_PHYINT_STATUS0    0x00100
 140 #define IXGBE_PHYINT_STATUS1    0x00104
 141 #define IXGBE_PHYINT_STATUS2    0x00108
 142 #define IXGBE_LEDCTL            0x00200
 143 #define IXGBE_FRTIMER           0x00048
 144 #define IXGBE_TCPTIMER          0x0004C
 145 #define IXGBE_CORESPARE         0x00600
 146 #define IXGBE_EXVET             0x05078
 147
 148 /* NVM Registers */
 149 #define IXGBE_EEC       0x10010
 150 #define IXGBE_EERD      0x10014
 151 #define IXGBE_EEWR      0x10018
 152 #define IXGBE_FLA       0x1001C
 153 #define IXGBE_EEMNGCTL  0x10110
 154 #define IXGBE_EEMNGDATA 0x10114
 155 #define IXGBE_FLMNGCTL  0x10118
 156 #define IXGBE_FLMNGDATA 0x1011C
 157 #define IXGBE_FLMNGCNT  0x10120
 158 #define IXGBE_FLOP      0x1013C
 159 #define IXGBE_GRC       0x10200
 160 #define IXGBE_SRAMREL   0x10210
 161 #define IXGBE_PHYDBG    0x10218
 162
 163 /* General Receive Control */
 164 #define IXGBE_GRC_MNG   0x00000001 /* Manageability Enable */
 165 #define IXGBE_GRC_APME  0x00000002 /* APM enabled in EEPROM */
 166
 167 #define IXGBE_VPDDIAG0  0x10204
 168 #define IXGBE_VPDDIAG1  0x10208
 169
 170 /* I2CCTL Bit Masks */
 171 #define IXGBE_I2C_CLK_IN        0x00000001
 172 #define IXGBE_I2C_CLK_OUT       0x00000002
 173 #define IXGBE_I2C_DATA_IN       0x00000004
 174 #define IXGBE_I2C_DATA_OUT      0x00000008
 175 #define IXGBE_I2C_CLOCK_STRETCHING_TIMEOUT      500
 176
 177 #define IXGBE_I2C_THERMAL_SENSOR_ADDR   0xF8
 178 #define IXGBE_EMC_INTERNAL_DATA         0x00
 179 #define IXGBE_EMC_INTERNAL_THERM_LIMIT  0x20
 180 #define IXGBE_EMC_DIODE1_DATA           0x01
 181 #define IXGBE_EMC_DIODE1_THERM_LIMIT    0x19
 182 #define IXGBE_EMC_DIODE2_DATA           0x23
 183 #define IXGBE_EMC_DIODE2_THERM_LIMIT    0x1A
 184
 185 #define IXGBE_MAX_SENSORS               3
 186
 187 struct ixgbe_thermal_diode_data {
 188         u8 location;
 189         u8 temp;
 190         u8 caution_thresh;
 191         u8 max_op_thresh;
 192 };
 193
 194 struct ixgbe_thermal_sensor_data {
 195         struct ixgbe_thermal_diode_data sensor[IXGBE_MAX_SENSORS];
 196 };
 197
 198 /* Interrupt Registers */
 199 #define IXGBE_EICR              0x00800
 200 #define IXGBE_EICS              0x00808
 201 #define IXGBE_EIMS              0x00880
 202 #define IXGBE_EIMC              0x00888
 203 #define IXGBE_EIAC              0x00810
 204 #define IXGBE_EIAM              0x00890
 205 #define IXGBE_EICS_EX(_i)       (0x00A90 + (_i) * 4)
 206 #define IXGBE_EIMS_EX(_i)       (0x00AA0 + (_i) * 4)
 207 #define IXGBE_EIMC_EX(_i)       (0x00AB0 + (_i) * 4)
 208 #define IXGBE_EIAM_EX(_i)       (0x00AD0 + (_i) * 4)
 209 /* 82599 EITR is only 12 bits, with the lower 3 always zero */
 210 /*
 211  * 82598 EITR is 16 bits but set the limits based on the max
 212  * supported by all ixgbe hardware
 213  */
 214 #define IXGBE_MAX_INT_RATE      488281
 215 #define IXGBE_MIN_INT_RATE      956
 216 #define IXGBE_MAX_EITR          0x00000FF8
 217 #define IXGBE_MIN_EITR          8
 218 #define IXGBE_EITR(_i)          (((_i) <= 23) ? (0x00820 + ((_i) * 4)) : \
 219                                  (0x012300 + (((_i) - 24) * 4)))
 220 #define IXGBE_EITR_ITR_INT_MASK 0x00000FF8
 221 #define IXGBE_EITR_LLI_MOD      0x00008000
 222 #define IXGBE_EITR_CNT_WDIS     0x80000000
 223 #define IXGBE_IVAR(_i)          (0x00900 + ((_i) * 4)) /* 24 at 0x900-0x960 */
 224 #define IXGBE_IVAR_MISC         0x00A00 /* misc MSI-X interrupt causes */
 225 #define IXGBE_EITRSEL           0x00894
 226 #define IXGBE_MSIXT             0x00000 /* MSI-X Table. 0x0000 - 0x01C */
 227 #define IXGBE_MSIXPBA           0x02000 /* MSI-X Pending bit array */
 228 #define IXGBE_PBACL(_i) (((_i) == 0) ? (0x11068) : (0x110C0 + ((_i) * 4)))
 229 #define IXGBE_GPIE              0x00898
 230
 231 /* Flow Control Registers */
 232 #define IXGBE_FCADBUL           0x03210
 233 #define IXGBE_FCADBUH           0x03214
 234 #define IXGBE_FCAMACL           0x04328
 235 #define IXGBE_FCAMACH           0x0432C
 236 #define IXGBE_FCRTH_82599(_i)   (0x03260 + ((_i) * 4)) /* 8 of these (0-7) */
 237 #define IXGBE_FCRTL_82599(_i)   (0x03220 + ((_i) * 4)) /* 8 of these (0-7) */
 238 #define IXGBE_PFCTOP            0x03008
 239 #define IXGBE_FCTTV(_i)         (0x03200 + ((_i) * 4)) /* 4 of these (0-3) */
 240 #define IXGBE_FCRTL(_i)         (0x03220 + ((_i) * 8)) /* 8 of these (0-7) */
 241 #define IXGBE_FCRTH(_i)         (0x03260 + ((_i) * 8)) /* 8 of these (0-7) */
 242 #define IXGBE_FCRTV             0x032A0
 243 #define IXGBE_FCCFG             0x03D00
 244 #define IXGBE_TFCS              0x0CE00
 245
 246 /* Receive DMA Registers */
 247 #define IXGBE_RDBAL(_i) (((_i) < 64) ? (0x01000 + ((_i) * 0x40)) : \
 248                          (0x0D000 + (((_i) - 64) * 0x40)))
 249 #define IXGBE_RDBAH(_i) (((_i) < 64) ? (0x01004 + ((_i) * 0x40)) : \
 250                          (0x0D004 + (((_i) - 64) * 0x40)))
 251 #define IXGBE_RDLEN(_i) (((_i) < 64) ? (0x01008 + ((_i) * 0x40)) : \
 252                          (0x0D008 + (((_i) - 64) * 0x40)))
 253 #define IXGBE_RDH(_i)   (((_i) < 64) ? (0x01010 + ((_i) * 0x40)) : \
 254                          (0x0D010 + (((_i) - 64) * 0x40)))
 255 #define IXGBE_RDT(_i)   (((_i) < 64) ? (0x01018 + ((_i) * 0x40)) : \
 256                          (0x0D018 + (((_i) - 64) * 0x40)))
 257 #define IXGBE_RXDCTL(_i)        (((_i) < 64) ? (0x01028 + ((_i) * 0x40)) : \
 258                                  (0x0D028 + (((_i) - 64) * 0x40)))
 259 #define IXGBE_RSCCTL(_i)        (((_i) < 64) ? (0x0102C + ((_i) * 0x40)) : \
 260                                  (0x0D02C + (((_i) - 64) * 0x40)))
 261 #define IXGBE_RSCDBU    0x03028
 262 #define IXGBE_RDDCC     0x02F20
 263 #define IXGBE_RXMEMWRAP 0x03190
 264 #define IXGBE_STARCTRL  0x03024
 265 /*
 266  * Split and Replication Receive Control Registers
 267  * 00-15 : 0x02100 + n*4
 268  * 16-64 : 0x01014 + n*0x40
 269  * 64-127: 0x0D014 + (n-64)*0x40
 270  */
 271 #define IXGBE_SRRCTL(_i)        (((_i) <= 15) ? (0x02100 + ((_i) * 4)) : \
 272                                  (((_i) < 64) ? (0x01014 + ((_i) * 0x40)) : \
 273                                  (0x0D014 + (((_i) - 64) * 0x40))))
 274 /*
 275  * Rx DCA Control Register:
 276  * 00-15 : 0x02200 + n*4
 277  * 16-64 : 0x0100C + n*0x40
 278  * 64-127: 0x0D00C + (n-64)*0x40
 279  */
 280 #define IXGBE_DCA_RXCTRL(_i)    (((_i) <= 15) ? (0x02200 + ((_i) * 4)) : \
 281                                  (((_i) < 64) ? (0x0100C + ((_i) * 0x40)) : \
 282                                  (0x0D00C + (((_i) - 64) * 0x40))))
 283 #define IXGBE_RDRXCTL           0x02F00
 284 /* 8 of these 0x03C00 - 0x03C1C */
 285 #define IXGBE_RXPBSIZE(_i)      (0x03C00 + ((_i) * 4))
 286 #define IXGBE_RXCTRL            0x03000
 287 #define IXGBE_DROPEN            0x03D04
 288 #define IXGBE_RXPBSIZE_SHIFT    10
 289 #define IXGBE_RXPBSIZE_MASK     0x000FFC00
 290
 291 /* Receive Registers */
 292 #define IXGBE_RXCSUM            0x05000
 293 #define IXGBE_RFCTL             0x05008
 294 #define IXGBE_DRECCCTL          0x02F08
 295 #define IXGBE_DRECCCTL_DISABLE  0
 296 #define IXGBE_DRECCCTL2         0x02F8C
 297
 298 /* Multicast Table Array - 128 entries */
 299 #define IXGBE_MTA(_i)           (0x05200 + ((_i) * 4))
 300 #define IXGBE_RAL(_i)           (((_i) <= 15) ? (0x05400 + ((_i) * 8)) : \
 301                                  (0x0A200 + ((_i) * 8)))
 302 #define IXGBE_RAH(_i)           (((_i) <= 15) ? (0x05404 + ((_i) * 8)) : \
 303                                  (0x0A204 + ((_i) * 8)))
 304 #define IXGBE_MPSAR_LO(_i)      (0x0A600 + ((_i) * 8))
 305 #define IXGBE_MPSAR_HI(_i)      (0x0A604 + ((_i) * 8))
 306 /* Packet split receive type */
 307 #define IXGBE_PSRTYPE(_i)       (((_i) <= 15) ? (0x05480 + ((_i) * 4)) : \
 308                                  (0x0EA00 + ((_i) * 4)))
 309 /* array of 4096 1-bit vlan filters */
 310 #define IXGBE_VFTA(_i)          (0x0A000 + ((_i) * 4))
 311 /*array of 4096 4-bit vlan vmdq indices */
 312 #define IXGBE_VFTAVIND(_j, _i)  (0x0A200 + ((_j) * 0x200) + ((_i) * 4))
 313 #define IXGBE_FCTRL             0x05080
 314 #define IXGBE_VLNCTRL           0x05088
 315 #define IXGBE_MCSTCTRL          0x05090
 316 #define IXGBE_MRQC              0x05818
 317 #define IXGBE_SAQF(_i)  (0x0E000 + ((_i) * 4)) /* Source Address Queue Filter */
 318 #define IXGBE_DAQF(_i)  (0x0E200 + ((_i) * 4)) /* Dest. Address Queue Filter */
 319 #define IXGBE_SDPQF(_i) (0x0E400 + ((_i) * 4)) /* Src Dest. Addr Queue Filter */
 320 #define IXGBE_FTQF(_i)  (0x0E600 + ((_i) * 4)) /* Five Tuple Queue Filter */
 321 #define IXGBE_ETQF(_i)  (0x05128 + ((_i) * 4)) /* EType Queue Filter */
 322 #define IXGBE_ETQS(_i)  (0x0EC00 + ((_i) * 4)) /* EType Queue Select */
 323 #define IXGBE_SYNQF     0x0EC30 /* SYN Packet Queue Filter */
 324 #define IXGBE_RQTC      0x0EC70
 325 #define IXGBE_MTQC      0x08120
 326 #define IXGBE_VLVF(_i)  (0x0F100 + ((_i) * 4))  /* 64 of these (0-63) */
 327 #define IXGBE_VLVFB(_i) (0x0F200 + ((_i) * 4))  /* 128 of these (0-127) */
 328 #define IXGBE_VMVIR(_i) (0x08000 + ((_i) * 4))  /* 64 of these (0-63) */
 329 #define IXGBE_VT_CTL            0x051B0
 330 #define IXGBE_PFMAILBOX(_i)     (0x04B00 + (4 * (_i))) /* 64 total */
 331 /* 64 Mailboxes, 16 DW each */
 332 #define IXGBE_PFMBMEM(_i)       (0x13000 + (64 * (_i)))
 333 #define IXGBE_PFMBICR(_i)       (0x00710 + (4 * (_i))) /* 4 total */
 334 #define IXGBE_PFMBIMR(_i)       (0x00720 + (4 * (_i))) /* 4 total */
 335 #define IXGBE_VFRE(_i)          (0x051E0 + ((_i) * 4))
 336 #define IXGBE_VFTE(_i)          (0x08110 + ((_i) * 4))
 337 #define IXGBE_VMECM(_i)         (0x08790 + ((_i) * 4))
 338 #define IXGBE_QDE               0x2F04
 339 #define IXGBE_VMTXSW(_i)        (0x05180 + ((_i) * 4)) /* 2 total */
 340 #define IXGBE_VMOLR(_i)         (0x0F000 + ((_i) * 4)) /* 64 total */
 341 #define IXGBE_UTA(_i)           (0x0F400 + ((_i) * 4))
 342 #define IXGBE_MRCTL(_i)         (0x0F600 + ((_i) * 4))
 343 #define IXGBE_VMRVLAN(_i)       (0x0F610 + ((_i) * 4))
 344 #define IXGBE_VMRVM(_i)         (0x0F630 + ((_i) * 4))
 345 #define IXGBE_L34T_IMIR(_i)     (0x0E800 + ((_i) * 4)) /*128 of these (0-127)*/
 346 #define IXGBE_RXFECCERR0        0x051B8
 347 #define IXGBE_LLITHRESH         0x0EC90
 348 #define IXGBE_IMIR(_i)          (0x05A80 + ((_i) * 4))  /* 8 of these (0-7) */
 349 #define IXGBE_IMIREXT(_i)       (0x05AA0 + ((_i) * 4))  /* 8 of these (0-7) */
 350 #define IXGBE_IMIRVP            0x05AC0
 351 #define IXGBE_VMD_CTL           0x0581C
 352 #define IXGBE_RETA(_i)          (0x05C00 + ((_i) * 4))  /* 32 of these (0-31) */
 353 #define IXGBE_RSSRK(_i)         (0x05C80 + ((_i) * 4))  /* 10 of these (0-9) */
 354
 355
 356 /* Flow Director registers */
 357 #define IXGBE_FDIRCTRL  0x0EE00
 358 #define IXGBE_FDIRHKEY  0x0EE68
 359 #define IXGBE_FDIRSKEY  0x0EE6C
 360 #define IXGBE_FDIRDIP4M 0x0EE3C
 361 #define IXGBE_FDIRSIP4M 0x0EE40
 362 #define IXGBE_FDIRTCPM  0x0EE44
 363 #define IXGBE_FDIRUDPM  0x0EE48
 364 #define IXGBE_FDIRSCTPM 0x0EE78
 365 #define IXGBE_FDIRIP6M  0x0EE74
 366 #define IXGBE_FDIRM     0x0EE70
 367
 368 /* Flow Director Stats registers */
 369 #define IXGBE_FDIRFREE  0x0EE38
 370 #define IXGBE_FDIRLEN   0x0EE4C
 371 #define IXGBE_FDIRUSTAT 0x0EE50
 372 #define IXGBE_FDIRFSTAT 0x0EE54
 373 #define IXGBE_FDIRMATCH 0x0EE58
 374 #define IXGBE_FDIRMISS  0x0EE5C
 375
 376 /* Flow Director Programming registers */
 377 #define IXGBE_FDIRSIPv6(_i) (0x0EE0C + ((_i) * 4)) /* 3 of these (0-2) */
 378 #define IXGBE_FDIRIPSA  0x0EE18
 379 #define IXGBE_FDIRIPDA  0x0EE1C
 380 #define IXGBE_FDIRPORT  0x0EE20
 381 #define IXGBE_FDIRVLAN  0x0EE24
 382 #define IXGBE_FDIRHASH  0x0EE28
 383 #define IXGBE_FDIRCMD   0x0EE2C
 384
 385 /* Transmit DMA registers */
 386 #define IXGBE_TDBAL(_i)         (0x06000 + ((_i) * 0x40)) /* 32 of them (0-31)*/
 387 #define IXGBE_TDBAH(_i)         (0x06004 + ((_i) * 0x40))
 388 #define IXGBE_TDLEN(_i)         (0x06008 + ((_i) * 0x40))
 389 #define IXGBE_TDH(_i)           (0x06010 + ((_i) * 0x40))
 390 #define IXGBE_TDT(_i)           (0x06018 + ((_i) * 0x40))
 391 #define IXGBE_TXDCTL(_i)        (0x06028 + ((_i) * 0x40))
 392 #define IXGBE_TDWBAL(_i)        (0x06038 + ((_i) * 0x40))
 393 #define IXGBE_TDWBAH(_i)        (0x0603C + ((_i) * 0x40))
 394 #define IXGBE_DTXCTL            0x07E00
 395
 396 #define IXGBE_DMATXCTL          0x04A80
 397 #define IXGBE_PFVFSPOOF(_i)     (0x08200 + ((_i) * 4)) /* 8 of these 0 - 7 */
 398 #define IXGBE_PFDTXGSWC         0x08220
 399 #define IXGBE_DTXMXSZRQ         0x08100
 400 #define IXGBE_DTXTCPFLGL        0x04A88
 401 #define IXGBE_DTXTCPFLGH        0x04A8C
 402 #define IXGBE_LBDRPEN           0x0CA00
 403 #define IXGBE_TXPBTHRESH(_i)    (0x04950 + ((_i) * 4)) /* 8 of these 0 - 7 */
 404
 405 #define IXGBE_DMATXCTL_TE       0x1 /* Transmit Enable */
 406 #define IXGBE_DMATXCTL_NS       0x2 /* No Snoop LSO hdr buffer */
 407 #define IXGBE_DMATXCTL_GDV      0x8 /* Global Double VLAN */
 408 #define IXGBE_DMATXCTL_VT_SHIFT 16  /* VLAN EtherType */
 409
 410 #define IXGBE_PFDTXGSWC_VT_LBEN 0x1 /* Local L2 VT switch enable */
 411
 412 /* Anti-spoofing defines */
 413 #define IXGBE_SPOOF_MACAS_MASK          0xFF
 414 #define IXGBE_SPOOF_VLANAS_MASK         0xFF00
 415 #define IXGBE_SPOOF_VLANAS_SHIFT        8
 416 #define IXGBE_PFVFSPOOF_REG_COUNT       8
 417 /* 16 of these (0-15) */
 418 #define IXGBE_DCA_TXCTRL(_i)            (0x07200 + ((_i) * 4))
 419 /* Tx DCA Control register : 128 of these (0-127) */
 420 #define IXGBE_DCA_TXCTRL_82599(_i)      (0x0600C + ((_i) * 0x40))
 421 #define IXGBE_TIPG                      0x0CB00
 422 #define IXGBE_TXPBSIZE(_i)              (0x0CC00 + ((_i) * 4)) /* 8 of these */
 423 #define IXGBE_MNGTXMAP                  0x0CD10
 424 #define IXGBE_TIPG_FIBER_DEFAULT        3
 425 #define IXGBE_TXPBSIZE_SHIFT            10
 426
 427 /* Wake up registers */
 428 #define IXGBE_WUC       0x05800
 429 #define IXGBE_WUFC      0x05808
 430 #define IXGBE_WUS       0x05810
 431 #define IXGBE_IPAV      0x05838
 432 #define IXGBE_IP4AT     0x05840 /* IPv4 table 0x5840-0x5858 */
 433 #define IXGBE_IP6AT     0x05880 /* IPv6 table 0x5880-0x588F */
 434
 435 #define IXGBE_WUPL      0x05900
 436 #define IXGBE_WUPM      0x05A00 /* wake up pkt memory 0x5A00-0x5A7C */
 437
 438 #define IXGBE_FHFT(_n)  (0x09000 + (_n * 0x100)) /* Flex host filter table */
 439 /* Ext Flexible Host Filter Table */
 440 #define IXGBE_FHFT_EXT(_n)      (0x09800 + (_n * 0x100))
 441
 442 /* Four Flexible Filters are supported */
 443 #define IXGBE_FLEXIBLE_FILTER_COUNT_MAX         4
 444
 445 /* Six Flexible Filters are supported */
 446 #define IXGBE_FLEXIBLE_FILTER_COUNT_MAX_6       6
 447 #define IXGBE_EXT_FLEXIBLE_FILTER_COUNT_MAX     2
 448
 449 /* Each Flexible Filter is at most 128 (0x80) bytes in length */
 450 #define IXGBE_FLEXIBLE_FILTER_SIZE_MAX          128
 451 #define IXGBE_FHFT_LENGTH_OFFSET                0xFC  /* Length byte in FHFT */
 452 #define IXGBE_FHFT_LENGTH_MASK                  0x0FF /* Length in lower byte */
 453
 454 /* Definitions for power management and wakeup registers */
 455 /* Wake Up Control */
 456 #define IXGBE_WUC_PME_EN        0x00000002 /* PME Enable */
 457 #define IXGBE_WUC_PME_STATUS    0x00000004 /* PME Status */
 458 #define IXGBE_WUC_WKEN          0x00000010 /* Enable PE_WAKE_N pin assertion  */
 459
 460 /* Wake Up Filter Control */
 461 #define IXGBE_WUFC_LNKC 0x00000001 /* Link Status Change Wakeup Enable */
 462 #define IXGBE_WUFC_MAG  0x00000002 /* Magic Packet Wakeup Enable */
 463 #define IXGBE_WUFC_EX   0x00000004 /* Directed Exact Wakeup Enable */
 464 #define IXGBE_WUFC_MC   0x00000008 /* Directed Multicast Wakeup Enable */
 465 #define IXGBE_WUFC_BC   0x00000010 /* Broadcast Wakeup Enable */
 466 #define IXGBE_WUFC_ARP  0x00000020 /* ARP Request Packet Wakeup Enable */
 467 #define IXGBE_WUFC_IPV4 0x00000040 /* Directed IPv4 Packet Wakeup Enable */
 468 #define IXGBE_WUFC_IPV6 0x00000080 /* Directed IPv6 Packet Wakeup Enable */
 469 #define IXGBE_WUFC_MNG  0x00000100 /* Directed Mgmt Packet Wakeup Enable */
 470
 471 #define IXGBE_WUFC_IGNORE_TCO   0x00008000 /* Ignore WakeOn TCO packets */
 472 #define IXGBE_WUFC_FLX0 0x00010000 /* Flexible Filter 0 Enable */
 473 #define IXGBE_WUFC_FLX1 0x00020000 /* Flexible Filter 1 Enable */
 474 #define IXGBE_WUFC_FLX2 0x00040000 /* Flexible Filter 2 Enable */
 475 #define IXGBE_WUFC_FLX3 0x00080000 /* Flexible Filter 3 Enable */
 476 #define IXGBE_WUFC_FLX4 0x00100000 /* Flexible Filter 4 Enable */
 477 #define IXGBE_WUFC_FLX5 0x00200000 /* Flexible Filter 5 Enable */
 478 #define IXGBE_WUFC_FLX_FILTERS          0x000F0000 /* Mask for 4 flex filters */
 479 /* Mask for Ext. flex filters */
 480 #define IXGBE_WUFC_EXT_FLX_FILTERS      0x00300000
 481 #define IXGBE_WUFC_ALL_FILTERS          0x000F00FF /* Mask all 4 flex filters */
 482 #define IXGBE_WUFC_ALL_FILTERS_6        0x003F00FF /* Mask all 6 flex filters */
 483 #define IXGBE_WUFC_FLX_OFFSET   16 /* Offset to the Flexible Filters bits */
 484
 485 /* Wake Up Status */
 486 #define IXGBE_WUS_LNKC          IXGBE_WUFC_LNKC
 487 #define IXGBE_WUS_MAG           IXGBE_WUFC_MAG
 488 #define IXGBE_WUS_EX            IXGBE_WUFC_EX
 489 #define IXGBE_WUS_MC            IXGBE_WUFC_MC
 490 #define IXGBE_WUS_BC            IXGBE_WUFC_BC
 491 #define IXGBE_WUS_ARP           IXGBE_WUFC_ARP
 492 #define IXGBE_WUS_IPV4          IXGBE_WUFC_IPV4
 493 #define IXGBE_WUS_IPV6          IXGBE_WUFC_IPV6
 494 #define IXGBE_WUS_MNG           IXGBE_WUFC_MNG
 495 #define IXGBE_WUS_FLX0          IXGBE_WUFC_FLX0
 496 #define IXGBE_WUS_FLX1          IXGBE_WUFC_FLX1
 497 #define IXGBE_WUS_FLX2          IXGBE_WUFC_FLX2
 498 #define IXGBE_WUS_FLX3          IXGBE_WUFC_FLX3
 499 #define IXGBE_WUS_FLX4          IXGBE_WUFC_FLX4
 500 #define IXGBE_WUS_FLX5          IXGBE_WUFC_FLX5
 501 #define IXGBE_WUS_FLX_FILTERS   IXGBE_WUFC_FLX_FILTERS
 502
 503 #define IXGBE_WUPL_LENGTH_MASK  0xFFFF
 504
 505 /* DCB registers */
 506 #define IXGBE_DCB_MAX_TRAFFIC_CLASS     8
 507 #define IXGBE_RMCS              0x03D00
 508 #define IXGBE_DPMCS             0x07F40
 509 #define IXGBE_PDPMCS            0x0CD00
 510 #define IXGBE_RUPPBMR           0x050A0
 511 #define IXGBE_RT2CR(_i)         (0x03C20 + ((_i) * 4)) /* 8 of these (0-7) */
 512 #define IXGBE_RT2SR(_i)         (0x03C40 + ((_i) * 4)) /* 8 of these (0-7) */
 513 #define IXGBE_TDTQ2TCCR(_i)     (0x0602C + ((_i) * 0x40)) /* 8 of these (0-7) */
 514 #define IXGBE_TDTQ2TCSR(_i)     (0x0622C + ((_i) * 0x40)) /* 8 of these (0-7) */
 515 #define IXGBE_TDPT2TCCR(_i)     (0x0CD20 + ((_i) * 4)) /* 8 of these (0-7) */
 516 #define IXGBE_TDPT2TCSR(_i)     (0x0CD40 + ((_i) * 4)) /* 8 of these (0-7) */
 517
 518 /* Power Management */
 519 /* DMA Coalescing configuration */
 520 struct ixgbe_dmac_config {
 521         u16     watchdog_timer; /* usec units */
 522         bool    fcoe_en;
 523         u32     link_speed;
 524         u8      fcoe_tc;
 525         u8      num_tcs;
 526 };
 527
 528 /*
 529  * DMA Coalescing threshold Rx PB TC[n] value in Kilobyte by link speed.
 530  * DMACRXT = 10Gbps = 10,000 bits / usec = 1250 bytes / usec 70 * 1250 ==
 531  * 87500 bytes [85KB]
 532  */
 533 #define IXGBE_DMACRXT_10G               0x55
 534 #define IXGBE_DMACRXT_1G                0x09
 535 #define IXGBE_DMACRXT_100M              0x01
 536
 537 /* DMA Coalescing registers */
 538 #define IXGBE_DMCMNGTH                  0x15F20 /* Management Threshold */
 539 #define IXGBE_DMACR                     0x02400 /* Control register */
 540 #define IXGBE_DMCTH(_i)                 (0x03300 + ((_i) * 4)) /* 8 of these */
 541 #define IXGBE_DMCTLX                    0x02404 /* Time to Lx request */
 542 /* DMA Coalescing register fields */
 543 #define IXGBE_DMCMNGTH_DMCMNGTH_MASK    0x000FFFF0 /* Mng Threshold mask */
 544 #define IXGBE_DMCMNGTH_DMCMNGTH_SHIFT   4 /* Management Threshold shift */
 545 #define IXGBE_DMACR_DMACWT_MASK         0x0000FFFF /* Watchdog Timer mask */
 546 #define IXGBE_DMACR_HIGH_PRI_TC_MASK    0x00FF0000
 547 #define IXGBE_DMACR_HIGH_PRI_TC_SHIFT   16
 548 #define IXGBE_DMACR_EN_MNG_IND          0x10000000 /* Enable Mng Indications */
 549 #define IXGBE_DMACR_LX_COAL_IND         0x40000000 /* Lx Coalescing indicate */
 550 #define IXGBE_DMACR_DMAC_EN             0x80000000 /* DMA Coalescing Enable */
 551 #define IXGBE_DMCTH_DMACRXT_MASK        0x000001FF /* Receive Threshold mask */
 552 #define IXGBE_DMCTLX_TTLX_MASK          0x00000FFF /* Time to Lx request mask */
 553
 554
 555 /* Security Control Registers */
 556 #define IXGBE_SECTXCTRL         0x08800
 557 #define IXGBE_SECTXSTAT         0x08804
 558 #define IXGBE_SECTXBUFFAF       0x08808
 559 #define IXGBE_SECTXMINIFG       0x08810
 560 #define IXGBE_SECRXCTRL         0x08D00
 561 #define IXGBE_SECRXSTAT         0x08D04
 562
 563 /* Security Bit Fields and Masks */
 564 #define IXGBE_SECTXCTRL_SECTX_DIS       0x00000001
 565 #define IXGBE_SECTXCTRL_TX_DIS          0x00000002
 566 #define IXGBE_SECTXCTRL_STORE_FORWARD   0x00000004
 567
 568 #define IXGBE_SECTXSTAT_SECTX_RDY       0x00000001
 569 #define IXGBE_SECTXSTAT_ECC_TXERR       0x00000002
 570
 571 #define IXGBE_SECRXCTRL_SECRX_DIS       0x00000001
 572 #define IXGBE_SECRXCTRL_RX_DIS          0x00000002
 573
 574 #define IXGBE_SECRXSTAT_SECRX_RDY       0x00000001
 575 #define IXGBE_SECRXSTAT_ECC_RXERR       0x00000002
 576
 577 /* LinkSec (MacSec) Registers */
 578 #define IXGBE_LSECTXCAP         0x08A00
 579 #define IXGBE_LSECRXCAP         0x08F00
 580 #define IXGBE_LSECTXCTRL        0x08A04
 581 #define IXGBE_LSECTXSCL         0x08A08 /* SCI Low */
 582 #define IXGBE_LSECTXSCH         0x08A0C /* SCI High */
 583 #define IXGBE_LSECTXSA          0x08A10
 584 #define IXGBE_LSECTXPN0         0x08A14
 585 #define IXGBE_LSECTXPN1         0x08A18
 586 #define IXGBE_LSECTXKEY0(_n)    (0x08A1C + (4 * (_n))) /* 4 of these (0-3) */
 587 #define IXGBE_LSECTXKEY1(_n)    (0x08A2C + (4 * (_n))) /* 4 of these (0-3) */
 588 #define IXGBE_LSECRXCTRL        0x08F04
 589 #define IXGBE_LSECRXSCL         0x08F08
 590 #define IXGBE_LSECRXSCH         0x08F0C
 591 #define IXGBE_LSECRXSA(_i)      (0x08F10 + (4 * (_i))) /* 2 of these (0-1) */
 592 #define IXGBE_LSECRXPN(_i)      (0x08F18 + (4 * (_i))) /* 2 of these (0-1) */
 593 #define IXGBE_LSECRXKEY(_n, _m) (0x08F20 + ((0x10 * (_n)) + (4 * (_m))))
 594 #define IXGBE_LSECTXUT          0x08A3C /* OutPktsUntagged */
 595 #define IXGBE_LSECTXPKTE        0x08A40 /* OutPktsEncrypted */
 596 #define IXGBE_LSECTXPKTP        0x08A44 /* OutPktsProtected */
 597 #define IXGBE_LSECTXOCTE        0x08A48 /* OutOctetsEncrypted */
 598 #define IXGBE_LSECTXOCTP        0x08A4C /* OutOctetsProtected */
 599 #define IXGBE_LSECRXUT          0x08F40 /* InPktsUntagged/InPktsNoTag */
 600 #define IXGBE_LSECRXOCTD        0x08F44 /* InOctetsDecrypted */
 601 #define IXGBE_LSECRXOCTV        0x08F48 /* InOctetsValidated */
 602 #define IXGBE_LSECRXBAD         0x08F4C /* InPktsBadTag */
 603 #define IXGBE_LSECRXNOSCI       0x08F50 /* InPktsNoSci */
 604 #define IXGBE_LSECRXUNSCI       0x08F54 /* InPktsUnknownSci */
 605 #define IXGBE_LSECRXUNCH        0x08F58 /* InPktsUnchecked */
 606 #define IXGBE_LSECRXDELAY       0x08F5C /* InPktsDelayed */
 607 #define IXGBE_LSECRXLATE        0x08F60 /* InPktsLate */
 608 #define IXGBE_LSECRXOK(_n)      (0x08F64 + (0x04 * (_n))) /* InPktsOk */
 609 #define IXGBE_LSECRXINV(_n)     (0x08F6C + (0x04 * (_n))) /* InPktsInvalid */
 610 #define IXGBE_LSECRXNV(_n)      (0x08F74 + (0x04 * (_n))) /* InPktsNotValid */
 611 #define IXGBE_LSECRXUNSA        0x08F7C /* InPktsUnusedSa */
 612 #define IXGBE_LSECRXNUSA        0x08F80 /* InPktsNotUsingSa */
 613
 614 /* LinkSec (MacSec) Bit Fields and Masks */
 615 #define IXGBE_LSECTXCAP_SUM_MASK        0x00FF0000
 616 #define IXGBE_LSECTXCAP_SUM_SHIFT       16
 617 #define IXGBE_LSECRXCAP_SUM_MASK        0x00FF0000
 618 #define IXGBE_LSECRXCAP_SUM_SHIFT       16
 619
 620 #define IXGBE_LSECTXCTRL_EN_MASK        0x00000003
 621 #define IXGBE_LSECTXCTRL_DISABLE        0x0
 622 #define IXGBE_LSECTXCTRL_AUTH           0x1
 623 #define IXGBE_LSECTXCTRL_AUTH_ENCRYPT   0x2
 624 #define IXGBE_LSECTXCTRL_AISCI          0x00000020
 625 #define IXGBE_LSECTXCTRL_PNTHRSH_MASK   0xFFFFFF00
 626 #define IXGBE_LSECTXCTRL_RSV_MASK       0x000000D8
 627
 628 #define IXGBE_LSECRXCTRL_EN_MASK        0x0000000C
 629 #define IXGBE_LSECRXCTRL_EN_SHIFT       2
 630 #define IXGBE_LSECRXCTRL_DISABLE        0x0
 631 #define IXGBE_LSECRXCTRL_CHECK          0x1
 632 #define IXGBE_LSECRXCTRL_STRICT         0x2
 633 #define IXGBE_LSECRXCTRL_DROP           0x3
 634 #define IXGBE_LSECRXCTRL_PLSH           0x00000040
 635 #define IXGBE_LSECRXCTRL_RP             0x00000080
 636 #define IXGBE_LSECRXCTRL_RSV_MASK       0xFFFFFF33
 637
 638 /* IpSec Registers */
 639 #define IXGBE_IPSTXIDX          0x08900
 640 #define IXGBE_IPSTXSALT         0x08904
 641 #define IXGBE_IPSTXKEY(_i)      (0x08908 + (4 * (_i))) /* 4 of these (0-3) */
 642 #define IXGBE_IPSRXIDX          0x08E00
 643 #define IXGBE_IPSRXIPADDR(_i)   (0x08E04 + (4 * (_i))) /* 4 of these (0-3) */
 644 #define IXGBE_IPSRXSPI          0x08E14
 645 #define IXGBE_IPSRXIPIDX        0x08E18
 646 #define IXGBE_IPSRXKEY(_i)      (0x08E1C + (4 * (_i))) /* 4 of these (0-3) */
 647 #define IXGBE_IPSRXSALT         0x08E2C
 648 #define IXGBE_IPSRXMOD          0x08E30
 649
 650 #define IXGBE_SECTXCTRL_STORE_FORWARD_ENABLE    0x4
 651
 652 /* DCB registers */
 653 #define IXGBE_RTRPCS            0x02430
 654 #define IXGBE_RTTDCS            0x04900
 655 #define IXGBE_RTTDCS_ARBDIS     0x00000040 /* DCB arbiter disable */
 656 #define IXGBE_RTTPCS            0x0CD00
 657 #define IXGBE_RTRUP2TC          0x03020
 658 #define IXGBE_RTTUP2TC          0x0C800
 659 #define IXGBE_RTRPT4C(_i)       (0x02140 + ((_i) * 4)) /* 8 of these (0-7) */
 660 #define IXGBE_TXLLQ(_i)         (0x082E0 + ((_i) * 4)) /* 4 of these (0-3) */
 661 #define IXGBE_RTRPT4S(_i)       (0x02160 + ((_i) * 4)) /* 8 of these (0-7) */
 662 #define IXGBE_RTTDT2C(_i)       (0x04910 + ((_i) * 4)) /* 8 of these (0-7) */
 663 #define IXGBE_RTTDT2S(_i)       (0x04930 + ((_i) * 4)) /* 8 of these (0-7) */
 664 #define IXGBE_RTTPT2C(_i)       (0x0CD20 + ((_i) * 4)) /* 8 of these (0-7) */
 665 #define IXGBE_RTTPT2S(_i)       (0x0CD40 + ((_i) * 4)) /* 8 of these (0-7) */
 666 #define IXGBE_RTTDQSEL          0x04904
 667 #define IXGBE_RTTDT1C           0x04908
 668 #define IXGBE_RTTDT1S           0x0490C
 669 #define IXGBE_RTTDTECC          0x04990
 670 #define IXGBE_RTTDTECC_NO_BCN   0x00000100
 671
 672 #define IXGBE_RTTBCNRC                  0x04984
 673 #define IXGBE_RTTBCNRC_RS_ENA           0x80000000
 674 #define IXGBE_RTTBCNRC_RF_DEC_MASK      0x00003FFF
 675 #define IXGBE_RTTBCNRC_RF_INT_SHIFT     14
 676 #define IXGBE_RTTBCNRC_RF_INT_MASK \
 677         (IXGBE_RTTBCNRC_RF_DEC_MASK << IXGBE_RTTBCNRC_RF_INT_SHIFT)
 678 #define IXGBE_RTTBCNRM  0x04980
 679
 680 /* BCN (for DCB) Registers */
 681 #define IXGBE_RTTBCNRS  0x04988
 682 #define IXGBE_RTTBCNCR  0x08B00
 683 #define IXGBE_RTTBCNACH 0x08B04
 684 #define IXGBE_RTTBCNACL 0x08B08
 685 #define IXGBE_RTTBCNTG  0x04A90
 686 #define IXGBE_RTTBCNIDX 0x08B0C
 687 #define IXGBE_RTTBCNCP  0x08B10
 688 #define IXGBE_RTFRTIMER 0x08B14
 689 #define IXGBE_RTTBCNRTT 0x05150
 690 #define IXGBE_RTTBCNRD  0x0498C
 691
 692
 693 /* FCoE DMA Context Registers */
 694 #define IXGBE_FCPTRL            0x02410 /* FC User Desc. PTR Low */
 695 #define IXGBE_FCPTRH            0x02414 /* FC USer Desc. PTR High */
 696 #define IXGBE_FCBUFF            0x02418 /* FC Buffer Control */
 697 #define IXGBE_FCDMARW           0x02420 /* FC Receive DMA RW */
 698 #define IXGBE_FCBUFF_VALID      (1 << 0)   /* DMA Context Valid */
 699 #define IXGBE_FCBUFF_BUFFSIZE   (3 << 3)   /* User Buffer Size */
 700 #define IXGBE_FCBUFF_WRCONTX    (1 << 7)   /* 0: Initiator, 1: Target */
 701 #define IXGBE_FCBUFF_BUFFCNT    0x0000ff00 /* Number of User Buffers */
 702 #define IXGBE_FCBUFF_OFFSET     0xffff0000 /* User Buffer Offset */
 703 #define IXGBE_FCBUFF_BUFFSIZE_SHIFT     3
 704 #define IXGBE_FCBUFF_BUFFCNT_SHIFT      8
 705 #define IXGBE_FCBUFF_OFFSET_SHIFT       16
 706 #define IXGBE_FCDMARW_WE                (1 << 14)   /* Write enable */
 707 #define IXGBE_FCDMARW_RE                (1 << 15)   /* Read enable */
 708 #define IXGBE_FCDMARW_FCOESEL           0x000001ff  /* FC X_ID: 11 bits */
 709 #define IXGBE_FCDMARW_LASTSIZE          0xffff0000  /* Last User Buffer Size */
 710 #define IXGBE_FCDMARW_LASTSIZE_SHIFT    16
 711 /* FCoE SOF/EOF */
 712 #define IXGBE_TEOFF             0x04A94 /* Tx FC EOF */
 713 #define IXGBE_TSOFF             0x04A98 /* Tx FC SOF */
 714 #define IXGBE_REOFF             0x05158 /* Rx FC EOF */
 715 #define IXGBE_RSOFF             0x051F8 /* Rx FC SOF */
 716 /* FCoE Filter Context Registers */
 717 #define IXGBE_FCFLT             0x05108 /* FC FLT Context */
 718 #define IXGBE_FCFLTRW           0x05110 /* FC Filter RW Control */
 719 #define IXGBE_FCPARAM           0x051d8 /* FC Offset Parameter */
 720 #define IXGBE_FCFLT_VALID       (1 << 0)   /* Filter Context Valid */
 721 #define IXGBE_FCFLT_FIRST       (1 << 1)   /* Filter First */
 722 #define IXGBE_FCFLT_SEQID       0x00ff0000 /* Sequence ID */
 723 #define IXGBE_FCFLT_SEQCNT      0xff000000 /* Sequence Count */
 724 #define IXGBE_FCFLTRW_RVALDT    (1 << 13)  /* Fast Re-Validation */
 725 #define IXGBE_FCFLTRW_WE        (1 << 14)  /* Write Enable */
 726 #define IXGBE_FCFLTRW_RE        (1 << 15)  /* Read Enable */
 727 /* FCoE Receive Control */
 728 #define IXGBE_FCRXCTRL          0x05100 /* FC Receive Control */
 729 #define IXGBE_FCRXCTRL_FCOELLI  (1 << 0)   /* Low latency interrupt */
 730 #define IXGBE_FCRXCTRL_SAVBAD   (1 << 1)   /* Save Bad Frames */
 731 #define IXGBE_FCRXCTRL_FRSTRDH  (1 << 2)   /* EN 1st Read Header */
 732 #define IXGBE_FCRXCTRL_LASTSEQH (1 << 3)   /* EN Last Header in Seq */
 733 #define IXGBE_FCRXCTRL_ALLH     (1 << 4)   /* EN All Headers */
 734 #define IXGBE_FCRXCTRL_FRSTSEQH (1 << 5)   /* EN 1st Seq. Header */
 735 #define IXGBE_FCRXCTRL_ICRC     (1 << 6)   /* Ignore Bad FC CRC */
 736 #define IXGBE_FCRXCTRL_FCCRCBO  (1 << 7)   /* FC CRC Byte Ordering */
 737 #define IXGBE_FCRXCTRL_FCOEVER  0x00000f00 /* FCoE Version: 4 bits */
 738 #define IXGBE_FCRXCTRL_FCOEVER_SHIFT    8
 739 /* FCoE Redirection */
 740 #define IXGBE_FCRECTL           0x0ED00 /* FC Redirection Control */
 741 #define IXGBE_FCRETA0           0x0ED10 /* FC Redirection Table 0 */
 742 #define IXGBE_FCRETA(_i)        (IXGBE_FCRETA0 + ((_i) * 4)) /* FCoE Redir */
 743 #define IXGBE_FCRECTL_ENA       0x1 /* FCoE Redir Table Enable */
 744 #define IXGBE_FCRETASEL_ENA     0x2 /* FCoE FCRETASEL bit */
 745 #define IXGBE_FCRETA_SIZE       8 /* Max entries in FCRETA */
 746 #define IXGBE_FCRETA_ENTRY_MASK 0x0000007f /* 7 bits for the queue index */
 747
 748 /* Stats registers */
 749 #define IXGBE_CRCERRS   0x04000
 750 #define IXGBE_ILLERRC   0x04004
 751 #define IXGBE_ERRBC     0x04008
 752 #define IXGBE_MSPDC     0x04010
 753 #define IXGBE_MPC(_i)   (0x03FA0 + ((_i) * 4)) /* 8 of these 3FA0-3FBC*/
 754 #define IXGBE_MLFC      0x04034
 755 #define IXGBE_MRFC      0x04038
 756 #define IXGBE_RLEC      0x04040
 757 #define IXGBE_LXONTXC   0x03F60
 758 #define IXGBE_LXONRXC   0x0CF60
 759 #define IXGBE_LXOFFTXC  0x03F68
 760 #define IXGBE_LXOFFRXC  0x0CF68
 761 #define IXGBE_LXONRXCNT         0x041A4
 762 #define IXGBE_LXOFFRXCNT        0x041A8
 763 #define IXGBE_PXONRXCNT(_i)     (0x04140 + ((_i) * 4)) /* 8 of these */
 764 #define IXGBE_PXOFFRXCNT(_i)    (0x04160 + ((_i) * 4)) /* 8 of these */
 765 #define IXGBE_PXON2OFFCNT(_i)   (0x03240 + ((_i) * 4)) /* 8 of these */
 766 #define IXGBE_PXONTXC(_i)       (0x03F00 + ((_i) * 4)) /* 8 of these 3F00-3F1C*/
 767 #define IXGBE_PXONRXC(_i)       (0x0CF00 + ((_i) * 4)) /* 8 of these CF00-CF1C*/
 768 #define IXGBE_PXOFFTXC(_i)      (0x03F20 + ((_i) * 4)) /* 8 of these 3F20-3F3C*/
 769 #define IXGBE_PXOFFRXC(_i)      (0x0CF20 + ((_i) * 4)) /* 8 of these CF20-CF3C*/
 770 #define IXGBE_PRC64             0x0405C
 771 #define IXGBE_PRC127            0x04060
 772 #define IXGBE_PRC255            0x04064
 773 #define IXGBE_PRC511            0x04068
 774 #define IXGBE_PRC1023           0x0406C
 775 #define IXGBE_PRC1522           0x04070
 776 #define IXGBE_GPRC              0x04074
 777 #define IXGBE_BPRC              0x04078
 778 #define IXGBE_MPRC              0x0407C
 779 #define IXGBE_GPTC              0x04080
 780 #define IXGBE_GORCL             0x04088
 781 #define IXGBE_GORCH             0x0408C
 782 #define IXGBE_GOTCL             0x04090
 783 #define IXGBE_GOTCH             0x04094
 784 #define IXGBE_RNBC(_i)          (0x03FC0 + ((_i) * 4)) /* 8 of these 3FC0-3FDC*/
 785 #define IXGBE_RUC               0x040A4
 786 #define IXGBE_RFC               0x040A8
 787 #define IXGBE_ROC               0x040AC
 788 #define IXGBE_RJC               0x040B0
 789 #define IXGBE_MNGPRC            0x040B4
 790 #define IXGBE_MNGPDC            0x040B8
 791 #define IXGBE_MNGPTC            0x0CF90
 792 #define IXGBE_TORL              0x040C0
 793 #define IXGBE_TORH              0x040C4
 794 #define IXGBE_TPR               0x040D0
 795 #define IXGBE_TPT               0x040D4
 796 #define IXGBE_PTC64             0x040D8
 797 #define IXGBE_PTC127            0x040DC
 798 #define IXGBE_PTC255            0x040E0
 799 #define IXGBE_PTC511            0x040E4
 800 #define IXGBE_PTC1023           0x040E8
 801 #define IXGBE_PTC1522           0x040EC
 802 #define IXGBE_MPTC              0x040F0
 803 #define IXGBE_BPTC              0x040F4
 804 #define IXGBE_XEC               0x04120
 805 #define IXGBE_SSVPC             0x08780
 806
 807 #define IXGBE_RQSMR(_i) (0x02300 + ((_i) * 4))
 808 #define IXGBE_TQSMR(_i) (((_i) <= 7) ? (0x07300 + ((_i) * 4)) : \
 809                          (0x08600 + ((_i) * 4)))
 810 #define IXGBE_TQSM(_i)  (0x08600 + ((_i) * 4))
 811
 812 #define IXGBE_QPRC(_i)  (0x01030 + ((_i) * 0x40)) /* 16 of these */
 813 #define IXGBE_QPTC(_i)  (0x06030 + ((_i) * 0x40)) /* 16 of these */
 814 #define IXGBE_QBRC(_i)  (0x01034 + ((_i) * 0x40)) /* 16 of these */
 815 #define IXGBE_QBTC(_i)  (0x06034 + ((_i) * 0x40)) /* 16 of these */
 816 #define IXGBE_QBRC_L(_i)        (0x01034 + ((_i) * 0x40)) /* 16 of these */
 817 #define IXGBE_QBRC_H(_i)        (0x01038 + ((_i) * 0x40)) /* 16 of these */
 818 #define IXGBE_QPRDC(_i)         (0x01430 + ((_i) * 0x40)) /* 16 of these */
 819 #define IXGBE_QBTC_L(_i)        (0x08700 + ((_i) * 0x8)) /* 16 of these */
 820 #define IXGBE_QBTC_H(_i)        (0x08704 + ((_i) * 0x8)) /* 16 of these */
 821 #define IXGBE_FCCRC             0x05118 /* Num of Good Eth CRC w/ Bad FC CRC */
 822 #define IXGBE_FCOERPDC          0x0241C /* FCoE Rx Packets Dropped Count */
 823 #define IXGBE_FCLAST            0x02424 /* FCoE Last Error Count */
 824 #define IXGBE_FCOEPRC           0x02428 /* Number of FCoE Packets Received */
 825 #define IXGBE_FCOEDWRC          0x0242C /* Number of FCoE DWords Received */
 826 #define IXGBE_FCOEPTC           0x08784 /* Number of FCoE Packets Transmitted */
 827 #define IXGBE_FCOEDWTC          0x08788 /* Number of FCoE DWords Transmitted */
 828 #define IXGBE_FCCRC_CNT_MASK    0x0000FFFF /* CRC_CNT: bit 0 - 15 */
 829 #define IXGBE_FCLAST_CNT_MASK   0x0000FFFF /* Last_CNT: bit 0 - 15 */
 830 #define IXGBE_O2BGPTC           0x041C4
 831 #define IXGBE_O2BSPC            0x087B0
 832 #define IXGBE_B2OSPC            0x041C0
 833 #define IXGBE_B2OGPRC           0x02F90
 834 #define IXGBE_BUPRC             0x04180
 835 #define IXGBE_BMPRC             0x04184
 836 #define IXGBE_BBPRC             0x04188
 837 #define IXGBE_BUPTC             0x0418C
 838 #define IXGBE_BMPTC             0x04190
 839 #define IXGBE_BBPTC             0x04194
 840 #define IXGBE_BCRCERRS          0x04198
 841 #define IXGBE_BXONRXC           0x0419C
 842 #define IXGBE_BXOFFRXC          0x041E0
 843 #define IXGBE_BXONTXC           0x041E4
 844 #define IXGBE_BXOFFTXC          0x041E8
 845
 846 /* Management */
 847 #define IXGBE_MAVTV(_i)         (0x05010 + ((_i) * 4)) /* 8 of these (0-7) */
 848 #define IXGBE_MFUTP(_i)         (0x05030 + ((_i) * 4)) /* 8 of these (0-7) */
 849 #define IXGBE_MANC              0x05820
 850 #define IXGBE_MFVAL             0x05824
 851 #define IXGBE_MANC2H            0x05860
 852 #define IXGBE_MDEF(_i)          (0x05890 + ((_i) * 4)) /* 8 of these (0-7) */
 853 #define IXGBE_MIPAF             0x058B0
 854 #define IXGBE_MMAL(_i)          (0x05910 + ((_i) * 8)) /* 4 of these (0-3) */
 855 #define IXGBE_MMAH(_i)          (0x05914 + ((_i) * 8)) /* 4 of these (0-3) */
 856 #define IXGBE_FTFT              0x09400 /* 0x9400-0x97FC */
 857 #define IXGBE_METF(_i)          (0x05190 + ((_i) * 4)) /* 4 of these (0-3) */
 858 #define IXGBE_MDEF_EXT(_i)      (0x05160 + ((_i) * 4)) /* 8 of these (0-7) */
 859 #define IXGBE_LSWFW             0x15014
 860 #define IXGBE_BMCIP(_i)         (0x05050 + ((_i) * 4)) /* 0x5050-0x505C */
 861 #define IXGBE_BMCIPVAL          0x05060
 862 #define IXGBE_BMCIP_IPADDR_TYPE 0x00000001
 863 #define IXGBE_BMCIP_IPADDR_VALID        0x00000002
 864
 865 /* Management Bit Fields and Masks */
 866 #define IXGBE_MANC_RCV_TCO_EN   0x00020000 /* Rcv TCO packet enable */
 867 #define IXGBE_MANC_EN_BMC2OS    0x10000000 /* Ena BMC2OS and OS2BMC traffic */
 868 #define IXGBE_MANC_EN_BMC2OS_SHIFT      28
 869
 870 /* Firmware Semaphore Register */
 871 #define IXGBE_FWSM_MODE_MASK    0xE
 872 #define IXGBE_FWSM_TS_ENABLED   0x1
 873 #define IXGBE_FWSM_FW_MODE_PT   0x4
 874
 875 /* ARC Subsystem registers */
 876 #define IXGBE_HICR              0x15F00
 877 #define IXGBE_FWSTS             0x15F0C
 878 #define IXGBE_HSMC0R            0x15F04
 879 #define IXGBE_HSMC1R            0x15F08
 880 #define IXGBE_SWSR              0x15F10
 881 #define IXGBE_HFDR              0x15FE8
 882 #define IXGBE_FLEX_MNG          0x15800 /* 0x15800 - 0x15EFC */
 883
 884 #define IXGBE_HICR_EN           0x01  /* Enable bit - RO */
 885 /* Driver sets this bit when done to put command in RAM */
 886 #define IXGBE_HICR_C            0x02
 887 #define IXGBE_HICR_SV           0x04  /* Status Validity */
 888 #define IXGBE_HICR_FW_RESET_ENABLE      0x40
 889 #define IXGBE_HICR_FW_RESET     0x80
 890
 891 /* PCI-E registers */
 892 #define IXGBE_GCR               0x11000
 893 #define IXGBE_GTV               0x11004
 894 #define IXGBE_FUNCTAG           0x11008
 895 #define IXGBE_GLT               0x1100C
 896 #define IXGBE_PCIEPIPEADR       0x11004
 897 #define IXGBE_PCIEPIPEDAT       0x11008
 898 #define IXGBE_GSCL_1            0x11010
 899 #define IXGBE_GSCL_2            0x11014
 900 #define IXGBE_GSCL_3            0x11018
 901 #define IXGBE_GSCL_4            0x1101C
 902 #define IXGBE_GSCN_0            0x11020
 903 #define IXGBE_GSCN_1            0x11024
 904 #define IXGBE_GSCN_2            0x11028
 905 #define IXGBE_GSCN_3            0x1102C
 906 #define IXGBE_FACTPS            0x10150
 907 #define IXGBE_PCIEANACTL        0x11040
 908 #define IXGBE_SWSM              0x10140
 909 #define IXGBE_FWSM              0x10148
 910 #define IXGBE_GSSR              0x10160
 911 #define IXGBE_MREVID            0x11064
 912 #define IXGBE_DCA_ID            0x11070
 913 #define IXGBE_DCA_CTRL          0x11074
 914 #define IXGBE_SWFW_SYNC         IXGBE_GSSR
 915
 916 /* PCI-E registers 82599-Specific */
 917 #define IXGBE_GCR_EXT           0x11050
 918 #define IXGBE_GSCL_5_82599      0x11030
 919 #define IXGBE_GSCL_6_82599      0x11034
 920 #define IXGBE_GSCL_7_82599      0x11038
 921 #define IXGBE_GSCL_8_82599      0x1103C
 922 #define IXGBE_PHYADR_82599      0x11040
 923 #define IXGBE_PHYDAT_82599      0x11044
 924 #define IXGBE_PHYCTL_82599      0x11048
 925 #define IXGBE_PBACLR_82599      0x11068
 926 #define IXGBE_CIAA_82599        0x11088
 927 #define IXGBE_CIAD_82599        0x1108C
 928 #define IXGBE_PICAUSE           0x110B0
 929 #define IXGBE_PIENA             0x110B8
 930 #define IXGBE_CDQ_MBR_82599     0x110B4
 931 #define IXGBE_PCIESPARE         0x110BC
 932 #define IXGBE_MISC_REG_82599    0x110F0
 933 #define IXGBE_ECC_CTRL_0_82599  0x11100
 934 #define IXGBE_ECC_CTRL_1_82599  0x11104
 935 #define IXGBE_ECC_STATUS_82599  0x110E0
 936 #define IXGBE_BAR_CTRL_82599    0x110F4
 937
 938 /* PCI Express Control */
 939 #define IXGBE_GCR_CMPL_TMOUT_MASK       0x0000F000
 940 #define IXGBE_GCR_CMPL_TMOUT_10ms       0x00001000
 941 #define IXGBE_GCR_CMPL_TMOUT_RESEND     0x00010000
 942 #define IXGBE_GCR_CAP_VER2              0x00040000
 943
 944 #define IXGBE_GCR_EXT_MSIX_EN           0x80000000
 945 #define IXGBE_GCR_EXT_BUFFERS_CLEAR     0x40000000
 946 #define IXGBE_GCR_EXT_VT_MODE_16        0x00000001
 947 #define IXGBE_GCR_EXT_VT_MODE_32        0x00000002
 948 #define IXGBE_GCR_EXT_VT_MODE_64        0x00000003
 949 #define IXGBE_GCR_EXT_SRIOV             (IXGBE_GCR_EXT_MSIX_EN | \
 950                                          IXGBE_GCR_EXT_VT_MODE_64)
 951 #define IXGBE_GCR_EXT_VT_MODE_MASK      0x00000003
 952 /* Time Sync Registers */
 953 #define IXGBE_TSYNCRXCTL        0x05188 /* Rx Time Sync Control register - RW */
 954 #define IXGBE_TSYNCTXCTL        0x08C00 /* Tx Time Sync Control register - RW */
 955 #define IXGBE_RXSTMPL   0x051E8 /* Rx timestamp Low - RO */
 956 #define IXGBE_RXSTMPH   0x051A4 /* Rx timestamp High - RO */
 957 #define IXGBE_RXSATRL   0x051A0 /* Rx timestamp attribute low - RO */
 958 #define IXGBE_RXSATRH   0x051A8 /* Rx timestamp attribute high - RO */
 959 #define IXGBE_RXMTRL    0x05120 /* RX message type register low - RW */
 960 #define IXGBE_TXSTMPL   0x08C04 /* Tx timestamp value Low - RO */
 961 #define IXGBE_TXSTMPH   0x08C08 /* Tx timestamp value High - RO */
 962 #define IXGBE_SYSTIML   0x08C0C /* System time register Low - RO */
 963 #define IXGBE_SYSTIMH   0x08C10 /* System time register High - RO */
 964 #define IXGBE_TIMINCA   0x08C14 /* Increment attributes register - RW */
 965 #define IXGBE_TIMADJL   0x08C18 /* Time Adjustment Offset register Low - RW */
 966 #define IXGBE_TIMADJH   0x08C1C /* Time Adjustment Offset register High - RW */
 967 #define IXGBE_TSAUXC    0x08C20 /* TimeSync Auxiliary Control register - RW */
 968 #define IXGBE_TRGTTIML0 0x08C24 /* Target Time Register 0 Low - RW */
 969 #define IXGBE_TRGTTIMH0 0x08C28 /* Target Time Register 0 High - RW */
 970 #define IXGBE_TRGTTIML1 0x08C2C /* Target Time Register 1 Low - RW */
 971 #define IXGBE_TRGTTIMH1 0x08C30 /* Target Time Register 1 High - RW */
 972 #define IXGBE_CLKTIML   0x08C34 /* Clock Out Time Register Low - RW */
 973 #define IXGBE_CLKTIMH   0x08C38 /* Clock Out Time Register High - RW */
 974 #define IXGBE_FREQOUT0  0x08C34 /* Frequency Out 0 Control register - RW */
 975 #define IXGBE_FREQOUT1  0x08C38 /* Frequency Out 1 Control register - RW */
 976 #define IXGBE_AUXSTMPL0 0x08C3C /* Auxiliary Time Stamp 0 register Low - RO */
 977 #define IXGBE_AUXSTMPH0 0x08C40 /* Auxiliary Time Stamp 0 register High - RO */
 978 #define IXGBE_AUXSTMPL1 0x08C44 /* Auxiliary Time Stamp 1 register Low - RO */
 979 #define IXGBE_AUXSTMPH1 0x08C48 /* Auxiliary Time Stamp 1 register High - RO */
 980
 981 /* Diagnostic Registers */
 982 #define IXGBE_RDSTATCTL         0x02C20
 983 #define IXGBE_RDSTAT(_i)        (0x02C00 + ((_i) * 4)) /* 0x02C00-0x02C1C */
 984 #define IXGBE_RDHMPN            0x02F08
 985 #define IXGBE_RIC_DW(_i)        (0x02F10 + ((_i) * 4))
 986 #define IXGBE_RDPROBE           0x02F20
 987 #define IXGBE_RDMAM             0x02F30
 988 #define IXGBE_RDMAD             0x02F34
 989 #define IXGBE_TDHMPN            0x07F08
 990 #define IXGBE_TDHMPN2           0x082FC
 991 #define IXGBE_TXDESCIC          0x082CC
 992 #define IXGBE_TIC_DW(_i)        (0x07F10 + ((_i) * 4))
 993 #define IXGBE_TIC_DW2(_i)       (0x082B0 + ((_i) * 4))
 994 #define IXGBE_TDPROBE           0x07F20
 995 #define IXGBE_TXBUFCTRL         0x0C600
 996 #define IXGBE_TXBUFDATA0        0x0C610
 997 #define IXGBE_TXBUFDATA1        0x0C614
 998 #define IXGBE_TXBUFDATA2        0x0C618
 999 #define IXGBE_TXBUFDATA3        0x0C61C
1000 #define IXGBE_RXBUFCTRL         0x03600
1001 #define IXGBE_RXBUFDATA0        0x03610
1002 #define IXGBE_RXBUFDATA1        0x03614
1003 #define IXGBE_RXBUFDATA2        0x03618
1004 #define IXGBE_RXBUFDATA3        0x0361C
1005 #define IXGBE_PCIE_DIAG(_i)     (0x11090 + ((_i) * 4)) /* 8 of these */
1006 #define IXGBE_RFVAL             0x050A4
1007 #define IXGBE_MDFTC1            0x042B8
1008 #define IXGBE_MDFTC2            0x042C0
1009 #define IXGBE_MDFTFIFO1         0x042C4
1010 #define IXGBE_MDFTFIFO2         0x042C8
1011 #define IXGBE_MDFTS             0x042CC
1012 #define IXGBE_RXDATAWRPTR(_i)   (0x03700 + ((_i) * 4)) /* 8 of these 3700-370C*/
1013 #define IXGBE_RXDESCWRPTR(_i)   (0x03710 + ((_i) * 4)) /* 8 of these 3710-371C*/
1014 #define IXGBE_RXDATARDPTR(_i)   (0x03720 + ((_i) * 4)) /* 8 of these 3720-372C*/
1015 #define IXGBE_RXDESCRDPTR(_i)   (0x03730 + ((_i) * 4)) /* 8 of these 3730-373C*/
1016 #define IXGBE_TXDATAWRPTR(_i)   (0x0C700 + ((_i) * 4)) /* 8 of these C700-C70C*/
1017 #define IXGBE_TXDESCWRPTR(_i)   (0x0C710 + ((_i) * 4)) /* 8 of these C710-C71C*/
1018 #define IXGBE_TXDATARDPTR(_i)   (0x0C720 + ((_i) * 4)) /* 8 of these C720-C72C*/
1019 #define IXGBE_TXDESCRDPTR(_i)   (0x0C730 + ((_i) * 4)) /* 8 of these C730-C73C*/
1020 #define IXGBE_PCIEECCCTL        0x1106C
1021 #define IXGBE_RXWRPTR(_i)       (0x03100 + ((_i) * 4)) /* 8 of these 3100-310C*/
1022 #define IXGBE_RXUSED(_i)        (0x03120 + ((_i) * 4)) /* 8 of these 3120-312C*/
1023 #define IXGBE_RXRDPTR(_i)       (0x03140 + ((_i) * 4)) /* 8 of these 3140-314C*/
1024 #define IXGBE_RXRDWRPTR(_i)     (0x03160 + ((_i) * 4)) /* 8 of these 3160-310C*/
1025 #define IXGBE_TXWRPTR(_i)       (0x0C100 + ((_i) * 4)) /* 8 of these C100-C10C*/
1026 #define IXGBE_TXUSED(_i)        (0x0C120 + ((_i) * 4)) /* 8 of these C120-C12C*/
1027 #define IXGBE_TXRDPTR(_i)       (0x0C140 + ((_i) * 4)) /* 8 of these C140-C14C*/
1028 #define IXGBE_TXRDWRPTR(_i)     (0x0C160 + ((_i) * 4)) /* 8 of these C160-C10C*/
1029 #define IXGBE_PCIEECCCTL0       0x11100
1030 #define IXGBE_PCIEECCCTL1       0x11104
1031 #define IXGBE_RXDBUECC          0x03F70
1032 #define IXGBE_TXDBUECC          0x0CF70
1033 #define IXGBE_RXDBUEST          0x03F74
1034 #define IXGBE_TXDBUEST          0x0CF74
1035 #define IXGBE_PBTXECC           0x0C300
1036 #define IXGBE_PBRXECC           0x03300
1037 #define IXGBE_GHECCR            0x110B0
1038
1039 /* MAC Registers */
1040 #define IXGBE_PCS1GCFIG         0x04200
1041 #define IXGBE_PCS1GLCTL         0x04208
1042 #define IXGBE_PCS1GLSTA         0x0420C
1043 #define IXGBE_PCS1GDBG0         0x04210
1044 #define IXGBE_PCS1GDBG1         0x04214
1045 #define IXGBE_PCS1GANA          0x04218
1046 #define IXGBE_PCS1GANLP         0x0421C
1047 #define IXGBE_PCS1GANNP         0x04220
1048 #define IXGBE_PCS1GANLPNP       0x04224
1049 #define IXGBE_HLREG0            0x04240
1050 #define IXGBE_HLREG1            0x04244
1051 #define IXGBE_PAP               0x04248
1052 #define IXGBE_MACA              0x0424C
1053 #define IXGBE_APAE              0x04250
1054 #define IXGBE_ARD               0x04254
1055 #define IXGBE_AIS               0x04258
1056 #define IXGBE_MSCA              0x0425C
1057 #define IXGBE_MSRWD             0x04260
1058 #define IXGBE_MLADD             0x04264
1059 #define IXGBE_MHADD             0x04268
1060 #define IXGBE_MAXFRS            0x04268
1061 #define IXGBE_TREG              0x0426C
1062 #define IXGBE_PCSS1             0x04288
1063 #define IXGBE_PCSS2             0x0428C
1064 #define IXGBE_XPCSS             0x04290
1065 #define IXGBE_MFLCN             0x04294
1066 #define IXGBE_SERDESC           0x04298
1067 #define IXGBE_MACS              0x0429C
1068 #define IXGBE_AUTOC             0x042A0
1069 #define IXGBE_LINKS             0x042A4
1070 #define IXGBE_LINKS2            0x04324
1071 #define IXGBE_AUTOC2            0x042A8
1072 #define IXGBE_AUTOC3            0x042AC
1073 #define IXGBE_ANLP1             0x042B0
1074 #define IXGBE_ANLP2             0x042B4
1075 #define IXGBE_MACC              0x04330
1076 #define IXGBE_ATLASCTL          0x04800
1077 #define IXGBE_MMNGC             0x042D0
1078 #define IXGBE_ANLPNP1           0x042D4
1079 #define IXGBE_ANLPNP2           0x042D8
1080 #define IXGBE_KRPCSFC           0x042E0
1081 #define IXGBE_KRPCSS            0x042E4
1082 #define IXGBE_FECS1             0x042E8
1083 #define IXGBE_FECS2             0x042EC
1084 #define IXGBE_SMADARCTL         0x14F10
1085 #define IXGBE_MPVC              0x04318
1086 #define IXGBE_SGMIIC            0x04314
1087
1088 /* Statistics Registers */
1089 #define IXGBE_RXNFGPC           0x041B0
1090 #define IXGBE_RXNFGBCL          0x041B4
1091 #define IXGBE_RXNFGBCH          0x041B8
1092 #define IXGBE_RXDGPC            0x02F50
1093 #define IXGBE_RXDGBCL           0x02F54
1094 #define IXGBE_RXDGBCH           0x02F58
1095 #define IXGBE_RXDDGPC           0x02F5C
1096 #define IXGBE_RXDDGBCL          0x02F60
1097 #define IXGBE_RXDDGBCH          0x02F64
1098 #define IXGBE_RXLPBKGPC         0x02F68
1099 #define IXGBE_RXLPBKGBCL        0x02F6C
1100 #define IXGBE_RXLPBKGBCH        0x02F70
1101 #define IXGBE_RXDLPBKGPC        0x02F74
1102 #define IXGBE_RXDLPBKGBCL       0x02F78
1103 #define IXGBE_RXDLPBKGBCH       0x02F7C
1104 #define IXGBE_TXDGPC            0x087A0
1105 #define IXGBE_TXDGBCL           0x087A4
1106 #define IXGBE_TXDGBCH           0x087A8
1107
1108 #define IXGBE_RXDSTATCTRL       0x02F40
1109
1110 /* Copper Pond 2 link timeout */
1111 #define IXGBE_VALIDATE_LINK_READY_TIMEOUT 50
1112
1113 /* Omer CORECTL */
1114 #define IXGBE_CORECTL                   0x014F00
1115 /* BARCTRL */
1116 #define IXGBE_BARCTRL                   0x110F4
1117 #define IXGBE_BARCTRL_FLSIZE            0x0700
1118 #define IXGBE_BARCTRL_FLSIZE_SHIFT      8
1119 #define IXGBE_BARCTRL_CSRSIZE           0x2000
1120
1121 /* RSCCTL Bit Masks */
1122 #define IXGBE_RSCCTL_RSCEN      0x01
1123 #define IXGBE_RSCCTL_MAXDESC_1  0x00
1124 #define IXGBE_RSCCTL_MAXDESC_4  0x04
1125 #define IXGBE_RSCCTL_MAXDESC_8  0x08
1126 #define IXGBE_RSCCTL_MAXDESC_16 0x0C
1127 #define IXGBE_RSCCTL_TS_DIS     0x02
1128
1129 /* RSCDBU Bit Masks */
1130 #define IXGBE_RSCDBU_RSCSMALDIS_MASK    0x0000007F
1131 #define IXGBE_RSCDBU_RSCACKDIS          0x00000080
1132
1133 /* RDRXCTL Bit Masks */
1134 #define IXGBE_RDRXCTL_RDMTS_1_2         0x00000000 /* Rx Desc Min THLD Size */
1135 #define IXGBE_RDRXCTL_CRCSTRIP          0x00000002 /* CRC Strip */
1136 #define IXGBE_RDRXCTL_MVMEN             0x00000020
1137 #define IXGBE_RDRXCTL_RSC_PUSH_DIS      0x00000020
1138 #define IXGBE_RDRXCTL_DMAIDONE          0x00000008 /* DMA init cycle done */
1139 #define IXGBE_RDRXCTL_RSC_PUSH          0x00000080
1140 #define IXGBE_RDRXCTL_AGGDIS            0x00010000 /* Aggregation disable */
1141 #define IXGBE_RDRXCTL_RSCFRSTSIZE       0x003E0000 /* RSC First packet size */
1142 #define IXGBE_RDRXCTL_RSCLLIDIS         0x00800000 /* Disable RSC compl on LLI*/
1143 #define IXGBE_RDRXCTL_RSCACKC           0x02000000 /* must set 1 when RSC ena */
1144 #define IXGBE_RDRXCTL_FCOE_WRFIX        0x04000000 /* must set 1 when RSC ena */
1145
1146 /* RQTC Bit Masks and Shifts */
1147 #define IXGBE_RQTC_SHIFT_TC(_i) ((_i) * 4)
1148 #define IXGBE_RQTC_TC0_MASK     (0x7 << 0)
1149 #define IXGBE_RQTC_TC1_MASK     (0x7 << 4)
1150 #define IXGBE_RQTC_TC2_MASK     (0x7 << 8)
1151 #define IXGBE_RQTC_TC3_MASK     (0x7 << 12)
1152 #define IXGBE_RQTC_TC4_MASK     (0x7 << 16)
1153 #define IXGBE_RQTC_TC5_MASK     (0x7 << 20)
1154 #define IXGBE_RQTC_TC6_MASK     (0x7 << 24)
1155 #define IXGBE_RQTC_TC7_MASK     (0x7 << 28)
1156
1157 /* PSRTYPE.RQPL Bit masks and shift */
1158 #define IXGBE_PSRTYPE_RQPL_MASK         0x7
1159 #define IXGBE_PSRTYPE_RQPL_SHIFT        29
1160
1161 /* CTRL Bit Masks */
1162 #define IXGBE_CTRL_GIO_DIS      0x00000004 /* Global IO Master Disable bit */
1163 #define IXGBE_CTRL_LNK_RST      0x00000008 /* Link Reset. Resets everything. */
1164 #define IXGBE_CTRL_RST          0x04000000 /* Reset (SW) */
1165 #define IXGBE_CTRL_RST_MASK     (IXGBE_CTRL_LNK_RST | IXGBE_CTRL_RST)
1166
1167 /* FACTPS */
1168 #define IXGBE_FACTPS_MNGCG      0x20000000 /* Manageblility Clock Gated */
1169 #define IXGBE_FACTPS_LFS        0x40000000 /* LAN Function Select */
1170
1171 /* MHADD Bit Masks */
1172 #define IXGBE_MHADD_MFS_MASK    0xFFFF0000
1173 #define IXGBE_MHADD_MFS_SHIFT   16
1174
1175 /* Extended Device Control */
1176 #define IXGBE_CTRL_EXT_PFRSTD   0x00004000 /* Physical Function Reset Done */
1177 #define IXGBE_CTRL_EXT_NS_DIS   0x00010000 /* No Snoop disable */
1178 #define IXGBE_CTRL_EXT_RO_DIS   0x00020000 /* Relaxed Ordering disable */
1179 #define IXGBE_CTRL_EXT_DRV_LOAD 0x10000000 /* Driver loaded bit for FW */
1180
1181 /* Direct Cache Access (DCA) definitions */
1182 #define IXGBE_DCA_CTRL_DCA_ENABLE       0x00000000 /* DCA Enable */
1183 #define IXGBE_DCA_CTRL_DCA_DISABLE      0x00000001 /* DCA Disable */
1184
1185 #define IXGBE_DCA_CTRL_DCA_MODE_CB1     0x00 /* DCA Mode CB1 */
1186 #define IXGBE_DCA_CTRL_DCA_MODE_CB2     0x02 /* DCA Mode CB2 */
1187
1188 #define IXGBE_DCA_RXCTRL_CPUID_MASK     0x0000001F /* Rx CPUID Mask */
1189 #define IXGBE_DCA_RXCTRL_CPUID_MASK_82599       0xFF000000 /* Rx CPUID Mask */
1190 #define IXGBE_DCA_RXCTRL_CPUID_SHIFT_82599      24 /* Rx CPUID Shift */
1191 #define IXGBE_DCA_RXCTRL_DESC_DCA_EN    (1 << 5) /* Rx Desc enable */
1192 #define IXGBE_DCA_RXCTRL_HEAD_DCA_EN    (1 << 6) /* Rx Desc header ena */
1193 #define IXGBE_DCA_RXCTRL_DATA_DCA_EN    (1 << 7) /* Rx Desc payload ena */
1194 #define IXGBE_DCA_RXCTRL_DESC_RRO_EN    (1 << 9) /* Rx rd Desc Relax Order */
1195 #define IXGBE_DCA_RXCTRL_DATA_WRO_EN    (1 << 13) /* Rx wr data Relax Order */
1196 #define IXGBE_DCA_RXCTRL_HEAD_WRO_EN    (1 << 15) /* Rx wr header RO */
1197
1198 #define IXGBE_DCA_TXCTRL_CPUID_MASK     0x0000001F /* Tx CPUID Mask */
1199 #define IXGBE_DCA_TXCTRL_CPUID_MASK_82599       0xFF000000 /* Tx CPUID Mask */
1200 #define IXGBE_DCA_TXCTRL_CPUID_SHIFT_82599      24 /* Tx CPUID Shift */
1201 #define IXGBE_DCA_TXCTRL_DESC_DCA_EN    (1 << 5) /* DCA Tx Desc enable */
1202 #define IXGBE_DCA_TXCTRL_DESC_RRO_EN    (1 << 9) /* Tx rd Desc Relax Order */
1203 #define IXGBE_DCA_TXCTRL_DESC_WRO_EN    (1 << 11) /* Tx Desc writeback RO bit */
1204 #define IXGBE_DCA_TXCTRL_DATA_RRO_EN    (1 << 13) /* Tx rd data Relax Order */
1205 #define IXGBE_DCA_MAX_QUEUES_82598      16 /* DCA regs only on 16 queues */
1206
1207 /* MSCA Bit Masks */
1208 #define IXGBE_MSCA_NP_ADDR_MASK         0x0000FFFF /* MDI Addr (new prot) */
1209 #define IXGBE_MSCA_NP_ADDR_SHIFT        0
1210 #define IXGBE_MSCA_DEV_TYPE_MASK        0x001F0000 /* Dev Type (new prot) */
1211 #define IXGBE_MSCA_DEV_TYPE_SHIFT       16 /* Register Address (old prot */
1212 #define IXGBE_MSCA_PHY_ADDR_MASK        0x03E00000 /* PHY Address mask */
1213 #define IXGBE_MSCA_PHY_ADDR_SHIFT       21 /* PHY Address shift*/
1214 #define IXGBE_MSCA_OP_CODE_MASK         0x0C000000 /* OP CODE mask */
1215 #define IXGBE_MSCA_OP_CODE_SHIFT        26 /* OP CODE shift */
1216 #define IXGBE_MSCA_ADDR_CYCLE           0x00000000 /* OP CODE 00 (addr cycle) */
1217 #define IXGBE_MSCA_WRITE                0x04000000 /* OP CODE 01 (wr) */
1218 #define IXGBE_MSCA_READ                 0x0C000000 /* OP CODE 11 (rd) */
1219 #define IXGBE_MSCA_READ_AUTOINC         0x08000000 /* OP CODE 10 (rd auto inc)*/
1220 #define IXGBE_MSCA_ST_CODE_MASK         0x30000000 /* ST Code mask */
1221 #define IXGBE_MSCA_ST_CODE_SHIFT        28 /* ST Code shift */
1222 #define IXGBE_MSCA_NEW_PROTOCOL         0x00000000 /* ST CODE 00 (new prot) */
1223 #define IXGBE_MSCA_OLD_PROTOCOL         0x10000000 /* ST CODE 01 (old prot) */
1224 #define IXGBE_MSCA_MDI_COMMAND          0x40000000 /* Initiate MDI command */
1225 #define IXGBE_MSCA_MDI_IN_PROG_EN       0x80000000 /* MDI in progress ena */
1226
1227 /* MSRWD bit masks */
1228 #define IXGBE_MSRWD_WRITE_DATA_MASK     0x0000FFFF
1229 #define IXGBE_MSRWD_WRITE_DATA_SHIFT    0
1230 #define IXGBE_MSRWD_READ_DATA_MASK      0xFFFF0000
1231 #define IXGBE_MSRWD_READ_DATA_SHIFT     16
1232
1233 /* Atlas registers */
1234 #define IXGBE_ATLAS_PDN_LPBK            0x24
1235 #define IXGBE_ATLAS_PDN_10G             0xB
1236 #define IXGBE_ATLAS_PDN_1G              0xC
1237 #define IXGBE_ATLAS_PDN_AN              0xD
1238
1239 /* Atlas bit masks */
1240 #define IXGBE_ATLASCTL_WRITE_CMD        0x00010000
1241 #define IXGBE_ATLAS_PDN_TX_REG_EN       0x10
1242 #define IXGBE_ATLAS_PDN_TX_10G_QL_ALL   0xF0
1243 #define IXGBE_ATLAS_PDN_TX_1G_QL_ALL    0xF0
1244 #define IXGBE_ATLAS_PDN_TX_AN_QL_ALL    0xF0
1245
1246 /* Omer bit masks */
1247 #define IXGBE_CORECTL_WRITE_CMD         0x00010000
1248
1249 /* Device Type definitions for new protocol MDIO commands */
1250 #define IXGBE_MDIO_PMA_PMD_DEV_TYPE             0x1
1251 #define IXGBE_MDIO_PCS_DEV_TYPE                 0x3
1252 #define IXGBE_MDIO_PHY_XS_DEV_TYPE              0x4
1253 #define IXGBE_MDIO_AUTO_NEG_DEV_TYPE            0x7
1254 #define IXGBE_MDIO_VENDOR_SPECIFIC_1_DEV_TYPE   0x1E   /* Device 30 */
1255 #define IXGBE_TWINAX_DEV                        1
1256
1257 #define IXGBE_MDIO_COMMAND_TIMEOUT      100 /* PHY Timeout for 1 GB mode */
1258
1259 #define IXGBE_MDIO_VENDOR_SPECIFIC_1_CONTROL            0x0 /* VS1 Ctrl Reg */
1260 #define IXGBE_MDIO_VENDOR_SPECIFIC_1_STATUS             0x1 /* VS1 Status Reg */
1261 #define IXGBE_MDIO_VENDOR_SPECIFIC_1_LINK_STATUS        0x0008 /* 1 = Link Up */
1262 #define IXGBE_MDIO_VENDOR_SPECIFIC_1_SPEED_STATUS       0x0010 /* 0-10G, 1-1G */
1263 #define IXGBE_MDIO_VENDOR_SPECIFIC_1_10G_SPEED          0x0018
1264 #define IXGBE_MDIO_VENDOR_SPECIFIC_1_1G_SPEED           0x0010
1265
1266 #define IXGBE_MDIO_AUTO_NEG_CONTROL     0x0 /* AUTO_NEG Control Reg */
1267 #define IXGBE_MDIO_AUTO_NEG_STATUS      0x1 /* AUTO_NEG Status Reg */
1268 #define IXGBE_MDIO_AUTO_NEG_ADVT        0x10 /* AUTO_NEG Advt Reg */
1269 #define IXGBE_MDIO_AUTO_NEG_LP          0x13 /* AUTO_NEG LP Status Reg */
1270 #define IXGBE_MDIO_AUTO_NEG_EEE_ADVT    0x3C /* AUTO_NEG EEE Advt Reg */
1271 #define IXGBE_AUTO_NEG_10GBASE_EEE_ADVT 0x8  /* AUTO NEG EEE 10GBaseT Advt */
1272 #define IXGBE_AUTO_NEG_1000BASE_EEE_ADVT 0x4  /* AUTO NEG EEE 1000BaseT Advt */
1273 #define IXGBE_AUTO_NEG_100BASE_EEE_ADVT 0x2  /* AUTO NEG EEE 100BaseT Advt */
1274 #define IXGBE_MDIO_PHY_XS_CONTROL       0x0 /* PHY_XS Control Reg */
1275 #define IXGBE_MDIO_PHY_XS_RESET         0x8000 /* PHY_XS Reset */
1276 #define IXGBE_MDIO_PHY_ID_HIGH          0x2 /* PHY ID High Reg*/
1277 #define IXGBE_MDIO_PHY_ID_LOW           0x3 /* PHY ID Low Reg*/
1278 #define IXGBE_MDIO_PHY_SPEED_ABILITY    0x4 /* Speed Ability Reg */
1279 #define IXGBE_MDIO_PHY_SPEED_10G        0x0001 /* 10G capable */
1280 #define IXGBE_MDIO_PHY_SPEED_1G         0x0010 /* 1G capable */
1281 #define IXGBE_MDIO_PHY_SPEED_100M       0x0020 /* 100M capable */
1282 #define IXGBE_MDIO_PHY_EXT_ABILITY      0xB /* Ext Ability Reg */
1283 #define IXGBE_MDIO_PHY_10GBASET_ABILITY         0x0004 /* 10GBaseT capable */
1284 #define IXGBE_MDIO_PHY_1000BASET_ABILITY        0x0020 /* 1000BaseT capable */
1285 #define IXGBE_MDIO_PHY_100BASETX_ABILITY        0x0080 /* 100BaseTX capable */
1286 #define IXGBE_MDIO_PHY_SET_LOW_POWER_MODE       0x0800 /* Set low power mode */
1287
1288 #define IXGBE_MDIO_PMA_PMD_CONTROL_ADDR 0x0000 /* PMA/PMD Control Reg */
1289 #define IXGBE_MDIO_PMA_PMD_SDA_SCL_ADDR 0xC30A /* PHY_XS SDA/SCL Addr Reg */
1290 #define IXGBE_MDIO_PMA_PMD_SDA_SCL_DATA 0xC30B /* PHY_XS SDA/SCL Data Reg */
1291 #define IXGBE_MDIO_PMA_PMD_SDA_SCL_STAT 0xC30C /* PHY_XS SDA/SCL Status Reg */
1292
1293 #define IXGBE_PCRC8ECL          0x0E810 /* PCR CRC-8 Error Count Lo */
1294 #define IXGBE_PCRC8ECH          0x0E811 /* PCR CRC-8 Error Count Hi */
1295 #define IXGBE_PCRC8ECH_MASK     0x1F
1296 #define IXGBE_LDPCECL           0x0E820 /* PCR Uncorrected Error Count Lo */
1297 #define IXGBE_LDPCECH           0x0E821 /* PCR Uncorrected Error Count Hi */
1298
1299 /* MII clause 22/28 definitions */
1300 #define IXGBE_MDIO_PHY_LOW_POWER_MODE   0x0800
1301
1302 #define IXGBE_MII_10GBASE_T_AUTONEG_CTRL_REG    0x20   /* 10G Control Reg */
1303 #define IXGBE_MII_AUTONEG_VENDOR_PROVISION_1_REG 0xC400 /* 1G Provisioning 1 */
1304 #define IXGBE_MII_AUTONEG_XNP_TX_REG            0x17   /* 1G XNP Transmit */
1305 #define IXGBE_MII_AUTONEG_ADVERTISE_REG         0x10   /* 100M Advertisement */
1306 #define IXGBE_MII_10GBASE_T_ADVERTISE           0x1000 /* full duplex, bit:12*/
1307 #define IXGBE_MII_1GBASE_T_ADVERTISE_XNP_TX     0x4000 /* full duplex, bit:14*/
1308 #define IXGBE_MII_1GBASE_T_ADVERTISE            0x8000 /* full duplex, bit:15*/
1309 #define IXGBE_MII_100BASE_T_ADVERTISE           0x0100 /* full duplex, bit:8 */
1310 #define IXGBE_MII_100BASE_T_ADVERTISE_HALF      0x0080 /* half duplex, bit:7 */
1311 #define IXGBE_MII_RESTART                       0x200
1312 #define IXGBE_MII_AUTONEG_COMPLETE              0x20
1313 #define IXGBE_MII_AUTONEG_LINK_UP               0x04
1314 #define IXGBE_MII_AUTONEG_REG                   0x0
1315
1316 #define IXGBE_PHY_REVISION_MASK         0xFFFFFFF0
1317 #define IXGBE_MAX_PHY_ADDR              32
1318
1319 /* PHY IDs*/
1320 #define TN1010_PHY_ID   0x00A19410
1321 #define TNX_FW_REV      0xB
1322 #define X540_PHY_ID     0x01540200
1323 #define AQ_FW_REV       0x20
1324 #define QT2022_PHY_ID   0x0043A400
1325 #define ATH_PHY_ID      0x03429050
1326
1327 /* PHY Types */
1328 #define IXGBE_M88E1145_E_PHY_ID 0x01410CD0
1329
1330 /* Special PHY Init Routine */
1331 #define IXGBE_PHY_INIT_OFFSET_NL        0x002B
1332 #define IXGBE_PHY_INIT_END_NL           0xFFFF
1333 #define IXGBE_CONTROL_MASK_NL           0xF000
1334 #define IXGBE_DATA_MASK_NL              0x0FFF
1335 #define IXGBE_CONTROL_SHIFT_NL          12
1336 #define IXGBE_DELAY_NL                  0
1337 #define IXGBE_DATA_NL                   1
1338 #define IXGBE_CONTROL_NL                0x000F
1339 #define IXGBE_CONTROL_EOL_NL            0x0FFF
1340 #define IXGBE_CONTROL_SOL_NL            0x0000
1341
1342 /* General purpose Interrupt Enable */
1343 #define IXGBE_SDP0_GPIEN        0x00000001 /* SDP0 */
1344 #define IXGBE_SDP1_GPIEN        0x00000002 /* SDP1 */
1345 #define IXGBE_SDP2_GPIEN        0x00000004 /* SDP2 */
1346 #define IXGBE_GPIE_MSIX_MODE    0x00000010 /* MSI-X mode */
1347 #define IXGBE_GPIE_OCD          0x00000020 /* Other Clear Disable */
1348 #define IXGBE_GPIE_EIMEN        0x00000040 /* Immediate Interrupt Enable */
1349 #define IXGBE_GPIE_EIAME        0x40000000
1350 #define IXGBE_GPIE_PBA_SUPPORT  0x80000000
1351 #define IXGBE_GPIE_RSC_DELAY_SHIFT      11
1352 #define IXGBE_GPIE_VTMODE_MASK  0x0000C000 /* VT Mode Mask */
1353 #define IXGBE_GPIE_VTMODE_16    0x00004000 /* 16 VFs 8 queues per VF */
1354 #define IXGBE_GPIE_VTMODE_32    0x00008000 /* 32 VFs 4 queues per VF */
1355 #define IXGBE_GPIE_VTMODE_64    0x0000C000 /* 64 VFs 2 queues per VF */
1356
1357 /* Packet Buffer Initialization */
1358 #define IXGBE_MAX_PACKET_BUFFERS        8
1359
1360 #define IXGBE_TXPBSIZE_20KB     0x00005000 /* 20KB Packet Buffer */
1361 #define IXGBE_TXPBSIZE_40KB     0x0000A000 /* 40KB Packet Buffer */
1362 #define IXGBE_RXPBSIZE_48KB     0x0000C000 /* 48KB Packet Buffer */
1363 #define IXGBE_RXPBSIZE_64KB     0x00010000 /* 64KB Packet Buffer */
1364 #define IXGBE_RXPBSIZE_80KB     0x00014000 /* 80KB Packet Buffer */
1365 #define IXGBE_RXPBSIZE_128KB    0x00020000 /* 128KB Packet Buffer */
1366 #define IXGBE_RXPBSIZE_MAX      0x00080000 /* 512KB Packet Buffer */
1367 #define IXGBE_TXPBSIZE_MAX      0x00028000 /* 160KB Packet Buffer */
1368
1369 #define IXGBE_TXPKT_SIZE_MAX    0xA /* Max Tx Packet size */
1370 #define IXGBE_MAX_PB            8
1371
1372 /* Packet buffer allocation strategies */
1373 enum {
1374         PBA_STRATEGY_EQUAL      = 0, /* Distribute PB space equally */
1375 #define PBA_STRATEGY_EQUAL      PBA_STRATEGY_EQUAL
1376         PBA_STRATEGY_WEIGHTED   = 1, /* Weight front half of TCs */
1377 #define PBA_STRATEGY_WEIGHTED   PBA_STRATEGY_WEIGHTED
1378 };
1379
1380 /* Transmit Flow Control status */
1381 #define IXGBE_TFCS_TXOFF        0x00000001
1382 #define IXGBE_TFCS_TXOFF0       0x00000100
1383 #define IXGBE_TFCS_TXOFF1       0x00000200
1384 #define IXGBE_TFCS_TXOFF2       0x00000400
1385 #define IXGBE_TFCS_TXOFF3       0x00000800
1386 #define IXGBE_TFCS_TXOFF4       0x00001000
1387 #define IXGBE_TFCS_TXOFF5       0x00002000
1388 #define IXGBE_TFCS_TXOFF6       0x00004000
1389 #define IXGBE_TFCS_TXOFF7       0x00008000
1390
1391 /* TCP Timer */
1392 #define IXGBE_TCPTIMER_KS               0x00000100
1393 #define IXGBE_TCPTIMER_COUNT_ENABLE     0x00000200
1394 #define IXGBE_TCPTIMER_COUNT_FINISH     0x00000400
1395 #define IXGBE_TCPTIMER_LOOP             0x00000800
1396 #define IXGBE_TCPTIMER_DURATION_MASK    0x000000FF
1397
1398 /* HLREG0 Bit Masks */
1399 #define IXGBE_HLREG0_TXCRCEN            0x00000001 /* bit  0 */
1400 #define IXGBE_HLREG0_RXCRCSTRP          0x00000002 /* bit  1 */
1401 #define IXGBE_HLREG0_JUMBOEN            0x00000004 /* bit  2 */
1402 #define IXGBE_HLREG0_TXPADEN            0x00000400 /* bit 10 */
1403 #define IXGBE_HLREG0_TXPAUSEEN          0x00001000 /* bit 12 */
1404 #define IXGBE_HLREG0_RXPAUSEEN          0x00004000 /* bit 14 */
1405 #define IXGBE_HLREG0_LPBK               0x00008000 /* bit 15 */
1406 #define IXGBE_HLREG0_MDCSPD             0x00010000 /* bit 16 */
1407 #define IXGBE_HLREG0_CONTMDC            0x00020000 /* bit 17 */
1408 #define IXGBE_HLREG0_CTRLFLTR           0x00040000 /* bit 18 */
1409 #define IXGBE_HLREG0_PREPEND            0x00F00000 /* bits 20-23 */
1410 #define IXGBE_HLREG0_PRIPAUSEEN         0x01000000 /* bit 24 */
1411 #define IXGBE_HLREG0_RXPAUSERECDA       0x06000000 /* bits 25-26 */
1412 #define IXGBE_HLREG0_RXLNGTHERREN       0x08000000 /* bit 27 */
1413 #define IXGBE_HLREG0_RXPADSTRIPEN       0x10000000 /* bit 28 */
1414
1415 /* VMD_CTL bitmasks */
1416 #define IXGBE_VMD_CTL_VMDQ_EN           0x00000001
1417 #define IXGBE_VMD_CTL_VMDQ_FILTER       0x00000002
1418
1419 /* VT_CTL bitmasks */
1420 #define IXGBE_VT_CTL_DIS_DEFPL          0x20000000 /* disable default pool */
1421 #define IXGBE_VT_CTL_REPLEN             0x40000000 /* replication enabled */
1422 #define IXGBE_VT_CTL_VT_ENABLE          0x00000001  /* Enable VT Mode */
1423 #define IXGBE_VT_CTL_POOL_SHIFT         7
1424 #define IXGBE_VT_CTL_POOL_MASK          (0x3F << IXGBE_VT_CTL_POOL_SHIFT)
1425
1426 /* VMOLR bitmasks */
1427 #define IXGBE_VMOLR_AUPE        0x01000000 /* accept untagged packets */
1428 #define IXGBE_VMOLR_ROMPE       0x02000000 /* accept packets in MTA tbl */
1429 #define IXGBE_VMOLR_ROPE        0x04000000 /* accept packets in UC tbl */
1430 #define IXGBE_VMOLR_BAM         0x08000000 /* accept broadcast packets */
1431 #define IXGBE_VMOLR_MPE         0x10000000 /* multicast promiscuous */
1432
1433 /* VFRE bitmask */
1434 #define IXGBE_VFRE_ENABLE_ALL   0xFFFFFFFF
1435
1436 #define IXGBE_VF_INIT_TIMEOUT   200 /* Number of retries to clear RSTI */
1437
1438 /* RDHMPN and TDHMPN bitmasks */
1439 #define IXGBE_RDHMPN_RDICADDR           0x007FF800
1440 #define IXGBE_RDHMPN_RDICRDREQ          0x00800000
1441 #define IXGBE_RDHMPN_RDICADDR_SHIFT     11
1442 #define IXGBE_TDHMPN_TDICADDR           0x003FF800
1443 #define IXGBE_TDHMPN_TDICRDREQ          0x00800000
1444 #define IXGBE_TDHMPN_TDICADDR_SHIFT     11
1445
1446 #define IXGBE_RDMAM_MEM_SEL_SHIFT               13
1447 #define IXGBE_RDMAM_DWORD_SHIFT                 9
1448 #define IXGBE_RDMAM_DESC_COMP_FIFO              1
1449 #define IXGBE_RDMAM_DFC_CMD_FIFO                2
1450 #define IXGBE_RDMAM_RSC_HEADER_ADDR             3
1451 #define IXGBE_RDMAM_TCN_STATUS_RAM              4
1452 #define IXGBE_RDMAM_WB_COLL_FIFO                5
1453 #define IXGBE_RDMAM_QSC_CNT_RAM                 6
1454 #define IXGBE_RDMAM_QSC_FCOE_RAM                7
1455 #define IXGBE_RDMAM_QSC_QUEUE_CNT               8
1456 #define IXGBE_RDMAM_QSC_QUEUE_RAM               0xA
1457 #define IXGBE_RDMAM_QSC_RSC_RAM                 0xB
1458 #define IXGBE_RDMAM_DESC_COM_FIFO_RANGE         135
1459 #define IXGBE_RDMAM_DESC_COM_FIFO_COUNT         4
1460 #define IXGBE_RDMAM_DFC_CMD_FIFO_RANGE          48
1461 #define IXGBE_RDMAM_DFC_CMD_FIFO_COUNT          7
1462 #define IXGBE_RDMAM_RSC_HEADER_ADDR_RANGE       32
1463 #define IXGBE_RDMAM_RSC_HEADER_ADDR_COUNT       4
1464 #define IXGBE_RDMAM_TCN_STATUS_RAM_RANGE        256
1465 #define IXGBE_RDMAM_TCN_STATUS_RAM_COUNT        9
1466 #define IXGBE_RDMAM_WB_COLL_FIFO_RANGE          8
1467 #define IXGBE_RDMAM_WB_COLL_FIFO_COUNT          4
1468 #define IXGBE_RDMAM_QSC_CNT_RAM_RANGE           64
1469 #define IXGBE_RDMAM_QSC_CNT_RAM_COUNT           4
1470 #define IXGBE_RDMAM_QSC_FCOE_RAM_RANGE          512
1471 #define IXGBE_RDMAM_QSC_FCOE_RAM_COUNT          5
1472 #define IXGBE_RDMAM_QSC_QUEUE_CNT_RANGE         32
1473 #define IXGBE_RDMAM_QSC_QUEUE_CNT_COUNT         4
1474 #define IXGBE_RDMAM_QSC_QUEUE_RAM_RANGE         128
1475 #define IXGBE_RDMAM_QSC_QUEUE_RAM_COUNT         8
1476 #define IXGBE_RDMAM_QSC_RSC_RAM_RANGE           32
1477 #define IXGBE_RDMAM_QSC_RSC_RAM_COUNT           8
1478
1479 #define IXGBE_TXDESCIC_READY    0x80000000
1480
1481 /* Receive Checksum Control */
1482 #define IXGBE_RXCSUM_IPPCSE     0x00001000 /* IP payload checksum enable */
1483 #define IXGBE_RXCSUM_PCSD       0x00002000 /* packet checksum disabled */
1484
1485 /* FCRTL Bit Masks */
1486 #define IXGBE_FCRTL_XONE        0x80000000 /* XON enable */
1487 #define IXGBE_FCRTH_FCEN        0x80000000 /* Packet buffer fc enable */
1488
1489 /* PAP bit masks*/
1490 #define IXGBE_PAP_TXPAUSECNT_MASK       0x0000FFFF /* Pause counter mask */
1491
1492 /* RMCS Bit Masks */
1493 #define IXGBE_RMCS_RRM                  0x00000002 /* Rx Recycle Mode enable */
1494 /* Receive Arbitration Control: 0 Round Robin, 1 DFP */
1495 #define IXGBE_RMCS_RAC                  0x00000004
1496 /* Deficit Fixed Prio ena */
1497 #define IXGBE_RMCS_DFP                  IXGBE_RMCS_RAC
1498 #define IXGBE_RMCS_TFCE_802_3X          0x00000008 /* Tx Priority FC ena */
1499 #define IXGBE_RMCS_TFCE_PRIORITY        0x00000010 /* Tx Priority FC ena */
1500 #define IXGBE_RMCS_ARBDIS               0x00000040 /* Arbitration disable bit */
1501
1502 /* FCCFG Bit Masks */
1503 #define IXGBE_FCCFG_TFCE_802_3X         0x00000008 /* Tx link FC enable */
1504 #define IXGBE_FCCFG_TFCE_PRIORITY       0x00000010 /* Tx priority FC enable */
1505
1506 /* Interrupt register bitmasks */
1507
1508 /* Extended Interrupt Cause Read */
1509 #define IXGBE_EICR_RTX_QUEUE    0x0000FFFF /* RTx Queue Interrupt */
1510 #define IXGBE_EICR_FLOW_DIR     0x00010000 /* FDir Exception */
1511 #define IXGBE_EICR_RX_MISS      0x00020000 /* Packet Buffer Overrun */
1512 #define IXGBE_EICR_PCI          0x00040000 /* PCI Exception */
1513 #define IXGBE_EICR_MAILBOX      0x00080000 /* VF to PF Mailbox Interrupt */
1514 #define IXGBE_EICR_LSC          0x00100000 /* Link Status Change */
1515 #define IXGBE_EICR_LINKSEC      0x00200000 /* PN Threshold */
1516 #define IXGBE_EICR_MNG          0x00400000 /* Manageability Event Interrupt */
1517 #define IXGBE_EICR_TS           0x00800000 /* Thermal Sensor Event */
1518 #define IXGBE_EICR_TIMESYNC     0x01000000 /* Timesync Event */
1519 #define IXGBE_EICR_GPI_SDP0     0x01000000 /* Gen Purpose Interrupt on SDP0 */
1520 #define IXGBE_EICR_GPI_SDP1     0x02000000 /* Gen Purpose Interrupt on SDP1 */
1521 #define IXGBE_EICR_GPI_SDP2     0x04000000 /* Gen Purpose Interrupt on SDP2 */
1522 #define IXGBE_EICR_ECC          0x10000000 /* ECC Error */
1523 #define IXGBE_EICR_PBUR         0x10000000 /* Packet Buffer Handler Error */
1524 #define IXGBE_EICR_DHER         0x20000000 /* Descriptor Handler Error */
1525 #define IXGBE_EICR_TCP_TIMER    0x40000000 /* TCP Timer */
1526 #define IXGBE_EICR_OTHER        0x80000000 /* Interrupt Cause Active */
1527
1528 /* Extended Interrupt Cause Set */
1529 #define IXGBE_EICS_RTX_QUEUE    IXGBE_EICR_RTX_QUEUE /* RTx Queue Interrupt */
1530 #define IXGBE_EICS_FLOW_DIR     IXGBE_EICR_FLOW_DIR  /* FDir Exception */
1531 #define IXGBE_EICS_RX_MISS      IXGBE_EICR_RX_MISS   /* Pkt Buffer Overrun */
1532 #define IXGBE_EICS_PCI          IXGBE_EICR_PCI /* PCI Exception */
1533 #define IXGBE_EICS_MAILBOX      IXGBE_EICR_MAILBOX   /* VF to PF Mailbox Int */
1534 #define IXGBE_EICS_LSC          IXGBE_EICR_LSC /* Link Status Change */
1535 #define IXGBE_EICS_MNG          IXGBE_EICR_MNG /* MNG Event Interrupt */
1536 #define IXGBE_EICS_TIMESYNC     IXGBE_EICR_TIMESYNC /* Timesync Event */
1537 #define IXGBE_EICS_GPI_SDP0     IXGBE_EICR_GPI_SDP0 /* SDP0 Gen Purpose Int */
1538 #define IXGBE_EICS_GPI_SDP1     IXGBE_EICR_GPI_SDP1 /* SDP1 Gen Purpose Int */
1539 #define IXGBE_EICS_GPI_SDP2     IXGBE_EICR_GPI_SDP2 /* SDP2 Gen Purpose Int */
1540 #define IXGBE_EICS_ECC          IXGBE_EICR_ECC /* ECC Error */
1541 #define IXGBE_EICS_PBUR         IXGBE_EICR_PBUR /* Pkt Buf Handler Err */
1542 #define IXGBE_EICS_DHER         IXGBE_EICR_DHER /* Desc Handler Error */
1543 #define IXGBE_EICS_TCP_TIMER    IXGBE_EICR_TCP_TIMER /* TCP Timer */
1544 #define IXGBE_EICS_OTHER        IXGBE_EICR_OTHER /* INT Cause Active */
1545
1546 /* Extended Interrupt Mask Set */
1547 #define IXGBE_EIMS_RTX_QUEUE    IXGBE_EICR_RTX_QUEUE /* RTx Queue Interrupt */
1548 #define IXGBE_EIMS_FLOW_DIR     IXGBE_EICR_FLOW_DIR /* FDir Exception */
1549 #define IXGBE_EIMS_RX_MISS      IXGBE_EICR_RX_MISS /* Packet Buffer Overrun */
1550 #define IXGBE_EIMS_PCI          IXGBE_EICR_PCI /* PCI Exception */
1551 #define IXGBE_EIMS_MAILBOX      IXGBE_EICR_MAILBOX   /* VF to PF Mailbox Int */
1552 #define IXGBE_EIMS_LSC          IXGBE_EICR_LSC /* Link Status Change */
1553 #define IXGBE_EIMS_MNG          IXGBE_EICR_MNG /* MNG Event Interrupt */
1554 #define IXGBE_EIMS_TS           IXGBE_EICR_TS /* Thermal Sensor Event */
1555 #define IXGBE_EIMS_TIMESYNC     IXGBE_EICR_TIMESYNC /* Timesync Event */
1556 #define IXGBE_EIMS_GPI_SDP0     IXGBE_EICR_GPI_SDP0 /* SDP0 Gen Purpose Int */
1557 #define IXGBE_EIMS_GPI_SDP1     IXGBE_EICR_GPI_SDP1 /* SDP1 Gen Purpose Int */
1558 #define IXGBE_EIMS_GPI_SDP2     IXGBE_EICR_GPI_SDP2 /* SDP2 Gen Purpose Int */
1559 #define IXGBE_EIMS_ECC          IXGBE_EICR_ECC /* ECC Error */
1560 #define IXGBE_EIMS_PBUR         IXGBE_EICR_PBUR /* Pkt Buf Handler Err */
1561 #define IXGBE_EIMS_DHER         IXGBE_EICR_DHER /* Descr Handler Error */
1562 #define IXGBE_EIMS_TCP_TIMER    IXGBE_EICR_TCP_TIMER /* TCP Timer */
1563 #define IXGBE_EIMS_OTHER        IXGBE_EICR_OTHER /* INT Cause Active */
1564
1565 /* Extended Interrupt Mask Clear */
1566 #define IXGBE_EIMC_RTX_QUEUE    IXGBE_EICR_RTX_QUEUE /* RTx Queue Interrupt */
1567 #define IXGBE_EIMC_FLOW_DIR     IXGBE_EICR_FLOW_DIR /* FDir Exception */
1568 #define IXGBE_EIMC_RX_MISS      IXGBE_EICR_RX_MISS /* Packet Buffer Overrun */
1569 #define IXGBE_EIMC_PCI          IXGBE_EICR_PCI /* PCI Exception */
1570 #define IXGBE_EIMC_MAILBOX      IXGBE_EICR_MAILBOX /* VF to PF Mailbox Int */
1571 #define IXGBE_EIMC_LSC          IXGBE_EICR_LSC /* Link Status Change */
1572 #define IXGBE_EIMC_MNG          IXGBE_EICR_MNG /* MNG Event Interrupt */
1573 #define IXGBE_EIMC_TIMESYNC     IXGBE_EICR_TIMESYNC /* Timesync Event */
1574 #define IXGBE_EIMC_GPI_SDP0     IXGBE_EICR_GPI_SDP0 /* SDP0 Gen Purpose Int */
1575 #define IXGBE_EIMC_GPI_SDP1     IXGBE_EICR_GPI_SDP1 /* SDP1 Gen Purpose Int */
1576 #define IXGBE_EIMC_GPI_SDP2     IXGBE_EICR_GPI_SDP2  /* SDP2 Gen Purpose Int */
1577 #define IXGBE_EIMC_ECC          IXGBE_EICR_ECC /* ECC Error */
1578 #define IXGBE_EIMC_PBUR         IXGBE_EICR_PBUR /* Pkt Buf Handler Err */
1579 #define IXGBE_EIMC_DHER         IXGBE_EICR_DHER /* Desc Handler Err */
1580 #define IXGBE_EIMC_TCP_TIMER    IXGBE_EICR_TCP_TIMER /* TCP Timer */
1581 #define IXGBE_EIMC_OTHER        IXGBE_EICR_OTHER /* INT Cause Active */
1582
1583 #define IXGBE_EIMS_ENABLE_MASK ( \
1584                                 IXGBE_EIMS_RTX_QUEUE    | \
1585                                 IXGBE_EIMS_LSC          | \
1586                                 IXGBE_EIMS_TCP_TIMER    | \
1587                                 IXGBE_EIMS_OTHER)
1588
1589 /* Immediate Interrupt Rx (A.K.A. Low Latency Interrupt) */
1590 #define IXGBE_IMIR_PORT_IM_EN   0x00010000  /* TCP port enable */
1591 #define IXGBE_IMIR_PORT_BP      0x00020000  /* TCP port check bypass */
1592 #define IXGBE_IMIREXT_SIZE_BP   0x00001000  /* Packet size bypass */
1593 #define IXGBE_IMIREXT_CTRL_URG  0x00002000  /* Check URG bit in header */
1594 #define IXGBE_IMIREXT_CTRL_ACK  0x00004000  /* Check ACK bit in header */
1595 #define IXGBE_IMIREXT_CTRL_PSH  0x00008000  /* Check PSH bit in header */
1596 #define IXGBE_IMIREXT_CTRL_RST  0x00010000  /* Check RST bit in header */
1597 #define IXGBE_IMIREXT_CTRL_SYN  0x00020000  /* Check SYN bit in header */
1598 #define IXGBE_IMIREXT_CTRL_FIN  0x00040000  /* Check FIN bit in header */
1599 #define IXGBE_IMIREXT_CTRL_BP   0x00080000  /* Bypass check of control bits */
1600 #define IXGBE_IMIR_SIZE_BP_82599        0x00001000 /* Packet size bypass */
1601 #define IXGBE_IMIR_CTRL_URG_82599       0x00002000 /* Check URG bit in header */
1602 #define IXGBE_IMIR_CTRL_ACK_82599       0x00004000 /* Check ACK bit in header */
1603 #define IXGBE_IMIR_CTRL_PSH_82599       0x00008000 /* Check PSH bit in header */
1604 #define IXGBE_IMIR_CTRL_RST_82599       0x00010000 /* Check RST bit in header */
1605 #define IXGBE_IMIR_CTRL_SYN_82599       0x00020000 /* Check SYN bit in header */
1606 #define IXGBE_IMIR_CTRL_FIN_82599       0x00040000 /* Check FIN bit in header */
1607 #define IXGBE_IMIR_CTRL_BP_82599        0x00080000 /* Bypass chk of ctrl bits */
1608 #define IXGBE_IMIR_LLI_EN_82599         0x00100000 /* Enables low latency Int */
1609 #define IXGBE_IMIR_RX_QUEUE_MASK_82599  0x0000007F /* Rx Queue Mask */
1610 #define IXGBE_IMIR_RX_QUEUE_SHIFT_82599 21 /* Rx Queue Shift */
1611 #define IXGBE_IMIRVP_PRIORITY_MASK      0x00000007 /* VLAN priority mask */
1612 #define IXGBE_IMIRVP_PRIORITY_EN        0x00000008 /* VLAN priority enable */
1613
1614 #define IXGBE_MAX_FTQF_FILTERS          128
1615 #define IXGBE_FTQF_PROTOCOL_MASK        0x00000003
1616 #define IXGBE_FTQF_PROTOCOL_TCP         0x00000000
1617 #define IXGBE_FTQF_PROTOCOL_UDP         0x00000001
1618 #define IXGBE_FTQF_PROTOCOL_SCTP        2
1619 #define IXGBE_FTQF_PRIORITY_MASK        0x00000007
1620 #define IXGBE_FTQF_PRIORITY_SHIFT       2
1621 #define IXGBE_FTQF_POOL_MASK            0x0000003F
1622 #define IXGBE_FTQF_POOL_SHIFT           8
1623 #define IXGBE_FTQF_5TUPLE_MASK_MASK     0x0000001F
1624 #define IXGBE_FTQF_5TUPLE_MASK_SHIFT    25
1625 #define IXGBE_FTQF_SOURCE_ADDR_MASK     0x1E
1626 #define IXGBE_FTQF_DEST_ADDR_MASK       0x1D
1627 #define IXGBE_FTQF_SOURCE_PORT_MASK     0x1B
1628 #define IXGBE_FTQF_DEST_PORT_MASK       0x17
1629 #define IXGBE_FTQF_PROTOCOL_COMP_MASK   0x0F
1630 #define IXGBE_FTQF_POOL_MASK_EN         0x40000000
1631 #define IXGBE_FTQF_QUEUE_ENABLE         0x80000000
1632
1633 /* Interrupt clear mask */
1634 #define IXGBE_IRQ_CLEAR_MASK    0xFFFFFFFF
1635
1636 /* Interrupt Vector Allocation Registers */
1637 #define IXGBE_IVAR_REG_NUM              25
1638 #define IXGBE_IVAR_REG_NUM_82599        64
1639 #define IXGBE_IVAR_TXRX_ENTRY           96
1640 #define IXGBE_IVAR_RX_ENTRY             64
1641 #define IXGBE_IVAR_RX_QUEUE(_i)         (0 + (_i))
1642 #define IXGBE_IVAR_TX_QUEUE(_i)         (64 + (_i))
1643 #define IXGBE_IVAR_TX_ENTRY             32
1644
1645 #define IXGBE_IVAR_TCP_TIMER_INDEX      96 /* 0 based index */
1646 #define IXGBE_IVAR_OTHER_CAUSES_INDEX   97 /* 0 based index */
1647
1648 #define IXGBE_MSIX_VECTOR(_i)           (0 + (_i))
1649
1650 #define IXGBE_IVAR_ALLOC_VAL            0x80 /* Interrupt Allocation valid */
1651
1652 /* ETYPE Queue Filter/Select Bit Masks */
1653 #define IXGBE_MAX_ETQF_FILTERS          8
1654 #define IXGBE_ETQF_FCOE                 0x08000000 /* bit 27 */
1655 #define IXGBE_ETQF_BCN                  0x10000000 /* bit 28 */
1656 #define IXGBE_ETQF_1588                 0x40000000 /* bit 30 */
1657 #define IXGBE_ETQF_FILTER_EN            0x80000000 /* bit 31 */
1658 #define IXGBE_ETQF_POOL_ENABLE          (1 << 26) /* bit 26 */
1659 #define IXGBE_ETQF_POOL_SHIFT           20
1660
1661 #define IXGBE_ETQS_RX_QUEUE             0x007F0000 /* bits 22:16 */
1662 #define IXGBE_ETQS_RX_QUEUE_SHIFT       16
1663 #define IXGBE_ETQS_LLI                  0x20000000 /* bit 29 */
1664 #define IXGBE_ETQS_QUEUE_EN             0x80000000 /* bit 31 */
1665
1666 /*
1667  * ETQF filter list: one static filter per filter consumer. This is
1668  *                 to avoid filter collisions later. Add new filters
1669  *                 here!!
1670  *
1671  * Current filters:
1672  *      EAPOL 802.1x (0x888e): Filter 0
1673  *      FCoE (0x8906):   Filter 2
1674  *      1588 (0x88f7):   Filter 3
1675  *      FIP  (0x8914):   Filter 4
1676  *      LLDP (0x88CC):   Filter 5
1677  */
1678 #define IXGBE_ETQF_FILTER_EAPOL         0
1679 #define IXGBE_ETQF_FILTER_FCOE          2
1680 #define IXGBE_ETQF_FILTER_1588          3
1681 #define IXGBE_ETQF_FILTER_FIP           4
1682 #define IXGBE_ETQF_FILTER_LLDP          5
1683 /* VLAN Control Bit Masks */
1684 #define IXGBE_VLNCTRL_VET               0x0000FFFF  /* bits 0-15 */
1685 #define IXGBE_VLNCTRL_CFI               0x10000000  /* bit 28 */
1686 #define IXGBE_VLNCTRL_CFIEN             0x20000000  /* bit 29 */
1687 #define IXGBE_VLNCTRL_VFE               0x40000000  /* bit 30 */
1688 #define IXGBE_VLNCTRL_VME               0x80000000  /* bit 31 */
1689
1690 /* VLAN pool filtering masks */
1691 #define IXGBE_VLVF_VIEN                 0x80000000  /* filter is valid */
1692 #define IXGBE_VLVF_ENTRIES              64
1693 #define IXGBE_VLVF_VLANID_MASK          0x00000FFF
1694 /* Per VF Port VLAN insertion rules */
1695 #define IXGBE_VMVIR_VLANA_DEFAULT       0x40000000 /* Always use default VLAN */
1696 #define IXGBE_VMVIR_VLANA_NEVER         0x80000000 /* Never insert VLAN tag */
1697
1698 #define IXGBE_ETHERNET_IEEE_VLAN_TYPE   0x8100  /* 802.1q protocol */
1699
1700 /* STATUS Bit Masks */
1701 #define IXGBE_STATUS_LAN_ID             0x0000000C /* LAN ID */
1702 #define IXGBE_STATUS_LAN_ID_SHIFT       2 /* LAN ID Shift*/
1703 #define IXGBE_STATUS_GIO                0x00080000 /* GIO Master Ena Status */
1704
1705 #define IXGBE_STATUS_LAN_ID_0   0x00000000 /* LAN ID 0 */
1706 #define IXGBE_STATUS_LAN_ID_1   0x00000004 /* LAN ID 1 */
1707
1708 /* ESDP Bit Masks */
1709 #define IXGBE_ESDP_SDP0         0x00000001 /* SDP0 Data Value */
1710 #define IXGBE_ESDP_SDP1         0x00000002 /* SDP1 Data Value */
1711 #define IXGBE_ESDP_SDP2         0x00000004 /* SDP2 Data Value */
1712 #define IXGBE_ESDP_SDP3         0x00000008 /* SDP3 Data Value */
1713 #define IXGBE_ESDP_SDP4         0x00000010 /* SDP4 Data Value */
1714 #define IXGBE_ESDP_SDP5         0x00000020 /* SDP5 Data Value */
1715 #define IXGBE_ESDP_SDP6         0x00000040 /* SDP6 Data Value */
1716 #define IXGBE_ESDP_SDP7         0x00000080 /* SDP7 Data Value */
1717 #define IXGBE_ESDP_SDP0_DIR     0x00000100 /* SDP0 IO direction */
1718 #define IXGBE_ESDP_SDP1_DIR     0x00000200 /* SDP1 IO direction */
1719 #define IXGBE_ESDP_SDP2_DIR     0x00000400 /* SDP1 IO direction */
1720 #define IXGBE_ESDP_SDP3_DIR     0x00000800 /* SDP3 IO direction */
1721 #define IXGBE_ESDP_SDP4_DIR     0x00001000 /* SDP4 IO direction */
1722 #define IXGBE_ESDP_SDP5_DIR     0x00002000 /* SDP5 IO direction */
1723 #define IXGBE_ESDP_SDP6_DIR     0x00004000 /* SDP6 IO direction */
1724 #define IXGBE_ESDP_SDP7_DIR     0x00008000 /* SDP7 IO direction */
1725 #define IXGBE_ESDP_SDP0_NATIVE  0x00010000 /* SDP0 IO mode */
1726 #define IXGBE_ESDP_SDP1_NATIVE  0x00020000 /* SDP1 IO mode */
1727
1728
1729 /* LEDCTL Bit Masks */
1730 #define IXGBE_LED_IVRT_BASE             0x00000040
1731 #define IXGBE_LED_BLINK_BASE            0x00000080
1732 #define IXGBE_LED_MODE_MASK_BASE        0x0000000F
1733 #define IXGBE_LED_OFFSET(_base, _i)     (_base << (8 * (_i)))
1734 #define IXGBE_LED_MODE_SHIFT(_i)        (8*(_i))
1735 #define IXGBE_LED_IVRT(_i)      IXGBE_LED_OFFSET(IXGBE_LED_IVRT_BASE, _i)
1736 #define IXGBE_LED_BLINK(_i)     IXGBE_LED_OFFSET(IXGBE_LED_BLINK_BASE, _i)
1737 #define IXGBE_LED_MODE_MASK(_i) IXGBE_LED_OFFSET(IXGBE_LED_MODE_MASK_BASE, _i)
1738
1739 /* LED modes */
1740 #define IXGBE_LED_LINK_UP       0x0
1741 #define IXGBE_LED_LINK_10G      0x1
1742 #define IXGBE_LED_MAC           0x2
1743 #define IXGBE_LED_FILTER        0x3
1744 #define IXGBE_LED_LINK_ACTIVE   0x4
1745 #define IXGBE_LED_LINK_1G       0x5
1746 #define IXGBE_LED_ON            0xE
1747 #define IXGBE_LED_OFF           0xF
1748
1749 /* AUTOC Bit Masks */
1750 #define IXGBE_AUTOC_KX4_KX_SUPP_MASK 0xC0000000
1751 #define IXGBE_AUTOC_KX4_SUPP    0x80000000
1752 #define IXGBE_AUTOC_KX_SUPP     0x40000000
1753 #define IXGBE_AUTOC_PAUSE       0x30000000
1754 #define IXGBE_AUTOC_ASM_PAUSE   0x20000000
1755 #define IXGBE_AUTOC_SYM_PAUSE   0x10000000
1756 #define IXGBE_AUTOC_RF          0x08000000
1757 #define IXGBE_AUTOC_PD_TMR      0x06000000
1758 #define IXGBE_AUTOC_AN_RX_LOOSE 0x01000000
1759 #define IXGBE_AUTOC_AN_RX_DRIFT 0x00800000
1760 #define IXGBE_AUTOC_AN_RX_ALIGN 0x007C0000
1761 #define IXGBE_AUTOC_FECA        0x00040000
1762 #define IXGBE_AUTOC_FECR        0x00020000
1763 #define IXGBE_AUTOC_KR_SUPP     0x00010000
1764 #define IXGBE_AUTOC_AN_RESTART  0x00001000
1765 #define IXGBE_AUTOC_FLU         0x00000001
1766 #define IXGBE_AUTOC_LMS_SHIFT   13
1767 #define IXGBE_AUTOC_LMS_10G_SERIAL      (0x3 << IXGBE_AUTOC_LMS_SHIFT)
1768 #define IXGBE_AUTOC_LMS_KX4_KX_KR       (0x4 << IXGBE_AUTOC_LMS_SHIFT)
1769 #define IXGBE_AUTOC_LMS_SGMII_1G_100M   (0x5 << IXGBE_AUTOC_LMS_SHIFT)
1770 #define IXGBE_AUTOC_LMS_KX4_KX_KR_1G_AN (0x6 << IXGBE_AUTOC_LMS_SHIFT)
1771 #define IXGBE_AUTOC_LMS_KX4_KX_KR_SGMII (0x7 << IXGBE_AUTOC_LMS_SHIFT)
1772 #define IXGBE_AUTOC_LMS_MASK            (0x7 << IXGBE_AUTOC_LMS_SHIFT)
1773 #define IXGBE_AUTOC_LMS_1G_LINK_NO_AN   (0x0 << IXGBE_AUTOC_LMS_SHIFT)
1774 #define IXGBE_AUTOC_LMS_10G_LINK_NO_AN  (0x1 << IXGBE_AUTOC_LMS_SHIFT)
1775 #define IXGBE_AUTOC_LMS_1G_AN           (0x2 << IXGBE_AUTOC_LMS_SHIFT)
1776 #define IXGBE_AUTOC_LMS_KX4_AN          (0x4 << IXGBE_AUTOC_LMS_SHIFT)
1777 #define IXGBE_AUTOC_LMS_KX4_AN_1G_AN    (0x6 << IXGBE_AUTOC_LMS_SHIFT)
1778 #define IXGBE_AUTOC_LMS_ATTACH_TYPE     (0x7 << IXGBE_AUTOC_10G_PMA_PMD_SHIFT)
1779
1780 #define IXGBE_AUTOC_1G_PMA_PMD_MASK     0x00000200
1781 #define IXGBE_AUTOC_1G_PMA_PMD_SHIFT    9
1782 #define IXGBE_AUTOC_10G_PMA_PMD_MASK    0x00000180
1783 #define IXGBE_AUTOC_10G_PMA_PMD_SHIFT   7
1784 #define IXGBE_AUTOC_10G_XAUI    (0x0 << IXGBE_AUTOC_10G_PMA_PMD_SHIFT)
1785 #define IXGBE_AUTOC_10G_KX4     (0x1 << IXGBE_AUTOC_10G_PMA_PMD_SHIFT)
1786 #define IXGBE_AUTOC_10G_CX4     (0x2 << IXGBE_AUTOC_10G_PMA_PMD_SHIFT)
1787 #define IXGBE_AUTOC_1G_BX       (0x0 << IXGBE_AUTOC_1G_PMA_PMD_SHIFT)
1788 #define IXGBE_AUTOC_1G_KX       (0x1 << IXGBE_AUTOC_1G_PMA_PMD_SHIFT)
1789 #define IXGBE_AUTOC_1G_SFI      (0x0 << IXGBE_AUTOC_1G_PMA_PMD_SHIFT)
1790 #define IXGBE_AUTOC_1G_KX_BX    (0x1 << IXGBE_AUTOC_1G_PMA_PMD_SHIFT)
1791
1792 #define IXGBE_AUTOC2_UPPER_MASK 0xFFFF0000
1793 #define IXGBE_AUTOC2_10G_SERIAL_PMA_PMD_MASK    0x00030000
1794 #define IXGBE_AUTOC2_10G_SERIAL_PMA_PMD_SHIFT   16
1795 #define IXGBE_AUTOC2_10G_KR     (0x0 << IXGBE_AUTOC2_10G_SERIAL_PMA_PMD_SHIFT)
1796 #define IXGBE_AUTOC2_10G_XFI    (0x1 << IXGBE_AUTOC2_10G_SERIAL_PMA_PMD_SHIFT)
1797 #define IXGBE_AUTOC2_10G_SFI    (0x2 << IXGBE_AUTOC2_10G_SERIAL_PMA_PMD_SHIFT)
1798 #define IXGBE_AUTOC2_LINK_DISABLE_ON_D3_MASK    0x50000000
1799 #define IXGBE_AUTOC2_LINK_DISABLE_MASK          0x70000000
1800
1801 #define IXGBE_MACC_FLU          0x00000001
1802 #define IXGBE_MACC_FSV_10G      0x00030000
1803 #define IXGBE_MACC_FS           0x00040000
1804 #define IXGBE_MAC_RX2TX_LPBK    0x00000002
1805
1806 /* Veto Bit definiton */
1807 #define IXGBE_MMNGC_MNG_VETO    0x00000001
1808
1809 /* LINKS Bit Masks */
1810 #define IXGBE_LINKS_KX_AN_COMP  0x80000000
1811 #define IXGBE_LINKS_UP          0x40000000
1812 #define IXGBE_LINKS_SPEED       0x20000000
1813 #define IXGBE_LINKS_MODE        0x18000000
1814 #define IXGBE_LINKS_RX_MODE     0x06000000
1815 #define IXGBE_LINKS_TX_MODE     0x01800000
1816 #define IXGBE_LINKS_XGXS_EN     0x00400000
1817 #define IXGBE_LINKS_SGMII_EN    0x02000000
1818 #define IXGBE_LINKS_PCS_1G_EN   0x00200000
1819 #define IXGBE_LINKS_1G_AN_EN    0x00100000
1820 #define IXGBE_LINKS_KX_AN_IDLE  0x00080000
1821 #define IXGBE_LINKS_1G_SYNC     0x00040000
1822 #define IXGBE_LINKS_10G_ALIGN   0x00020000
1823 #define IXGBE_LINKS_10G_LANE_SYNC       0x00017000
1824 #define IXGBE_LINKS_TL_FAULT            0x00001000
1825 #define IXGBE_LINKS_SIGNAL              0x00000F00
1826
1827 #define IXGBE_LINKS_SPEED_82599         0x30000000
1828 #define IXGBE_LINKS_SPEED_10G_82599     0x30000000
1829 #define IXGBE_LINKS_SPEED_1G_82599      0x20000000
1830 #define IXGBE_LINKS_SPEED_100_82599     0x10000000
1831 #define IXGBE_LINK_UP_TIME              90 /* 9.0 Seconds */
1832 #define IXGBE_AUTO_NEG_TIME             45 /* 4.5 Seconds */
1833
1834 #define IXGBE_LINKS2_AN_SUPPORTED       0x00000040
1835
1836 /* PCS1GLSTA Bit Masks */
1837 #define IXGBE_PCS1GLSTA_LINK_OK         1
1838 #define IXGBE_PCS1GLSTA_SYNK_OK         0x10
1839 #define IXGBE_PCS1GLSTA_AN_COMPLETE     0x10000
1840 #define IXGBE_PCS1GLSTA_AN_PAGE_RX      0x20000
1841 #define IXGBE_PCS1GLSTA_AN_TIMED_OUT    0x40000
1842 #define IXGBE_PCS1GLSTA_AN_REMOTE_FAULT 0x80000
1843 #define IXGBE_PCS1GLSTA_AN_ERROR_RWS    0x100000
1844
1845 #define IXGBE_PCS1GANA_SYM_PAUSE        0x80
1846 #define IXGBE_PCS1GANA_ASM_PAUSE        0x100
1847
1848 /* PCS1GLCTL Bit Masks */
1849 #define IXGBE_PCS1GLCTL_AN_1G_TIMEOUT_EN 0x00040000 /* PCS 1G autoneg to en */
1850 #define IXGBE_PCS1GLCTL_FLV_LINK_UP     1
1851 #define IXGBE_PCS1GLCTL_FORCE_LINK      0x20
1852 #define IXGBE_PCS1GLCTL_LOW_LINK_LATCH  0x40
1853 #define IXGBE_PCS1GLCTL_AN_ENABLE       0x10000
1854 #define IXGBE_PCS1GLCTL_AN_RESTART      0x20000
1855
1856 /* ANLP1 Bit Masks */
1857 #define IXGBE_ANLP1_PAUSE               0x0C00
1858 #define IXGBE_ANLP1_SYM_PAUSE           0x0400
1859 #define IXGBE_ANLP1_ASM_PAUSE           0x0800
1860 #define IXGBE_ANLP1_AN_STATE_MASK       0x000f0000
1861
1862 /* SW Semaphore Register bitmasks */
1863 #define IXGBE_SWSM_SMBI         0x00000001 /* Driver Semaphore bit */
1864 #define IXGBE_SWSM_SWESMBI      0x00000002 /* FW Semaphore bit */
1865 #define IXGBE_SWSM_WMNG         0x00000004 /* Wake MNG Clock */
1866 #define IXGBE_SWFW_REGSMP       0x80000000 /* Register Semaphore bit 31 */
1867
1868 /* SW_FW_SYNC/GSSR definitions */
1869 #define IXGBE_GSSR_EEP_SM       0x0001
1870 #define IXGBE_GSSR_PHY0_SM      0x0002
1871 #define IXGBE_GSSR_PHY1_SM      0x0004
1872 #define IXGBE_GSSR_MAC_CSR_SM   0x0008
1873 #define IXGBE_GSSR_FLASH_SM     0x0010
1874 #define IXGBE_GSSR_SW_MNG_SM    0x0400
1875 #define IXGBE_GSSR_SHARED_I2C_SM 0x1806 /* Wait for both phys and both I2Cs */
1876 #define IXGBE_GSSR_I2C_MASK     0x1800
1877 #define IXGBE_GSSR_NVM_PHY_MASK 0xF
1878
1879 /* FW Status register bitmask */
1880 #define IXGBE_FWSTS_FWRI        0x00000200 /* Firmware Reset Indication */
1881
1882 /* EEC Register */
1883 #define IXGBE_EEC_SK            0x00000001 /* EEPROM Clock */
1884 #define IXGBE_EEC_CS            0x00000002 /* EEPROM Chip Select */
1885 #define IXGBE_EEC_DI            0x00000004 /* EEPROM Data In */
1886 #define IXGBE_EEC_DO            0x00000008 /* EEPROM Data Out */
1887 #define IXGBE_EEC_FWE_MASK      0x00000030 /* FLASH Write Enable */
1888 #define IXGBE_EEC_FWE_DIS       0x00000010 /* Disable FLASH writes */
1889 #define IXGBE_EEC_FWE_EN        0x00000020 /* Enable FLASH writes */
1890 #define IXGBE_EEC_FWE_SHIFT     4
1891 #define IXGBE_EEC_REQ           0x00000040 /* EEPROM Access Request */
1892 #define IXGBE_EEC_GNT           0x00000080 /* EEPROM Access Grant */
1893 #define IXGBE_EEC_PRES          0x00000100 /* EEPROM Present */
1894 #define IXGBE_EEC_ARD           0x00000200 /* EEPROM Auto Read Done */
1895 #define IXGBE_EEC_FLUP          0x00800000 /* Flash update command */
1896 #define IXGBE_EEC_SEC1VAL       0x02000000 /* Sector 1 Valid */
1897 #define IXGBE_EEC_FLUDONE       0x04000000 /* Flash update done */
1898 /* EEPROM Addressing bits based on type (0-small, 1-large) */
1899 #define IXGBE_EEC_ADDR_SIZE     0x00000400
1900 #define IXGBE_EEC_SIZE          0x00007800 /* EEPROM Size */
1901 #define IXGBE_EERD_MAX_ADDR     0x00003FFF /* EERD alows 14 bits for addr. */
1902
1903 #define IXGBE_EEC_SIZE_SHIFT            11
1904 #define IXGBE_EEPROM_WORD_SIZE_SHIFT    6
1905 #define IXGBE_EEPROM_OPCODE_BITS        8
1906
1907 /* Part Number String Length */
1908 #define IXGBE_PBANUM_LENGTH     11
1909
1910 /* Checksum and EEPROM pointers */
1911 #define IXGBE_PBANUM_PTR_GUARD          0xFAFA
1912 #define IXGBE_EEPROM_CHECKSUM           0x3F
1913 #define IXGBE_EEPROM_SUM                0xBABA
1914 #define IXGBE_PCIE_ANALOG_PTR           0x03
1915 #define IXGBE_ATLAS0_CONFIG_PTR         0x04
1916 #define IXGBE_PHY_PTR                   0x04
1917 #define IXGBE_ATLAS1_CONFIG_PTR         0x05
1918 #define IXGBE_OPTION_ROM_PTR            0x05
1919 #define IXGBE_PCIE_GENERAL_PTR          0x06
1920 #define IXGBE_PCIE_CONFIG0_PTR          0x07
1921 #define IXGBE_PCIE_CONFIG1_PTR          0x08
1922 #define IXGBE_CORE0_PTR                 0x09
1923 #define IXGBE_CORE1_PTR                 0x0A
1924 #define IXGBE_MAC0_PTR                  0x0B
1925 #define IXGBE_MAC1_PTR                  0x0C
1926 #define IXGBE_CSR0_CONFIG_PTR           0x0D
1927 #define IXGBE_CSR1_CONFIG_PTR           0x0E
1928 #define IXGBE_FW_PTR                    0x0F
1929 #define IXGBE_PBANUM0_PTR               0x15
1930 #define IXGBE_PBANUM1_PTR               0x16
1931 #define IXGBE_ALT_MAC_ADDR_PTR          0x37
1932 #define IXGBE_FREE_SPACE_PTR            0X3E
1933
1934 /* External Thermal Sensor Config */
1935 #define IXGBE_ETS_CFG                   0x26
1936 #define IXGBE_ETS_LTHRES_DELTA_MASK     0x07C0
1937 #define IXGBE_ETS_LTHRES_DELTA_SHIFT    6
1938 #define IXGBE_ETS_TYPE_MASK             0x0038
1939 #define IXGBE_ETS_TYPE_SHIFT            3
1940 #define IXGBE_ETS_TYPE_EMC              0x000
1941 #define IXGBE_ETS_NUM_SENSORS_MASK      0x0007
1942 #define IXGBE_ETS_DATA_LOC_MASK         0x3C00
1943 #define IXGBE_ETS_DATA_LOC_SHIFT        10
1944 #define IXGBE_ETS_DATA_INDEX_MASK       0x0300
1945 #define IXGBE_ETS_DATA_INDEX_SHIFT      8
1946 #define IXGBE_ETS_DATA_HTHRESH_MASK     0x00FF
1947
1948 #define IXGBE_SAN_MAC_ADDR_PTR          0x28
1949 #define IXGBE_DEVICE_CAPS               0x2C
1950 #define IXGBE_SERIAL_NUMBER_MAC_ADDR    0x11
1951 #define IXGBE_PCIE_MSIX_82599_CAPS      0x72
1952 #define IXGBE_MAX_MSIX_VECTORS_82599    0x40
1953 #define IXGBE_PCIE_MSIX_82598_CAPS      0x62
1954 #define IXGBE_MAX_MSIX_VECTORS_82598    0x13
1955
1956 /* MSI-X capability fields masks */
1957 #define IXGBE_PCIE_MSIX_TBL_SZ_MASK     0x7FF
1958
1959 /* Legacy EEPROM word offsets */
1960 #define IXGBE_ISCSI_BOOT_CAPS           0x0033
1961 #define IXGBE_ISCSI_SETUP_PORT_0        0x0030
1962 #define IXGBE_ISCSI_SETUP_PORT_1        0x0034
1963
1964 /* EEPROM Commands - SPI */
1965 #define IXGBE_EEPROM_MAX_RETRY_SPI      5000 /* Max wait 5ms for RDY signal */
1966 #define IXGBE_EEPROM_STATUS_RDY_SPI     0x01
1967 #define IXGBE_EEPROM_READ_OPCODE_SPI    0x03  /* EEPROM read opcode */
1968 #define IXGBE_EEPROM_WRITE_OPCODE_SPI   0x02  /* EEPROM write opcode */
1969 #define IXGBE_EEPROM_A8_OPCODE_SPI      0x08  /* opcode bit-3 = addr bit-8 */
1970 #define IXGBE_EEPROM_WREN_OPCODE_SPI    0x06  /* EEPROM set Write Ena latch */
1971 /* EEPROM reset Write Enable latch */
1972 #define IXGBE_EEPROM_WRDI_OPCODE_SPI    0x04
1973 #define IXGBE_EEPROM_RDSR_OPCODE_SPI    0x05  /* EEPROM read Status reg */
1974 #define IXGBE_EEPROM_WRSR_OPCODE_SPI    0x01  /* EEPROM write Status reg */
1975 #define IXGBE_EEPROM_ERASE4K_OPCODE_SPI 0x20  /* EEPROM ERASE 4KB */
1976 #define IXGBE_EEPROM_ERASE64K_OPCODE_SPI        0xD8  /* EEPROM ERASE 64KB */
1977 #define IXGBE_EEPROM_ERASE256_OPCODE_SPI        0xDB  /* EEPROM ERASE 256B */
1978
1979 /* EEPROM Read Register */
1980 #define IXGBE_EEPROM_RW_REG_DATA        16 /* data offset in EEPROM read reg */
1981 #define IXGBE_EEPROM_RW_REG_DONE        2 /* Offset to READ done bit */
1982 #define IXGBE_EEPROM_RW_REG_START       1 /* First bit to start operation */
1983 #define IXGBE_EEPROM_RW_ADDR_SHIFT      2 /* Shift to the address bits */
1984 #define IXGBE_NVM_POLL_WRITE            1 /* Flag for polling for wr complete */
1985 #define IXGBE_NVM_POLL_READ             0 /* Flag for polling for rd complete */
1986
1987 #define IXGBE_ETH_LENGTH_OF_ADDRESS     6
1988
1989 #define IXGBE_EEPROM_PAGE_SIZE_MAX      128
1990 #define IXGBE_EEPROM_RD_BUFFER_MAX_COUNT        256 /* words rd in burst */
1991 #define IXGBE_EEPROM_WR_BUFFER_MAX_COUNT        256 /* words wr in burst */
1992 #define IXGBE_EEPROM_CTRL_2             1 /* EEPROM CTRL word 2 */
1993 #define IXGBE_EEPROM_CCD_BIT            2
1994
1995 #ifndef IXGBE_EEPROM_GRANT_ATTEMPTS
1996 #define IXGBE_EEPROM_GRANT_ATTEMPTS     1000 /* EEPROM attempts to gain grant */
1997 #endif
1998
1999 /* Number of 5 microseconds we wait for EERD read and
2000  * EERW write to complete */
2001 #define IXGBE_EERD_EEWR_ATTEMPTS        100000
2002
2003 /* # attempts we wait for flush update to complete */
2004 #define IXGBE_FLUDONE_ATTEMPTS          20000
2005
2006 #define IXGBE_PCIE_CTRL2                0x5   /* PCIe Control 2 Offset */
2007 #define IXGBE_PCIE_CTRL2_DUMMY_ENABLE   0x8   /* Dummy Function Enable */
2008 #define IXGBE_PCIE_CTRL2_LAN_DISABLE    0x2   /* LAN PCI Disable */
2009 #define IXGBE_PCIE_CTRL2_DISABLE_SELECT 0x1   /* LAN Disable Select */
2010
2011 #define IXGBE_SAN_MAC_ADDR_PORT0_OFFSET         0x0
2012 #define IXGBE_SAN_MAC_ADDR_PORT1_OFFSET         0x3
2013 #define IXGBE_DEVICE_CAPS_ALLOW_ANY_SFP         0x1
2014 #define IXGBE_DEVICE_CAPS_FCOE_OFFLOADS         0x2
2015 #define IXGBE_FW_LESM_PARAMETERS_PTR            0x2
2016 #define IXGBE_FW_LESM_STATE_1                   0x1
2017 #define IXGBE_FW_LESM_STATE_ENABLED             0x8000 /* LESM Enable bit */
2018 #define IXGBE_FW_PASSTHROUGH_PATCH_CONFIG_PTR   0x4
2019 #define IXGBE_FW_PATCH_VERSION_4                0x7
2020 #define IXGBE_FCOE_IBA_CAPS_BLK_PTR             0x33 /* iSCSI/FCOE block */
2021 #define IXGBE_FCOE_IBA_CAPS_FCOE                0x20 /* FCOE flags */
2022 #define IXGBE_ISCSI_FCOE_BLK_PTR                0x17 /* iSCSI/FCOE block */
2023 #define IXGBE_ISCSI_FCOE_FLAGS_OFFSET           0x0 /* FCOE flags */
2024 #define IXGBE_ISCSI_FCOE_FLAGS_ENABLE           0x1 /* FCOE flags enable bit */
2025 #define IXGBE_ALT_SAN_MAC_ADDR_BLK_PTR          0x27 /* Alt. SAN MAC block */
2026 #define IXGBE_ALT_SAN_MAC_ADDR_CAPS_OFFSET      0x0 /* Alt SAN MAC capability */
2027 #define IXGBE_ALT_SAN_MAC_ADDR_PORT0_OFFSET     0x1 /* Alt SAN MAC 0 offset */
2028 #define IXGBE_ALT_SAN_MAC_ADDR_PORT1_OFFSET     0x4 /* Alt SAN MAC 1 offset */
2029 #define IXGBE_ALT_SAN_MAC_ADDR_WWNN_OFFSET      0x7 /* Alt WWNN prefix offset */
2030 #define IXGBE_ALT_SAN_MAC_ADDR_WWPN_OFFSET      0x8 /* Alt WWPN prefix offset */
2031 #define IXGBE_ALT_SAN_MAC_ADDR_CAPS_SANMAC      0x0 /* Alt SAN MAC exists */
2032 #define IXGBE_ALT_SAN_MAC_ADDR_CAPS_ALTWWN      0x1 /* Alt WWN base exists */
2033
2034 /* FW header offset */
2035 #define IXGBE_X540_FW_PASSTHROUGH_PATCH_CONFIG_PTR      0x4
2036 #define IXGBE_X540_FW_MODULE_MASK                       0x7FFF
2037 /* 4KB multiplier */
2038 #define IXGBE_X540_FW_MODULE_LENGTH                     0x1000
2039 /* version word 2 (month & day) */
2040 #define IXGBE_X540_FW_PATCH_VERSION_2           0x5
2041 /* version word 3 (silicon compatibility & year) */
2042 #define IXGBE_X540_FW_PATCH_VERSION_3           0x6
2043 /* version word 4 (major & minor numbers) */
2044 #define IXGBE_X540_FW_PATCH_VERSION_4           0x7
2045
2046 #define IXGBE_DEVICE_CAPS_WOL_PORT0_1   0x4 /* WoL supported on ports 0 & 1 */
2047 #define IXGBE_DEVICE_CAPS_WOL_PORT0     0x8 /* WoL supported on port 0 */
2048 #define IXGBE_DEVICE_CAPS_WOL_MASK      0xC /* Mask for WoL capabilities */
2049
2050 /* PCI Bus Info */
2051 #define IXGBE_PCI_DEVICE_STATUS         0xAA
2052 #define IXGBE_PCI_DEVICE_STATUS_TRANSACTION_PENDING     0x0020
2053 #define IXGBE_PCI_LINK_STATUS           0xB2
2054 #define IXGBE_PCI_DEVICE_CONTROL2       0xC8
2055 #define IXGBE_PCI_LINK_WIDTH            0x3F0
2056 #define IXGBE_PCI_LINK_WIDTH_1          0x10
2057 #define IXGBE_PCI_LINK_WIDTH_2          0x20
2058 #define IXGBE_PCI_LINK_WIDTH_4          0x40
2059 #define IXGBE_PCI_LINK_WIDTH_8          0x80
2060 #define IXGBE_PCI_LINK_SPEED            0xF
2061 #define IXGBE_PCI_LINK_SPEED_2500       0x1
2062 #define IXGBE_PCI_LINK_SPEED_5000       0x2
2063 #define IXGBE_PCI_LINK_SPEED_8000       0x3
2064 #define IXGBE_PCI_HEADER_TYPE_REGISTER  0x0E
2065 #define IXGBE_PCI_HEADER_TYPE_MULTIFUNC 0x80
2066 #define IXGBE_PCI_DEVICE_CONTROL2_16ms  0x0005
2067
2068 #define IXGBE_PCIDEVCTRL2_TIMEO_MASK    0xf
2069 #define IXGBE_PCIDEVCTRL2_16_32ms_def   0x0
2070 #define IXGBE_PCIDEVCTRL2_50_100us      0x1
2071 #define IXGBE_PCIDEVCTRL2_1_2ms         0x2
2072 #define IXGBE_PCIDEVCTRL2_16_32ms       0x5
2073 #define IXGBE_PCIDEVCTRL2_65_130ms      0x6
2074 #define IXGBE_PCIDEVCTRL2_260_520ms     0x9
2075 #define IXGBE_PCIDEVCTRL2_1_2s          0xa
2076 #define IXGBE_PCIDEVCTRL2_4_8s          0xd
2077 #define IXGBE_PCIDEVCTRL2_17_34s        0xe
2078
2079 /* Number of 100 microseconds we wait for PCI Express master disable */
2080 #define IXGBE_PCI_MASTER_DISABLE_TIMEOUT        800
2081
2082 /* Check whether address is multicast. This is little-endian specific check.*/
2083 #define IXGBE_IS_MULTICAST(Address) \
2084                 (bool)(((u8 *)(Address))[0] & ((u8)0x01))
2085
2086 /* Check whether an address is broadcast. */
2087 #define IXGBE_IS_BROADCAST(Address) \
2088                 ((((u8 *)(Address))[0] == ((u8)0xff)) && \
2089                 (((u8 *)(Address))[1] == ((u8)0xff)))
2090
2091 /* RAH */
2092 #define IXGBE_RAH_VIND_MASK     0x003C0000
2093 #define IXGBE_RAH_VIND_SHIFT    18
2094 #define IXGBE_RAH_AV            0x80000000
2095 #define IXGBE_CLEAR_VMDQ_ALL    0xFFFFFFFF
2096
2097 /* Header split receive */
2098 #define IXGBE_RFCTL_ISCSI_DIS           0x00000001
2099 #define IXGBE_RFCTL_ISCSI_DWC_MASK      0x0000003E
2100 #define IXGBE_RFCTL_ISCSI_DWC_SHIFT     1
2101 #define IXGBE_RFCTL_RSC_DIS             0x00000020
2102 #define IXGBE_RFCTL_NFSW_DIS            0x00000040
2103 #define IXGBE_RFCTL_NFSR_DIS            0x00000080
2104 #define IXGBE_RFCTL_NFS_VER_MASK        0x00000300
2105 #define IXGBE_RFCTL_NFS_VER_SHIFT       8
2106 #define IXGBE_RFCTL_NFS_VER_2           0
2107 #define IXGBE_RFCTL_NFS_VER_3           1
2108 #define IXGBE_RFCTL_NFS_VER_4           2
2109 #define IXGBE_RFCTL_IPV6_DIS            0x00000400
2110 #define IXGBE_RFCTL_IPV6_XSUM_DIS       0x00000800
2111 #define IXGBE_RFCTL_IPFRSP_DIS          0x00004000
2112 #define IXGBE_RFCTL_IPV6_EX_DIS         0x00010000
2113 #define IXGBE_RFCTL_NEW_IPV6_EXT_DIS    0x00020000
2114
2115 /* Transmit Config masks */
2116 #define IXGBE_TXDCTL_ENABLE             0x02000000 /* Ena specific Tx Queue */
2117 #define IXGBE_TXDCTL_SWFLSH             0x04000000 /* Tx Desc. wr-bk flushing */
2118 #define IXGBE_TXDCTL_WTHRESH_SHIFT      16 /* shift to WTHRESH bits */
2119 /* Enable short packet padding to 64 bytes */
2120 #define IXGBE_TX_PAD_ENABLE             0x00000400
2121 #define IXGBE_JUMBO_FRAME_ENABLE        0x00000004  /* Allow jumbo frames */
2122 /* This allows for 16K packets + 4k for vlan */
2123 #define IXGBE_MAX_FRAME_SZ              0x40040000
2124
2125 #define IXGBE_TDWBAL_HEAD_WB_ENABLE     0x1 /* Tx head write-back enable */
2126 #define IXGBE_TDWBAL_SEQNUM_WB_ENABLE   0x2 /* Tx seq# write-back enable */
2127
2128 /* Receive Config masks */
2129 #define IXGBE_RXCTRL_RXEN               0x00000001 /* Enable Receiver */
2130 #define IXGBE_RXCTRL_DMBYPS             0x00000002 /* Desc Monitor Bypass */
2131 #define IXGBE_RXDCTL_ENABLE             0x02000000 /* Ena specific Rx Queue */
2132 #define IXGBE_RXDCTL_SWFLSH             0x04000000 /* Rx Desc wr-bk flushing */
2133 #define IXGBE_RXDCTL_RLPMLMASK          0x00003FFF /* X540 supported only */
2134 #define IXGBE_RXDCTL_RLPML_EN           0x00008000
2135 #define IXGBE_RXDCTL_VME                0x40000000 /* VLAN mode enable */
2136
2137 #define IXGBE_TSAUXC_EN_CLK             0x00000004
2138 #define IXGBE_TSAUXC_SYNCLK             0x00000008
2139 #define IXGBE_TSAUXC_SDP0_INT           0x00000040
2140
2141 #define IXGBE_TSYNCTXCTL_VALID          0x00000001 /* Tx timestamp valid */
2142 #define IXGBE_TSYNCTXCTL_ENABLED        0x00000010 /* Tx timestamping enabled */
2143
2144 #define IXGBE_TSYNCRXCTL_VALID          0x00000001 /* Rx timestamp valid */
2145 #define IXGBE_TSYNCRXCTL_TYPE_MASK      0x0000000E /* Rx type mask */
2146 #define IXGBE_TSYNCRXCTL_TYPE_L2_V2     0x00
2147 #define IXGBE_TSYNCRXCTL_TYPE_L4_V1     0x02
2148 #define IXGBE_TSYNCRXCTL_TYPE_L2_L4_V2  0x04
2149 #define IXGBE_TSYNCRXCTL_TYPE_EVENT_V2  0x0A
2150 #define IXGBE_TSYNCRXCTL_ENABLED        0x00000010 /* Rx Timestamping enabled */
2151
2152 #define IXGBE_RXMTRL_V1_CTRLT_MASK      0x000000FF
2153 #define IXGBE_RXMTRL_V1_SYNC_MSG        0x00
2154 #define IXGBE_RXMTRL_V1_DELAY_REQ_MSG   0x01
2155 #define IXGBE_RXMTRL_V1_FOLLOWUP_MSG    0x02
2156 #define IXGBE_RXMTRL_V1_DELAY_RESP_MSG  0x03
2157 #define IXGBE_RXMTRL_V1_MGMT_MSG        0x04
2158
2159 #define IXGBE_RXMTRL_V2_MSGID_MASK      0x0000FF00
2160 #define IXGBE_RXMTRL_V2_SYNC_MSG        0x0000
2161 #define IXGBE_RXMTRL_V2_DELAY_REQ_MSG   0x0100
2162 #define IXGBE_RXMTRL_V2_PDELAY_REQ_MSG  0x0200
2163 #define IXGBE_RXMTRL_V2_PDELAY_RESP_MSG 0x0300
2164 #define IXGBE_RXMTRL_V2_FOLLOWUP_MSG    0x0800
2165 #define IXGBE_RXMTRL_V2_DELAY_RESP_MSG  0x0900
2166 #define IXGBE_RXMTRL_V2_PDELAY_FOLLOWUP_MSG 0x0A00
2167 #define IXGBE_RXMTRL_V2_ANNOUNCE_MSG    0x0B00
2168 #define IXGBE_RXMTRL_V2_SIGNALLING_MSG  0x0C00
2169 #define IXGBE_RXMTRL_V2_MGMT_MSG        0x0D00
2170
2171 #define IXGBE_FCTRL_SBP         0x00000002 /* Store Bad Packet */
2172 #define IXGBE_FCTRL_MPE         0x00000100 /* Multicast Promiscuous Ena*/
2173 #define IXGBE_FCTRL_UPE         0x00000200 /* Unicast Promiscuous Ena */
2174 #define IXGBE_FCTRL_BAM         0x00000400 /* Broadcast Accept Mode */
2175 #define IXGBE_FCTRL_PMCF        0x00001000 /* Pass MAC Control Frames */
2176 #define IXGBE_FCTRL_DPF         0x00002000 /* Discard Pause Frame */
2177 /* Receive Priority Flow Control Enable */
2178 #define IXGBE_FCTRL_RPFCE       0x00004000
2179 #define IXGBE_FCTRL_RFCE        0x00008000 /* Receive Flow Control Ena */
2180 #define IXGBE_MFLCN_PMCF        0x00000001 /* Pass MAC Control Frames */
2181 #define IXGBE_MFLCN_DPF         0x00000002 /* Discard Pause Frame */
2182 #define IXGBE_MFLCN_RPFCE       0x00000004 /* Receive Priority FC Enable */
2183 #define IXGBE_MFLCN_RFCE        0x00000008 /* Receive FC Enable */
2184 #define IXGBE_MFLCN_RPFCE_MASK  0x00000FF4 /* Rx Priority FC bitmap mask */
2185 #define IXGBE_MFLCN_RPFCE_SHIFT 4 /* Rx Priority FC bitmap shift */
2186
2187 /* Multiple Receive Queue Control */
2188 #define IXGBE_MRQC_RSSEN        0x00000001  /* RSS Enable */
2189 #define IXGBE_MRQC_MRQE_MASK    0xF /* Bits 3:0 */
2190 #define IXGBE_MRQC_RT8TCEN      0x00000002 /* 8 TC no RSS */
2191 #define IXGBE_MRQC_RT4TCEN      0x00000003 /* 4 TC no RSS */
2192 #define IXGBE_MRQC_RTRSS8TCEN   0x00000004 /* 8 TC w/ RSS */
2193 #define IXGBE_MRQC_RTRSS4TCEN   0x00000005 /* 4 TC w/ RSS */
2194 #define IXGBE_MRQC_VMDQEN       0x00000008 /* VMDq2 64 pools no RSS */
2195 #define IXGBE_MRQC_VMDQRSS32EN  0x0000000A /* VMDq2 32 pools w/ RSS */
2196 #define IXGBE_MRQC_VMDQRSS64EN  0x0000000B /* VMDq2 64 pools w/ RSS */
2197 #define IXGBE_MRQC_VMDQRT8TCEN  0x0000000C /* VMDq2/RT 16 pool 8 TC */
2198 #define IXGBE_MRQC_VMDQRT4TCEN  0x0000000D /* VMDq2/RT 32 pool 4 TC */
2199 #define IXGBE_MRQC_RSS_FIELD_MASK       0xFFFF0000
2200 #define IXGBE_MRQC_RSS_FIELD_IPV4_TCP   0x00010000
2201 #define IXGBE_MRQC_RSS_FIELD_IPV4       0x00020000
2202 #define IXGBE_MRQC_RSS_FIELD_IPV6_EX_TCP 0x00040000
2203 #define IXGBE_MRQC_RSS_FIELD_IPV6_EX    0x00080000
2204 #define IXGBE_MRQC_RSS_FIELD_IPV6       0x00100000
2205 #define IXGBE_MRQC_RSS_FIELD_IPV6_TCP   0x00200000
2206 #define IXGBE_MRQC_RSS_FIELD_IPV4_UDP   0x00400000
2207 #define IXGBE_MRQC_RSS_FIELD_IPV6_UDP   0x00800000
2208 #define IXGBE_MRQC_RSS_FIELD_IPV6_EX_UDP 0x01000000
2209 #define IXGBE_MRQC_L3L4TXSWEN           0x00008000
2210
2211 /* Queue Drop Enable */
2212 #define IXGBE_QDE_ENABLE        0x00000001
2213 #define IXGBE_QDE_IDX_MASK      0x00007F00
2214 #define IXGBE_QDE_IDX_SHIFT     8
2215 #define IXGBE_QDE_WRITE         0x00010000
2216 #define IXGBE_QDE_READ          0x00020000
2217
2218 #define IXGBE_TXD_POPTS_IXSM    0x01 /* Insert IP checksum */
2219 #define IXGBE_TXD_POPTS_TXSM    0x02 /* Insert TCP/UDP checksum */
2220 #define IXGBE_TXD_CMD_EOP       0x01000000 /* End of Packet */
2221 #define IXGBE_TXD_CMD_IFCS      0x02000000 /* Insert FCS (Ethernet CRC) */
2222 #define IXGBE_TXD_CMD_IC        0x04000000 /* Insert Checksum */
2223 #define IXGBE_TXD_CMD_RS        0x08000000 /* Report Status */
2224 #define IXGBE_TXD_CMD_DEXT      0x20000000 /* Desc extension (0 = legacy) */
2225 #define IXGBE_TXD_CMD_VLE       0x40000000 /* Add VLAN tag */
2226 #define IXGBE_TXD_STAT_DD       0x00000001 /* Descriptor Done */
2227
2228 #define IXGBE_RXDADV_IPSEC_STATUS_SECP          0x00020000
2229 #define IXGBE_RXDADV_IPSEC_ERROR_INVALID_PROTOCOL 0x08000000
2230 #define IXGBE_RXDADV_IPSEC_ERROR_INVALID_LENGTH 0x10000000
2231 #define IXGBE_RXDADV_IPSEC_ERROR_AUTH_FAILED    0x18000000
2232 #define IXGBE_RXDADV_IPSEC_ERROR_BIT_MASK       0x18000000
2233 /* Multiple Transmit Queue Command Register */
2234 #define IXGBE_MTQC_RT_ENA       0x1 /* DCB Enable */
2235 #define IXGBE_MTQC_VT_ENA       0x2 /* VMDQ2 Enable */
2236 #define IXGBE_MTQC_64Q_1PB      0x0 /* 64 queues 1 pack buffer */
2237 #define IXGBE_MTQC_32VF         0x8 /* 4 TX Queues per pool w/32VF's */
2238 #define IXGBE_MTQC_64VF         0x4 /* 2 TX Queues per pool w/64VF's */
2239 #define IXGBE_MTQC_4TC_4TQ      0x8 /* 4 TC if RT_ENA and VT_ENA */
2240 #define IXGBE_MTQC_8TC_8TQ      0xC /* 8 TC if RT_ENA or 8 TQ if VT_ENA */
2241
2242 /* Receive Descriptor bit definitions */
2243 #define IXGBE_RXD_STAT_DD       0x01 /* Descriptor Done */
2244 #define IXGBE_RXD_STAT_EOP      0x02 /* End of Packet */
2245 #define IXGBE_RXD_STAT_FLM      0x04 /* FDir Match */
2246 #define IXGBE_RXD_STAT_VP       0x08 /* IEEE VLAN Packet */
2247 #define IXGBE_RXDADV_NEXTP_MASK 0x000FFFF0 /* Next Descriptor Index */
2248 #define IXGBE_RXDADV_NEXTP_SHIFT        0x00000004
2249 #define IXGBE_RXD_STAT_UDPCS    0x10 /* UDP xsum calculated */
2250 #define IXGBE_RXD_STAT_L4CS     0x20 /* L4 xsum calculated */
2251 #define IXGBE_RXD_STAT_IPCS     0x40 /* IP xsum calculated */
2252 #define IXGBE_RXD_STAT_PIF      0x80 /* passed in-exact filter */
2253 #define IXGBE_RXD_STAT_CRCV     0x100 /* Speculative CRC Valid */
2254 #define IXGBE_RXD_STAT_VEXT     0x200 /* 1st VLAN found */
2255 #define IXGBE_RXD_STAT_UDPV     0x400 /* Valid UDP checksum */
2256 #define IXGBE_RXD_STAT_DYNINT   0x800 /* Pkt caused INT via DYNINT */
2257 #define IXGBE_RXD_STAT_LLINT    0x800 /* Pkt caused Low Latency Interrupt */
2258 #define IXGBE_RXD_STAT_TS       0x10000 /* Time Stamp */
2259 #define IXGBE_RXD_STAT_SECP     0x20000 /* Security Processing */
2260 #define IXGBE_RXD_STAT_LB       0x40000 /* Loopback Status */
2261 #define IXGBE_RXD_STAT_ACK      0x8000 /* ACK Packet indication */
2262 #define IXGBE_RXD_ERR_CE        0x01 /* CRC Error */
2263 #define IXGBE_RXD_ERR_LE        0x02 /* Length Error */
2264 #define IXGBE_RXD_ERR_PE        0x08 /* Packet Error */
2265 #define IXGBE_RXD_ERR_OSE       0x10 /* Oversize Error */
2266 #define IXGBE_RXD_ERR_USE       0x20 /* Undersize Error */
2267 #define IXGBE_RXD_ERR_TCPE      0x40 /* TCP/UDP Checksum Error */
2268 #define IXGBE_RXD_ERR_IPE       0x80 /* IP Checksum Error */
2269 #define IXGBE_RXDADV_ERR_MASK           0xfff00000 /* RDESC.ERRORS mask */
2270 #define IXGBE_RXDADV_ERR_SHIFT          20 /* RDESC.ERRORS shift */
2271 #define IXGBE_RXDADV_ERR_RXE            0x20000000 /* Any MAC Error */
2272 #define IXGBE_RXDADV_ERR_FCEOFE         0x80000000 /* FCoEFe/IPE */
2273 #define IXGBE_RXDADV_ERR_FCERR          0x00700000 /* FCERR/FDIRERR */
2274 #define IXGBE_RXDADV_ERR_FDIR_LEN       0x00100000 /* FDIR Length error */
2275 #define IXGBE_RXDADV_ERR_FDIR_DROP      0x00200000 /* FDIR Drop error */
2276 #define IXGBE_RXDADV_ERR_FDIR_COLL      0x00400000 /* FDIR Collision error */
2277 #define IXGBE_RXDADV_ERR_HBO    0x00800000 /*Header Buffer Overflow */
2278 #define IXGBE_RXDADV_ERR_CE     0x01000000 /* CRC Error */
2279 #define IXGBE_RXDADV_ERR_LE     0x02000000 /* Length Error */
2280 #define IXGBE_RXDADV_ERR_PE     0x08000000 /* Packet Error */
2281 #define IXGBE_RXDADV_ERR_OSE    0x10000000 /* Oversize Error */
2282 #define IXGBE_RXDADV_ERR_USE    0x20000000 /* Undersize Error */
2283 #define IXGBE_RXDADV_ERR_TCPE   0x40000000 /* TCP/UDP Checksum Error */
2284 #define IXGBE_RXDADV_ERR_IPE    0x80000000 /* IP Checksum Error */
2285 #define IXGBE_RXD_VLAN_ID_MASK  0x0FFF  /* VLAN ID is in lower 12 bits */
2286 #define IXGBE_RXD_PRI_MASK      0xE000  /* Priority is in upper 3 bits */
2287 #define IXGBE_RXD_PRI_SHIFT     13
2288 #define IXGBE_RXD_CFI_MASK      0x1000  /* CFI is bit 12 */
2289 #define IXGBE_RXD_CFI_SHIFT     12
2290
2291 #define IXGBE_RXDADV_STAT_DD            IXGBE_RXD_STAT_DD  /* Done */
2292 #define IXGBE_RXDADV_STAT_EOP           IXGBE_RXD_STAT_EOP /* End of Packet */
2293 #define IXGBE_RXDADV_STAT_FLM           IXGBE_RXD_STAT_FLM /* FDir Match */
2294 #define IXGBE_RXDADV_STAT_VP            IXGBE_RXD_STAT_VP  /* IEEE VLAN Pkt */
2295 #define IXGBE_RXDADV_STAT_MASK          0x000fffff /* Stat/NEXTP: bit 0-19 */
2296 #define IXGBE_RXDADV_STAT_FCEOFS        0x00000040 /* FCoE EOF/SOF Stat */
2297 #define IXGBE_RXDADV_STAT_FCSTAT        0x00000030 /* FCoE Pkt Stat */
2298 #define IXGBE_RXDADV_STAT_FCSTAT_NOMTCH 0x00000000 /* 00: No Ctxt Match */
2299 #define IXGBE_RXDADV_STAT_FCSTAT_NODDP  0x00000010 /* 01: Ctxt w/o DDP */
2300 #define IXGBE_RXDADV_STAT_FCSTAT_FCPRSP 0x00000020 /* 10: Recv. FCP_RSP */
2301 #define IXGBE_RXDADV_STAT_FCSTAT_DDP    0x00000030 /* 11: Ctxt w/ DDP */
2302 #define IXGBE_RXDADV_STAT_TS            0x00010000 /* IEEE1588 Time Stamp */
2303
2304 /* PSRTYPE bit definitions */
2305 #define IXGBE_PSRTYPE_TCPHDR    0x00000010
2306 #define IXGBE_PSRTYPE_UDPHDR    0x00000020
2307 #define IXGBE_PSRTYPE_IPV4HDR   0x00000100
2308 #define IXGBE_PSRTYPE_IPV6HDR   0x00000200
2309 #define IXGBE_PSRTYPE_L2HDR     0x00001000
2310
2311 /* SRRCTL bit definitions */
2312 #define IXGBE_SRRCTL_BSIZEPKT_SHIFT     10 /* so many KBs */
2313 #define IXGBE_SRRCTL_BSIZEHDRSIZE_SHIFT 2 /* 64byte resolution (>> 6)
2314                                            * + at bit 8 offset (<< 8)
2315                                            *  = (<< 2)
2316                                            */
2317 #define IXGBE_SRRCTL_RDMTS_SHIFT        22
2318 #define IXGBE_SRRCTL_RDMTS_MASK         0x01C00000
2319 #define IXGBE_SRRCTL_DROP_EN            0x10000000
2320 #define IXGBE_SRRCTL_BSIZEPKT_MASK      0x0000007F
2321 #define IXGBE_SRRCTL_BSIZEHDR_MASK      0x00003F00
2322 #define IXGBE_SRRCTL_DESCTYPE_LEGACY    0x00000000
2323 #define IXGBE_SRRCTL_DESCTYPE_ADV_ONEBUF 0x02000000
2324 #define IXGBE_SRRCTL_DESCTYPE_HDR_SPLIT 0x04000000
2325 #define IXGBE_SRRCTL_DESCTYPE_HDR_REPLICATION_LARGE_PKT 0x08000000
2326 #define IXGBE_SRRCTL_DESCTYPE_HDR_SPLIT_ALWAYS 0x0A000000
2327 #define IXGBE_SRRCTL_DESCTYPE_MASK      0x0E000000
2328
2329 #define IXGBE_RXDPS_HDRSTAT_HDRSP       0x00008000
2330 #define IXGBE_RXDPS_HDRSTAT_HDRLEN_MASK 0x000003FF
2331
2332 #define IXGBE_RXDADV_RSSTYPE_MASK       0x0000000F
2333 #define IXGBE_RXDADV_PKTTYPE_MASK       0x0000FFF0
2334 #define IXGBE_RXDADV_PKTTYPE_MASK_EX    0x0001FFF0
2335 #define IXGBE_RXDADV_HDRBUFLEN_MASK     0x00007FE0
2336 #define IXGBE_RXDADV_RSCCNT_MASK        0x001E0000
2337 #define IXGBE_RXDADV_RSCCNT_SHIFT       17
2338 #define IXGBE_RXDADV_HDRBUFLEN_SHIFT    5
2339 #define IXGBE_RXDADV_SPLITHEADER_EN     0x00001000
2340 #define IXGBE_RXDADV_SPH                0x8000
2341
2342 /* RSS Hash results */
2343 #define IXGBE_RXDADV_RSSTYPE_NONE       0x00000000
2344 #define IXGBE_RXDADV_RSSTYPE_IPV4_TCP   0x00000001
2345 #define IXGBE_RXDADV_RSSTYPE_IPV4       0x00000002
2346 #define IXGBE_RXDADV_RSSTYPE_IPV6_TCP   0x00000003
2347 #define IXGBE_RXDADV_RSSTYPE_IPV6_EX    0x00000004
2348 #define IXGBE_RXDADV_RSSTYPE_IPV6       0x00000005
2349 #define IXGBE_RXDADV_RSSTYPE_IPV6_TCP_EX 0x00000006
2350 #define IXGBE_RXDADV_RSSTYPE_IPV4_UDP   0x00000007
2351 #define IXGBE_RXDADV_RSSTYPE_IPV6_UDP   0x00000008
2352 #define IXGBE_RXDADV_RSSTYPE_IPV6_UDP_EX 0x00000009
2353
2354 /* RSS Packet Types as indicated in the receive descriptor. */
2355 #define IXGBE_RXDADV_PKTTYPE_NONE       0x00000000
2356 #define IXGBE_RXDADV_PKTTYPE_IPV4       0x00000010 /* IPv4 hdr present */
2357 #define IXGBE_RXDADV_PKTTYPE_IPV4_EX    0x00000020 /* IPv4 hdr + extensions */
2358 #define IXGBE_RXDADV_PKTTYPE_IPV6       0x00000040 /* IPv6 hdr present */
2359 #define IXGBE_RXDADV_PKTTYPE_IPV6_EX    0x00000080 /* IPv6 hdr + extensions */
2360 #define IXGBE_RXDADV_PKTTYPE_TCP        0x00000100 /* TCP hdr present */
2361 #define IXGBE_RXDADV_PKTTYPE_UDP        0x00000200 /* UDP hdr present */
2362 #define IXGBE_RXDADV_PKTTYPE_SCTP       0x00000400 /* SCTP hdr present */
2363 #define IXGBE_RXDADV_PKTTYPE_NFS        0x00000800 /* NFS hdr present */
2364 #define IXGBE_RXDADV_PKTTYPE_IPSEC_ESP  0x00001000 /* IPSec ESP */
2365 #define IXGBE_RXDADV_PKTTYPE_IPSEC_AH   0x00002000 /* IPSec AH */
2366 #define IXGBE_RXDADV_PKTTYPE_LINKSEC    0x00004000 /* LinkSec Encap */
2367 #define IXGBE_RXDADV_PKTTYPE_ETQF       0x00008000 /* PKTTYPE is ETQF index */
2368 #define IXGBE_RXDADV_PKTTYPE_ETQF_MASK  0x00000070 /* ETQF has 8 indices */
2369 #define IXGBE_RXDADV_PKTTYPE_ETQF_SHIFT 4 /* Right-shift 4 bits */
2370
2371 /* Security Processing bit Indication */
2372 #define IXGBE_RXDADV_LNKSEC_STATUS_SECP         0x00020000
2373 #define IXGBE_RXDADV_LNKSEC_ERROR_NO_SA_MATCH   0x08000000
2374 #define IXGBE_RXDADV_LNKSEC_ERROR_REPLAY_ERROR  0x10000000
2375 #define IXGBE_RXDADV_LNKSEC_ERROR_BIT_MASK      0x18000000
2376 #define IXGBE_RXDADV_LNKSEC_ERROR_BAD_SIG       0x18000000
2377
2378 /* Masks to determine if packets should be dropped due to frame errors */
2379 #define IXGBE_RXD_ERR_FRAME_ERR_MASK ( \
2380                                 IXGBE_RXD_ERR_CE | \
2381                                 IXGBE_RXD_ERR_LE | \
2382                                 IXGBE_RXD_ERR_PE | \
2383                                 IXGBE_RXD_ERR_OSE | \
2384                                 IXGBE_RXD_ERR_USE)
2385
2386 #define IXGBE_RXDADV_ERR_FRAME_ERR_MASK ( \
2387                                 IXGBE_RXDADV_ERR_CE | \
2388                                 IXGBE_RXDADV_ERR_LE | \
2389                                 IXGBE_RXDADV_ERR_PE | \
2390                                 IXGBE_RXDADV_ERR_OSE | \
2391                                 IXGBE_RXDADV_ERR_USE)
2392
2393 #define IXGBE_RXDADV_ERR_FRAME_ERR_MASK_82599   IXGBE_RXDADV_ERR_RXE
2394
2395 /* Multicast bit mask */
2396 #define IXGBE_MCSTCTRL_MFE      0x4
2397
2398 /* Number of Transmit and Receive Descriptors must be a multiple of 8 */
2399 #define IXGBE_REQ_TX_DESCRIPTOR_MULTIPLE        8
2400 #define IXGBE_REQ_RX_DESCRIPTOR_MULTIPLE        8
2401 #define IXGBE_REQ_TX_BUFFER_GRANULARITY         1024
2402
2403 /* Vlan-specific macros */
2404 #define IXGBE_RX_DESC_SPECIAL_VLAN_MASK 0x0FFF /* VLAN ID in lower 12 bits */
2405 #define IXGBE_RX_DESC_SPECIAL_PRI_MASK  0xE000 /* Priority in upper 3 bits */
2406 #define IXGBE_RX_DESC_SPECIAL_PRI_SHIFT 0x000D /* Priority in upper 3 of 16 */
2407 #define IXGBE_TX_DESC_SPECIAL_PRI_SHIFT IXGBE_RX_DESC_SPECIAL_PRI_SHIFT
2408
2409 /* SR-IOV specific macros */
2410 #define IXGBE_MBVFICR_INDEX(vf_number)  (vf_number >> 4)
2411 #define IXGBE_MBVFICR(_i)               (0x00710 + ((_i) * 4))
2412 #define IXGBE_VFLRE(_i)                 (((_i & 1) ? 0x001C0 : 0x00600))
2413 #define IXGBE_VFLREC(_i)                 (0x00700 + ((_i) * 4))
2414
2415 /* Little Endian defines */
2416 #ifndef __le16
2417 #define __le16  u16
2418 #endif
2419 #ifndef __le32
2420 #define __le32  u32
2421 #endif
2422 #ifndef __le64
2423 #define __le64  u64
2424
2425 #endif
2426 #ifndef __be16
2427 /* Big Endian defines */
2428 #define __be16  u16
2429 #define __be32  u32
2430 #define __be64  u64
2431
2432 #endif
2433 enum ixgbe_fdir_pballoc_type {
2434         IXGBE_FDIR_PBALLOC_NONE = 0,
2435         IXGBE_FDIR_PBALLOC_64K  = 1,
2436         IXGBE_FDIR_PBALLOC_128K = 2,
2437         IXGBE_FDIR_PBALLOC_256K = 3,
2438 };
2439
2440 /* Flow Director register values */
2441 #define IXGBE_FDIRCTRL_PBALLOC_64K              0x00000001
2442 #define IXGBE_FDIRCTRL_PBALLOC_128K             0x00000002
2443 #define IXGBE_FDIRCTRL_PBALLOC_256K             0x00000003
2444 #define IXGBE_FDIRCTRL_INIT_DONE                0x00000008
2445 #define IXGBE_FDIRCTRL_PERFECT_MATCH            0x00000010
2446 #define IXGBE_FDIRCTRL_REPORT_STATUS            0x00000020
2447 #define IXGBE_FDIRCTRL_REPORT_STATUS_ALWAYS     0x00000080
2448 #define IXGBE_FDIRCTRL_DROP_Q_SHIFT             8
2449 #define IXGBE_FDIRCTRL_FLEX_SHIFT               16
2450 #define IXGBE_FDIRCTRL_FILTERMODE_SHIFT         21
2451 #define IXGBE_FDIRCTRL_FILTERMODE_MACVLAN       0x0001 /* bit 23:21, 001b */
2452 #define IXGBE_FDIRCTRL_FILTERMODE_CLOUD         0x0002 /* bit 23:21, 010b */
2453 #define IXGBE_FDIRCTRL_SEARCHLIM                0x00800000
2454 #define IXGBE_FDIRCTRL_FILTERMODE_MASK          0x00E00000
2455 #define IXGBE_FDIRCTRL_MAX_LENGTH_SHIFT         24
2456 #define IXGBE_FDIRCTRL_FULL_THRESH_MASK         0xF0000000
2457 #define IXGBE_FDIRCTRL_FULL_THRESH_SHIFT        28
2458
2459 #define IXGBE_FDIRTCPM_DPORTM_SHIFT             16
2460 #define IXGBE_FDIRUDPM_DPORTM_SHIFT             16
2461 #define IXGBE_FDIRIP6M_DIPM_SHIFT               16
2462 #define IXGBE_FDIRM_VLANID                      0x00000001
2463 #define IXGBE_FDIRM_VLANP                       0x00000002
2464 #define IXGBE_FDIRM_POOL                        0x00000004
2465 #define IXGBE_FDIRM_L4P                         0x00000008
2466 #define IXGBE_FDIRM_FLEX                        0x00000010
2467 #define IXGBE_FDIRM_DIPv6                       0x00000020
2468 #define IXGBE_FDIRM_L3P                         0x00000040
2469
2470 #define IXGBE_FDIRIP6M_INNER_MAC        0x03F0 /* bit 9:4 */
2471 #define IXGBE_FDIRIP6M_TUNNEL_TYPE      0x0800 /* bit 11 */
2472 #define IXGBE_FDIRIP6M_TNI_VNI          0xF000 /* bit 15:12 */
2473 #define IXGBE_FDIRIP6M_TNI_VNI_24       0x1000 /* bit 12 */
2474 #define IXGBE_FDIRIP6M_ALWAYS_MASK      0x040F /* bit 10, 3:0 */
2475
2476 #define IXGBE_FDIRFREE_FREE_MASK                0xFFFF
2477 #define IXGBE_FDIRFREE_FREE_SHIFT               0
2478 #define IXGBE_FDIRFREE_COLL_MASK                0x7FFF0000
2479 #define IXGBE_FDIRFREE_COLL_SHIFT               16
2480 #define IXGBE_FDIRLEN_MAXLEN_MASK               0x3F
2481 #define IXGBE_FDIRLEN_MAXLEN_SHIFT              0
2482 #define IXGBE_FDIRLEN_MAXHASH_MASK              0x7FFF0000
2483 #define IXGBE_FDIRLEN_MAXHASH_SHIFT             16
2484 #define IXGBE_FDIRUSTAT_ADD_MASK                0xFFFF
2485 #define IXGBE_FDIRUSTAT_ADD_SHIFT               0
2486 #define IXGBE_FDIRUSTAT_REMOVE_MASK             0xFFFF0000
2487 #define IXGBE_FDIRUSTAT_REMOVE_SHIFT            16
2488 #define IXGBE_FDIRFSTAT_FADD_MASK               0x00FF
2489 #define IXGBE_FDIRFSTAT_FADD_SHIFT              0
2490 #define IXGBE_FDIRFSTAT_FREMOVE_MASK            0xFF00
2491 #define IXGBE_FDIRFSTAT_FREMOVE_SHIFT           8
2492 #define IXGBE_FDIRPORT_DESTINATION_SHIFT        16
2493 #define IXGBE_FDIRVLAN_FLEX_SHIFT               16
2494 #define IXGBE_FDIRHASH_BUCKET_VALID_SHIFT       15
2495 #define IXGBE_FDIRHASH_SIG_SW_INDEX_SHIFT       16
2496
2497 #define IXGBE_FDIRCMD_CMD_MASK                  0x00000003
2498 #define IXGBE_FDIRCMD_CMD_ADD_FLOW              0x00000001
2499 #define IXGBE_FDIRCMD_CMD_REMOVE_FLOW           0x00000002
2500 #define IXGBE_FDIRCMD_CMD_QUERY_REM_FILT        0x00000003
2501 #define IXGBE_FDIRCMD_FILTER_VALID              0x00000004
2502 #define IXGBE_FDIRCMD_FILTER_UPDATE             0x00000008
2503 #define IXGBE_FDIRCMD_IPv6DMATCH                0x00000010
2504 #define IXGBE_FDIRCMD_L4TYPE_UDP                0x00000020
2505 #define IXGBE_FDIRCMD_L4TYPE_TCP                0x00000040
2506 #define IXGBE_FDIRCMD_L4TYPE_SCTP               0x00000060
2507 #define IXGBE_FDIRCMD_IPV6                      0x00000080
2508 #define IXGBE_FDIRCMD_CLEARHT                   0x00000100
2509 #define IXGBE_FDIRCMD_DROP                      0x00000200
2510 #define IXGBE_FDIRCMD_INT                       0x00000400
2511 #define IXGBE_FDIRCMD_LAST                      0x00000800
2512 #define IXGBE_FDIRCMD_COLLISION                 0x00001000
2513 #define IXGBE_FDIRCMD_QUEUE_EN                  0x00008000
2514 #define IXGBE_FDIRCMD_FLOW_TYPE_SHIFT           5
2515 #define IXGBE_FDIRCMD_RX_QUEUE_SHIFT            16
2516 #define IXGBE_FDIRCMD_TUNNEL_FILTER_SHIFT       23
2517 #define IXGBE_FDIRCMD_VT_POOL_SHIFT             24
2518 #define IXGBE_FDIR_INIT_DONE_POLL               10
2519 #define IXGBE_FDIRCMD_CMD_POLL                  10
2520 #define IXGBE_FDIRCMD_TUNNEL_FILTER             0x00800000
2521 #define IXGBE_FDIR_DROP_QUEUE                   127
2522
2523
2524 /* Manageablility Host Interface defines */
2525 #define IXGBE_HI_MAX_BLOCK_BYTE_LENGTH  1792 /* Num of bytes in range */
2526 #define IXGBE_HI_MAX_BLOCK_DWORD_LENGTH 448 /* Num of dwords in range */
2527 #define IXGBE_HI_COMMAND_TIMEOUT        500 /* Process HI command limit */
2528
2529 /* CEM Support */
2530 #define FW_CEM_HDR_LEN                  0x4
2531 #define FW_CEM_CMD_DRIVER_INFO          0xDD
2532 #define FW_CEM_CMD_DRIVER_INFO_LEN      0x5
2533 #define FW_CEM_CMD_RESERVED             0X0
2534 #define FW_CEM_UNUSED_VER               0x0
2535 #define FW_CEM_MAX_RETRIES              3
2536 #define FW_CEM_RESP_STATUS_SUCCESS      0x1
2537
2538 /* Host Interface Command Structures */
2539
2540 struct ixgbe_hic_hdr {
2541         u8 cmd;
2542         u8 buf_len;
2543         union {
2544                 u8 cmd_resv;
2545                 u8 ret_status;
2546         } cmd_or_resp;
2547         u8 checksum;
2548 };
2549
2550 struct ixgbe_hic_drv_info {
2551         struct ixgbe_hic_hdr hdr;
2552         u8 port_num;
2553         u8 ver_sub;
2554         u8 ver_build;
2555         u8 ver_min;
2556         u8 ver_maj;
2557         u8 pad; /* end spacing to ensure length is mult. of dword */
2558         u16 pad2; /* end spacing to ensure length is mult. of dword2 */
2559 };
2560
2561 /* Transmit Descriptor - Legacy */
2562 struct ixgbe_legacy_tx_desc {
2563         u64 buffer_addr; /* Address of the descriptor's data buffer */
2564         union {
2565                 __le32 data;
2566                 struct {
2567                         __le16 length; /* Data buffer length */
2568                         u8 cso; /* Checksum offset */
2569                         u8 cmd; /* Descriptor control */
2570                 } flags;
2571         } lower;
2572         union {
2573                 __le32 data;
2574                 struct {
2575                         u8 status; /* Descriptor status */
2576                         u8 css; /* Checksum start */
2577                         __le16 vlan;
2578                 } fields;
2579         } upper;
2580 };
2581
2582 /* Transmit Descriptor - Advanced */
2583 union ixgbe_adv_tx_desc {
2584         struct {
2585                 __le64 buffer_addr; /* Address of descriptor's data buf */
2586                 __le32 cmd_type_len;
2587                 __le32 olinfo_status;
2588         } read;
2589         struct {
2590                 __le64 rsvd; /* Reserved */
2591                 __le32 nxtseq_seed;
2592                 __le32 status;
2593         } wb;
2594 };
2595
2596 /* Receive Descriptor - Legacy */
2597 struct ixgbe_legacy_rx_desc {
2598         __le64 buffer_addr; /* Address of the descriptor's data buffer */
2599         __le16 length; /* Length of data DMAed into data buffer */
2600         __le16 csum; /* Packet checksum */
2601         u8 status;   /* Descriptor status */
2602         u8 errors;   /* Descriptor Errors */
2603         __le16 vlan;
2604 };
2605
2606 /* Receive Descriptor - Advanced */
2607 union ixgbe_adv_rx_desc {
2608         struct {
2609                 __le64 pkt_addr; /* Packet buffer address */
2610                 __le64 hdr_addr; /* Header buffer address */
2611         } read;
2612         struct {
2613                 struct {
2614                         union {
2615                                 __le32 data;
2616                                 struct {
2617                                         __le16 pkt_info; /* RSS, Pkt type */
2618                                         __le16 hdr_info; /* Splithdr, hdrlen */
2619                                 } hs_rss;
2620                         } lo_dword;
2621                         union {
2622                                 __le32 rss; /* RSS Hash */
2623                                 struct {
2624                                         __le16 ip_id; /* IP id */
2625                                         __le16 csum; /* Packet Checksum */
2626                                 } csum_ip;
2627                         } hi_dword;
2628                 } lower;
2629                 struct {
2630                         __le32 status_error; /* ext status/error */
2631                         __le16 length; /* Packet length */
2632                         __le16 vlan; /* VLAN tag */
2633                 } upper;
2634         } wb;  /* writeback */
2635 };
2636
2637 /* Context descriptors */
2638 struct ixgbe_adv_tx_context_desc {
2639         __le32 vlan_macip_lens;
2640         __le32 seqnum_seed;
2641         __le32 type_tucmd_mlhl;
2642         __le32 mss_l4len_idx;
2643 };
2644
2645 /* Adv Transmit Descriptor Config Masks */
2646 #define IXGBE_ADVTXD_DTALEN_MASK        0x0000FFFF /* Data buf length(bytes) */
2647 #define IXGBE_ADVTXD_MAC_LINKSEC        0x00040000 /* Insert LinkSec */
2648 #define IXGBE_ADVTXD_MAC_TSTAMP         0x00080000 /* IEEE1588 time stamp */
2649 #define IXGBE_ADVTXD_IPSEC_SA_INDEX_MASK 0x000003FF /* IPSec SA index */
2650 #define IXGBE_ADVTXD_IPSEC_ESP_LEN_MASK 0x000001FF /* IPSec ESP length */
2651 #define IXGBE_ADVTXD_DTYP_MASK          0x00F00000 /* DTYP mask */
2652 #define IXGBE_ADVTXD_DTYP_CTXT          0x00200000 /* Adv Context Desc */
2653 #define IXGBE_ADVTXD_DTYP_DATA          0x00300000 /* Adv Data Descriptor */
2654 #define IXGBE_ADVTXD_DCMD_EOP           IXGBE_TXD_CMD_EOP  /* End of Packet */
2655 #define IXGBE_ADVTXD_DCMD_IFCS          IXGBE_TXD_CMD_IFCS /* Insert FCS */
2656 #define IXGBE_ADVTXD_DCMD_RS            IXGBE_TXD_CMD_RS /* Report Status */
2657 #define IXGBE_ADVTXD_DCMD_DDTYP_ISCSI   0x10000000 /* DDP hdr type or iSCSI */
2658 #define IXGBE_ADVTXD_DCMD_DEXT          IXGBE_TXD_CMD_DEXT /* Desc ext 1=Adv */
2659 #define IXGBE_ADVTXD_DCMD_VLE           IXGBE_TXD_CMD_VLE  /* VLAN pkt enable */
2660 #define IXGBE_ADVTXD_DCMD_TSE           0x80000000 /* TCP Seg enable */
2661 #define IXGBE_ADVTXD_STAT_DD            IXGBE_TXD_STAT_DD  /* Descriptor Done */
2662 #define IXGBE_ADVTXD_STAT_SN_CRC        0x00000002 /* NXTSEQ/SEED pres in WB */
2663 #define IXGBE_ADVTXD_STAT_RSV           0x0000000C /* STA Reserved */
2664 #define IXGBE_ADVTXD_IDX_SHIFT          4 /* Adv desc Index shift */
2665 #define IXGBE_ADVTXD_CC                 0x00000080 /* Check Context */
2666 #define IXGBE_ADVTXD_POPTS_SHIFT        8  /* Adv desc POPTS shift */
2667 #define IXGBE_ADVTXD_POPTS_IXSM         (IXGBE_TXD_POPTS_IXSM << \
2668                                          IXGBE_ADVTXD_POPTS_SHIFT)
2669 #define IXGBE_ADVTXD_POPTS_TXSM         (IXGBE_TXD_POPTS_TXSM << \
2670                                          IXGBE_ADVTXD_POPTS_SHIFT)
2671 #define IXGBE_ADVTXD_POPTS_ISCO_1ST     0x00000000 /* 1st TSO of iSCSI PDU */
2672 #define IXGBE_ADVTXD_POPTS_ISCO_MDL     0x00000800 /* Middle TSO of iSCSI PDU */
2673 #define IXGBE_ADVTXD_POPTS_ISCO_LAST    0x00001000 /* Last TSO of iSCSI PDU */
2674 /* 1st&Last TSO-full iSCSI PDU */
2675 #define IXGBE_ADVTXD_POPTS_ISCO_FULL    0x00001800
2676 #define IXGBE_ADVTXD_POPTS_RSV          0x00002000 /* POPTS Reserved */
2677 #define IXGBE_ADVTXD_PAYLEN_SHIFT       14 /* Adv desc PAYLEN shift */
2678 #define IXGBE_ADVTXD_MACLEN_SHIFT       9  /* Adv ctxt desc mac len shift */
2679 #define IXGBE_ADVTXD_VLAN_SHIFT         16  /* Adv ctxt vlan tag shift */
2680 #define IXGBE_ADVTXD_TUCMD_IPV4         0x00000400 /* IP Packet Type: 1=IPv4 */
2681 #define IXGBE_ADVTXD_TUCMD_IPV6         0x00000000 /* IP Packet Type: 0=IPv6 */
2682 #define IXGBE_ADVTXD_TUCMD_L4T_UDP      0x00000000 /* L4 Packet TYPE of UDP */
2683 #define IXGBE_ADVTXD_TUCMD_L4T_TCP      0x00000800 /* L4 Packet TYPE of TCP */
2684 #define IXGBE_ADVTXD_TUCMD_L4T_SCTP     0x00001000 /* L4 Packet TYPE of SCTP */
2685 #define IXGBE_ADVTXD_TUCMD_MKRREQ       0x00002000 /* req Markers and CRC */
2686 #define IXGBE_ADVTXD_POPTS_IPSEC        0x00000400 /* IPSec offload request */
2687 #define IXGBE_ADVTXD_TUCMD_IPSEC_TYPE_ESP 0x00002000 /* IPSec Type ESP */
2688 #define IXGBE_ADVTXD_TUCMD_IPSEC_ENCRYPT_EN 0x00004000/* ESP Encrypt Enable */
2689 #define IXGBE_ADVTXT_TUCMD_FCOE         0x00008000 /* FCoE Frame Type */
2690 #define IXGBE_ADVTXD_FCOEF_EOF_MASK     (0x3 << 10) /* FC EOF index */
2691 #define IXGBE_ADVTXD_FCOEF_SOF          ((1 << 2) << 10) /* FC SOF index */
2692 #define IXGBE_ADVTXD_FCOEF_PARINC       ((1 << 3) << 10) /* Rel_Off in F_CTL */
2693 #define IXGBE_ADVTXD_FCOEF_ORIE         ((1 << 4) << 10) /* Orientation End */
2694 #define IXGBE_ADVTXD_FCOEF_ORIS         ((1 << 5) << 10) /* Orientation Start */
2695 #define IXGBE_ADVTXD_FCOEF_EOF_N        (0x0 << 10) /* 00: EOFn */
2696 #define IXGBE_ADVTXD_FCOEF_EOF_T        (0x1 << 10) /* 01: EOFt */
2697 #define IXGBE_ADVTXD_FCOEF_EOF_NI       (0x2 << 10) /* 10: EOFni */
2698 #define IXGBE_ADVTXD_FCOEF_EOF_A        (0x3 << 10) /* 11: EOFa */
2699 #define IXGBE_ADVTXD_L4LEN_SHIFT        8  /* Adv ctxt L4LEN shift */
2700 #define IXGBE_ADVTXD_MSS_SHIFT          16  /* Adv ctxt MSS shift */
2701
2702 /* Autonegotiation advertised speeds */
2703 typedef u32 ixgbe_autoneg_advertised;
2704 /* Link speed */
2705 typedef u32 ixgbe_link_speed;
2706 #define IXGBE_LINK_SPEED_UNKNOWN        0
2707 #define IXGBE_LINK_SPEED_100_FULL       0x0008
2708 #define IXGBE_LINK_SPEED_1GB_FULL       0x0020
2709 #define IXGBE_LINK_SPEED_10GB_FULL      0x0080
2710 #define IXGBE_LINK_SPEED_82598_AUTONEG  (IXGBE_LINK_SPEED_1GB_FULL | \
2711                                          IXGBE_LINK_SPEED_10GB_FULL)
2712 #define IXGBE_LINK_SPEED_82599_AUTONEG  (IXGBE_LINK_SPEED_100_FULL | \
2713                                          IXGBE_LINK_SPEED_1GB_FULL | \
2714                                          IXGBE_LINK_SPEED_10GB_FULL)
2715
2716 /* Physical layer type */
2717 typedef u32 ixgbe_physical_layer;
2718 #define IXGBE_PHYSICAL_LAYER_UNKNOWN            0
2719 #define IXGBE_PHYSICAL_LAYER_10GBASE_T          0x0001
2720 #define IXGBE_PHYSICAL_LAYER_1000BASE_T         0x0002
2721 #define IXGBE_PHYSICAL_LAYER_100BASE_TX         0x0004
2722 #define IXGBE_PHYSICAL_LAYER_SFP_PLUS_CU        0x0008
2723 #define IXGBE_PHYSICAL_LAYER_10GBASE_LR         0x0010
2724 #define IXGBE_PHYSICAL_LAYER_10GBASE_LRM        0x0020
2725 #define IXGBE_PHYSICAL_LAYER_10GBASE_SR         0x0040
2726 #define IXGBE_PHYSICAL_LAYER_10GBASE_KX4        0x0080
2727 #define IXGBE_PHYSICAL_LAYER_10GBASE_CX4        0x0100
2728 #define IXGBE_PHYSICAL_LAYER_1000BASE_KX        0x0200
2729 #define IXGBE_PHYSICAL_LAYER_1000BASE_BX        0x0400
2730 #define IXGBE_PHYSICAL_LAYER_10GBASE_KR         0x0800
2731 #define IXGBE_PHYSICAL_LAYER_10GBASE_XAUI       0x1000
2732 #define IXGBE_PHYSICAL_LAYER_SFP_ACTIVE_DA      0x2000
2733 #define IXGBE_PHYSICAL_LAYER_1000BASE_SX        0x4000
2734
2735 /* Flow Control Data Sheet defined values
2736  * Calculation and defines taken from 802.1bb Annex O
2737  */
2738
2739 /* BitTimes (BT) conversion */
2740 #define IXGBE_BT2KB(BT)         ((BT + (8 * 1024 - 1)) / (8 * 1024))
2741 #define IXGBE_B2BT(BT)          (BT * 8)
2742
2743 /* Calculate Delay to respond to PFC */
2744 #define IXGBE_PFC_D     672
2745
2746 /* Calculate Cable Delay */
2747 #define IXGBE_CABLE_DC  5556 /* Delay Copper */
2748 #define IXGBE_CABLE_DO  5000 /* Delay Optical */
2749
2750 /* Calculate Interface Delay X540 */
2751 #define IXGBE_PHY_DC    25600 /* Delay 10G BASET */
2752 #define IXGBE_MAC_DC    8192  /* Delay Copper XAUI interface */
2753 #define IXGBE_XAUI_DC   (2 * 2048) /* Delay Copper Phy */
2754
2755 #define IXGBE_ID_X540   (IXGBE_MAC_DC + IXGBE_XAUI_DC + IXGBE_PHY_DC)
2756
2757 /* Calculate Interface Delay 82598, 82599 */
2758 #define IXGBE_PHY_D     12800
2759 #define IXGBE_MAC_D     4096
2760 #define IXGBE_XAUI_D    (2 * 1024)
2761
2762 #define IXGBE_ID        (IXGBE_MAC_D + IXGBE_XAUI_D + IXGBE_PHY_D)
2763
2764 /* Calculate Delay incurred from higher layer */
2765 #define IXGBE_HD        6144
2766
2767 /* Calculate PCI Bus delay for low thresholds */
2768 #define IXGBE_PCI_DELAY 10000
2769
2770 /* Calculate X540 delay value in bit times */
2771 #define IXGBE_DV_X540(_max_frame_link, _max_frame_tc) \
2772                         ((36 * \
2773                           (IXGBE_B2BT(_max_frame_link) + \
2774                            IXGBE_PFC_D + \
2775                            (2 * IXGBE_CABLE_DC) + \
2776                            (2 * IXGBE_ID_X540) + \
2777                            IXGBE_HD) / 25 + 1) + \
2778                          2 * IXGBE_B2BT(_max_frame_tc))
2779
2780 /* Calculate 82599, 82598 delay value in bit times */
2781 #define IXGBE_DV(_max_frame_link, _max_frame_tc) \
2782                         ((36 * \
2783                           (IXGBE_B2BT(_max_frame_link) + \
2784                            IXGBE_PFC_D + \
2785                            (2 * IXGBE_CABLE_DC) + \
2786                            (2 * IXGBE_ID) + \
2787                            IXGBE_HD) / 25 + 1) + \
2788                          2 * IXGBE_B2BT(_max_frame_tc))
2789
2790 /* Calculate low threshold delay values */
2791 #define IXGBE_LOW_DV_X540(_max_frame_tc) \
2792                         (2 * IXGBE_B2BT(_max_frame_tc) + \
2793                         (36 * IXGBE_PCI_DELAY / 25) + 1)
2794 #define IXGBE_LOW_DV(_max_frame_tc) \
2795                         (2 * IXGBE_LOW_DV_X540(_max_frame_tc))
2796
2797 /* Software ATR hash keys */
2798 #define IXGBE_ATR_BUCKET_HASH_KEY       0x3DAD14E2
2799 #define IXGBE_ATR_SIGNATURE_HASH_KEY    0x174D3614
2800
2801 /* Software ATR input stream values and masks */
2802 #define IXGBE_ATR_HASH_MASK             0x7fff
2803 #define IXGBE_ATR_L4TYPE_MASK           0x3
2804 #define IXGBE_ATR_L4TYPE_UDP            0x1
2805 #define IXGBE_ATR_L4TYPE_TCP            0x2
2806 #define IXGBE_ATR_L4TYPE_SCTP           0x3
2807 #define IXGBE_ATR_L4TYPE_IPV6_MASK      0x4
2808 #define IXGBE_ATR_L4TYPE_TUNNEL_MASK    0x10
2809 enum ixgbe_atr_flow_type {
2810         IXGBE_ATR_FLOW_TYPE_IPV4        = 0x0,
2811         IXGBE_ATR_FLOW_TYPE_UDPV4       = 0x1,
2812         IXGBE_ATR_FLOW_TYPE_TCPV4       = 0x2,
2813         IXGBE_ATR_FLOW_TYPE_SCTPV4      = 0x3,
2814         IXGBE_ATR_FLOW_TYPE_IPV6        = 0x4,
2815         IXGBE_ATR_FLOW_TYPE_UDPV6       = 0x5,
2816         IXGBE_ATR_FLOW_TYPE_TCPV6       = 0x6,
2817         IXGBE_ATR_FLOW_TYPE_SCTPV6      = 0x7,
2818         IXGBE_ATR_FLOW_TYPE_TUNNELED_IPV4       = 0x10,
2819         IXGBE_ATR_FLOW_TYPE_TUNNELED_UDPV4      = 0x11,
2820         IXGBE_ATR_FLOW_TYPE_TUNNELED_TCPV4      = 0x12,
2821         IXGBE_ATR_FLOW_TYPE_TUNNELED_SCTPV4     = 0x13,
2822         IXGBE_ATR_FLOW_TYPE_TUNNELED_IPV6       = 0x14,
2823         IXGBE_ATR_FLOW_TYPE_TUNNELED_UDPV6      = 0x15,
2824         IXGBE_ATR_FLOW_TYPE_TUNNELED_TCPV6      = 0x16,
2825         IXGBE_ATR_FLOW_TYPE_TUNNELED_SCTPV6     = 0x17,
2826 };
2827
2828 /* Flow Director ATR input struct. */
2829 union ixgbe_atr_input {
2830         /*
2831          * Byte layout in order, all values with MSB first:
2832          *
2833          * vm_pool      - 1 byte
2834          * flow_type    - 1 byte
2835          * vlan_id      - 2 bytes
2836          * src_ip       - 16 bytes
2837          * inner_mac    - 6 bytes
2838          * cloud_mode   - 2 bytes
2839          * tni_vni      - 4 bytes
2840          * dst_ip       - 16 bytes
2841          * src_port     - 2 bytes
2842          * dst_port     - 2 bytes
2843          * flex_bytes   - 2 bytes
2844          * bkt_hash     - 2 bytes
2845          */
2846         struct {
2847                 u8 vm_pool;
2848                 u8 flow_type;
2849                 __be16 vlan_id;
2850                 __be32 dst_ip[4];
2851                 __be32 src_ip[4];
2852                 u8 inner_mac[6];
2853                 __be16 tunnel_type;
2854                 __be32 tni_vni;
2855                 __be16 src_port;
2856                 __be16 dst_port;
2857                 __be16 flex_bytes;
2858                 __be16 bkt_hash;
2859         } formatted;
2860         __be32 dword_stream[14];
2861 };
2862
2863 /* Flow Director compressed ATR hash input struct */
2864 union ixgbe_atr_hash_dword {
2865         struct {
2866                 u8 vm_pool;
2867                 u8 flow_type;
2868                 __be16 vlan_id;
2869         } formatted;
2870         __be32 ip;
2871         struct {
2872                 __be16 src;
2873                 __be16 dst;
2874         } port;
2875         __be16 flex_bytes;
2876         __be32 dword;
2877 };
2878
2879
2880 /*
2881  * Unavailable: The FCoE Boot Option ROM is not present in the flash.
2882  * Disabled: Present; boot order is not set for any targets on the port.
2883  * Enabled: Present; boot order is set for at least one target on the port.
2884  */
2885 enum ixgbe_fcoe_boot_status {
2886         ixgbe_fcoe_bootstatus_disabled = 0,
2887         ixgbe_fcoe_bootstatus_enabled = 1,
2888         ixgbe_fcoe_bootstatus_unavailable = 0xFFFF
2889 };
2890
2891 enum ixgbe_eeprom_type {
2892         ixgbe_eeprom_uninitialized = 0,
2893         ixgbe_eeprom_spi,
2894         ixgbe_flash,
2895         ixgbe_eeprom_none /* No NVM support */
2896 };
2897
2898 enum ixgbe_mac_type {
2899         ixgbe_mac_unknown = 0,
2900         ixgbe_mac_82598EB,
2901         ixgbe_mac_82599EB,
2902         ixgbe_mac_82599_vf,
2903         ixgbe_mac_X540,
2904         ixgbe_mac_X540_vf,
2905         ixgbe_num_macs
2906 };
2907
2908 enum ixgbe_phy_type {
2909         ixgbe_phy_unknown = 0,
2910         ixgbe_phy_none,
2911         ixgbe_phy_tn,
2912         ixgbe_phy_aq,
2913         ixgbe_phy_cu_unknown,
2914         ixgbe_phy_qt,
2915         ixgbe_phy_xaui,
2916         ixgbe_phy_nl,
2917         ixgbe_phy_sfp_passive_tyco,
2918         ixgbe_phy_sfp_passive_unknown,
2919         ixgbe_phy_sfp_active_unknown,
2920         ixgbe_phy_sfp_avago,
2921         ixgbe_phy_sfp_ftl,
2922         ixgbe_phy_sfp_ftl_active,
2923         ixgbe_phy_sfp_unknown,
2924         ixgbe_phy_sfp_intel,
2925         ixgbe_phy_qsfp_passive_unknown,
2926         ixgbe_phy_qsfp_active_unknown,
2927         ixgbe_phy_qsfp_intel,
2928         ixgbe_phy_qsfp_unknown,
2929         ixgbe_phy_sfp_unsupported, /*Enforce bit set with unsupported module*/
2930         ixgbe_phy_generic
2931 };
2932
2933 /*
2934  * SFP+ module type IDs:
2935  *
2936  * ID   Module Type
2937  * =============
2938  * 0    SFP_DA_CU
2939  * 1    SFP_SR
2940  * 2    SFP_LR
2941  * 3    SFP_DA_CU_CORE0 - 82599-specific
2942  * 4    SFP_DA_CU_CORE1 - 82599-specific
2943  * 5    SFP_SR/LR_CORE0 - 82599-specific
2944  * 6    SFP_SR/LR_CORE1 - 82599-specific
2945  */
2946 enum ixgbe_sfp_type {
2947         ixgbe_sfp_type_da_cu = 0,
2948         ixgbe_sfp_type_sr = 1,
2949         ixgbe_sfp_type_lr = 2,
2950         ixgbe_sfp_type_da_cu_core0 = 3,
2951         ixgbe_sfp_type_da_cu_core1 = 4,
2952         ixgbe_sfp_type_srlr_core0 = 5,
2953         ixgbe_sfp_type_srlr_core1 = 6,
2954         ixgbe_sfp_type_da_act_lmt_core0 = 7,
2955         ixgbe_sfp_type_da_act_lmt_core1 = 8,
2956         ixgbe_sfp_type_1g_cu_core0 = 9,
2957         ixgbe_sfp_type_1g_cu_core1 = 10,
2958         ixgbe_sfp_type_1g_sx_core0 = 11,
2959         ixgbe_sfp_type_1g_sx_core1 = 12,
2960         ixgbe_sfp_type_1g_lx_core0 = 13,
2961         ixgbe_sfp_type_1g_lx_core1 = 14,
2962         ixgbe_sfp_type_not_present = 0xFFFE,
2963         ixgbe_sfp_type_unknown = 0xFFFF
2964 };
2965
2966 enum ixgbe_media_type {
2967         ixgbe_media_type_unknown = 0,
2968         ixgbe_media_type_fiber,
2969         ixgbe_media_type_fiber_qsfp,
2970         ixgbe_media_type_fiber_lco,
2971         ixgbe_media_type_copper,
2972         ixgbe_media_type_backplane,
2973         ixgbe_media_type_cx4,
2974         ixgbe_media_type_virtual
2975 };
2976
2977 /* Flow Control Settings */
2978 enum ixgbe_fc_mode {
2979         ixgbe_fc_none = 0,
2980         ixgbe_fc_rx_pause,
2981         ixgbe_fc_tx_pause,
2982         ixgbe_fc_full,
2983         ixgbe_fc_default
2984 };
2985
2986 /* Smart Speed Settings */
2987 #define IXGBE_SMARTSPEED_MAX_RETRIES    3
2988 enum ixgbe_smart_speed {
2989         ixgbe_smart_speed_auto = 0,
2990         ixgbe_smart_speed_on,
2991         ixgbe_smart_speed_off
2992 };
2993
2994 /* PCI bus types */
2995 enum ixgbe_bus_type {
2996         ixgbe_bus_type_unknown = 0,
2997         ixgbe_bus_type_pci,
2998         ixgbe_bus_type_pcix,
2999         ixgbe_bus_type_pci_express,
3000         ixgbe_bus_type_reserved
3001 };
3002
3003 /* PCI bus speeds */
3004 enum ixgbe_bus_speed {
3005         ixgbe_bus_speed_unknown = 0,
3006         ixgbe_bus_speed_33      = 33,
3007         ixgbe_bus_speed_66      = 66,
3008         ixgbe_bus_speed_100     = 100,
3009         ixgbe_bus_speed_120     = 120,
3010         ixgbe_bus_speed_133     = 133,
3011         ixgbe_bus_speed_2500    = 2500,
3012         ixgbe_bus_speed_5000    = 5000,
3013         ixgbe_bus_speed_8000    = 8000,
3014         ixgbe_bus_speed_reserved
3015 };
3016
3017 /* PCI bus widths */
3018 enum ixgbe_bus_width {
3019         ixgbe_bus_width_unknown = 0,
3020         ixgbe_bus_width_pcie_x1 = 1,
3021         ixgbe_bus_width_pcie_x2 = 2,
3022         ixgbe_bus_width_pcie_x4 = 4,
3023         ixgbe_bus_width_pcie_x8 = 8,
3024         ixgbe_bus_width_32      = 32,
3025         ixgbe_bus_width_64      = 64,
3026         ixgbe_bus_width_reserved
3027 };
3028
3029 struct ixgbe_addr_filter_info {
3030         u32 num_mc_addrs;
3031         u32 rar_used_count;
3032         u32 mta_in_use;
3033         u32 overflow_promisc;
3034         bool user_set_promisc;
3035 };
3036
3037 /* Bus parameters */
3038 struct ixgbe_bus_info {
3039         enum ixgbe_bus_speed speed;
3040         enum ixgbe_bus_width width;
3041         enum ixgbe_bus_type type;
3042
3043         u16 func;
3044         u16 lan_id;
3045 };
3046
3047 /* Flow control parameters */
3048 struct ixgbe_fc_info {
3049         u32 high_water[IXGBE_DCB_MAX_TRAFFIC_CLASS]; /* Flow Ctrl High-water */
3050         u32 low_water[IXGBE_DCB_MAX_TRAFFIC_CLASS]; /* Flow Ctrl Low-water */
3051         u16 pause_time; /* Flow Control Pause timer */
3052         bool send_xon; /* Flow control send XON */
3053         bool strict_ieee; /* Strict IEEE mode */
3054         bool disable_fc_autoneg; /* Do not autonegotiate FC */
3055         bool fc_was_autonegged; /* Is current_mode the result of autonegging? */
3056         enum ixgbe_fc_mode current_mode; /* FC mode in effect */
3057         enum ixgbe_fc_mode requested_mode; /* FC mode requested by caller */
3058 };
3059
3060 /* Statistics counters collected by the MAC */
3061 struct ixgbe_hw_stats {
3062         u64 crcerrs;
3063         u64 illerrc;
3064         u64 errbc;
3065         u64 mspdc;
3066         u64 mpctotal;
3067         u64 mpc[8];
3068         u64 mlfc;
3069         u64 mrfc;
3070         u64 rlec;
3071         u64 lxontxc;
3072         u64 lxonrxc;
3073         u64 lxofftxc;
3074         u64 lxoffrxc;
3075         u64 pxontxc[8];
3076         u64 pxonrxc[8];
3077         u64 pxofftxc[8];
3078         u64 pxoffrxc[8];
3079         u64 prc64;
3080         u64 prc127;
3081         u64 prc255;
3082         u64 prc511;
3083         u64 prc1023;
3084         u64 prc1522;
3085         u64 gprc;
3086         u64 bprc;
3087         u64 mprc;
3088         u64 gptc;
3089         u64 gorc;
3090         u64 gotc;
3091         u64 rnbc[8];
3092         u64 ruc;
3093         u64 rfc;
3094         u64 roc;
3095         u64 rjc;
3096         u64 mngprc;
3097         u64 mngpdc;
3098         u64 mngptc;
3099         u64 tor;
3100         u64 tpr;
3101         u64 tpt;
3102         u64 ptc64;
3103         u64 ptc127;
3104         u64 ptc255;
3105         u64 ptc511;
3106         u64 ptc1023;
3107         u64 ptc1522;
3108         u64 mptc;
3109         u64 bptc;
3110         u64 xec;
3111         u64 qprc[16];
3112         u64 qptc[16];
3113         u64 qbrc[16];
3114         u64 qbtc[16];
3115         u64 qprdc[16];
3116         u64 pxon2offc[8];
3117         u64 fdirustat_add;
3118         u64 fdirustat_remove;
3119         u64 fdirfstat_fadd;
3120         u64 fdirfstat_fremove;
3121         u64 fdirmatch;
3122         u64 fdirmiss;
3123         u64 fccrc;
3124         u64 fclast;
3125         u64 fcoerpdc;
3126         u64 fcoeprc;
3127         u64 fcoeptc;
3128         u64 fcoedwrc;
3129         u64 fcoedwtc;
3130         u64 fcoe_noddp;
3131         u64 fcoe_noddp_ext_buff;
3132         u64 ldpcec;
3133         u64 pcrc8ec;
3134         u64 b2ospc;
3135         u64 b2ogprc;
3136         u64 o2bgptc;
3137         u64 o2bspc;
3138 };
3139
3140 /* forward declaration */
3141 struct ixgbe_hw;
3142
3143 /* iterator type for walking multicast address lists */
3144 typedef u8* (*ixgbe_mc_addr_itr) (struct ixgbe_hw *hw, u8 **mc_addr_ptr,
3145                                   u32 *vmdq);
3146
3147 /* Function pointer table */
3148 struct ixgbe_eeprom_operations {
3149         s32 (*init_params)(struct ixgbe_hw *);
3150         s32 (*read)(struct ixgbe_hw *, u16, u16 *);
3151         s32 (*read_buffer)(struct ixgbe_hw *, u16, u16, u16 *);
3152         s32 (*write)(struct ixgbe_hw *, u16, u16);
3153         s32 (*write_buffer)(struct ixgbe_hw *, u16, u16, u16 *);
3154         s32 (*validate_checksum)(struct ixgbe_hw *, u16 *);
3155         s32 (*update_checksum)(struct ixgbe_hw *);
3156         s32 (*calc_checksum)(struct ixgbe_hw *);
3157 };
3158
3159 struct ixgbe_mac_operations {
3160         s32 (*init_hw)(struct ixgbe_hw *);
3161         s32 (*reset_hw)(struct ixgbe_hw *);
3162         s32 (*start_hw)(struct ixgbe_hw *);
3163         s32 (*clear_hw_cntrs)(struct ixgbe_hw *);
3164         void (*enable_relaxed_ordering)(struct ixgbe_hw *);
3165         enum ixgbe_media_type (*get_media_type)(struct ixgbe_hw *);
3166         u32 (*get_supported_physical_layer)(struct ixgbe_hw *);
3167         s32 (*get_mac_addr)(struct ixgbe_hw *, u8 *);
3168         s32 (*get_san_mac_addr)(struct ixgbe_hw *, u8 *);
3169         s32 (*set_san_mac_addr)(struct ixgbe_hw *, u8 *);
3170         s32 (*get_device_caps)(struct ixgbe_hw *, u16 *);
3171         s32 (*get_wwn_prefix)(struct ixgbe_hw *, u16 *, u16 *);
3172         s32 (*get_fcoe_boot_status)(struct ixgbe_hw *, u16 *);
3173         s32 (*stop_adapter)(struct ixgbe_hw *);
3174         s32 (*get_bus_info)(struct ixgbe_hw *);
3175         void (*set_lan_id)(struct ixgbe_hw *);
3176         s32 (*read_analog_reg8)(struct ixgbe_hw*, u32, u8*);
3177         s32 (*write_analog_reg8)(struct ixgbe_hw*, u32, u8);
3178         s32 (*setup_sfp)(struct ixgbe_hw *);
3179         s32 (*enable_rx_dma)(struct ixgbe_hw *, u32);
3180         s32 (*disable_sec_rx_path)(struct ixgbe_hw *);
3181         s32 (*enable_sec_rx_path)(struct ixgbe_hw *);
3182         s32 (*acquire_swfw_sync)(struct ixgbe_hw *, u32);
3183         void (*release_swfw_sync)(struct ixgbe_hw *, u32);
3184         s32 (*prot_autoc_read)(struct ixgbe_hw *, bool *, u32 *);
3185         s32 (*prot_autoc_write)(struct ixgbe_hw *, u32, bool);
3186
3187         /* Link */
3188         void (*disable_tx_laser)(struct ixgbe_hw *);
3189         void (*enable_tx_laser)(struct ixgbe_hw *);
3190         void (*flap_tx_laser)(struct ixgbe_hw *);
3191         s32 (*setup_link)(struct ixgbe_hw *, ixgbe_link_speed, bool);
3192         s32 (*check_link)(struct ixgbe_hw *, ixgbe_link_speed *, bool *, bool);
3193         s32 (*get_link_capabilities)(struct ixgbe_hw *, ixgbe_link_speed *,
3194                                      bool *);
3195
3196         /* Packet Buffer manipulation */
3197         void (*setup_rxpba)(struct ixgbe_hw *, int, u32, int);
3198
3199         /* LED */
3200         s32 (*led_on)(struct ixgbe_hw *, u32);
3201         s32 (*led_off)(struct ixgbe_hw *, u32);
3202         s32 (*blink_led_start)(struct ixgbe_hw *, u32);
3203         s32 (*blink_led_stop)(struct ixgbe_hw *, u32);
3204
3205         /* RAR, Multicast, VLAN */
3206         s32 (*set_rar)(struct ixgbe_hw *, u32, u8 *, u32, u32);
3207         s32 (*set_uc_addr)(struct ixgbe_hw *, u32, u8 *);
3208         s32 (*clear_rar)(struct ixgbe_hw *, u32);
3209         s32 (*insert_mac_addr)(struct ixgbe_hw *, u8 *, u32);
3210         s32 (*set_vmdq)(struct ixgbe_hw *, u32, u32);
3211         s32 (*set_vmdq_san_mac)(struct ixgbe_hw *, u32);
3212         s32 (*clear_vmdq)(struct ixgbe_hw *, u32, u32);
3213         s32 (*init_rx_addrs)(struct ixgbe_hw *);
3214         s32 (*update_uc_addr_list)(struct ixgbe_hw *, u8 *, u32,
3215                                    ixgbe_mc_addr_itr);
3216         s32 (*update_mc_addr_list)(struct ixgbe_hw *, u8 *, u32,
3217                                    ixgbe_mc_addr_itr, bool clear);
3218         s32 (*enable_mc)(struct ixgbe_hw *);
3219         s32 (*disable_mc)(struct ixgbe_hw *);
3220         s32 (*clear_vfta)(struct ixgbe_hw *);
3221         s32 (*set_vfta)(struct ixgbe_hw *, u32, u32, bool);
3222         s32 (*set_vlvf)(struct ixgbe_hw *, u32, u32, bool, bool *);
3223         s32 (*init_uta_tables)(struct ixgbe_hw *);
3224         void (*set_mac_anti_spoofing)(struct ixgbe_hw *, bool, int);
3225         void (*set_vlan_anti_spoofing)(struct ixgbe_hw *, bool, int);
3226
3227         /* Flow Control */
3228         s32 (*fc_enable)(struct ixgbe_hw *);
3229
3230         /* Manageability interface */
3231         s32 (*set_fw_drv_ver)(struct ixgbe_hw *, u8, u8, u8, u8);
3232         s32 (*get_thermal_sensor_data)(struct ixgbe_hw *);
3233         s32 (*init_thermal_sensor_thresh)(struct ixgbe_hw *hw);
3234         s32 (*dmac_config)(struct ixgbe_hw *hw);
3235         s32 (*dmac_update_tcs)(struct ixgbe_hw *hw);
3236         s32 (*dmac_config_tcs)(struct ixgbe_hw *hw);
3237         void (*get_rtrup2tc)(struct ixgbe_hw *hw, u8 *map);
3238         s32 (*set_eee)(struct ixgbe_hw *hw, bool enable_eee);
3239         s32 (*eee_linkup)(struct ixgbe_hw *hw, bool eee_enabled);
3240         void (*set_ethertype_anti_spoofing)(struct ixgbe_hw *, bool, int);
3241         void (*disable_rx)(struct ixgbe_hw *hw);
3242         void (*enable_rx)(struct ixgbe_hw *hw);
3243 };
3244
3245 struct ixgbe_phy_operations {
3246         s32 (*identify)(struct ixgbe_hw *);
3247         s32 (*identify_sfp)(struct ixgbe_hw *);
3248         s32 (*init)(struct ixgbe_hw *);
3249         s32 (*reset)(struct ixgbe_hw *);
3250         s32 (*read_reg)(struct ixgbe_hw *, u32, u32, u16 *);
3251         s32 (*write_reg)(struct ixgbe_hw *, u32, u32, u16);
3252         s32 (*read_reg_mdi)(struct ixgbe_hw *, u32, u32, u16 *);
3253         s32 (*write_reg_mdi)(struct ixgbe_hw *, u32, u32, u16);
3254         s32 (*setup_link)(struct ixgbe_hw *);
3255         s32 (*setup_link_speed)(struct ixgbe_hw *, ixgbe_link_speed, bool);
3256         s32 (*check_link)(struct ixgbe_hw *, ixgbe_link_speed *, bool *);
3257         s32 (*get_firmware_version)(struct ixgbe_hw *, u16 *);
3258         s32 (*read_i2c_byte)(struct ixgbe_hw *, u8, u8, u8 *);
3259         s32 (*write_i2c_byte)(struct ixgbe_hw *, u8, u8, u8);
3260         s32 (*read_i2c_sff8472)(struct ixgbe_hw *, u8 , u8 *);
3261         s32 (*read_i2c_eeprom)(struct ixgbe_hw *, u8 , u8 *);
3262         s32 (*write_i2c_eeprom)(struct ixgbe_hw *, u8, u8);
3263         void (*i2c_bus_clear)(struct ixgbe_hw *);
3264         s32 (*check_overtemp)(struct ixgbe_hw *);
3265 };
3266
3267 struct ixgbe_eeprom_info {
3268         struct ixgbe_eeprom_operations ops;
3269         enum ixgbe_eeprom_type type;
3270         u32 semaphore_delay;
3271         u16 word_size;
3272         u16 address_bits;
3273         u16 word_page_size;
3274 };
3275
3276 #define IXGBE_FLAGS_DOUBLE_RESET_REQUIRED       0x01
3277 struct ixgbe_mac_info {
3278         struct ixgbe_mac_operations ops;
3279         enum ixgbe_mac_type type;
3280         u8 addr[IXGBE_ETH_LENGTH_OF_ADDRESS];
3281         u8 perm_addr[IXGBE_ETH_LENGTH_OF_ADDRESS];
3282         u8 san_addr[IXGBE_ETH_LENGTH_OF_ADDRESS];
3283         /* prefix for World Wide Node Name (WWNN) */
3284         u16 wwnn_prefix;
3285         /* prefix for World Wide Port Name (WWPN) */
3286         u16 wwpn_prefix;
3287 #define IXGBE_MAX_MTA                   128
3288         u32 mta_shadow[IXGBE_MAX_MTA];
3289         s32 mc_filter_type;
3290         u32 mcft_size;
3291         u32 vft_size;
3292         u32 num_rar_entries;
3293         u32 rar_highwater;
3294         u32 rx_pb_size;
3295         u32 max_tx_queues;
3296         u32 max_rx_queues;
3297         u32 orig_autoc;
3298         u8  san_mac_rar_index;
3299         bool get_link_status;
3300         u32 orig_autoc2;
3301         u16 max_msix_vectors;
3302         bool arc_subsystem_valid;
3303         bool orig_link_settings_stored;
3304         bool autotry_restart;
3305         u8 flags;
3306         struct ixgbe_thermal_sensor_data  thermal_sensor_data;
3307         bool thermal_sensor_enabled;
3308         struct ixgbe_dmac_config dmac_config;
3309         bool set_lben;
3310 };
3311
3312 struct ixgbe_phy_info {
3313         struct ixgbe_phy_operations ops;
3314         enum ixgbe_phy_type type;
3315         u32 addr;
3316         u32 id;
3317         enum ixgbe_sfp_type sfp_type;
3318         bool sfp_setup_needed;
3319         u32 revision;
3320         enum ixgbe_media_type media_type;
3321         u32 phy_semaphore_mask;
3322         u8 lan_id;
3323         bool reset_disable;
3324         ixgbe_autoneg_advertised autoneg_advertised;
3325         enum ixgbe_smart_speed smart_speed;
3326         bool smart_speed_active;
3327         bool multispeed_fiber;
3328         bool reset_if_overtemp;
3329         bool qsfp_shared_i2c_bus;
3330 };
3331
3332 #include "ixgbe_mbx.h"
3333
3334 struct ixgbe_mbx_operations {
3335         void (*init_params)(struct ixgbe_hw *hw);
3336         s32  (*read)(struct ixgbe_hw *, u32 *, u16,  u16);
3337         s32  (*write)(struct ixgbe_hw *, u32 *, u16, u16);
3338         s32  (*read_posted)(struct ixgbe_hw *, u32 *, u16,  u16);
3339         s32  (*write_posted)(struct ixgbe_hw *, u32 *, u16, u16);
3340         s32  (*check_for_msg)(struct ixgbe_hw *, u16);
3341         s32  (*check_for_ack)(struct ixgbe_hw *, u16);
3342         s32  (*check_for_rst)(struct ixgbe_hw *, u16);
3343 };
3344
3345 struct ixgbe_mbx_stats {
3346         u32 msgs_tx;
3347         u32 msgs_rx;
3348
3349         u32 acks;
3350         u32 reqs;
3351         u32 rsts;
3352 };
3353
3354 struct ixgbe_mbx_info {
3355         struct ixgbe_mbx_operations ops;
3356         struct ixgbe_mbx_stats stats;
3357         u32 timeout;
3358         u32 usec_delay;
3359         u32 v2p_mailbox;
3360         u16 size;
3361 };
3362
3363 struct ixgbe_hw {
3364         u8 *hw_addr;
3365         void *back;
3366         struct ixgbe_mac_info mac;
3367         struct ixgbe_addr_filter_info addr_ctrl;
3368         struct ixgbe_fc_info fc;
3369         struct ixgbe_phy_info phy;
3370         struct ixgbe_eeprom_info eeprom;
3371         struct ixgbe_bus_info bus;
3372         struct ixgbe_mbx_info mbx;
3373         u16 device_id;
3374         u16 vendor_id;
3375         u16 subsystem_device_id;
3376         u16 subsystem_vendor_id;
3377         u8 revision_id;
3378         bool adapter_stopped;
3379         int api_version;
3380         bool force_full_reset;
3381         bool allow_unsupported_sfp;
3382         bool wol_enabled;
3383 };
3384
3385 #define ixgbe_call_func(hw, func, params, error) \
3386                 (func != NULL) ? func params : error
3387
3388
3389 /* Error Codes */
3390 #define IXGBE_SUCCESS                           0
3391 #define IXGBE_ERR_EEPROM                        -1
3392 #define IXGBE_ERR_EEPROM_CHECKSUM               -2
3393 #define IXGBE_ERR_PHY                           -3
3394 #define IXGBE_ERR_CONFIG                        -4
3395 #define IXGBE_ERR_PARAM                         -5
3396 #define IXGBE_ERR_MAC_TYPE                      -6
3397 #define IXGBE_ERR_UNKNOWN_PHY                   -7
3398 #define IXGBE_ERR_LINK_SETUP                    -8
3399 #define IXGBE_ERR_ADAPTER_STOPPED               -9
3400 #define IXGBE_ERR_INVALID_MAC_ADDR              -10
3401 #define IXGBE_ERR_DEVICE_NOT_SUPPORTED          -11
3402 #define IXGBE_ERR_MASTER_REQUESTS_PENDING       -12
3403 #define IXGBE_ERR_INVALID_LINK_SETTINGS         -13
3404 #define IXGBE_ERR_AUTONEG_NOT_COMPLETE          -14
3405 #define IXGBE_ERR_RESET_FAILED                  -15
3406 #define IXGBE_ERR_SWFW_SYNC                     -16
3407 #define IXGBE_ERR_PHY_ADDR_INVALID              -17
3408 #define IXGBE_ERR_I2C                           -18
3409 #define IXGBE_ERR_SFP_NOT_SUPPORTED             -19
3410 #define IXGBE_ERR_SFP_NOT_PRESENT               -20
3411 #define IXGBE_ERR_SFP_NO_INIT_SEQ_PRESENT       -21
3412 #define IXGBE_ERR_NO_SAN_ADDR_PTR               -22
3413 #define IXGBE_ERR_FDIR_REINIT_FAILED            -23
3414 #define IXGBE_ERR_EEPROM_VERSION                -24
3415 #define IXGBE_ERR_NO_SPACE                      -25
3416 #define IXGBE_ERR_OVERTEMP                      -26
3417 #define IXGBE_ERR_FC_NOT_NEGOTIATED             -27
3418 #define IXGBE_ERR_FC_NOT_SUPPORTED              -28
3419 #define IXGBE_ERR_SFP_SETUP_NOT_COMPLETE        -30
3420 #define IXGBE_ERR_PBA_SECTION                   -31
3421 #define IXGBE_ERR_INVALID_ARGUMENT              -32
3422 #define IXGBE_ERR_HOST_INTERFACE_COMMAND        -33
3423 #define IXGBE_ERR_OUT_OF_MEM                    -34
3424 #define IXGBE_ERR_FEATURE_NOT_SUPPORTED         -36
3425 #define IXGBE_ERR_EEPROM_PROTECTED_REGION       -37
3426 #define IXGBE_ERR_FDIR_CMD_INCOMPLETE           -38
3427
3428 #define IXGBE_NOT_IMPLEMENTED                   0x7FFFFFFF
3429
3430
3431 #ifdef IXGBE_OSDEP2
3432 #include "ixgbe_osdep2.h"
3433
3434 #endif /* IXGBE_OSDEP2 */
3435 #endif /* _IXGBE_TYPE_H_ */