aversive/parts/ATmega128A.h

   1 /*
   2  *  Copyright Droids Corporation, Microb Technology, Eirbot (2009)
   3  *
   4  *  This program is free software; you can redistribute it and/or modify
   5  *  it under the terms of the GNU General Public License as published by
   6  *  the Free Software Foundation; either version 2 of the License, or
   7  *  (at your option) any later version.
   8  *
   9  *  This program is distributed in the hope that it will be useful,
  10  *  but WITHOUT ANY WARRANTY; without even the implied warranty of
  11  *  MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  12  *  GNU General Public License for more details.
  13  *
  14  *  You should have received a copy of the GNU General Public License
  15  *  along with this program; if not, write to the Free Software
  16  *  Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307  USA
  17  *
  18  *  Revision : $Id $
  19  *
  20  */
  21
  22 /* WARNING : this file is automatically generated by scripts.
  23  * You should not edit it. If you find something wrong in it,
  24  * write to zer0@droids-corp.org */
  25
  26
  27 /* prescalers timer 0 */
  28 #define TIMER0_PRESCALER_DIV_0          0
  29 #define TIMER0_PRESCALER_DIV_1          1
  30 #define TIMER0_PRESCALER_DIV_8          2
  31 #define TIMER0_PRESCALER_DIV_32         3
  32 #define TIMER0_PRESCALER_DIV_64         4
  33 #define TIMER0_PRESCALER_DIV_128        5
  34 #define TIMER0_PRESCALER_DIV_256        6
  35 #define TIMER0_PRESCALER_DIV_1024       7
  36
  37 #define TIMER0_PRESCALER_REG_0          0
  38 #define TIMER0_PRESCALER_REG_1          1
  39 #define TIMER0_PRESCALER_REG_2          8
  40 #define TIMER0_PRESCALER_REG_3          32
  41 #define TIMER0_PRESCALER_REG_4          64
  42 #define TIMER0_PRESCALER_REG_5          128
  43 #define TIMER0_PRESCALER_REG_6          256
  44 #define TIMER0_PRESCALER_REG_7          1024
  45
  46 /* prescalers timer 1 */
  47 #define TIMER1_PRESCALER_DIV_0          0
  48 #define TIMER1_PRESCALER_DIV_1          1
  49 #define TIMER1_PRESCALER_DIV_8          2
  50 #define TIMER1_PRESCALER_DIV_64         3
  51 #define TIMER1_PRESCALER_DIV_256        4
  52 #define TIMER1_PRESCALER_DIV_1024       5
  53 #define TIMER1_PRESCALER_DIV_FALL       6
  54 #define TIMER1_PRESCALER_DIV_RISE       7
  55
  56 #define TIMER1_PRESCALER_REG_0          0
  57 #define TIMER1_PRESCALER_REG_1          1
  58 #define TIMER1_PRESCALER_REG_2          8
  59 #define TIMER1_PRESCALER_REG_3          64
  60 #define TIMER1_PRESCALER_REG_4          256
  61 #define TIMER1_PRESCALER_REG_5          1024
  62 #define TIMER1_PRESCALER_REG_6          -1
  63 #define TIMER1_PRESCALER_REG_7          -2
  64
  65 /* prescalers timer 2 */
  66 #define TIMER2_PRESCALER_DIV_0          0
  67 #define TIMER2_PRESCALER_DIV_1          1
  68 #define TIMER2_PRESCALER_DIV_8          2
  69 #define TIMER2_PRESCALER_DIV_64         3
  70 #define TIMER2_PRESCALER_DIV_256        4
  71 #define TIMER2_PRESCALER_DIV_1024       5
  72 #define TIMER2_PRESCALER_DIV_FALL       6
  73 #define TIMER2_PRESCALER_DIV_RISE       7
  74
  75 #define TIMER2_PRESCALER_REG_0          0
  76 #define TIMER2_PRESCALER_REG_1          1
  77 #define TIMER2_PRESCALER_REG_2          8
  78 #define TIMER2_PRESCALER_REG_3          64
  79 #define TIMER2_PRESCALER_REG_4          256
  80 #define TIMER2_PRESCALER_REG_5          1024
  81 #define TIMER2_PRESCALER_REG_6          -1
  82 #define TIMER2_PRESCALER_REG_7          -2
  83
  84 /* prescalers timer 3 */
  85 #define TIMER3_PRESCALER_DIV_0          0
  86 #define TIMER3_PRESCALER_DIV_1          1
  87 #define TIMER3_PRESCALER_DIV_8          2
  88 #define TIMER3_PRESCALER_DIV_64         3
  89 #define TIMER3_PRESCALER_DIV_256        4
  90 #define TIMER3_PRESCALER_DIV_1024       5
  91 #define TIMER3_PRESCALER_DIV_FALL       6
  92 #define TIMER3_PRESCALER_DIV_RISE       7
  93
  94 #define TIMER3_PRESCALER_REG_0          0
  95 #define TIMER3_PRESCALER_REG_1          1
  96 #define TIMER3_PRESCALER_REG_2          8
  97 #define TIMER3_PRESCALER_REG_3          64
  98 #define TIMER3_PRESCALER_REG_4          256
  99 #define TIMER3_PRESCALER_REG_5          1024
 100 #define TIMER3_PRESCALER_REG_6          -1
 101 #define TIMER3_PRESCALER_REG_7          -2
 102
 103
 104 /* available timers */
 105 #define TIMER0_AVAILABLE
 106 #define TIMER1_AVAILABLE
 107 #define TIMER1A_AVAILABLE
 108 #define TIMER1B_AVAILABLE
 109 #define TIMER1C_AVAILABLE
 110 #define TIMER2_AVAILABLE
 111 #define TIMER3_AVAILABLE
 112 #define TIMER3A_AVAILABLE
 113 #define TIMER3B_AVAILABLE
 114 #define TIMER3C_AVAILABLE
 115
 116 /* overflow interrupt number */
 117 #define SIG_OVERFLOW0_NUM 0
 118 #define SIG_OVERFLOW1_NUM 1
 119 #define SIG_OVERFLOW2_NUM 2
 120 #define SIG_OVERFLOW3_NUM 3
 121 #define SIG_OVERFLOW_TOTAL_NUM 4
 122
 123 /* output compare interrupt number */
 124 #define SIG_OUTPUT_COMPARE0_NUM 0
 125 #define SIG_OUTPUT_COMPARE1A_NUM 1
 126 #define SIG_OUTPUT_COMPARE1B_NUM 2
 127 #define SIG_OUTPUT_COMPARE1C_NUM 3
 128 #define SIG_OUTPUT_COMPARE2_NUM 4
 129 #define SIG_OUTPUT_COMPARE3A_NUM 5
 130 #define SIG_OUTPUT_COMPARE3B_NUM 6
 131 #define SIG_OUTPUT_COMPARE3C_NUM 7
 132 #define SIG_OUTPUT_COMPARE_TOTAL_NUM 8
 133
 134 /* Pwm nums */
 135 #define PWM0_NUM 0
 136 #define PWM1A_NUM 1
 137 #define PWM1B_NUM 2
 138 #define PWM1C_NUM 3
 139 #define PWM2_NUM 4
 140 #define PWM3A_NUM 5
 141 #define PWM3B_NUM 6
 142 #define PWM3C_NUM 7
 143 #define PWM_TOTAL_NUM 8
 144
 145 /* input capture interrupt number */
 146 #define SIG_INPUT_CAPTURE1_NUM 0
 147 #define SIG_INPUT_CAPTURE3_NUM 1
 148 #define SIG_INPUT_CAPTURE_TOTAL_NUM 2
 149
 150
 151 /* WDTCR */
 152 #define WDP0_REG             WDTCR
 153 #define WDP1_REG             WDTCR
 154 #define WDP2_REG             WDTCR
 155 #define WDE_REG              WDTCR
 156 #define WDCE_REG             WDTCR
 157
 158 /* ADMUX */
 159 #define MUX0_REG             ADMUX
 160 #define MUX1_REG             ADMUX
 161 #define MUX2_REG             ADMUX
 162 #define MUX3_REG             ADMUX
 163 #define MUX4_REG             ADMUX
 164 #define ADLAR_REG            ADMUX
 165 #define REFS0_REG            ADMUX
 166 #define REFS1_REG            ADMUX
 167
 168 /* EEDR */
 169 #define EEDR0_REG            EEDR
 170 #define EEDR1_REG            EEDR
 171 #define EEDR2_REG            EEDR
 172 #define EEDR3_REG            EEDR
 173 #define EEDR4_REG            EEDR
 174 #define EEDR5_REG            EEDR
 175 #define EEDR6_REG            EEDR
 176 #define EEDR7_REG            EEDR
 177
 178 /* RAMPZ */
 179 #define RAMPZ0_REG           RAMPZ
 180
 181 /* SPDR */
 182 #define SPDR0_REG            SPDR
 183 #define SPDR1_REG            SPDR
 184 #define SPDR2_REG            SPDR
 185 #define SPDR3_REG            SPDR
 186 #define SPDR4_REG            SPDR
 187 #define SPDR5_REG            SPDR
 188 #define SPDR6_REG            SPDR
 189 #define SPDR7_REG            SPDR
 190
 191 /* SPSR */
 192 #define SPI2X_REG            SPSR
 193 #define WCOL_REG             SPSR
 194 #define SPIF_REG             SPSR
 195
 196 /* ICR1H */
 197 #define ICR1H0_REG           ICR1H
 198 #define ICR1H1_REG           ICR1H
 199 #define ICR1H2_REG           ICR1H
 200 #define ICR1H3_REG           ICR1H
 201 #define ICR1H4_REG           ICR1H
 202 #define ICR1H5_REG           ICR1H
 203 #define ICR1H6_REG           ICR1H
 204 #define ICR1H7_REG           ICR1H
 205
 206 /* SPL */
 207 #define SP0_REG              SPL
 208 #define SP1_REG              SPL
 209 #define SP2_REG              SPL
 210 #define SP3_REG              SPL
 211 #define SP4_REG              SPL
 212 #define SP5_REG              SPL
 213 #define SP6_REG              SPL
 214 #define SP7_REG              SPL
 215
 216 /* DDRD */
 217 #define DDD0_REG             DDRD
 218 #define DDD1_REG             DDRD
 219 #define DDD2_REG             DDRD
 220 #define DDD3_REG             DDRD
 221 #define DDD4_REG             DDRD
 222 #define DDD5_REG             DDRD
 223 #define DDD6_REG             DDRD
 224 #define DDD7_REG             DDRD
 225
 226 /* TWSR */
 227 #define TWPS0_REG            TWSR
 228 #define TWPS1_REG            TWSR
 229 #define TWS3_REG             TWSR
 230 #define TWS4_REG             TWSR
 231 #define TWS5_REG             TWSR
 232 #define TWS6_REG             TWSR
 233 #define TWS7_REG             TWSR
 234
 235 /* TCNT1L */
 236 #define TCNT1L0_REG          TCNT1L
 237 #define TCNT1L1_REG          TCNT1L
 238 #define TCNT1L2_REG          TCNT1L
 239 #define TCNT1L3_REG          TCNT1L
 240 #define TCNT1L4_REG          TCNT1L
 241 #define TCNT1L5_REG          TCNT1L
 242 #define TCNT1L6_REG          TCNT1L
 243 #define TCNT1L7_REG          TCNT1L
 244
 245 /* PORTG */
 246 #define PORTG0_REG           PORTG
 247 #define PORTG1_REG           PORTG
 248 #define PORTG2_REG           PORTG
 249 #define PORTG3_REG           PORTG
 250 #define PORTG4_REG           PORTG
 251
 252 /* UCSR0C */
 253 #define UCPOL0_REG           UCSR0C
 254 #define UCSZ00_REG           UCSR0C
 255 #define UCSZ01_REG           UCSR0C
 256 #define USBS0_REG            UCSR0C
 257 #define UPM00_REG            UCSR0C
 258 #define UPM01_REG            UCSR0C
 259 #define UMSEL0_REG           UCSR0C
 260
 261 /* UCSR0B */
 262 #define TXB80_REG            UCSR0B
 263 #define RXB80_REG            UCSR0B
 264 #define UCSZ02_REG           UCSR0B
 265 #define TXEN0_REG            UCSR0B
 266 #define RXEN0_REG            UCSR0B
 267 #define UDRIE0_REG           UCSR0B
 268 #define TXCIE0_REG           UCSR0B
 269 #define RXCIE0_REG           UCSR0B
 270
 271 /* PORTB */
 272 #define PORTB0_REG           PORTB
 273 #define PORTB1_REG           PORTB
 274 #define PORTB2_REG           PORTB
 275 #define PORTB3_REG           PORTB
 276 #define PORTB4_REG           PORTB
 277 #define PORTB5_REG           PORTB
 278 #define PORTB6_REG           PORTB
 279 #define PORTB7_REG           PORTB
 280
 281 /* PORTC */
 282 #define PORTC0_REG           PORTC
 283 #define PORTC1_REG           PORTC
 284 #define PORTC2_REG           PORTC
 285 #define PORTC3_REG           PORTC
 286 #define PORTC4_REG           PORTC
 287 #define PORTC5_REG           PORTC
 288 #define PORTC6_REG           PORTC
 289 #define PORTC7_REG           PORTC
 290
 291 /* PORTA */
 292 #define PORTA0_REG           PORTA
 293 #define PORTA1_REG           PORTA
 294 #define PORTA2_REG           PORTA
 295 #define PORTA3_REG           PORTA
 296 #define PORTA4_REG           PORTA
 297 #define PORTA5_REG           PORTA
 298 #define PORTA6_REG           PORTA
 299 #define PORTA7_REG           PORTA
 300
 301 /* UDR1 */
 302 #define UDR10_REG            UDR1
 303 #define UDR11_REG            UDR1
 304 #define UDR12_REG            UDR1
 305 #define UDR13_REG            UDR1
 306 #define UDR14_REG            UDR1
 307 #define UDR15_REG            UDR1
 308 #define UDR16_REG            UDR1
 309 #define UDR17_REG            UDR1
 310
 311 /* UDR0 */
 312 #define UDR00_REG            UDR0
 313 #define UDR01_REG            UDR0
 314 #define UDR02_REG            UDR0
 315 #define UDR03_REG            UDR0
 316 #define UDR04_REG            UDR0
 317 #define UDR05_REG            UDR0
 318 #define UDR06_REG            UDR0
 319 #define UDR07_REG            UDR0
 320
 321 /* EICRB */
 322 #define ISC40_REG            EICRB
 323 #define ISC41_REG            EICRB
 324 #define ISC50_REG            EICRB
 325 #define ISC51_REG            EICRB
 326 #define ISC60_REG            EICRB
 327 #define ISC61_REG            EICRB
 328 #define ISC70_REG            EICRB
 329 #define ISC71_REG            EICRB
 330
 331 /* EICRA */
 332 #define ISC00_REG            EICRA
 333 #define ISC01_REG            EICRA
 334 #define ISC10_REG            EICRA
 335 #define ISC11_REG            EICRA
 336 #define ISC20_REG            EICRA
 337 #define ISC21_REG            EICRA
 338 #define ISC30_REG            EICRA
 339 #define ISC31_REG            EICRA
 340
 341 /* ASSR */
 342 #define TCR0UB_REG           ASSR
 343 #define OCR0UB_REG           ASSR
 344 #define TCN0UB_REG           ASSR
 345 #define AS0_REG              ASSR
 346
 347 /* SREG */
 348 #define C_REG                SREG
 349 #define Z_REG                SREG
 350 #define N_REG                SREG
 351 #define V_REG                SREG
 352 #define S_REG                SREG
 353 #define H_REG                SREG
 354 #define T_REG                SREG
 355 #define I_REG                SREG
 356
 357 /* UBRR1L */
 358 /* #define UBRR0_REG            UBRR1L */ /* dup in UBRR0L */
 359 /* #define UBRR1_REG            UBRR1L */ /* dup in UBRR0L */
 360 /* #define UBRR2_REG            UBRR1L */ /* dup in UBRR0L */
 361 /* #define UBRR3_REG            UBRR1L */ /* dup in UBRR0L */
 362 /* #define UBRR4_REG            UBRR1L */ /* dup in UBRR0L */
 363 /* #define UBRR5_REG            UBRR1L */ /* dup in UBRR0L */
 364 /* #define UBRR6_REG            UBRR1L */ /* dup in UBRR0L */
 365 /* #define UBRR7_REG            UBRR1L */ /* dup in UBRR0L */
 366
 367 /* DDRC */
 368 #define DDC0_REG             DDRC
 369 #define DDC1_REG             DDRC
 370 #define DDC2_REG             DDRC
 371 #define DDC3_REG             DDRC
 372 #define DDC4_REG             DDRC
 373 #define DDC5_REG             DDRC
 374 #define DDC6_REG             DDRC
 375 #define DDC7_REG             DDRC
 376
 377 /* OCR3AL */
 378 #define OCR3AL0_REG          OCR3AL
 379 #define OCR3AL1_REG          OCR3AL
 380 #define OCR3AL2_REG          OCR3AL
 381 #define OCR3AL3_REG          OCR3AL
 382 #define OCR3AL4_REG          OCR3AL
 383 #define OCR3AL5_REG          OCR3AL
 384 #define OCR3AL6_REG          OCR3AL
 385 #define OCR3AL7_REG          OCR3AL
 386
 387 /* DDRA */
 388 #define DDA0_REG             DDRA
 389 #define DDA1_REG             DDRA
 390 #define DDA2_REG             DDRA
 391 #define DDA3_REG             DDRA
 392 #define DDA4_REG             DDRA
 393 #define DDA5_REG             DDRA
 394 #define DDA6_REG             DDRA
 395 #define DDA7_REG             DDRA
 396
 397 /* DDRF */
 398 #define DDF0_REG             DDRF
 399 #define DDF1_REG             DDRF
 400 #define DDF2_REG             DDRF
 401 #define DDF3_REG             DDRF
 402 #define DDF4_REG             DDRF
 403 #define DDF5_REG             DDRF
 404 #define DDF6_REG             DDRF
 405 #define DDF7_REG             DDRF
 406
 407 /* DDRG */
 408 #define DDG0_REG             DDRG
 409 #define DDG1_REG             DDRG
 410 #define DDG2_REG             DDRG
 411 #define DDG3_REG             DDRG
 412 #define DDG4_REG             DDRG
 413
 414 /* OCR3AH */
 415 #define OCR3AH0_REG          OCR3AH
 416 #define OCR3AH1_REG          OCR3AH
 417 #define OCR3AH2_REG          OCR3AH
 418 #define OCR3AH3_REG          OCR3AH
 419 #define OCR3AH4_REG          OCR3AH
 420 #define OCR3AH5_REG          OCR3AH
 421 #define OCR3AH6_REG          OCR3AH
 422 #define OCR3AH7_REG          OCR3AH
 423
 424 /* TCCR1B */
 425 #define CS10_REG             TCCR1B
 426 #define CS11_REG             TCCR1B
 427 #define CS12_REG             TCCR1B
 428 #define WGM12_REG            TCCR1B
 429 #define WGM13_REG            TCCR1B
 430 #define ICES1_REG            TCCR1B
 431 #define ICNC1_REG            TCCR1B
 432
 433 /* OSCCAL */
 434 #define CAL0_REG             OSCCAL
 435 #define CAL1_REG             OSCCAL
 436 #define CAL2_REG             OSCCAL
 437 #define CAL3_REG             OSCCAL
 438 #define CAL4_REG             OSCCAL
 439 #define CAL5_REG             OSCCAL
 440 #define CAL6_REG             OSCCAL
 441 #define CAL7_REG             OSCCAL
 442
 443 /* SFIOR */
 444 #define ACME_REG             SFIOR
 445 #define PSR321_REG           SFIOR
 446 #define PSR0_REG             SFIOR
 447 #define PUD_REG              SFIOR
 448 #define TSM_REG              SFIOR
 449
 450 /* TCNT2 */
 451 #define TCNT2_0_REG          TCNT2
 452 #define TCNT2_1_REG          TCNT2
 453 #define TCNT2_2_REG          TCNT2
 454 #define TCNT2_3_REG          TCNT2
 455 #define TCNT2_4_REG          TCNT2
 456 #define TCNT2_5_REG          TCNT2
 457 #define TCNT2_6_REG          TCNT2
 458 #define TCNT2_7_REG          TCNT2
 459
 460 /* UBRR1H */
 461 /* #define UBRR8_REG            UBRR1H */ /* dup in UBRR0H */
 462 /* #define UBRR9_REG            UBRR1H */ /* dup in UBRR0H */
 463 /* #define UBRR10_REG           UBRR1H */ /* dup in UBRR0H */
 464 /* #define UBRR11_REG           UBRR1H */ /* dup in UBRR0H */
 465
 466 /* TWAR */
 467 #define TWGCE_REG            TWAR
 468 #define TWA0_REG             TWAR
 469 #define TWA1_REG             TWAR
 470 #define TWA2_REG             TWAR
 471 #define TWA3_REG             TWAR
 472 #define TWA4_REG             TWAR
 473 #define TWA5_REG             TWAR
 474 #define TWA6_REG             TWAR
 475
 476 /* TIFR */
 477 #define TOV0_REG             TIFR
 478 #define OCF0_REG             TIFR
 479 #define TOV1_REG             TIFR
 480 #define OCF1B_REG            TIFR
 481 #define OCF1A_REG            TIFR
 482 #define ICF1_REG             TIFR
 483 #define TOV2_REG             TIFR
 484 #define OCF2_REG             TIFR
 485
 486 /* TCNT0 */
 487 #define TCNT0_0_REG          TCNT0
 488 #define TCNT0_1_REG          TCNT0
 489 #define TCNT0_2_REG          TCNT0
 490 #define TCNT0_3_REG          TCNT0
 491 #define TCNT0_4_REG          TCNT0
 492 #define TCNT0_5_REG          TCNT0
 493 #define TCNT0_6_REG          TCNT0
 494 #define TCNT0_7_REG          TCNT0
 495
 496 /* ETIFR */
 497 #define OCF1C_REG            ETIFR
 498 #define OCF3C_REG            ETIFR
 499 #define TOV3_REG             ETIFR
 500 #define OCF3B_REG            ETIFR
 501 #define OCF3A_REG            ETIFR
 502 #define ICF3_REG             ETIFR
 503
 504 /* SPCR */
 505 #define SPR0_REG             SPCR
 506 #define SPR1_REG             SPCR
 507 #define CPHA_REG             SPCR
 508 #define CPOL_REG             SPCR
 509 #define MSTR_REG             SPCR
 510 #define DORD_REG             SPCR
 511 #define SPE_REG              SPCR
 512 #define SPIE_REG             SPCR
 513
 514 /* XDIV */
 515 #define XDIV0_REG            XDIV
 516 #define XDIV1_REG            XDIV
 517 #define XDIV2_REG            XDIV
 518 #define XDIV3_REG            XDIV
 519 #define XDIV4_REG            XDIV
 520 #define XDIV5_REG            XDIV
 521 #define XDIV6_REG            XDIV
 522 #define XDIVEN_REG           XDIV
 523
 524 /* OCR3CH */
 525 #define OCR3CH0_REG          OCR3CH
 526 #define OCR3CH1_REG          OCR3CH
 527 #define OCR3CH2_REG          OCR3CH
 528 #define OCR3CH3_REG          OCR3CH
 529 #define OCR3CH4_REG          OCR3CH
 530 #define OCR3CH5_REG          OCR3CH
 531 #define OCR3CH6_REG          OCR3CH
 532 #define OCR3CH7_REG          OCR3CH
 533
 534 /* ETIMSK */
 535 #define OCIE1C_REG           ETIMSK
 536 #define OCIE3C_REG           ETIMSK
 537 #define TOIE3_REG            ETIMSK
 538 #define OCIE3B_REG           ETIMSK
 539 #define OCIE3A_REG           ETIMSK
 540 #define TICIE3_REG           ETIMSK
 541
 542 /* OCR3CL */
 543 #define OCR3CL0_REG          OCR3CL
 544 #define OCR3CL1_REG          OCR3CL
 545 #define OCR3CL2_REG          OCR3CL
 546 #define OCR3CL3_REG          OCR3CL
 547 #define OCR3CL4_REG          OCR3CL
 548 #define OCR3CL5_REG          OCR3CL
 549 #define OCR3CL6_REG          OCR3CL
 550 #define OCR3CL7_REG          OCR3CL
 551
 552 /* TWBR */
 553 #define TWBR0_REG            TWBR
 554 #define TWBR1_REG            TWBR
 555 #define TWBR2_REG            TWBR
 556 #define TWBR3_REG            TWBR
 557 #define TWBR4_REG            TWBR
 558 #define TWBR5_REG            TWBR
 559 #define TWBR6_REG            TWBR
 560 #define TWBR7_REG            TWBR
 561
 562 /* SPH */
 563 #define SP8_REG              SPH
 564 #define SP9_REG              SPH
 565 #define SP10_REG             SPH
 566 #define SP11_REG             SPH
 567 #define SP12_REG             SPH
 568 #define SP13_REG             SPH
 569 #define SP14_REG             SPH
 570 #define SP15_REG             SPH
 571
 572 /* TCCR3C */
 573 #define FOC3C_REG            TCCR3C
 574 #define FOC3B_REG            TCCR3C
 575 #define FOC3A_REG            TCCR3C
 576
 577 /* TCCR3B */
 578 #define CS30_REG             TCCR3B
 579 #define CS31_REG             TCCR3B
 580 #define CS32_REG             TCCR3B
 581 #define WGM32_REG            TCCR3B
 582 #define WGM33_REG            TCCR3B
 583 #define ICES3_REG            TCCR3B
 584 #define ICNC3_REG            TCCR3B
 585
 586 /* TCCR3A */
 587 #define WGM30_REG            TCCR3A
 588 #define WGM31_REG            TCCR3A
 589 #define COM3C0_REG           TCCR3A
 590 #define COM3C1_REG           TCCR3A
 591 #define COM3B0_REG           TCCR3A
 592 #define COM3B1_REG           TCCR3A
 593 #define COM3A0_REG           TCCR3A
 594 #define COM3A1_REG           TCCR3A
 595
 596 /* OCR1BL */
 597 #define OCR1BL0_REG          OCR1BL
 598 #define OCR1BL1_REG          OCR1BL
 599 #define OCR1BL2_REG          OCR1BL
 600 #define OCR1BL3_REG          OCR1BL
 601 #define OCR1BL4_REG          OCR1BL
 602 #define OCR1BL5_REG          OCR1BL
 603 #define OCR1BL6_REG          OCR1BL
 604 #define OCR1BL7_REG          OCR1BL
 605
 606 /* TCNT3H */
 607 #define TCNT3H0_REG          TCNT3H
 608 #define TCNT3H1_REG          TCNT3H
 609 #define TCNT3H2_REG          TCNT3H
 610 #define TCNT3H3_REG          TCNT3H
 611 #define TCNT3H4_REG          TCNT3H
 612 #define TCNT3H5_REG          TCNT3H
 613 #define TCNT3H6_REG          TCNT3H
 614 #define TCNT3H7_REG          TCNT3H
 615
 616 /* OCR1BH */
 617 #define OCR1BH0_REG          OCR1BH
 618 #define OCR1BH1_REG          OCR1BH
 619 #define OCR1BH2_REG          OCR1BH
 620 #define OCR1BH3_REG          OCR1BH
 621 #define OCR1BH4_REG          OCR1BH
 622 #define OCR1BH5_REG          OCR1BH
 623 #define OCR1BH6_REG          OCR1BH
 624 #define OCR1BH7_REG          OCR1BH
 625
 626 /* TCNT3L */
 627 #define TCN3L0_REG           TCNT3L
 628 #define TCN3L1_REG           TCNT3L
 629 #define TCN3L2_REG           TCNT3L
 630 #define TCN3L3_REG           TCNT3L
 631 #define TCN3L4_REG           TCNT3L
 632 #define TCN3L5_REG           TCNT3L
 633 #define TCN3L6_REG           TCNT3L
 634 #define TCN3L7_REG           TCNT3L
 635
 636 /* ICR1L */
 637 #define ICR1L0_REG           ICR1L
 638 #define ICR1L1_REG           ICR1L
 639 #define ICR1L2_REG           ICR1L
 640 #define ICR1L3_REG           ICR1L
 641 #define ICR1L4_REG           ICR1L
 642 #define ICR1L5_REG           ICR1L
 643 #define ICR1L6_REG           ICR1L
 644 #define ICR1L7_REG           ICR1L
 645
 646 /* EECR */
 647 #define EERE_REG             EECR
 648 #define EEWE_REG             EECR
 649 #define EEMWE_REG            EECR
 650 #define EERIE_REG            EECR
 651
 652 /* TWCR */
 653 #define TWIE_REG             TWCR
 654 #define TWEN_REG             TWCR
 655 #define TWWC_REG             TWCR
 656 #define TWSTO_REG            TWCR
 657 #define TWSTA_REG            TWCR
 658 #define TWEA_REG             TWCR
 659 #define TWINT_REG            TWCR
 660
 661 /* MCUCSR */
 662 #define PORF_REG             MCUCSR
 663 #define EXTRF_REG            MCUCSR
 664 #define BORF_REG             MCUCSR
 665 #define WDRF_REG             MCUCSR
 666 #define JTRF_REG             MCUCSR
 667 #define JTD_REG              MCUCSR
 668
 669 /* UCSR0A */
 670 #define MPCM0_REG            UCSR0A
 671 #define U2X0_REG             UCSR0A
 672 #define UPE0_REG             UCSR0A
 673 #define DOR0_REG             UCSR0A
 674 #define FE0_REG              UCSR0A
 675 #define UDRE0_REG            UCSR0A
 676 #define TXC0_REG             UCSR0A
 677 #define RXC0_REG             UCSR0A
 678
 679 /* UBRR0H */
 680 /* #define UBRR8_REG            UBRR0H */ /* dup in UBRR1H */
 681 /* #define UBRR9_REG            UBRR0H */ /* dup in UBRR1H */
 682 /* #define UBRR10_REG           UBRR0H */ /* dup in UBRR1H */
 683 /* #define UBRR11_REG           UBRR0H */ /* dup in UBRR1H */
 684
 685 /* UBRR0L */
 686 /* #define UBRR0_REG            UBRR0L */ /* dup in UBRR1L */
 687 /* #define UBRR1_REG            UBRR0L */ /* dup in UBRR1L */
 688 /* #define UBRR2_REG            UBRR0L */ /* dup in UBRR1L */
 689 /* #define UBRR3_REG            UBRR0L */ /* dup in UBRR1L */
 690 /* #define UBRR4_REG            UBRR0L */ /* dup in UBRR1L */
 691 /* #define UBRR5_REG            UBRR0L */ /* dup in UBRR1L */
 692 /* #define UBRR6_REG            UBRR0L */ /* dup in UBRR1L */
 693 /* #define UBRR7_REG            UBRR0L */ /* dup in UBRR1L */
 694
 695 /* EEARH */
 696 #define EEAR8_REG            EEARH
 697 #define EEAR9_REG            EEARH
 698 #define EEAR10_REG           EEARH
 699 #define EEAR11_REG           EEARH
 700
 701 /* EEARL */
 702 #define EEARL0_REG           EEARL
 703 #define EEARL1_REG           EEARL
 704 #define EEARL2_REG           EEARL
 705 #define EEARL3_REG           EEARL
 706 #define EEARL4_REG           EEARL
 707 #define EEARL5_REG           EEARL
 708 #define EEARL6_REG           EEARL
 709 #define EEARL7_REG           EEARL
 710
 711 /* MCUCR */
 712 #define IVCE_REG             MCUCR
 713 #define IVSEL_REG            MCUCR
 714 #define SM2_REG              MCUCR
 715 #define SM0_REG              MCUCR
 716 #define SM1_REG              MCUCR
 717 #define SE_REG               MCUCR
 718 #define SRW10_REG            MCUCR
 719 #define SRE_REG              MCUCR
 720
 721 /* OCR1CL */
 722 #define OCR1CL0_REG          OCR1CL
 723 #define OCR1CL1_REG          OCR1CL
 724 #define OCR1CL2_REG          OCR1CL
 725 #define OCR1CL3_REG          OCR1CL
 726 #define OCR1CL4_REG          OCR1CL
 727 #define OCR1CL5_REG          OCR1CL
 728 #define OCR1CL6_REG          OCR1CL
 729 #define OCR1CL7_REG          OCR1CL
 730
 731 /* OCR1CH */
 732 #define OCR1CH0_REG          OCR1CH
 733 #define OCR1CH1_REG          OCR1CH
 734 #define OCR1CH2_REG          OCR1CH
 735 #define OCR1CH3_REG          OCR1CH
 736 #define OCR1CH4_REG          OCR1CH
 737 #define OCR1CH5_REG          OCR1CH
 738 #define OCR1CH6_REG          OCR1CH
 739 #define OCR1CH7_REG          OCR1CH
 740
 741 /* OCDR */
 742 #define OCDR0_REG            OCDR
 743 #define OCDR1_REG            OCDR
 744 #define OCDR2_REG            OCDR
 745 #define OCDR3_REG            OCDR
 746 #define OCDR4_REG            OCDR
 747 #define OCDR5_REG            OCDR
 748 #define OCDR6_REG            OCDR
 749 #define OCDR7_REG            OCDR
 750
 751 /* EIFR */
 752 #define INTF0_REG            EIFR
 753 #define INTF1_REG            EIFR
 754 #define INTF2_REG            EIFR
 755 #define INTF3_REG            EIFR
 756 #define INTF4_REG            EIFR
 757 #define INTF5_REG            EIFR
 758 #define INTF6_REG            EIFR
 759 #define INTF7_REG            EIFR
 760
 761 /* UCSR1B */
 762 #define TXB81_REG            UCSR1B
 763 #define RXB81_REG            UCSR1B
 764 #define UCSZ12_REG           UCSR1B
 765 #define TXEN1_REG            UCSR1B
 766 #define RXEN1_REG            UCSR1B
 767 #define UDRIE1_REG           UCSR1B
 768 #define TXCIE1_REG           UCSR1B
 769 #define RXCIE1_REG           UCSR1B
 770
 771 /* UCSR1C */
 772 #define UCPOL1_REG           UCSR1C
 773 #define UCSZ10_REG           UCSR1C
 774 #define UCSZ11_REG           UCSR1C
 775 #define USBS1_REG            UCSR1C
 776 #define UPM10_REG            UCSR1C
 777 #define UPM11_REG            UCSR1C
 778 #define UMSEL1_REG           UCSR1C
 779
 780 /* UCSR1A */
 781 #define MPCM1_REG            UCSR1A
 782 #define U2X1_REG             UCSR1A
 783 #define UPE1_REG             UCSR1A
 784 #define DOR1_REG             UCSR1A
 785 #define FE1_REG              UCSR1A
 786 #define UDRE1_REG            UCSR1A
 787 #define TXC1_REG             UCSR1A
 788 #define RXC1_REG             UCSR1A
 789
 790 /* TCCR0 */
 791 #define CS00_REG             TCCR0
 792 #define CS01_REG             TCCR0
 793 #define CS02_REG             TCCR0
 794 #define WGM01_REG            TCCR0
 795 #define COM00_REG            TCCR0
 796 #define COM01_REG            TCCR0
 797 #define WGM00_REG            TCCR0
 798 #define FOC0_REG             TCCR0
 799
 800 /* TCCR2 */
 801 #define CS20_REG             TCCR2
 802 #define CS21_REG             TCCR2
 803 #define CS22_REG             TCCR2
 804 #define WGM21_REG            TCCR2
 805 #define COM20_REG            TCCR2
 806 #define COM21_REG            TCCR2
 807 #define WGM20_REG            TCCR2
 808 #define FOC2_REG             TCCR2
 809
 810 /* DDRB */
 811 #define DDB0_REG             DDRB
 812 #define DDB1_REG             DDRB
 813 #define DDB2_REG             DDRB
 814 #define DDB3_REG             DDRB
 815 #define DDB4_REG             DDRB
 816 #define DDB5_REG             DDRB
 817 #define DDB6_REG             DDRB
 818 #define DDB7_REG             DDRB
 819
 820 /* TWDR */
 821 #define TWD0_REG             TWDR
 822 #define TWD1_REG             TWDR
 823 #define TWD2_REG             TWDR
 824 #define TWD3_REG             TWDR
 825 #define TWD4_REG             TWDR
 826 #define TWD5_REG             TWDR
 827 #define TWD6_REG             TWDR
 828 #define TWD7_REG             TWDR
 829
 830 /* TIMSK */
 831 #define TOIE0_REG            TIMSK
 832 #define OCIE0_REG            TIMSK
 833 #define TOIE1_REG            TIMSK
 834 #define OCIE1B_REG           TIMSK
 835 #define OCIE1A_REG           TIMSK
 836 #define TICIE1_REG           TIMSK
 837 #define TOIE2_REG            TIMSK
 838 #define OCIE2_REG            TIMSK
 839
 840 /* EIMSK */
 841 #define INT0_REG             EIMSK
 842 #define INT1_REG             EIMSK
 843 #define INT2_REG             EIMSK
 844 #define INT3_REG             EIMSK
 845 #define INT4_REG             EIMSK
 846 #define INT5_REG             EIMSK
 847 #define INT6_REG             EIMSK
 848 #define INT7_REG             EIMSK
 849
 850 /* TCCR1A */
 851 #define WGM10_REG            TCCR1A
 852 #define WGM11_REG            TCCR1A
 853 #define COM1C0_REG           TCCR1A
 854 #define COM1C1_REG           TCCR1A
 855 #define COM1B0_REG           TCCR1A
 856 #define COM1B1_REG           TCCR1A
 857 #define COM1A0_REG           TCCR1A
 858 #define COM1A1_REG           TCCR1A
 859
 860 /* ACSR */
 861 #define ACIS0_REG            ACSR
 862 #define ACIS1_REG            ACSR
 863 #define ACIC_REG             ACSR
 864 #define ACIE_REG             ACSR
 865 #define ACI_REG              ACSR
 866 #define ACO_REG              ACSR
 867 #define ACBG_REG             ACSR
 868 #define ACD_REG              ACSR
 869
 870 /* PORTF */
 871 #define PORTF0_REG           PORTF
 872 #define PORTF1_REG           PORTF
 873 #define PORTF2_REG           PORTF
 874 #define PORTF3_REG           PORTF
 875 #define PORTF4_REG           PORTF
 876 #define PORTF5_REG           PORTF
 877 #define PORTF6_REG           PORTF
 878 #define PORTF7_REG           PORTF
 879
 880 /* TCCR1C */
 881 #define FOC1C_REG            TCCR1C
 882 #define FOC1B_REG            TCCR1C
 883 #define FOC1A_REG            TCCR1C
 884
 885 /* ICR3H */
 886 #define ICR3H0_REG           ICR3H
 887 #define ICR3H1_REG           ICR3H
 888 #define ICR3H2_REG           ICR3H
 889 #define ICR3H3_REG           ICR3H
 890 #define ICR3H4_REG           ICR3H
 891 #define ICR3H5_REG           ICR3H
 892 #define ICR3H6_REG           ICR3H
 893 #define ICR3H7_REG           ICR3H
 894
 895 /* DDRE */
 896 #define DDE0_REG             DDRE
 897 #define DDE1_REG             DDRE
 898 #define DDE2_REG             DDRE
 899 #define DDE3_REG             DDRE
 900 #define DDE4_REG             DDRE
 901 #define DDE5_REG             DDRE
 902 #define DDE6_REG             DDRE
 903 #define DDE7_REG             DDRE
 904
 905 /* PORTD */
 906 #define PORTD0_REG           PORTD
 907 #define PORTD1_REG           PORTD
 908 #define PORTD2_REG           PORTD
 909 #define PORTD3_REG           PORTD
 910 #define PORTD4_REG           PORTD
 911 #define PORTD5_REG           PORTD
 912 #define PORTD6_REG           PORTD
 913 #define PORTD7_REG           PORTD
 914
 915 /* ICR3L */
 916 #define ICR3L0_REG           ICR3L
 917 #define ICR3L1_REG           ICR3L
 918 #define ICR3L2_REG           ICR3L
 919 #define ICR3L3_REG           ICR3L
 920 #define ICR3L4_REG           ICR3L
 921 #define ICR3L5_REG           ICR3L
 922 #define ICR3L6_REG           ICR3L
 923 #define ICR3L7_REG           ICR3L
 924
 925 /* PORTE */
 926 #define PORTE0_REG           PORTE
 927 #define PORTE1_REG           PORTE
 928 #define PORTE2_REG           PORTE
 929 #define PORTE3_REG           PORTE
 930 #define PORTE4_REG           PORTE
 931 #define PORTE5_REG           PORTE
 932 #define PORTE6_REG           PORTE
 933 #define PORTE7_REG           PORTE
 934
 935 /* SPMCSR */
 936 #define SPMEN_REG            SPMCSR
 937 #define PGERS_REG            SPMCSR
 938 #define PGWRT_REG            SPMCSR
 939 #define BLBSET_REG           SPMCSR
 940 #define RWWSRE_REG           SPMCSR
 941 #define RWWSB_REG            SPMCSR
 942 #define SPMIE_REG            SPMCSR
 943
 944 /* TCNT1H */
 945 #define TCNT1H0_REG          TCNT1H
 946 #define TCNT1H1_REG          TCNT1H
 947 #define TCNT1H2_REG          TCNT1H
 948 #define TCNT1H3_REG          TCNT1H
 949 #define TCNT1H4_REG          TCNT1H
 950 #define TCNT1H5_REG          TCNT1H
 951 #define TCNT1H6_REG          TCNT1H
 952 #define TCNT1H7_REG          TCNT1H
 953
 954 /* ADCL */
 955 #define ADCL0_REG            ADCL
 956 #define ADCL1_REG            ADCL
 957 #define ADCL2_REG            ADCL
 958 #define ADCL3_REG            ADCL
 959 #define ADCL4_REG            ADCL
 960 #define ADCL5_REG            ADCL
 961 #define ADCL6_REG            ADCL
 962 #define ADCL7_REG            ADCL
 963
 964 /* ADCH */
 965 #define ADCH0_REG            ADCH
 966 #define ADCH1_REG            ADCH
 967 #define ADCH2_REG            ADCH
 968 #define ADCH3_REG            ADCH
 969 #define ADCH4_REG            ADCH
 970 #define ADCH5_REG            ADCH
 971 #define ADCH6_REG            ADCH
 972 #define ADCH7_REG            ADCH
 973
 974 /* OCR3BL */
 975 #define OCR3BL0_REG          OCR3BL
 976 #define OCR3BL1_REG          OCR3BL
 977 #define OCR3BL2_REG          OCR3BL
 978 #define OCR3BL3_REG          OCR3BL
 979 #define OCR3BL4_REG          OCR3BL
 980 #define OCR3BL5_REG          OCR3BL
 981 #define OCR3BL6_REG          OCR3BL
 982 #define OCR3BL7_REG          OCR3BL
 983
 984 /* OCR3BH */
 985 #define OCR3BH0_REG          OCR3BH
 986 #define OCR3BH1_REG          OCR3BH
 987 #define OCR3BH2_REG          OCR3BH
 988 #define OCR3BH3_REG          OCR3BH
 989 #define OCR3BH4_REG          OCR3BH
 990 #define OCR3BH5_REG          OCR3BH
 991 #define OCR3BH6_REG          OCR3BH
 992 #define OCR3BH7_REG          OCR3BH
 993
 994 /* ADCSRA */
 995 #define ADPS0_REG            ADCSRA
 996 #define ADPS1_REG            ADCSRA
 997 #define ADPS2_REG            ADCSRA
 998 #define ADIE_REG             ADCSRA
 999 #define ADIF_REG             ADCSRA
1000 #define ADFR_REG             ADCSRA
1001 #define ADSC_REG             ADCSRA
1002 #define ADEN_REG             ADCSRA
1003
1004 /* XMCRB */
1005 #define XMM0_REG             XMCRB
1006 #define XMM1_REG             XMCRB
1007 #define XMM2_REG             XMCRB
1008 #define XMBK_REG             XMCRB
1009
1010 /* XMCRA */
1011 #define SRW11_REG            XMCRA
1012 #define SRW00_REG            XMCRA
1013 #define SRW01_REG            XMCRA
1014 #define SRL0_REG             XMCRA
1015 #define SRL1_REG             XMCRA
1016 #define SRL2_REG             XMCRA
1017
1018 /* PINC */
1019 #define PINC0_REG            PINC
1020 #define PINC1_REG            PINC
1021 #define PINC2_REG            PINC
1022 #define PINC3_REG            PINC
1023 #define PINC4_REG            PINC
1024 #define PINC5_REG            PINC
1025 #define PINC6_REG            PINC
1026 #define PINC7_REG            PINC
1027
1028 /* PINB */
1029 #define PINB0_REG            PINB
1030 #define PINB1_REG            PINB
1031 #define PINB2_REG            PINB
1032 #define PINB3_REG            PINB
1033 #define PINB4_REG            PINB
1034 #define PINB5_REG            PINB
1035 #define PINB6_REG            PINB
1036 #define PINB7_REG            PINB
1037
1038 /* PINA */
1039 #define PINA0_REG            PINA
1040 #define PINA1_REG            PINA
1041 #define PINA2_REG            PINA
1042 #define PINA3_REG            PINA
1043 #define PINA4_REG            PINA
1044 #define PINA5_REG            PINA
1045 #define PINA6_REG            PINA
1046 #define PINA7_REG            PINA
1047
1048 /* PING */
1049 #define PING0_REG            PING
1050 #define PING1_REG            PING
1051 #define PING2_REG            PING
1052 #define PING3_REG            PING
1053 #define PING4_REG            PING
1054
1055 /* PINF */
1056 #define PINF0_REG            PINF
1057 #define PINF1_REG            PINF
1058 #define PINF2_REG            PINF
1059 #define PINF3_REG            PINF
1060 #define PINF4_REG            PINF
1061 #define PINF5_REG            PINF
1062 #define PINF6_REG            PINF
1063 #define PINF7_REG            PINF
1064
1065 /* PINE */
1066 #define PINE0_REG            PINE
1067 #define PINE1_REG            PINE
1068 #define PINE2_REG            PINE
1069 #define PINE3_REG            PINE
1070 #define PINE4_REG            PINE
1071 #define PINE5_REG            PINE
1072 #define PINE6_REG            PINE
1073 #define PINE7_REG            PINE
1074
1075 /* PIND */
1076 #define PIND0_REG            PIND
1077 #define PIND1_REG            PIND
1078 #define PIND2_REG            PIND
1079 #define PIND3_REG            PIND
1080 #define PIND4_REG            PIND
1081 #define PIND5_REG            PIND
1082 #define PIND6_REG            PIND
1083 #define PIND7_REG            PIND
1084
1085 /* OCR1AH */
1086 #define OCR1AH0_REG          OCR1AH
1087 #define OCR1AH1_REG          OCR1AH
1088 #define OCR1AH2_REG          OCR1AH
1089 #define OCR1AH3_REG          OCR1AH
1090 #define OCR1AH4_REG          OCR1AH
1091 #define OCR1AH5_REG          OCR1AH
1092 #define OCR1AH6_REG          OCR1AH
1093 #define OCR1AH7_REG          OCR1AH
1094
1095 /* OCR1AL */
1096 #define OCR1AL0_REG          OCR1AL
1097 #define OCR1AL1_REG          OCR1AL
1098 #define OCR1AL2_REG          OCR1AL
1099 #define OCR1AL3_REG          OCR1AL
1100 #define OCR1AL4_REG          OCR1AL
1101 #define OCR1AL5_REG          OCR1AL
1102 #define OCR1AL6_REG          OCR1AL
1103 #define OCR1AL7_REG          OCR1AL
1104
1105 /* OCR0 */
1106 #define OCR0_0_REG           OCR0
1107 #define OCR0_1_REG           OCR0
1108 #define OCR0_2_REG           OCR0
1109 #define OCR0_3_REG           OCR0
1110 #define OCR0_4_REG           OCR0
1111 #define OCR0_5_REG           OCR0
1112 #define OCR0_6_REG           OCR0
1113 #define OCR0_7_REG           OCR0
1114
1115 /* OCR2 */
1116 #define OCR2_0_REG           OCR2
1117 #define OCR2_1_REG           OCR2
1118 #define OCR2_2_REG           OCR2
1119 #define OCR2_3_REG           OCR2
1120 #define OCR2_4_REG           OCR2
1121 #define OCR2_5_REG           OCR2
1122 #define OCR2_6_REG           OCR2
1123 #define OCR2_7_REG           OCR2
1124
1125 /* pins mapping */
1126 #define AD0_PORT PORTA
1127 #define AD0_BIT 0
1128
1129 #define AD1_PORT PORTA
1130 #define AD1_BIT 1
1131
1132 #define AD2_PORT PORTA
1133 #define AD2_BIT 2
1134
1135 #define AD3_PORT PORTA
1136 #define AD3_BIT 3
1137
1138 #define AD4_PORT PORTA
1139 #define AD4_BIT 4
1140
1141 #define AD5_PORT PORTA
1142 #define AD5_BIT 5
1143
1144 #define AD6_PORT PORTA
1145 #define AD6_BIT 6
1146
1147 #define AD7_PORT PORTA
1148 #define AD7_BIT 7
1149
1150 #define SS_PORT PORTB
1151 #define SS_BIT 0
1152
1153 #define SCK_PORT PORTB
1154 #define SCK_BIT 1
1155
1156 #define MOSI_PORT PORTB
1157 #define MOSI_BIT 2
1158
1159 #define MISO_PORT PORTB
1160 #define MISO_BIT 3
1161
1162 #define OC0_PORT PORTB
1163 #define OC0_BIT 4
1164 #define PWM0_PORT PORTB
1165 #define PWM0_BIT 4
1166
1167 #define OC1A_PORT PORTB
1168 #define OC1A_BIT 5
1169 #define PWM1A_PORT PORTB
1170 #define PWM1A_BIT 5
1171
1172 #define OC1B_PORT PORTB
1173 #define OC1B_BIT 6
1174 #define PWM1B_PORT PORTB
1175 #define PWM1B_BIT 6
1176
1177 #define OC2_PORT PORTB
1178 #define OC2_BIT 7
1179 #define PWM2_PORT PORTB
1180 #define PWM2_BIT 7
1181 #define OC1C_PORT PORTB
1182 #define OC1C_BIT 7
1183
1184 #define A8_PORT PORTC
1185 #define A8_BIT 0
1186
1187 #define A9_PORT PORTC
1188 #define A9_BIT 1
1189
1190 #define A10_PORT PORTC
1191 #define A10_BIT 2
1192
1193 #define A11_PORT PORTC
1194 #define A11_BIT 3
1195
1196 #define A12_PORT PORTC
1197 #define A12_BIT 4
1198
1199 #define A13_PORT PORTC
1200 #define A13_BIT 5
1201
1202 #define A14_PORT PORTC
1203 #define A14_BIT 6
1204
1205 #define A15_PORT PORTC
1206 #define A15_BIT 7
1207
1208 #define SCL_PORT PORTD
1209 #define SCL_BIT 0
1210 #define INT0_PORT PORTD
1211 #define INT0_BIT 0
1212
1213 #define SDA_PORT PORTD
1214 #define SDA_BIT 1
1215 #define INT1_PORT PORTD
1216 #define INT1_BIT 1
1217
1218 #define RXD1_PORT PORTD
1219 #define RXD1_BIT 2
1220 #define INT2_PORT PORTD
1221 #define INT2_BIT 2
1222
1223 #define TXD1_PORT PORTD
1224 #define TXD1_BIT 3
1225 #define INT3_PORT PORTD
1226 #define INT3_BIT 3
1227
1228 #define IC1_PORT PORTD
1229 #define IC1_BIT 4
1230
1231 #define XCK1_PORT PORTD
1232 #define XCK1_BIT 5
1233
1234 #define T1_PORT PORTD
1235 #define T1_BIT 6
1236
1237 #define T2_PORT PORTD
1238 #define T2_BIT 7
1239
1240 #define RXD0_PORT PORTE
1241 #define RXD0_BIT 0
1242 #define PDI_PORT PORTE
1243 #define PDI_BIT 0
1244
1245 #define TXD0_PORT PORTE
1246 #define TXD0_BIT 1
1247 #define PDO_PORT PORTE
1248 #define PDO_BIT 1
1249
1250 #define XCK0_PORT PORTE
1251 #define XCK0_BIT 2
1252 #define AIN0_PORT PORTE
1253 #define AIN0_BIT 2
1254
1255 #define OC3A_PORT PORTE
1256 #define OC3A_BIT 3
1257 #define AIN1_PORT PORTE
1258 #define AIN1_BIT 3
1259
1260 #define OC3B_PORT PORTE
1261 #define OC3B_BIT 4
1262 #define INT4_PORT PORTE
1263 #define INT4_BIT 4
1264
1265 #define OC3C_PORT PORTE
1266 #define OC3C_BIT 5
1267 #define INT5_PORT PORTE
1268 #define INT5_BIT 5
1269
1270 #define T3_PORT PORTE
1271 #define T3_BIT 6
1272 #define INT6_PORT PORTE
1273 #define INT6_BIT 6
1274
1275 #define IC3_PORT PORTE
1276 #define IC3_BIT 7
1277 #define INT7_PORT PORTE
1278 #define INT7_BIT 7
1279
1280 #define ADC0_PORT PORTF
1281 #define ADC0_BIT 0
1282
1283 #define ADC1_PORT PORTF
1284 #define ADC1_BIT 1
1285
1286 #define ADC2_PORT PORTF
1287 #define ADC2_BIT 2
1288
1289 #define ADC3_PORT PORTF
1290 #define ADC3_BIT 3
1291
1292 #define ADC4_PORT PORTF
1293 #define ADC4_BIT 4
1294 #define TCK_PORT PORTF
1295 #define TCK_BIT 4
1296
1297 #define ADC5_PORT PORTF
1298 #define ADC5_BIT 5
1299 #define TMS_PORT PORTF
1300 #define TMS_BIT 5
1301
1302 #define ADC6_PORT PORTF
1303 #define ADC6_BIT 6
1304 #define TD0_PORT PORTF
1305 #define TD0_BIT 6
1306
1307 #define ADC7_PORT PORTF
1308 #define ADC7_BIT 7
1309 #define TDI_PORT PORTF
1310 #define TDI_BIT 7
1311
1312 #define WR_PORT PORTG
1313 #define WR_BIT 0
1314
1315 #define RD_PORT PORTG
1316 #define RD_BIT 1
1317
1318 #define ALE_PORT PORTG
1319 #define ALE_BIT 2
1320
1321 #define TOSC2_PORT PORTG
1322 #define TOSC2_BIT 3
1323
1324 #define TOSC1_PORT PORTG
1325 #define TOSC1_BIT 4
1326
1327