drivers/bus/fslmc/portal/dpaa2_hw_pvt.h

   1 /*-
   2  *   BSD LICENSE
   3  *
   4  *   Copyright (c) 2016 Freescale Semiconductor, Inc. All rights reserved.
   5  *   Copyright (c) 2016 NXP. All rights reserved.
   6  *
   7  *   Redistribution and use in source and binary forms, with or without
   8  *   modification, are permitted provided that the following conditions
   9  *   are met:
  10  *
  11  *     * Redistributions of source code must retain the above copyright
  12  *       notice, this list of conditions and the following disclaimer.
  13  *     * Redistributions in binary form must reproduce the above copyright
  14  *       notice, this list of conditions and the following disclaimer in
  15  *       the documentation and/or other materials provided with the
  16  *       distribution.
  17  *     * Neither the name of Freescale Semiconductor, Inc nor the names of its
  18  *       contributors may be used to endorse or promote products derived
  19  *       from this software without specific prior written permission.
  20  *
  21  *   THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS
  22  *   "AS IS" AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT
  23  *   LIMITED TO, THE IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR
  24  *   A PARTICULAR PURPOSE ARE DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT
  25  *   OWNER OR CONTRIBUTORS BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL,
  26  *   SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT
  27  *   LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF USE,
  28  *   DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON ANY
  29  *   THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT
  30  *   (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE
  31  *   OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
  32  */
  33
  34 #ifndef _DPAA2_HW_PVT_H_
  35 #define _DPAA2_HW_PVT_H_
  36
  37 #include <mc/fsl_mc_sys.h>
  38 #include <fsl_qbman_portal.h>
  39
  40 #ifndef false
  41 #define false      0
  42 #endif
  43 #ifndef true
  44 #define true       1
  45 #endif
  46 #define lower_32_bits(x) ((uint32_t)(x))
  47 #define upper_32_bits(x) ((uint32_t)(((x) >> 16) >> 16))
  48
  49 #ifndef ETH_VLAN_HLEN
  50 #define ETH_VLAN_HLEN   4 /** < Vlan Header Length */
  51 #endif
  52
  53 #define MAX_TX_RING_SLOTS       8
  54         /** <Maximum number of slots available in TX ring*/
  55
  56 #define DPAA2_DQRR_RING_SIZE    16
  57         /** <Maximum number of slots available in RX ring*/
  58
  59 #define MC_PORTAL_INDEX         0
  60 #define NUM_DPIO_REGIONS        2
  61 #define NUM_DQS_PER_QUEUE       2
  62
  63 /* Maximum release/acquire from QBMAN */
  64 #define DPAA2_MBUF_MAX_ACQ_REL  7
  65
  66 #define MAX_BPID 256
  67 #define DPAA2_MBUF_HW_ANNOTATION        64
  68 #define DPAA2_FD_PTA_SIZE               0
  69
  70 #if (DPAA2_MBUF_HW_ANNOTATION + DPAA2_FD_PTA_SIZE) > RTE_PKTMBUF_HEADROOM
  71 #error "Annotation requirement is more than RTE_PKTMBUF_HEADROOM"
  72 #endif
  73
  74 /* we will re-use the HEADROOM for annotation in RX */
  75 #define DPAA2_HW_BUF_RESERVE    0
  76 #define DPAA2_PACKET_LAYOUT_ALIGN       64 /*changing from 256 */
  77
  78 struct dpaa2_dpio_dev {
  79         TAILQ_ENTRY(dpaa2_dpio_dev) next;
  80                 /**< Pointer to Next device instance */
  81         uint16_t index; /**< Index of a instance in the list */
  82         rte_atomic16_t ref_count;
  83                 /**< How many thread contexts are sharing this.*/
  84         struct fsl_mc_io *dpio; /** handle to DPIO portal object */
  85         uint16_t token;
  86         struct qbman_swp *sw_portal; /** SW portal object */
  87         const struct qbman_result *dqrr[4];
  88                 /**< DQRR Entry for this SW portal */
  89         void *mc_portal; /**< MC Portal for configuring this device */
  90         uintptr_t qbman_portal_ce_paddr;
  91                 /**< Physical address of Cache Enabled Area */
  92         uintptr_t ce_size; /**< Size of the CE region */
  93         uintptr_t qbman_portal_ci_paddr;
  94                 /**< Physical address of Cache Inhibit Area */
  95         uintptr_t ci_size; /**< Size of the CI region */
  96         int32_t vfio_fd; /**< File descriptor received via VFIO */
  97         int32_t hw_id; /**< An unique ID of this DPIO device instance */
  98 };
  99
 100 struct dpaa2_dpbp_dev {
 101         TAILQ_ENTRY(dpaa2_dpbp_dev) next;
 102                 /**< Pointer to Next device instance */
 103         struct fsl_mc_io dpbp;  /** handle to DPBP portal object */
 104         uint16_t token;
 105         rte_atomic16_t in_use;
 106         uint32_t dpbp_id; /*HW ID for DPBP object */
 107 };
 108
 109 struct queue_storage_info_t {
 110         struct qbman_result *dq_storage[NUM_DQS_PER_QUEUE];
 111         struct qbman_result *active_dqs;
 112         int active_dpio_id;
 113         int toggle;
 114 };
 115
 116 struct dpaa2_queue {
 117         struct rte_mempool *mb_pool; /**< mbuf pool to populate RX ring. */
 118         void *dev;
 119         int32_t eventfd;        /*!< Event Fd of this queue */
 120         uint32_t fqid;          /*!< Unique ID of this queue */
 121         uint8_t tc_index;       /*!< traffic class identifier */
 122         uint16_t flow_id;       /*!< To be used by DPAA2 frmework */
 123         uint64_t rx_pkts;
 124         uint64_t tx_pkts;
 125         uint64_t err_pkts;
 126         struct queue_storage_info_t *q_storage;
 127 };
 128
 129 struct swp_active_dqs {
 130         struct qbman_result *global_active_dqs;
 131         uint64_t reserved[7];
 132 };
 133
 134 #define NUM_MAX_SWP 64
 135
 136 extern struct swp_active_dqs rte_global_active_dqs_list[NUM_MAX_SWP];
 137
 138 /*! Global MCP list */
 139 extern void *(*rte_mcp_ptr_list);
 140
 141 /* Refer to Table 7-3 in SEC BG */
 142 struct qbman_fle {
 143         uint32_t addr_lo;
 144         uint32_t addr_hi;
 145         uint32_t length;
 146         /* FMT must be 00, MSB is final bit  */
 147         uint32_t fin_bpid_offset;
 148         uint32_t frc;
 149         uint32_t reserved[3]; /* Not used currently */
 150 };
 151
 152 /*Macros to define operations on FD*/
 153 #define DPAA2_SET_FD_ADDR(fd, addr) do {                        \
 154         fd->simple.addr_lo = lower_32_bits((uint64_t)(addr));   \
 155         fd->simple.addr_hi = upper_32_bits((uint64_t)(addr));   \
 156 } while (0)
 157 #define DPAA2_SET_FD_LEN(fd, length)    (fd)->simple.len = length
 158 #define DPAA2_SET_FD_BPID(fd, bpid)     ((fd)->simple.bpid_offset |= bpid)
 159 #define DPAA2_SET_FD_IVP(fd)   ((fd->simple.bpid_offset |= 0x00004000))
 160 #define DPAA2_SET_FD_OFFSET(fd, offset) \
 161         ((fd->simple.bpid_offset |= (uint32_t)(offset) << 16))
 162 #define DPAA2_SET_FD_INTERNAL_JD(fd, len) fd->simple.frc = (0x80000000 | (len))
 163 #define DPAA2_SET_FD_FRC(fd, frc)       fd->simple.frc = frc
 164 #define DPAA2_RESET_FD_CTRL(fd) (fd)->simple.ctrl = 0
 165
 166 #define DPAA2_SET_FD_ASAL(fd, asal)     ((fd)->simple.ctrl |= (asal << 16))
 167 #define DPAA2_SET_FD_FLC(fd, addr)      do { \
 168         fd->simple.flc_lo = lower_32_bits((uint64_t)(addr));    \
 169         fd->simple.flc_hi = upper_32_bits((uint64_t)(addr));    \
 170 } while (0)
 171 #define DPAA2_SET_FLE_INTERNAL_JD(fle, len) (fle->frc = (0x80000000 | (len)))
 172 #define DPAA2_GET_FLE_ADDR(fle)                                 \
 173         (uint64_t)((((uint64_t)(fle->addr_hi)) << 32) + fle->addr_lo)
 174 #define DPAA2_SET_FLE_ADDR(fle, addr) do { \
 175         fle->addr_lo = lower_32_bits((uint64_t)addr);     \
 176         fle->addr_hi = upper_32_bits((uint64_t)addr);     \
 177 } while (0)
 178 #define DPAA2_SET_FLE_OFFSET(fle, offset) \
 179         ((fle)->fin_bpid_offset |= (uint32_t)(offset) << 16)
 180 #define DPAA2_SET_FLE_BPID(fle, bpid) ((fle)->fin_bpid_offset |= (uint64_t)bpid)
 181 #define DPAA2_GET_FLE_BPID(fle, bpid) (fle->fin_bpid_offset & 0x000000ff)
 182 #define DPAA2_SET_FLE_FIN(fle)  (fle->fin_bpid_offset |= (uint64_t)1 << 31)
 183 #define DPAA2_SET_FLE_IVP(fle)   (((fle)->fin_bpid_offset |= 0x00004000))
 184 #define DPAA2_SET_FD_COMPOUND_FMT(fd)   \
 185         (fd->simple.bpid_offset |= (uint32_t)1 << 28)
 186 #define DPAA2_GET_FD_ADDR(fd)   \
 187 ((uint64_t)((((uint64_t)((fd)->simple.addr_hi)) << 32) + (fd)->simple.addr_lo))
 188
 189 #define DPAA2_GET_FD_LEN(fd)    ((fd)->simple.len)
 190 #define DPAA2_GET_FD_BPID(fd)   (((fd)->simple.bpid_offset & 0x00003FFF))
 191 #define DPAA2_GET_FD_IVP(fd)   ((fd->simple.bpid_offset & 0x00004000) >> 14)
 192 #define DPAA2_GET_FD_OFFSET(fd) (((fd)->simple.bpid_offset & 0x0FFF0000) >> 16)
 193 #define DPAA2_SET_FLE_SG_EXT(fle) (fle->fin_bpid_offset |= (uint64_t)1 << 29)
 194 #define DPAA2_IS_SET_FLE_SG_EXT(fle)    \
 195         ((fle->fin_bpid_offset & ((uint64_t)1 << 29)) ? 1 : 0)
 196
 197 #define DPAA2_INLINE_MBUF_FROM_BUF(buf, meta_data_size) \
 198         ((struct rte_mbuf *)((uint64_t)(buf) - (meta_data_size)))
 199
 200 #define DPAA2_ASAL_VAL (DPAA2_MBUF_HW_ANNOTATION / 64)
 201
 202 /* Only Enqueue Error responses will be
 203  * pushed on FQID_ERR of Enqueue FQ
 204  */
 205 #define DPAA2_EQ_RESP_ERR_FQ            0
 206 /* All Enqueue responses will be pushed on address
 207  * set with qbman_eq_desc_set_response
 208  */
 209 #define DPAA2_EQ_RESP_ALWAYS            1
 210
 211 #ifdef RTE_LIBRTE_DPAA2_USE_PHYS_IOVA
 212 static void *dpaa2_mem_ptov(phys_addr_t paddr) __attribute__((unused));
 213 /* todo - this is costly, need to write a fast coversion routine */
 214 static void *dpaa2_mem_ptov(phys_addr_t paddr)
 215 {
 216         const struct rte_memseg *memseg = rte_eal_get_physmem_layout();
 217         int i;
 218
 219         for (i = 0; i < RTE_MAX_MEMSEG && memseg[i].addr_64 != 0; i++) {
 220                 if (paddr >= memseg[i].phys_addr &&
 221                    (char *)paddr < (char *)memseg[i].phys_addr + memseg[i].len)
 222                         return (void *)(memseg[i].addr_64
 223                                 + (paddr - memseg[i].phys_addr));
 224         }
 225         return NULL;
 226 }
 227
 228 static phys_addr_t dpaa2_mem_vtop(uint64_t vaddr) __attribute__((unused));
 229 static phys_addr_t dpaa2_mem_vtop(uint64_t vaddr)
 230 {
 231         const struct rte_memseg *memseg = rte_eal_get_physmem_layout();
 232         int i;
 233
 234         for (i = 0; i < RTE_MAX_MEMSEG && memseg[i].addr_64 != 0; i++) {
 235                 if (vaddr >= memseg[i].addr_64 &&
 236                     vaddr < memseg[i].addr_64 + memseg[i].len)
 237                         return memseg[i].phys_addr
 238                                 + (vaddr - memseg[i].addr_64);
 239         }
 240         return (phys_addr_t)(NULL);
 241 }
 242
 243 /**
 244  * When we are using Physical addresses as IO Virtual Addresses,
 245  * Need to call conversion routines dpaa2_mem_vtop & dpaa2_mem_ptov
 246  * whereever required.
 247  * These routines are called with help of below MACRO's
 248  */
 249
 250 #define DPAA2_MBUF_VADDR_TO_IOVA(mbuf) ((mbuf)->buf_physaddr)
 251 #define DPAA2_OP_VADDR_TO_IOVA(op) (op->phys_addr)
 252
 253 /**
 254  * macro to convert Virtual address to IOVA
 255  */
 256 #define DPAA2_VADDR_TO_IOVA(_vaddr) dpaa2_mem_vtop((uint64_t)(_vaddr))
 257
 258 /**
 259  * macro to convert IOVA to Virtual address
 260  */
 261 #define DPAA2_IOVA_TO_VADDR(_iova) dpaa2_mem_ptov((phys_addr_t)(_iova))
 262
 263 /**
 264  * macro to convert modify the memory containing IOVA to Virtual address
 265  */
 266 #define DPAA2_MODIFY_IOVA_TO_VADDR(_mem, _type) \
 267         {_mem = (_type)(dpaa2_mem_ptov((phys_addr_t)(_mem))); }
 268
 269 #else   /* RTE_LIBRTE_DPAA2_USE_PHYS_IOVA */
 270
 271 #define DPAA2_MBUF_VADDR_TO_IOVA(mbuf) ((mbuf)->buf_addr)
 272 #define DPAA2_OP_VADDR_TO_IOVA(op) (op)
 273 #define DPAA2_VADDR_TO_IOVA(_vaddr) (_vaddr)
 274 #define DPAA2_IOVA_TO_VADDR(_iova) (_iova)
 275 #define DPAA2_MODIFY_IOVA_TO_VADDR(_mem, _type)
 276
 277 #endif /* RTE_LIBRTE_DPAA2_USE_PHYS_IOVA */
 278
 279 static inline
 280 int check_swp_active_dqs(uint16_t dpio_index)
 281 {
 282         if (rte_global_active_dqs_list[dpio_index].global_active_dqs != NULL)
 283                 return 1;
 284         return 0;
 285 }
 286
 287 static inline
 288 void clear_swp_active_dqs(uint16_t dpio_index)
 289 {
 290         rte_global_active_dqs_list[dpio_index].global_active_dqs = NULL;
 291 }
 292
 293 static inline
 294 struct qbman_result *get_swp_active_dqs(uint16_t dpio_index)
 295 {
 296         return rte_global_active_dqs_list[dpio_index].global_active_dqs;
 297 }
 298
 299 static inline
 300 void set_swp_active_dqs(uint16_t dpio_index, struct qbman_result *dqs)
 301 {
 302         rte_global_active_dqs_list[dpio_index].global_active_dqs = dqs;
 303 }
 304 struct dpaa2_dpbp_dev *dpaa2_alloc_dpbp_dev(void);
 305 void dpaa2_free_dpbp_dev(struct dpaa2_dpbp_dev *dpbp);
 306
 307 #endif