drivers/bus/fslmc/portal/dpaa2_hw_pvt.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  *
   3  *   Copyright (c) 2016 Freescale Semiconductor, Inc. All rights reserved.
   4  *   Copyright 2016-2018 NXP
   5  *
   6  */
   7
   8 #ifndef _DPAA2_HW_PVT_H_
   9 #define _DPAA2_HW_PVT_H_
  10
  11 #include <rte_eventdev.h>
  12 #include <dpaax_iova_table.h>
  13
  14 #include <mc/fsl_mc_sys.h>
  15 #include <fsl_qbman_portal.h>
  16
  17 #ifndef false
  18 #define false      0
  19 #endif
  20 #ifndef true
  21 #define true       1
  22 #endif
  23 #define lower_32_bits(x) ((uint32_t)(x))
  24 #define upper_32_bits(x) ((uint32_t)(((x) >> 16) >> 16))
  25
  26 #define SVR_LS1080A             0x87030000
  27 #define SVR_LS2080A             0x87010000
  28 #define SVR_LS2088A             0x87090000
  29 #define SVR_LX2160A             0x87360000
  30
  31 #ifndef VLAN_TAG_SIZE
  32 #define VLAN_TAG_SIZE   4 /** < Vlan Header Length */
  33 #endif
  34
  35 /* Maximum number of slots available in TX ring */
  36 #define MAX_TX_RING_SLOTS                       32
  37
  38 /* Maximum number of slots available in RX ring */
  39 #define DPAA2_EQCR_RING_SIZE            8
  40 /* Maximum number of slots available in RX ring on LX2 */
  41 #define DPAA2_LX2_EQCR_RING_SIZE        32
  42
  43 /* Maximum number of slots available in RX ring */
  44 #define DPAA2_DQRR_RING_SIZE            16
  45 /* Maximum number of slots available in RX ring on LX2 */
  46 #define DPAA2_LX2_DQRR_RING_SIZE        32
  47
  48 /* EQCR shift to get EQCR size (2 >> 3) = 8 for LS2/LS2 */
  49 #define DPAA2_EQCR_SHIFT                3
  50 /* EQCR shift to get EQCR size for LX2 (2 >> 5) = 32 for LX2 */
  51 #define DPAA2_LX2_EQCR_SHIFT            5
  52
  53 #define DPAA2_SWP_CENA_REGION           0
  54 #define DPAA2_SWP_CINH_REGION           1
  55 #define DPAA2_SWP_CENA_MEM_REGION       2
  56
  57 #define MC_PORTAL_INDEX         0
  58 #define NUM_DPIO_REGIONS        2
  59 #define NUM_DQS_PER_QUEUE       2
  60
  61 /* Maximum release/acquire from QBMAN */
  62 #define DPAA2_MBUF_MAX_ACQ_REL  7
  63
  64 #define DPAA2_MEMPOOL_OPS_NAME          "dpaa2"
  65
  66 #define MAX_BPID 256
  67 #define DPAA2_MBUF_HW_ANNOTATION        64
  68 #define DPAA2_FD_PTA_SIZE               0
  69
  70 #if (DPAA2_MBUF_HW_ANNOTATION + DPAA2_FD_PTA_SIZE) > RTE_PKTMBUF_HEADROOM
  71 #error "Annotation requirement is more than RTE_PKTMBUF_HEADROOM"
  72 #endif
  73
  74 /* we will re-use the HEADROOM for annotation in RX */
  75 #define DPAA2_HW_BUF_RESERVE    0
  76 #define DPAA2_PACKET_LAYOUT_ALIGN       64 /*changing from 256 */
  77
  78 #define DPAA2_DPCI_MAX_QUEUES 2
  79
  80 struct dpaa2_dpio_dev {
  81         TAILQ_ENTRY(dpaa2_dpio_dev) next;
  82                 /**< Pointer to Next device instance */
  83         uint16_t index; /**< Index of a instance in the list */
  84         rte_atomic16_t ref_count;
  85                 /**< How many thread contexts are sharing this.*/
  86         struct fsl_mc_io *dpio; /** handle to DPIO portal object */
  87         uint16_t token;
  88         struct qbman_swp *sw_portal; /** SW portal object */
  89         const struct qbman_result *dqrr[4];
  90                 /**< DQRR Entry for this SW portal */
  91         void *mc_portal; /**< MC Portal for configuring this device */
  92         uintptr_t qbman_portal_ce_paddr;
  93                 /**< Physical address of Cache Enabled Area */
  94         uintptr_t ce_size; /**< Size of the CE region */
  95         uintptr_t qbman_portal_ci_paddr;
  96                 /**< Physical address of Cache Inhibit Area */
  97         uintptr_t ci_size; /**< Size of the CI region */
  98         struct rte_intr_handle intr_handle; /* Interrupt related info */
  99         int32_t epoll_fd; /**< File descriptor created for interrupt polling */
 100         int32_t hw_id; /**< An unique ID of this DPIO device instance */
 101 };
 102
 103 struct dpaa2_dpbp_dev {
 104         TAILQ_ENTRY(dpaa2_dpbp_dev) next;
 105                 /**< Pointer to Next device instance */
 106         struct fsl_mc_io dpbp;  /** handle to DPBP portal object */
 107         uint16_t token;
 108         rte_atomic16_t in_use;
 109         uint32_t dpbp_id; /*HW ID for DPBP object */
 110 };
 111
 112 struct queue_storage_info_t {
 113         struct qbman_result *dq_storage[NUM_DQS_PER_QUEUE];
 114         struct qbman_result *active_dqs;
 115         uint8_t active_dpio_id;
 116         uint8_t toggle;
 117         uint8_t last_num_pkts;
 118 };
 119
 120 struct dpaa2_queue;
 121
 122 typedef void (dpaa2_queue_cb_dqrr_t)(struct qbman_swp *swp,
 123                 const struct qbman_fd *fd,
 124                 const struct qbman_result *dq,
 125                 struct dpaa2_queue *rxq,
 126                 struct rte_event *ev);
 127
 128 struct dpaa2_queue {
 129         struct rte_mempool *mb_pool; /**< mbuf pool to populate RX ring. */
 130         union {
 131                 struct rte_eth_dev_data *eth_data;
 132                 void *dev;
 133         };
 134         int32_t eventfd;        /*!< Event Fd of this queue */
 135         uint32_t fqid;          /*!< Unique ID of this queue */
 136         uint8_t tc_index;       /*!< traffic class identifier */
 137         uint16_t flow_id;       /*!< To be used by DPAA2 frmework */
 138         uint64_t rx_pkts;
 139         uint64_t tx_pkts;
 140         uint64_t err_pkts;
 141         union {
 142                 struct queue_storage_info_t *q_storage;
 143                 struct qbman_result *cscn;
 144         };
 145         struct rte_event ev;
 146         dpaa2_queue_cb_dqrr_t *cb;
 147         struct dpaa2_bp_info *bp_array;
 148 };
 149
 150 struct swp_active_dqs {
 151         struct qbman_result *global_active_dqs;
 152         uint64_t reserved[7];
 153 };
 154
 155 #define NUM_MAX_SWP 64
 156
 157 extern struct swp_active_dqs rte_global_active_dqs_list[NUM_MAX_SWP];
 158
 159 struct dpaa2_dpci_dev {
 160         TAILQ_ENTRY(dpaa2_dpci_dev) next;
 161                 /**< Pointer to Next device instance */
 162         struct fsl_mc_io dpci;  /** handle to DPCI portal object */
 163         uint16_t token;
 164         rte_atomic16_t in_use;
 165         uint32_t dpci_id; /*HW ID for DPCI object */
 166         struct dpaa2_queue rx_queue[DPAA2_DPCI_MAX_QUEUES];
 167         struct dpaa2_queue tx_queue[DPAA2_DPCI_MAX_QUEUES];
 168 };
 169
 170 /*! Global MCP list */
 171 extern void *(*rte_mcp_ptr_list);
 172
 173 /* Refer to Table 7-3 in SEC BG */
 174 struct qbman_fle {
 175         uint32_t addr_lo;
 176         uint32_t addr_hi;
 177         uint32_t length;
 178         /* FMT must be 00, MSB is final bit  */
 179         uint32_t fin_bpid_offset;
 180         uint32_t frc;
 181         uint32_t reserved[3]; /* Not used currently */
 182 };
 183
 184 struct qbman_sge {
 185         uint32_t addr_lo;
 186         uint32_t addr_hi;
 187         uint32_t length;
 188         uint32_t fin_bpid_offset;
 189 };
 190
 191 /* There are three types of frames: Single, Scatter Gather and Frame Lists */
 192 enum qbman_fd_format {
 193         qbman_fd_single = 0,
 194         qbman_fd_list,
 195         qbman_fd_sg
 196 };
 197 /*Macros to define operations on FD*/
 198 #define DPAA2_SET_FD_ADDR(fd, addr) do {                        \
 199         (fd)->simple.addr_lo = lower_32_bits((size_t)(addr));   \
 200         (fd)->simple.addr_hi = upper_32_bits((uint64_t)(addr)); \
 201 } while (0)
 202 #define DPAA2_SET_FD_LEN(fd, length)    ((fd)->simple.len = length)
 203 #define DPAA2_SET_FD_BPID(fd, bpid)     ((fd)->simple.bpid_offset |= bpid)
 204 #define DPAA2_SET_ONLY_FD_BPID(fd, bpid) \
 205         ((fd)->simple.bpid_offset = bpid)
 206 #define DPAA2_SET_FD_IVP(fd)   (((fd)->simple.bpid_offset |= 0x00004000))
 207 #define DPAA2_SET_FD_OFFSET(fd, offset) \
 208         (((fd)->simple.bpid_offset |= (uint32_t)(offset) << 16))
 209 #define DPAA2_SET_FD_INTERNAL_JD(fd, len) \
 210         ((fd)->simple.frc = (0x80000000 | (len)))
 211 #define DPAA2_GET_FD_FRC_PARSE_SUM(fd)  \
 212                         ((uint16_t)(((fd)->simple.frc & 0xffff0000) >> 16))
 213 #define DPAA2_SET_FD_FRC(fd, _frc)      ((fd)->simple.frc = _frc)
 214 #define DPAA2_RESET_FD_CTRL(fd)  ((fd)->simple.ctrl = 0)
 215
 216 #define DPAA2_SET_FD_ASAL(fd, asal)     ((fd)->simple.ctrl |= (asal << 16))
 217
 218 #define DPAA2_RESET_FD_FLC(fd)  do {    \
 219         (fd)->simple.flc_lo = 0;        \
 220         (fd)->simple.flc_hi = 0;        \
 221 } while (0)
 222
 223 #define DPAA2_SET_FD_FLC(fd, addr)      do { \
 224         (fd)->simple.flc_lo = lower_32_bits((size_t)(addr));    \
 225         (fd)->simple.flc_hi = upper_32_bits((uint64_t)(addr));  \
 226 } while (0)
 227 #define DPAA2_SET_FLE_INTERNAL_JD(fle, len) ((fle)->frc = (0x80000000 | (len)))
 228 #define DPAA2_GET_FLE_ADDR(fle)                                 \
 229         (size_t)((((uint64_t)((fle)->addr_hi)) << 32) + (fle)->addr_lo)
 230 #define DPAA2_SET_FLE_ADDR(fle, addr) do { \
 231         (fle)->addr_lo = lower_32_bits((size_t)addr);           \
 232         (fle)->addr_hi = upper_32_bits((uint64_t)addr);         \
 233 } while (0)
 234 #define DPAA2_GET_FLE_CTXT(fle)                                 \
 235         ((((uint64_t)((fle)->reserved[1])) << 32) + (fle)->reserved[0])
 236 #define DPAA2_FLE_SAVE_CTXT(fle, addr) do { \
 237         (fle)->reserved[0] = lower_32_bits((size_t)addr);       \
 238         (fle)->reserved[1] = upper_32_bits((uint64_t)addr);     \
 239 } while (0)
 240 #define DPAA2_SET_FLE_OFFSET(fle, offset) \
 241         ((fle)->fin_bpid_offset |= (uint32_t)(offset) << 16)
 242 #define DPAA2_SET_FLE_LEN(fle, len)    ((fle)->length = len)
 243 #define DPAA2_SET_FLE_BPID(fle, bpid) ((fle)->fin_bpid_offset |= (size_t)bpid)
 244 #define DPAA2_GET_FLE_BPID(fle) ((fle)->fin_bpid_offset & 0x000000ff)
 245 #define DPAA2_SET_FLE_FIN(fle)  ((fle)->fin_bpid_offset |= 1 << 31)
 246 #define DPAA2_SET_FLE_IVP(fle)   (((fle)->fin_bpid_offset |= 0x00004000))
 247 #define DPAA2_SET_FLE_BMT(fle)   (((fle)->fin_bpid_offset |= 0x00008000))
 248 #define DPAA2_SET_FD_COMPOUND_FMT(fd)   \
 249         ((fd)->simple.bpid_offset |= (uint32_t)1 << 28)
 250 #define DPAA2_GET_FD_ADDR(fd)   \
 251 (((((uint64_t)((fd)->simple.addr_hi)) << 32) + (fd)->simple.addr_lo))
 252
 253 #define DPAA2_GET_FD_LEN(fd)    ((fd)->simple.len)
 254 #define DPAA2_GET_FD_BPID(fd)   (((fd)->simple.bpid_offset & 0x00003FFF))
 255 #define DPAA2_GET_FD_IVP(fd)   (((fd)->simple.bpid_offset & 0x00004000) >> 14)
 256 #define DPAA2_GET_FD_OFFSET(fd) (((fd)->simple.bpid_offset & 0x0FFF0000) >> 16)
 257 #define DPAA2_GET_FD_FRC(fd)   ((fd)->simple.frc)
 258 #define DPAA2_GET_FD_FLC(fd) \
 259         (((uint64_t)((fd)->simple.flc_hi) << 32) + (fd)->simple.flc_lo)
 260 #define DPAA2_GET_FD_ERR(fd)   ((fd)->simple.bpid_offset & 0x000000FF)
 261 #define DPAA2_GET_FLE_OFFSET(fle) (((fle)->fin_bpid_offset & 0x0FFF0000) >> 16)
 262 #define DPAA2_SET_FLE_SG_EXT(fle) ((fle)->fin_bpid_offset |= (uint64_t)1 << 29)
 263 #define DPAA2_IS_SET_FLE_SG_EXT(fle)    \
 264         (((fle)->fin_bpid_offset & ((uint64_t)1 << 29)) ? 1 : 0)
 265
 266 #define DPAA2_INLINE_MBUF_FROM_BUF(buf, meta_data_size) \
 267         ((struct rte_mbuf *)((size_t)(buf) - (meta_data_size)))
 268
 269 #define DPAA2_ASAL_VAL (DPAA2_MBUF_HW_ANNOTATION / 64)
 270
 271 #define DPAA2_FD_SET_FORMAT(fd, format) do {                            \
 272                 (fd)->simple.bpid_offset &= 0xCFFFFFFF;                 \
 273                 (fd)->simple.bpid_offset |= (uint32_t)format << 28;     \
 274 } while (0)
 275 #define DPAA2_FD_GET_FORMAT(fd) (((fd)->simple.bpid_offset >> 28) & 0x3)
 276
 277 #define DPAA2_SG_SET_FINAL(sg, fin)     do {                            \
 278                 (sg)->fin_bpid_offset &= 0x7FFFFFFF;                    \
 279                 (sg)->fin_bpid_offset |= (uint32_t)fin << 31;           \
 280 } while (0)
 281 #define DPAA2_SG_IS_FINAL(sg) (!!((sg)->fin_bpid_offset >> 31))
 282 /* Only Enqueue Error responses will be
 283  * pushed on FQID_ERR of Enqueue FQ
 284  */
 285 #define DPAA2_EQ_RESP_ERR_FQ            0
 286 /* All Enqueue responses will be pushed on address
 287  * set with qbman_eq_desc_set_response
 288  */
 289 #define DPAA2_EQ_RESP_ALWAYS            1
 290
 291 /* Various structures representing contiguous memory maps */
 292 struct dpaa2_memseg {
 293         TAILQ_ENTRY(dpaa2_memseg) next;
 294         char *vaddr;
 295         rte_iova_t iova;
 296         size_t len;
 297 };
 298
 299 TAILQ_HEAD(dpaa2_memseg_list, dpaa2_memseg);
 300 extern struct dpaa2_memseg_list rte_dpaa2_memsegs;
 301
 302 #ifdef RTE_LIBRTE_DPAA2_USE_PHYS_IOVA
 303 extern uint8_t dpaa2_virt_mode;
 304 static void *dpaa2_mem_ptov(phys_addr_t paddr) __attribute__((unused));
 305
 306 static void *dpaa2_mem_ptov(phys_addr_t paddr)
 307 {
 308         void *va;
 309
 310         if (dpaa2_virt_mode)
 311                 return (void *)(size_t)paddr;
 312
 313         va = (void *)dpaax_iova_table_get_va(paddr);
 314         if (likely(va != NULL))
 315                 return va;
 316
 317         /* If not, Fallback to full memseg list searching */
 318         va = rte_mem_iova2virt(paddr);
 319
 320         return va;
 321 }
 322
 323 static phys_addr_t dpaa2_mem_vtop(uint64_t vaddr) __attribute__((unused));
 324
 325 static phys_addr_t dpaa2_mem_vtop(uint64_t vaddr)
 326 {
 327         const struct rte_memseg *memseg;
 328
 329         if (dpaa2_virt_mode)
 330                 return vaddr;
 331
 332         memseg = rte_mem_virt2memseg((void *)(uintptr_t)vaddr, NULL);
 333         if (memseg)
 334                 return memseg->phys_addr + RTE_PTR_DIFF(vaddr, memseg->addr);
 335         return (size_t)NULL;
 336 }
 337
 338 /**
 339  * When we are using Physical addresses as IO Virtual Addresses,
 340  * Need to call conversion routines dpaa2_mem_vtop & dpaa2_mem_ptov
 341  * wherever required.
 342  * These routines are called with help of below MACRO's
 343  */
 344
 345 #define DPAA2_MBUF_VADDR_TO_IOVA(mbuf) ((mbuf)->buf_iova)
 346
 347 /**
 348  * macro to convert Virtual address to IOVA
 349  */
 350 #define DPAA2_VADDR_TO_IOVA(_vaddr) dpaa2_mem_vtop((size_t)(_vaddr))
 351
 352 /**
 353  * macro to convert IOVA to Virtual address
 354  */
 355 #define DPAA2_IOVA_TO_VADDR(_iova) dpaa2_mem_ptov((size_t)(_iova))
 356
 357 /**
 358  * macro to convert modify the memory containing IOVA to Virtual address
 359  */
 360 #define DPAA2_MODIFY_IOVA_TO_VADDR(_mem, _type) \
 361         {_mem = (_type)(dpaa2_mem_ptov((size_t)(_mem))); }
 362
 363 #else   /* RTE_LIBRTE_DPAA2_USE_PHYS_IOVA */
 364
 365 #define DPAA2_MBUF_VADDR_TO_IOVA(mbuf) ((mbuf)->buf_addr)
 366 #define DPAA2_VADDR_TO_IOVA(_vaddr) (_vaddr)
 367 #define DPAA2_IOVA_TO_VADDR(_iova) (_iova)
 368 #define DPAA2_MODIFY_IOVA_TO_VADDR(_mem, _type)
 369
 370 #endif /* RTE_LIBRTE_DPAA2_USE_PHYS_IOVA */
 371
 372 static inline
 373 int check_swp_active_dqs(uint16_t dpio_index)
 374 {
 375         if (rte_global_active_dqs_list[dpio_index].global_active_dqs != NULL)
 376                 return 1;
 377         return 0;
 378 }
 379
 380 static inline
 381 void clear_swp_active_dqs(uint16_t dpio_index)
 382 {
 383         rte_global_active_dqs_list[dpio_index].global_active_dqs = NULL;
 384 }
 385
 386 static inline
 387 struct qbman_result *get_swp_active_dqs(uint16_t dpio_index)
 388 {
 389         return rte_global_active_dqs_list[dpio_index].global_active_dqs;
 390 }
 391
 392 static inline
 393 void set_swp_active_dqs(uint16_t dpio_index, struct qbman_result *dqs)
 394 {
 395         rte_global_active_dqs_list[dpio_index].global_active_dqs = dqs;
 396 }
 397 struct dpaa2_dpbp_dev *dpaa2_alloc_dpbp_dev(void);
 398 void dpaa2_free_dpbp_dev(struct dpaa2_dpbp_dev *dpbp);
 399 int dpaa2_dpbp_supported(void);
 400
 401 struct dpaa2_dpci_dev *rte_dpaa2_alloc_dpci_dev(void);
 402 void rte_dpaa2_free_dpci_dev(struct dpaa2_dpci_dev *dpci);
 403
 404 #endif