drivers/common/mlx5/mlx5_devx_cmds.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright 2019 Mellanox Technologies, Ltd
   3  */
   4
   5 #ifndef RTE_PMD_MLX5_DEVX_CMDS_H_
   6 #define RTE_PMD_MLX5_DEVX_CMDS_H_
   7
   8 #include "mlx5_glue.h"
   9 #include "mlx5_prm.h"
  10
  11
  12 /* devX creation object */
  13 struct mlx5_devx_obj {
  14         struct mlx5dv_devx_obj *obj; /* The DV object. */
  15         int id; /* The object ID. */
  16 };
  17
  18 /* UMR memory buffer used to define 1 entry in indirect mkey. */
  19 struct mlx5_klm {
  20         uint32_t byte_count;
  21         uint32_t mkey;
  22         uint64_t address;
  23 };
  24
  25 /* This is limitation of libibverbs: in length variable type is u16. */
  26 #define MLX5_DEVX_MAX_KLM_ENTRIES ((UINT16_MAX - \
  27                 MLX5_ST_SZ_DW(create_mkey_in) * 4) / (MLX5_ST_SZ_DW(klm) * 4))
  28
  29 struct mlx5_devx_mkey_attr {
  30         uint64_t addr;
  31         uint64_t size;
  32         uint32_t umem_id;
  33         uint32_t pd;
  34         uint32_t log_entity_size;
  35         uint32_t pg_access:1;
  36         struct mlx5_klm *klm_array;
  37         int klm_num;
  38 };
  39
  40 /* HCA qos attributes. */
  41 struct mlx5_hca_qos_attr {
  42         uint32_t sup:1; /* Whether QOS is supported. */
  43         uint32_t srtcm_sup:1; /* Whether srTCM mode is supported. */
  44         uint32_t flow_meter_reg_share:1;
  45         /* Whether reg_c share is supported. */
  46         uint8_t log_max_flow_meter;
  47         /* Power of the maximum supported meters. */
  48         uint8_t flow_meter_reg_c_ids;
  49         /* Bitmap of the reg_Cs available for flow meter to use. */
  50
  51 };
  52
  53 struct mlx5_hca_vdpa_attr {
  54         uint8_t virtio_queue_type;
  55         uint32_t valid:1;
  56         uint32_t desc_tunnel_offload_type:1;
  57         uint32_t eth_frame_offload_type:1;
  58         uint32_t virtio_version_1_0:1;
  59         uint32_t tso_ipv4:1;
  60         uint32_t tso_ipv6:1;
  61         uint32_t tx_csum:1;
  62         uint32_t rx_csum:1;
  63         uint32_t event_mode:3;
  64         uint32_t log_doorbell_stride:5;
  65         uint32_t log_doorbell_bar_size:5;
  66         uint32_t max_num_virtio_queues;
  67         struct {
  68                 uint32_t a;
  69                 uint32_t b;
  70         } umems[3];
  71         uint64_t doorbell_bar_offset;
  72 };
  73
  74 /* HCA supports this number of time periods for LRO. */
  75 #define MLX5_LRO_NUM_SUPP_PERIODS 4
  76
  77 /* HCA attributes. */
  78 struct mlx5_hca_attr {
  79         uint32_t eswitch_manager:1;
  80         uint32_t flow_counters_dump:1;
  81         uint8_t flow_counter_bulk_alloc_bitmap;
  82         uint32_t eth_net_offloads:1;
  83         uint32_t eth_virt:1;
  84         uint32_t wqe_vlan_insert:1;
  85         uint32_t wqe_inline_mode:2;
  86         uint32_t vport_inline_mode:3;
  87         uint32_t tunnel_stateless_geneve_rx:1;
  88         uint32_t geneve_max_opt_len:1; /* 0x0: 14DW, 0x1: 63DW */
  89         uint32_t tunnel_stateless_gtp:1;
  90         uint32_t lro_cap:1;
  91         uint32_t tunnel_lro_gre:1;
  92         uint32_t tunnel_lro_vxlan:1;
  93         uint32_t lro_max_msg_sz_mode:2;
  94         uint32_t lro_timer_supported_periods[MLX5_LRO_NUM_SUPP_PERIODS];
  95         uint32_t flex_parser_protocols;
  96         uint32_t hairpin:1;
  97         uint32_t log_max_hairpin_queues:5;
  98         uint32_t log_max_hairpin_wq_data_sz:5;
  99         uint32_t log_max_hairpin_num_packets:5;
 100         uint32_t vhca_id:16;
 101         struct mlx5_hca_qos_attr qos;
 102         struct mlx5_hca_vdpa_attr vdpa;
 103 };
 104
 105 struct mlx5_devx_wq_attr {
 106         uint32_t wq_type:4;
 107         uint32_t wq_signature:1;
 108         uint32_t end_padding_mode:2;
 109         uint32_t cd_slave:1;
 110         uint32_t hds_skip_first_sge:1;
 111         uint32_t log2_hds_buf_size:3;
 112         uint32_t page_offset:5;
 113         uint32_t lwm:16;
 114         uint32_t pd:24;
 115         uint32_t uar_page:24;
 116         uint64_t dbr_addr;
 117         uint32_t hw_counter;
 118         uint32_t sw_counter;
 119         uint32_t log_wq_stride:4;
 120         uint32_t log_wq_pg_sz:5;
 121         uint32_t log_wq_sz:5;
 122         uint32_t dbr_umem_valid:1;
 123         uint32_t wq_umem_valid:1;
 124         uint32_t log_hairpin_num_packets:5;
 125         uint32_t log_hairpin_data_sz:5;
 126         uint32_t single_wqe_log_num_of_strides:4;
 127         uint32_t two_byte_shift_en:1;
 128         uint32_t single_stride_log_num_of_bytes:3;
 129         uint32_t dbr_umem_id;
 130         uint32_t wq_umem_id;
 131         uint64_t wq_umem_offset;
 132 };
 133
 134 /* Create RQ attributes structure, used by create RQ operation. */
 135 struct mlx5_devx_create_rq_attr {
 136         uint32_t rlky:1;
 137         uint32_t delay_drop_en:1;
 138         uint32_t scatter_fcs:1;
 139         uint32_t vsd:1;
 140         uint32_t mem_rq_type:4;
 141         uint32_t state:4;
 142         uint32_t flush_in_error_en:1;
 143         uint32_t hairpin:1;
 144         uint32_t user_index:24;
 145         uint32_t cqn:24;
 146         uint32_t counter_set_id:8;
 147         uint32_t rmpn:24;
 148         struct mlx5_devx_wq_attr wq_attr;
 149 };
 150
 151 /* Modify RQ attributes structure, used by modify RQ operation. */
 152 struct mlx5_devx_modify_rq_attr {
 153         uint32_t rqn:24;
 154         uint32_t rq_state:4; /* Current RQ state. */
 155         uint32_t state:4; /* Required RQ state. */
 156         uint32_t scatter_fcs:1;
 157         uint32_t vsd:1;
 158         uint32_t counter_set_id:8;
 159         uint32_t hairpin_peer_sq:24;
 160         uint32_t hairpin_peer_vhca:16;
 161         uint64_t modify_bitmask;
 162         uint32_t lwm:16; /* Contained WQ lwm. */
 163 };
 164
 165 struct mlx5_rx_hash_field_select {
 166         uint32_t l3_prot_type:1;
 167         uint32_t l4_prot_type:1;
 168         uint32_t selected_fields:30;
 169 };
 170
 171 /* TIR attributes structure, used by TIR operations. */
 172 struct mlx5_devx_tir_attr {
 173         uint32_t disp_type:4;
 174         uint32_t lro_timeout_period_usecs:16;
 175         uint32_t lro_enable_mask:4;
 176         uint32_t lro_max_msg_sz:8;
 177         uint32_t inline_rqn:24;
 178         uint32_t rx_hash_symmetric:1;
 179         uint32_t tunneled_offload_en:1;
 180         uint32_t indirect_table:24;
 181         uint32_t rx_hash_fn:4;
 182         uint32_t self_lb_block:2;
 183         uint32_t transport_domain:24;
 184         uint32_t rx_hash_toeplitz_key[10];
 185         struct mlx5_rx_hash_field_select rx_hash_field_selector_outer;
 186         struct mlx5_rx_hash_field_select rx_hash_field_selector_inner;
 187 };
 188
 189 /* RQT attributes structure, used by RQT operations. */
 190 struct mlx5_devx_rqt_attr {
 191         uint8_t rq_type;
 192         uint32_t rqt_max_size:16;
 193         uint32_t rqt_actual_size:16;
 194         uint32_t rq_list[];
 195 };
 196
 197 /* TIS attributes structure. */
 198 struct mlx5_devx_tis_attr {
 199         uint32_t strict_lag_tx_port_affinity:1;
 200         uint32_t tls_en:1;
 201         uint32_t lag_tx_port_affinity:4;
 202         uint32_t prio:4;
 203         uint32_t transport_domain:24;
 204 };
 205
 206 /* SQ attributes structure, used by SQ create operation. */
 207 struct mlx5_devx_create_sq_attr {
 208         uint32_t rlky:1;
 209         uint32_t cd_master:1;
 210         uint32_t fre:1;
 211         uint32_t flush_in_error_en:1;
 212         uint32_t allow_multi_pkt_send_wqe:1;
 213         uint32_t min_wqe_inline_mode:3;
 214         uint32_t state:4;
 215         uint32_t reg_umr:1;
 216         uint32_t allow_swp:1;
 217         uint32_t hairpin:1;
 218         uint32_t user_index:24;
 219         uint32_t cqn:24;
 220         uint32_t packet_pacing_rate_limit_index:16;
 221         uint32_t tis_lst_sz:16;
 222         uint32_t tis_num:24;
 223         struct mlx5_devx_wq_attr wq_attr;
 224 };
 225
 226 /* SQ attributes structure, used by SQ modify operation. */
 227 struct mlx5_devx_modify_sq_attr {
 228         uint32_t sq_state:4;
 229         uint32_t state:4;
 230         uint32_t hairpin_peer_rq:24;
 231         uint32_t hairpin_peer_vhca:16;
 232 };
 233
 234
 235 /* CQ attributes structure, used by CQ operations. */
 236 struct mlx5_devx_cq_attr {
 237         uint32_t q_umem_valid:1;
 238         uint32_t db_umem_valid:1;
 239         uint32_t use_first_only:1;
 240         uint32_t overrun_ignore:1;
 241         uint32_t log_cq_size:5;
 242         uint32_t log_page_size:5;
 243         uint32_t uar_page_id;
 244         uint32_t q_umem_id;
 245         uint64_t q_umem_offset;
 246         uint32_t db_umem_id;
 247         uint64_t db_umem_offset;
 248         uint32_t eqn;
 249         uint64_t db_addr;
 250 };
 251
 252 /* Virtq attributes structure, used by VIRTQ operations. */
 253 struct mlx5_devx_virtq_attr {
 254         uint16_t hw_available_index;
 255         uint16_t hw_used_index;
 256         uint16_t q_size;
 257         uint32_t virtio_version_1_0:1;
 258         uint32_t tso_ipv4:1;
 259         uint32_t tso_ipv6:1;
 260         uint32_t tx_csum:1;
 261         uint32_t rx_csum:1;
 262         uint32_t event_mode:3;
 263         uint32_t state:4;
 264         uint32_t dirty_bitmap_dump_enable:1;
 265         uint32_t dirty_bitmap_mkey;
 266         uint32_t dirty_bitmap_size;
 267         uint32_t mkey;
 268         uint32_t qp_id;
 269         uint32_t queue_index;
 270         uint32_t tis_id;
 271         uint64_t dirty_bitmap_addr;
 272         uint64_t type;
 273         uint64_t desc_addr;
 274         uint64_t used_addr;
 275         uint64_t available_addr;
 276         struct {
 277                 uint32_t id;
 278                 uint32_t size;
 279                 uint64_t offset;
 280         } umems[3];
 281 };
 282
 283
 284 struct mlx5_devx_qp_attr {
 285         uint32_t pd:24;
 286         uint32_t uar_index:24;
 287         uint32_t cqn:24;
 288         uint32_t log_page_size:5;
 289         uint32_t rq_size:17; /* Must be power of 2. */
 290         uint32_t log_rq_stride:3;
 291         uint32_t sq_size:17; /* Must be power of 2. */
 292         uint32_t dbr_umem_valid:1;
 293         uint32_t dbr_umem_id;
 294         uint64_t dbr_address;
 295         uint32_t wq_umem_id;
 296         uint64_t wq_umem_offset;
 297 };
 298
 299 /* mlx5_devx_cmds.c */
 300
 301 struct mlx5_devx_obj *mlx5_devx_cmd_flow_counter_alloc(struct ibv_context *ctx,
 302                                                        uint32_t bulk_sz);
 303 int mlx5_devx_cmd_destroy(struct mlx5_devx_obj *obj);
 304 int mlx5_devx_cmd_flow_counter_query(struct mlx5_devx_obj *dcs,
 305                                      int clear, uint32_t n_counters,
 306                                      uint64_t *pkts, uint64_t *bytes,
 307                                      uint32_t mkey, void *addr,
 308                                      struct mlx5dv_devx_cmd_comp *cmd_comp,
 309                                      uint64_t async_id);
 310 int mlx5_devx_cmd_query_hca_attr(struct ibv_context *ctx,
 311                                  struct mlx5_hca_attr *attr);
 312 struct mlx5_devx_obj *mlx5_devx_cmd_mkey_create(struct ibv_context *ctx,
 313                                               struct mlx5_devx_mkey_attr *attr);
 314 int mlx5_devx_get_out_command_status(void *out);
 315 int mlx5_devx_cmd_qp_query_tis_td(struct ibv_qp *qp, uint32_t tis_num,
 316                                   uint32_t *tis_td);
 317 struct mlx5_devx_obj *mlx5_devx_cmd_create_rq(struct ibv_context *ctx,
 318                                        struct mlx5_devx_create_rq_attr *rq_attr,
 319                                        int socket);
 320 int mlx5_devx_cmd_modify_rq(struct mlx5_devx_obj *rq,
 321                             struct mlx5_devx_modify_rq_attr *rq_attr);
 322 struct mlx5_devx_obj *mlx5_devx_cmd_create_tir(struct ibv_context *ctx,
 323                                            struct mlx5_devx_tir_attr *tir_attr);
 324 struct mlx5_devx_obj *mlx5_devx_cmd_create_rqt(struct ibv_context *ctx,
 325                                            struct mlx5_devx_rqt_attr *rqt_attr);
 326 struct mlx5_devx_obj *mlx5_devx_cmd_create_sq(struct ibv_context *ctx,
 327                                       struct mlx5_devx_create_sq_attr *sq_attr);
 328 int mlx5_devx_cmd_modify_sq(struct mlx5_devx_obj *sq,
 329                             struct mlx5_devx_modify_sq_attr *sq_attr);
 330 struct mlx5_devx_obj *mlx5_devx_cmd_create_tis(struct ibv_context *ctx,
 331                                            struct mlx5_devx_tis_attr *tis_attr);
 332 struct mlx5_devx_obj *mlx5_devx_cmd_create_td(struct ibv_context *ctx);
 333 int mlx5_devx_cmd_flow_dump(void *fdb_domain, void *rx_domain, void *tx_domain,
 334                             FILE *file);
 335 struct mlx5_devx_obj *mlx5_devx_cmd_create_cq(struct ibv_context *ctx,
 336                                               struct mlx5_devx_cq_attr *attr);
 337 struct mlx5_devx_obj *mlx5_devx_cmd_create_virtq(struct ibv_context *ctx,
 338                                              struct mlx5_devx_virtq_attr *attr);
 339 int mlx5_devx_cmd_modify_virtq(struct mlx5_devx_obj *virtq_obj,
 340                                struct mlx5_devx_virtq_attr *attr);
 341 int mlx5_devx_cmd_query_virtq(struct mlx5_devx_obj *virtq_obj,
 342                               struct mlx5_devx_virtq_attr *attr);
 343 struct mlx5_devx_obj *mlx5_devx_cmd_create_qp(struct ibv_context *ctx,
 344                                               struct mlx5_devx_qp_attr *attr);
 345 int mlx5_devx_cmd_modify_qp_state(struct mlx5_devx_obj *qp,
 346                                   uint32_t qp_st_mod_op, uint32_t remote_qp_id);
 347
 348 #endif /* RTE_PMD_MLX5_DEVX_CMDS_H_ */