drivers/common/mlx5/mlx5_devx_cmds.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright 2019 Mellanox Technologies, Ltd
   3  */
   4
   5 #ifndef RTE_PMD_MLX5_DEVX_CMDS_H_
   6 #define RTE_PMD_MLX5_DEVX_CMDS_H_
   7
   8 #include "mlx5_glue.h"
   9 #include "mlx5_prm.h"
  10
  11
  12 /* devX creation object */
  13 struct mlx5_devx_obj {
  14         void *obj; /* The DV object. */
  15         int id; /* The object ID. */
  16 };
  17
  18 /* UMR memory buffer used to define 1 entry in indirect mkey. */
  19 struct mlx5_klm {
  20         uint32_t byte_count;
  21         uint32_t mkey;
  22         uint64_t address;
  23 };
  24
  25 /* This is limitation of libibverbs: in length variable type is u16. */
  26 #define MLX5_DEVX_MAX_KLM_ENTRIES ((UINT16_MAX - \
  27                 MLX5_ST_SZ_DW(create_mkey_in) * 4) / (MLX5_ST_SZ_DW(klm) * 4))
  28
  29 struct mlx5_devx_mkey_attr {
  30         uint64_t addr;
  31         uint64_t size;
  32         uint32_t umem_id;
  33         uint32_t pd;
  34         uint32_t log_entity_size;
  35         uint32_t pg_access:1;
  36         uint32_t relaxed_ordering:1;
  37         struct mlx5_klm *klm_array;
  38         int klm_num;
  39 };
  40
  41 /* HCA qos attributes. */
  42 struct mlx5_hca_qos_attr {
  43         uint32_t sup:1; /* Whether QOS is supported. */
  44         uint32_t srtcm_sup:1; /* Whether srTCM mode is supported. */
  45         uint32_t flow_meter_reg_share:1;
  46         /* Whether reg_c share is supported. */
  47         uint8_t log_max_flow_meter;
  48         /* Power of the maximum supported meters. */
  49         uint8_t flow_meter_reg_c_ids;
  50         /* Bitmap of the reg_Cs available for flow meter to use. */
  51
  52 };
  53
  54 struct mlx5_hca_vdpa_attr {
  55         uint8_t virtio_queue_type;
  56         uint32_t valid:1;
  57         uint32_t desc_tunnel_offload_type:1;
  58         uint32_t eth_frame_offload_type:1;
  59         uint32_t virtio_version_1_0:1;
  60         uint32_t tso_ipv4:1;
  61         uint32_t tso_ipv6:1;
  62         uint32_t tx_csum:1;
  63         uint32_t rx_csum:1;
  64         uint32_t event_mode:3;
  65         uint32_t log_doorbell_stride:5;
  66         uint32_t log_doorbell_bar_size:5;
  67         uint32_t queue_counters_valid:1;
  68         uint32_t max_num_virtio_queues;
  69         struct {
  70                 uint32_t a;
  71                 uint32_t b;
  72         } umems[3];
  73         uint64_t doorbell_bar_offset;
  74 };
  75
  76 /* HCA supports this number of time periods for LRO. */
  77 #define MLX5_LRO_NUM_SUPP_PERIODS 4
  78
  79 /* HCA attributes. */
  80 struct mlx5_hca_attr {
  81         uint32_t eswitch_manager:1;
  82         uint32_t flow_counters_dump:1;
  83         uint32_t log_max_rqt_size:5;
  84         uint8_t flow_counter_bulk_alloc_bitmap;
  85         uint32_t eth_net_offloads:1;
  86         uint32_t eth_virt:1;
  87         uint32_t wqe_vlan_insert:1;
  88         uint32_t wqe_inline_mode:2;
  89         uint32_t vport_inline_mode:3;
  90         uint32_t tunnel_stateless_geneve_rx:1;
  91         uint32_t geneve_max_opt_len:1; /* 0x0: 14DW, 0x1: 63DW */
  92         uint32_t tunnel_stateless_gtp:1;
  93         uint32_t lro_cap:1;
  94         uint32_t tunnel_lro_gre:1;
  95         uint32_t tunnel_lro_vxlan:1;
  96         uint32_t lro_max_msg_sz_mode:2;
  97         uint32_t lro_timer_supported_periods[MLX5_LRO_NUM_SUPP_PERIODS];
  98         uint32_t flex_parser_protocols;
  99         uint32_t hairpin:1;
 100         uint32_t log_max_hairpin_queues:5;
 101         uint32_t log_max_hairpin_wq_data_sz:5;
 102         uint32_t log_max_hairpin_num_packets:5;
 103         uint32_t vhca_id:16;
 104         uint32_t relaxed_ordering_write:1;
 105         uint32_t relaxed_ordering_read:1;
 106         struct mlx5_hca_qos_attr qos;
 107         struct mlx5_hca_vdpa_attr vdpa;
 108 };
 109
 110 struct mlx5_devx_wq_attr {
 111         uint32_t wq_type:4;
 112         uint32_t wq_signature:1;
 113         uint32_t end_padding_mode:2;
 114         uint32_t cd_slave:1;
 115         uint32_t hds_skip_first_sge:1;
 116         uint32_t log2_hds_buf_size:3;
 117         uint32_t page_offset:5;
 118         uint32_t lwm:16;
 119         uint32_t pd:24;
 120         uint32_t uar_page:24;
 121         uint64_t dbr_addr;
 122         uint32_t hw_counter;
 123         uint32_t sw_counter;
 124         uint32_t log_wq_stride:4;
 125         uint32_t log_wq_pg_sz:5;
 126         uint32_t log_wq_sz:5;
 127         uint32_t dbr_umem_valid:1;
 128         uint32_t wq_umem_valid:1;
 129         uint32_t log_hairpin_num_packets:5;
 130         uint32_t log_hairpin_data_sz:5;
 131         uint32_t single_wqe_log_num_of_strides:4;
 132         uint32_t two_byte_shift_en:1;
 133         uint32_t single_stride_log_num_of_bytes:3;
 134         uint32_t dbr_umem_id;
 135         uint32_t wq_umem_id;
 136         uint64_t wq_umem_offset;
 137 };
 138
 139 /* Create RQ attributes structure, used by create RQ operation. */
 140 struct mlx5_devx_create_rq_attr {
 141         uint32_t rlky:1;
 142         uint32_t delay_drop_en:1;
 143         uint32_t scatter_fcs:1;
 144         uint32_t vsd:1;
 145         uint32_t mem_rq_type:4;
 146         uint32_t state:4;
 147         uint32_t flush_in_error_en:1;
 148         uint32_t hairpin:1;
 149         uint32_t user_index:24;
 150         uint32_t cqn:24;
 151         uint32_t counter_set_id:8;
 152         uint32_t rmpn:24;
 153         struct mlx5_devx_wq_attr wq_attr;
 154 };
 155
 156 /* Modify RQ attributes structure, used by modify RQ operation. */
 157 struct mlx5_devx_modify_rq_attr {
 158         uint32_t rqn:24;
 159         uint32_t rq_state:4; /* Current RQ state. */
 160         uint32_t state:4; /* Required RQ state. */
 161         uint32_t scatter_fcs:1;
 162         uint32_t vsd:1;
 163         uint32_t counter_set_id:8;
 164         uint32_t hairpin_peer_sq:24;
 165         uint32_t hairpin_peer_vhca:16;
 166         uint64_t modify_bitmask;
 167         uint32_t lwm:16; /* Contained WQ lwm. */
 168 };
 169
 170 struct mlx5_rx_hash_field_select {
 171         uint32_t l3_prot_type:1;
 172         uint32_t l4_prot_type:1;
 173         uint32_t selected_fields:30;
 174 };
 175
 176 /* TIR attributes structure, used by TIR operations. */
 177 struct mlx5_devx_tir_attr {
 178         uint32_t disp_type:4;
 179         uint32_t lro_timeout_period_usecs:16;
 180         uint32_t lro_enable_mask:4;
 181         uint32_t lro_max_msg_sz:8;
 182         uint32_t inline_rqn:24;
 183         uint32_t rx_hash_symmetric:1;
 184         uint32_t tunneled_offload_en:1;
 185         uint32_t indirect_table:24;
 186         uint32_t rx_hash_fn:4;
 187         uint32_t self_lb_block:2;
 188         uint32_t transport_domain:24;
 189         uint8_t rx_hash_toeplitz_key[MLX5_RSS_HASH_KEY_LEN];
 190         struct mlx5_rx_hash_field_select rx_hash_field_selector_outer;
 191         struct mlx5_rx_hash_field_select rx_hash_field_selector_inner;
 192 };
 193
 194 /* RQT attributes structure, used by RQT operations. */
 195 struct mlx5_devx_rqt_attr {
 196         uint8_t rq_type;
 197         uint32_t rqt_max_size:16;
 198         uint32_t rqt_actual_size:16;
 199         uint32_t rq_list[];
 200 };
 201
 202 /* TIS attributes structure. */
 203 struct mlx5_devx_tis_attr {
 204         uint32_t strict_lag_tx_port_affinity:1;
 205         uint32_t tls_en:1;
 206         uint32_t lag_tx_port_affinity:4;
 207         uint32_t prio:4;
 208         uint32_t transport_domain:24;
 209 };
 210
 211 /* SQ attributes structure, used by SQ create operation. */
 212 struct mlx5_devx_create_sq_attr {
 213         uint32_t rlky:1;
 214         uint32_t cd_master:1;
 215         uint32_t fre:1;
 216         uint32_t flush_in_error_en:1;
 217         uint32_t allow_multi_pkt_send_wqe:1;
 218         uint32_t min_wqe_inline_mode:3;
 219         uint32_t state:4;
 220         uint32_t reg_umr:1;
 221         uint32_t allow_swp:1;
 222         uint32_t hairpin:1;
 223         uint32_t user_index:24;
 224         uint32_t cqn:24;
 225         uint32_t packet_pacing_rate_limit_index:16;
 226         uint32_t tis_lst_sz:16;
 227         uint32_t tis_num:24;
 228         struct mlx5_devx_wq_attr wq_attr;
 229 };
 230
 231 /* SQ attributes structure, used by SQ modify operation. */
 232 struct mlx5_devx_modify_sq_attr {
 233         uint32_t sq_state:4;
 234         uint32_t state:4;
 235         uint32_t hairpin_peer_rq:24;
 236         uint32_t hairpin_peer_vhca:16;
 237 };
 238
 239
 240 /* CQ attributes structure, used by CQ operations. */
 241 struct mlx5_devx_cq_attr {
 242         uint32_t q_umem_valid:1;
 243         uint32_t db_umem_valid:1;
 244         uint32_t use_first_only:1;
 245         uint32_t overrun_ignore:1;
 246         uint32_t log_cq_size:5;
 247         uint32_t log_page_size:5;
 248         uint32_t uar_page_id;
 249         uint32_t q_umem_id;
 250         uint64_t q_umem_offset;
 251         uint32_t db_umem_id;
 252         uint64_t db_umem_offset;
 253         uint32_t eqn;
 254         uint64_t db_addr;
 255 };
 256
 257 /* Virtq attributes structure, used by VIRTQ operations. */
 258 struct mlx5_devx_virtq_attr {
 259         uint16_t hw_available_index;
 260         uint16_t hw_used_index;
 261         uint16_t q_size;
 262         uint32_t virtio_version_1_0:1;
 263         uint32_t tso_ipv4:1;
 264         uint32_t tso_ipv6:1;
 265         uint32_t tx_csum:1;
 266         uint32_t rx_csum:1;
 267         uint32_t event_mode:3;
 268         uint32_t state:4;
 269         uint32_t dirty_bitmap_dump_enable:1;
 270         uint32_t dirty_bitmap_mkey;
 271         uint32_t dirty_bitmap_size;
 272         uint32_t mkey;
 273         uint32_t qp_id;
 274         uint32_t queue_index;
 275         uint32_t tis_id;
 276         uint32_t counters_obj_id;
 277         uint64_t dirty_bitmap_addr;
 278         uint64_t type;
 279         uint64_t desc_addr;
 280         uint64_t used_addr;
 281         uint64_t available_addr;
 282         struct {
 283                 uint32_t id;
 284                 uint32_t size;
 285                 uint64_t offset;
 286         } umems[3];
 287 };
 288
 289
 290 struct mlx5_devx_qp_attr {
 291         uint32_t pd:24;
 292         uint32_t uar_index:24;
 293         uint32_t cqn:24;
 294         uint32_t log_page_size:5;
 295         uint32_t rq_size:17; /* Must be power of 2. */
 296         uint32_t log_rq_stride:3;
 297         uint32_t sq_size:17; /* Must be power of 2. */
 298         uint32_t dbr_umem_valid:1;
 299         uint32_t dbr_umem_id;
 300         uint64_t dbr_address;
 301         uint32_t wq_umem_id;
 302         uint64_t wq_umem_offset;
 303 };
 304
 305 struct mlx5_devx_virtio_q_couners_attr {
 306         uint64_t received_desc;
 307         uint64_t completed_desc;
 308         uint32_t error_cqes;
 309         uint32_t bad_desc_errors;
 310         uint32_t exceed_max_chain;
 311         uint32_t invalid_buffer;
 312 };
 313
 314 /* mlx5_devx_cmds.c */
 315
 316 __rte_internal
 317 struct mlx5_devx_obj *mlx5_devx_cmd_flow_counter_alloc(void *ctx,
 318                                                        uint32_t bulk_sz);
 319 __rte_internal
 320 int mlx5_devx_cmd_destroy(struct mlx5_devx_obj *obj);
 321 __rte_internal
 322 int mlx5_devx_cmd_flow_counter_query(struct mlx5_devx_obj *dcs,
 323                                      int clear, uint32_t n_counters,
 324                                      uint64_t *pkts, uint64_t *bytes,
 325                                      uint32_t mkey, void *addr,
 326                                      void *cmd_comp,
 327                                      uint64_t async_id);
 328 __rte_internal
 329 int mlx5_devx_cmd_query_hca_attr(void *ctx,
 330                                  struct mlx5_hca_attr *attr);
 331 __rte_internal
 332 struct mlx5_devx_obj *mlx5_devx_cmd_mkey_create(void *ctx,
 333                                               struct mlx5_devx_mkey_attr *attr);
 334 __rte_internal
 335 int mlx5_devx_get_out_command_status(void *out);
 336 __rte_internal
 337 int mlx5_devx_cmd_qp_query_tis_td(void *qp, uint32_t tis_num,
 338                                   uint32_t *tis_td);
 339 __rte_internal
 340 struct mlx5_devx_obj *mlx5_devx_cmd_create_rq(void *ctx,
 341                                        struct mlx5_devx_create_rq_attr *rq_attr,
 342                                        int socket);
 343 __rte_internal
 344 int mlx5_devx_cmd_modify_rq(struct mlx5_devx_obj *rq,
 345                             struct mlx5_devx_modify_rq_attr *rq_attr);
 346 __rte_internal
 347 struct mlx5_devx_obj *mlx5_devx_cmd_create_tir(void *ctx,
 348                                            struct mlx5_devx_tir_attr *tir_attr);
 349 __rte_internal
 350 struct mlx5_devx_obj *mlx5_devx_cmd_create_rqt(void *ctx,
 351                                            struct mlx5_devx_rqt_attr *rqt_attr);
 352 __rte_internal
 353 struct mlx5_devx_obj *mlx5_devx_cmd_create_sq(void *ctx,
 354                                       struct mlx5_devx_create_sq_attr *sq_attr);
 355 __rte_internal
 356 int mlx5_devx_cmd_modify_sq(struct mlx5_devx_obj *sq,
 357                             struct mlx5_devx_modify_sq_attr *sq_attr);
 358 __rte_internal
 359 struct mlx5_devx_obj *mlx5_devx_cmd_create_tis(void *ctx,
 360                                            struct mlx5_devx_tis_attr *tis_attr);
 361 __rte_internal
 362 struct mlx5_devx_obj *mlx5_devx_cmd_create_td(void *ctx);
 363 __rte_internal
 364 int mlx5_devx_cmd_flow_dump(void *fdb_domain, void *rx_domain, void *tx_domain,
 365                             FILE *file);
 366 __rte_internal
 367 struct mlx5_devx_obj *mlx5_devx_cmd_create_cq(void *ctx,
 368                                               struct mlx5_devx_cq_attr *attr);
 369 __rte_internal
 370 struct mlx5_devx_obj *mlx5_devx_cmd_create_virtq(void *ctx,
 371                                              struct mlx5_devx_virtq_attr *attr);
 372 __rte_internal
 373 int mlx5_devx_cmd_modify_virtq(struct mlx5_devx_obj *virtq_obj,
 374                                struct mlx5_devx_virtq_attr *attr);
 375 __rte_internal
 376 int mlx5_devx_cmd_query_virtq(struct mlx5_devx_obj *virtq_obj,
 377                               struct mlx5_devx_virtq_attr *attr);
 378 __rte_internal
 379 struct mlx5_devx_obj *mlx5_devx_cmd_create_qp(void *ctx,
 380                                               struct mlx5_devx_qp_attr *attr);
 381 __rte_internal
 382 int mlx5_devx_cmd_modify_qp_state(struct mlx5_devx_obj *qp,
 383                                   uint32_t qp_st_mod_op, uint32_t remote_qp_id);
 384 __rte_internal
 385 int mlx5_devx_cmd_modify_rqt(struct mlx5_devx_obj *rqt,
 386                              struct mlx5_devx_rqt_attr *rqt_attr);
 387
 388 /**
 389  * Create virtio queue counters object DevX API.
 390  *
 391  * @param[in] ctx
 392  *   Device context.
 393
 394  * @return
 395  *   The DevX object created, NULL otherwise and rte_errno is set.
 396  */
 397 __rte_internal
 398 struct mlx5_devx_obj *mlx5_devx_cmd_create_virtio_q_counters(void *ctx);
 399
 400 /**
 401  * Query virtio queue counters object using DevX API.
 402  *
 403  * @param[in] couners_obj
 404  *   Pointer to virtq object structure.
 405  * @param [in/out] attr
 406  *   Pointer to virtio queue counters attributes structure.
 407  *
 408  * @return
 409  *   0 on success, a negative errno value otherwise and rte_errno is set.
 410  */
 411 __rte_internal
 412 int mlx5_devx_cmd_query_virtio_q_counters(struct mlx5_devx_obj *couners_obj,
 413                                   struct mlx5_devx_virtio_q_couners_attr *attr);
 414
 415 #endif /* RTE_PMD_MLX5_DEVX_CMDS_H_ */