drivers/event/octeontx2/otx2_evdev.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(C) 2019 Marvell International Ltd.
   3  */
   4
   5 #ifndef __OTX2_EVDEV_H__
   6 #define __OTX2_EVDEV_H__
   7
   8 #include <rte_eventdev.h>
   9
  10 #include "otx2_common.h"
  11 #include "otx2_dev.h"
  12 #include "otx2_mempool.h"
  13
  14 #define EVENTDEV_NAME_OCTEONTX2_PMD otx2_eventdev
  15
  16 #define sso_func_trace otx2_sso_dbg
  17
  18 #define OTX2_SSO_MAX_VHGRP                  RTE_EVENT_MAX_QUEUES_PER_DEV
  19 #define OTX2_SSO_MAX_VHWS                   (UINT8_MAX)
  20 #define OTX2_SSO_FC_NAME                    "otx2_evdev_xaq_fc"
  21 #define OTX2_SSO_XAQ_SLACK                  (8)
  22 #define OTX2_SSO_XAQ_CACHE_CNT              (0x7)
  23
  24 /* SSO LF register offsets (BAR2) */
  25 #define SSO_LF_GGRP_OP_ADD_WORK0            (0x0ull)
  26 #define SSO_LF_GGRP_OP_ADD_WORK1            (0x8ull)
  27
  28 #define SSO_LF_GGRP_QCTL                    (0x20ull)
  29 #define SSO_LF_GGRP_EXE_DIS                 (0x80ull)
  30 #define SSO_LF_GGRP_INT                     (0x100ull)
  31 #define SSO_LF_GGRP_INT_W1S                 (0x108ull)
  32 #define SSO_LF_GGRP_INT_ENA_W1S             (0x110ull)
  33 #define SSO_LF_GGRP_INT_ENA_W1C             (0x118ull)
  34 #define SSO_LF_GGRP_INT_THR                 (0x140ull)
  35 #define SSO_LF_GGRP_INT_CNT                 (0x180ull)
  36 #define SSO_LF_GGRP_XAQ_CNT                 (0x1b0ull)
  37 #define SSO_LF_GGRP_AQ_CNT                  (0x1c0ull)
  38 #define SSO_LF_GGRP_AQ_THR                  (0x1e0ull)
  39 #define SSO_LF_GGRP_MISC_CNT                (0x200ull)
  40
  41 /* SSOW LF register offsets (BAR2) */
  42 #define SSOW_LF_GWS_LINKS                   (0x10ull)
  43 #define SSOW_LF_GWS_PENDWQP                 (0x40ull)
  44 #define SSOW_LF_GWS_PENDSTATE               (0x50ull)
  45 #define SSOW_LF_GWS_NW_TIM                  (0x70ull)
  46 #define SSOW_LF_GWS_GRPMSK_CHG              (0x80ull)
  47 #define SSOW_LF_GWS_INT                     (0x100ull)
  48 #define SSOW_LF_GWS_INT_W1S                 (0x108ull)
  49 #define SSOW_LF_GWS_INT_ENA_W1S             (0x110ull)
  50 #define SSOW_LF_GWS_INT_ENA_W1C             (0x118ull)
  51 #define SSOW_LF_GWS_TAG                     (0x200ull)
  52 #define SSOW_LF_GWS_WQP                     (0x210ull)
  53 #define SSOW_LF_GWS_SWTP                    (0x220ull)
  54 #define SSOW_LF_GWS_PENDTAG                 (0x230ull)
  55 #define SSOW_LF_GWS_OP_ALLOC_WE             (0x400ull)
  56 #define SSOW_LF_GWS_OP_GET_WORK             (0x600ull)
  57 #define SSOW_LF_GWS_OP_SWTAG_FLUSH          (0x800ull)
  58 #define SSOW_LF_GWS_OP_SWTAG_UNTAG          (0x810ull)
  59 #define SSOW_LF_GWS_OP_SWTP_CLR             (0x820ull)
  60 #define SSOW_LF_GWS_OP_UPD_WQP_GRP0         (0x830ull)
  61 #define SSOW_LF_GWS_OP_UPD_WQP_GRP1         (0x838ull)
  62 #define SSOW_LF_GWS_OP_DESCHED              (0x880ull)
  63 #define SSOW_LF_GWS_OP_DESCHED_NOSCH        (0x8c0ull)
  64 #define SSOW_LF_GWS_OP_SWTAG_DESCHED        (0x980ull)
  65 #define SSOW_LF_GWS_OP_SWTAG_NOSCHED        (0x9c0ull)
  66 #define SSOW_LF_GWS_OP_CLR_NSCHED0          (0xa00ull)
  67 #define SSOW_LF_GWS_OP_CLR_NSCHED1          (0xa08ull)
  68 #define SSOW_LF_GWS_OP_SWTP_SET             (0xc00ull)
  69 #define SSOW_LF_GWS_OP_SWTAG_NORM           (0xc10ull)
  70 #define SSOW_LF_GWS_OP_SWTAG_FULL0          (0xc20ull)
  71 #define SSOW_LF_GWS_OP_SWTAG_FULL1          (0xc28ull)
  72 #define SSOW_LF_GWS_OP_GWC_INVAL            (0xe00ull)
  73
  74 #define OTX2_SSOW_GET_BASE_ADDR(_GW)        ((_GW) - SSOW_LF_GWS_OP_GET_WORK)
  75
  76 #define NSEC2USEC(__ns)                 ((__ns) / 1E3)
  77 #define USEC2NSEC(__us)                 ((__us) * 1E3)
  78 #define NSEC2TICK(__ns, __freq)         (((__ns) * (__freq)) / 1E9)
  79
  80 enum otx2_sso_lf_type {
  81         SSO_LF_GGRP,
  82         SSO_LF_GWS
  83 };
  84
  85 union otx2_sso_event {
  86         uint64_t get_work0;
  87         struct {
  88                 uint32_t flow_id:20;
  89                 uint32_t sub_event_type:8;
  90                 uint32_t event_type:4;
  91                 uint8_t op:2;
  92                 uint8_t rsvd:4;
  93                 uint8_t sched_type:2;
  94                 uint8_t queue_id;
  95                 uint8_t priority;
  96                 uint8_t impl_opaque;
  97         };
  98 } __rte_aligned(64);
  99
 100 enum {
 101         SSO_SYNC_ORDERED,
 102         SSO_SYNC_ATOMIC,
 103         SSO_SYNC_UNTAGGED,
 104         SSO_SYNC_EMPTY
 105 };
 106
 107 struct otx2_sso_evdev {
 108         OTX2_DEV; /* Base class */
 109         uint8_t max_event_queues;
 110         uint8_t max_event_ports;
 111         uint8_t is_timeout_deq;
 112         uint8_t nb_event_queues;
 113         uint8_t nb_event_ports;
 114         uint8_t configured;
 115         uint32_t deq_tmo_ns;
 116         uint32_t min_dequeue_timeout_ns;
 117         uint32_t max_dequeue_timeout_ns;
 118         int32_t max_num_events;
 119         uint64_t *fc_mem;
 120         uint64_t xaq_lmt;
 121         uint64_t nb_xaq_cfg;
 122         rte_iova_t fc_iova;
 123         struct rte_mempool *xaq_pool;
 124         /* Dev args */
 125         uint32_t xae_cnt;
 126         /* HW const */
 127         uint32_t xae_waes;
 128         uint32_t xaq_buf_size;
 129         uint32_t iue;
 130         /* MSIX offsets */
 131         uint16_t sso_msixoff[OTX2_SSO_MAX_VHGRP];
 132         uint16_t ssow_msixoff[OTX2_SSO_MAX_VHWS];
 133 } __rte_cache_aligned;
 134
 135 #define OTX2_SSOGWS_OPS \
 136         /* WS ops */                    \
 137         uintptr_t getwrk_op;            \
 138         uintptr_t tag_op;               \
 139         uintptr_t wqp_op;               \
 140         uintptr_t swtp_op;              \
 141         uintptr_t swtag_norm_op;        \
 142         uintptr_t swtag_desched_op;     \
 143         uint8_t cur_tt;                 \
 144         uint8_t cur_grp
 145
 146 /* Event port aka GWS */
 147 struct otx2_ssogws {
 148         /* Get Work Fastpath data */
 149         OTX2_SSOGWS_OPS;
 150         uint8_t swtag_req;
 151         uint8_t port;
 152         /* Add Work Fastpath data */
 153         uint64_t xaq_lmt __rte_cache_aligned;
 154         uint64_t *fc_mem;
 155         uintptr_t grps_base[OTX2_SSO_MAX_VHGRP];
 156 } __rte_cache_aligned;
 157
 158 static inline struct otx2_sso_evdev *
 159 sso_pmd_priv(const struct rte_eventdev *event_dev)
 160 {
 161         return event_dev->data->dev_private;
 162 }
 163
 164 static inline int
 165 parse_kvargs_value(const char *key, const char *value, void *opaque)
 166 {
 167         RTE_SET_USED(key);
 168
 169         *(uint32_t *)opaque = (uint32_t)atoi(value);
 170         return 0;
 171 }
 172
 173 /* Init and Fini API's */
 174 int otx2_sso_init(struct rte_eventdev *event_dev);
 175 int otx2_sso_fini(struct rte_eventdev *event_dev);
 176 /* IRQ handlers */
 177 int sso_register_irqs(const struct rte_eventdev *event_dev);
 178 void sso_unregister_irqs(const struct rte_eventdev *event_dev);
 179
 180 #endif /* __OTX2_EVDEV_H__ */