drivers/net/bnx2x/bnx2x.h

   1 /*-
   2  * Copyright (c) 2007-2013 Broadcom Corporation.
   3  *
   4  * Eric Davis        <edavis@broadcom.com>
   5  * David Christensen <davidch@broadcom.com>
   6  * Gary Zambrano     <zambrano@broadcom.com>
   7  *
   8  * Copyright (c) 2013-2015 Brocade Communications Systems, Inc.
   9  * Copyright (c) 2015 QLogic Corporation.
  10  * All rights reserved.
  11  * www.qlogic.com
  12  *
  13  * See LICENSE.bnx2x_pmd for copyright and licensing details.
  14  */
  15
  16 #ifndef __BNX2X_H__
  17 #define __BNX2X_H__
  18
  19 #include <rte_byteorder.h>
  20
  21 #if RTE_BYTE_ORDER == RTE_LITTLE_ENDIAN
  22 #ifndef __LITTLE_ENDIAN
  23 #define __LITTLE_ENDIAN RTE_LITTLE_ENDIAN
  24 #endif
  25 #undef __BIG_ENDIAN
  26 #elif RTE_BYTE_ORDER == RTE_BIG_ENDIAN
  27 #ifndef __BIG_ENDIAN
  28 #define __BIG_ENDIAN    RTE_BIG_ENDIAN
  29 #endif
  30 #undef __LITTLE_ENDIAN
  31 #endif
  32
  33 #include "bnx2x_ethdev.h"
  34 #include "ecore_mfw_req.h"
  35 #include "ecore_fw_defs.h"
  36 #include "ecore_hsi.h"
  37 #include "ecore_reg.h"
  38 #include "bnx2x_stats.h"
  39 #include "bnx2x_vfpf.h"
  40
  41 #include "elink.h"
  42
  43 #ifndef __FreeBSD__
  44 #include <linux/pci_regs.h>
  45
  46 #define PCIY_PMG                       PCI_CAP_ID_PM
  47 #define PCIY_MSI                       PCI_CAP_ID_MSI
  48 #define PCIY_EXPRESS                   PCI_CAP_ID_EXP
  49 #define PCIY_MSIX                      PCI_CAP_ID_MSIX
  50 #define PCIR_EXPRESS_DEVICE_STA        PCI_EXP_TYPE_RC_EC
  51 #define PCIM_EXP_STA_TRANSACTION_PND   PCI_EXP_DEVSTA_TRPND
  52 #define PCIR_EXPRESS_LINK_STA          PCI_EXP_LNKSTA
  53 #define PCIM_LINK_STA_WIDTH            PCI_EXP_LNKSTA_NLW
  54 #define PCIM_LINK_STA_SPEED            PCI_EXP_LNKSTA_CLS
  55 #define PCIR_EXPRESS_DEVICE_CTL        PCI_EXP_DEVCTL
  56 #define PCIM_EXP_CTL_MAX_PAYLOAD       PCI_EXP_DEVCTL_PAYLOAD
  57 #define PCIM_EXP_CTL_MAX_READ_REQUEST  PCI_EXP_DEVCTL_READRQ
  58 #define PCIR_POWER_STATUS              PCI_PM_CTRL
  59 #define PCIM_PSTAT_DMASK               PCI_PM_CTRL_STATE_MASK
  60 #define PCIM_PSTAT_PME                 PCI_PM_CTRL_PME_STATUS
  61 #define PCIM_PSTAT_D3                  0x3
  62 #define PCIM_PSTAT_PMEENABLE           PCI_PM_CTRL_PME_ENABLE
  63 #define PCIR_MSIX_CTRL                 PCI_MSIX_FLAGS
  64 #define PCIM_MSIXCTRL_TABLE_SIZE       PCI_MSIX_FLAGS_QSIZE
  65 #else
  66 #include <dev/pci/pcireg.h>
  67 #endif
  68
  69 #define IFM_10G_CX4                    20 /* 10GBase CX4 copper */
  70 #define IFM_10G_TWINAX                 22 /* 10GBase Twinax copper */
  71 #define IFM_10G_T                      26 /* 10GBase-T - RJ45 */
  72
  73 #ifndef __FreeBSD__
  74 #define PCIR_EXPRESS_DEVICE_STA        PCI_EXP_TYPE_RC_EC
  75 #define PCIM_EXP_STA_TRANSACTION_PND   PCI_EXP_DEVSTA_TRPND
  76 #define PCIR_EXPRESS_LINK_STA          PCI_EXP_LNKSTA
  77 #define PCIM_LINK_STA_WIDTH            PCI_EXP_LNKSTA_NLW
  78 #define PCIM_LINK_STA_SPEED            PCI_EXP_LNKSTA_CLS
  79 #define PCIR_EXPRESS_DEVICE_CTL        PCI_EXP_DEVCTL
  80 #define PCIM_EXP_CTL_MAX_PAYLOAD       PCI_EXP_DEVCTL_PAYLOAD
  81 #define PCIM_EXP_CTL_MAX_READ_REQUEST  PCI_EXP_DEVCTL_READRQ
  82 #else
  83 #define PCIR_EXPRESS_DEVICE_STA PCIER_DEVICE_STA
  84 #define PCIM_EXP_STA_TRANSACTION_PND   PCIEM_STA_TRANSACTION_PND
  85 #define PCIR_EXPRESS_LINK_STA          PCIER_LINK_STA
  86 #define PCIM_LINK_STA_WIDTH            PCIEM_LINK_STA_WIDTH
  87 #define PCIM_LINK_STA_SPEED            PCIEM_LINK_STA_SPEED
  88 #define PCIR_EXPRESS_DEVICE_CTL        PCIER_DEVICE_CTL
  89 #define PCIM_EXP_CTL_MAX_PAYLOAD       PCIEM_CTL_MAX_PAYLOAD
  90 #define PCIM_EXP_CTL_MAX_READ_REQUEST  PCIEM_CTL_MAX_READ_REQUEST
  91 #endif
  92
  93 #ifndef ARRAY_SIZE
  94 #define ARRAY_SIZE(arr) (sizeof(arr) / sizeof((arr)[0]))
  95 #endif
  96 #ifndef ARRSIZE
  97 #define ARRSIZE(arr) (sizeof(arr) / sizeof((arr)[0]))
  98 #endif
  99 #ifndef DIV_ROUND_UP
 100 #define DIV_ROUND_UP(n, d) (((n) + (d) - 1) / (d))
 101 #endif
 102 #ifndef roundup
 103 #define roundup(x, y) ((((x) + ((y) - 1)) / (y)) * (y))
 104 #endif
 105 #ifndef ilog2
 106 static inline
 107 int bnx2x_ilog2(int x)
 108 {
 109         int log = 0;
 110         x >>= 1;
 111
 112         while(x) {
 113                 log++;
 114                 x >>= 1;
 115         }
 116         return log;
 117 }
 118 #define ilog2(x) bnx2x_ilog2(x)
 119 #endif
 120
 121 #include "ecore_sp.h"
 122
 123 struct bnx2x_device_type {
 124         uint16_t bnx2x_vid;
 125         uint16_t bnx2x_did;
 126         uint16_t bnx2x_svid;
 127         uint16_t bnx2x_sdid;
 128         char     *bnx2x_name;
 129 };
 130
 131 #define RTE_MBUF_DATA_DMA_ADDR(mb) \
 132         ((uint64_t)((mb)->buf_physaddr + (mb)->data_off))
 133
 134 #define BNX2X_PAGE_SHIFT       12
 135 #define BNX2X_PAGE_SIZE        (1 << BNX2X_PAGE_SHIFT)
 136 #define BNX2X_PAGE_MASK        (~(BNX2X_PAGE_SIZE - 1))
 137 #define BNX2X_PAGE_ALIGN(addr) ((addr + BNX2X_PAGE_SIZE - 1) & BNX2X_PAGE_MASK)
 138
 139 #if BNX2X_PAGE_SIZE != 4096
 140 #error Page sizes other than 4KB are unsupported!
 141 #endif
 142
 143 #define U64_LO(addr) ((uint32_t)(((uint64_t)(addr)) & 0xFFFFFFFF))
 144 #define U64_HI(addr) ((uint32_t)(((uint64_t)(addr)) >> 32))
 145 #define HILO_U64(hi, lo) ((((uint64_t)(hi)) << 32) + (lo))
 146
 147 /* dropless fc FW/HW related params */
 148 #define BRB_SIZE(sc)         (CHIP_IS_E3(sc) ? 1024 : 512)
 149 #define MAX_AGG_QS(sc)       ETH_MAX_AGGREGATION_QUEUES_E1H_E2
 150 #define FW_DROP_LEVEL(sc)    (3 + MAX_SPQ_PENDING + MAX_AGG_QS(sc))
 151 #define FW_PREFETCH_CNT      16U
 152 #define DROPLESS_FC_HEADROOM 100
 153
 154 #ifndef MCLSHIFT
 155 #define MCLSHIFT                              11
 156 #endif
 157 #define MCLBYTES                              (1 << MCLSHIFT)
 158
 159 #if !defined(MJUMPAGESIZE)
 160 #if BNX2X_PAGE_SIZE < 2048
 161 #define MJUMPAGESIZE    MCLBYTES
 162 #elif BNX2X_PAGE_SIZE <= 8192
 163 #define MJUMPAGESIZE    BNX2X_PAGE_SIZE
 164 #else
 165 #define MJUMPAGESIZE    (8 * 1024)
 166 #endif
 167 #endif
 168 #define MJUM9BYTES      (9 * 1024)
 169 #define MJUM16BYTES     (16 * 1024)
 170
 171 /*
 172  * Transmit Buffer Descriptor (tx_bd) definitions*
 173  */
 174 /* NUM_TX_PAGES must be a power of 2. */
 175 #define TOTAL_TX_BD_PER_PAGE     (BNX2X_PAGE_SIZE / sizeof(union eth_tx_bd_types)) /*  256 */
 176 #define USABLE_TX_BD_PER_PAGE    (TOTAL_TX_BD_PER_PAGE - 1)                      /*  255 */
 177
 178 #define TOTAL_TX_BD(q)           (TOTAL_TX_BD_PER_PAGE * q->nb_tx_pages)         /*  512 */
 179 #define USABLE_TX_BD(q)          (USABLE_TX_BD_PER_PAGE * q->nb_tx_pages)        /*  510 */
 180 #define MAX_TX_BD(q)             (TOTAL_TX_BD(q) - 1)                            /*  511 */
 181
 182 #define NEXT_TX_BD(x)                                                   \
 183         ((((x) & USABLE_TX_BD_PER_PAGE) ==                              \
 184           (USABLE_TX_BD_PER_PAGE - 1)) ? (x) + 2 : (x) + 1)
 185
 186 #define TX_BD(x, q)             ((x) & MAX_TX_BD(q))
 187 #define TX_PAGE(x)              (((x) & ~USABLE_TX_BD_PER_PAGE) >> 8)
 188 #define TX_IDX(x)               ((x) & USABLE_TX_BD_PER_PAGE)
 189
 190 /*
 191  * Trigger pending transmits when the number of available BDs is greater
 192  * than 1/8 of the total number of usable BDs.
 193  */
 194 #define BNX2X_TX_CLEANUP_THRESHOLD(q) (USABLE_TX_BD(q) / 8)
 195 #define BNX2X_TX_TIMEOUT 5
 196
 197 /*
 198  * Receive Buffer Descriptor (rx_bd) definitions*
 199  */
 200 //#define NUM_RX_PAGES            1
 201 #define TOTAL_RX_BD_PER_PAGE    (BNX2X_PAGE_SIZE / sizeof(struct eth_rx_bd))      /*  512 */
 202 #define USABLE_RX_BD_PER_PAGE   (TOTAL_RX_BD_PER_PAGE - 2)                      /*  510 */
 203 #define RX_BD_PER_PAGE_MASK     (TOTAL_RX_BD_PER_PAGE - 1)                      /*  511 */
 204 #define TOTAL_RX_BD(q)          (TOTAL_RX_BD_PER_PAGE * q->nb_rx_pages)         /*  512 */
 205 #define USABLE_RX_BD(q)         (USABLE_RX_BD_PER_PAGE * q->nb_rx_pages)        /*  510 */
 206 #define MAX_RX_BD(q)            (TOTAL_RX_BD(q) - 1)                            /*  511 */
 207 #define RX_BD_NEXT_PAGE_DESC_CNT 2
 208
 209 #define NEXT_RX_BD(x)                                                   \
 210         ((((x) & RX_BD_PER_PAGE_MASK) ==                                \
 211         (USABLE_RX_BD_PER_PAGE - 1)) ? (x) + 3 : (x) + 1)
 212
 213 /* x & 0x3ff */
 214 #define RX_BD(x, q)             ((x) & MAX_RX_BD(q))
 215 #define RX_PAGE(x)              (((x) & ~RX_BD_PER_PAGE_MASK) >> 9)
 216 #define RX_IDX(x)               ((x) & RX_BD_PER_PAGE_MASK)
 217
 218 /*
 219  * Receive Completion Queue definitions*
 220  */
 221 //#define NUM_RCQ_PAGES           (NUM_RX_PAGES * 4)
 222 #define TOTAL_RCQ_ENTRIES_PER_PAGE (BNX2X_PAGE_SIZE / sizeof(union eth_rx_cqe))   /*  128 */
 223 #define USABLE_RCQ_ENTRIES_PER_PAGE (TOTAL_RCQ_ENTRIES_PER_PAGE - 1)            /*  127 */
 224 #define TOTAL_RCQ_ENTRIES(q)    (TOTAL_RCQ_ENTRIES_PER_PAGE * q->nb_cq_pages)   /*  512 */
 225 #define USABLE_RCQ_ENTRIES(q)   (USABLE_RCQ_ENTRIES_PER_PAGE * q->nb_cq_pages)  /*  508 */
 226 #define MAX_RCQ_ENTRIES(q)      (TOTAL_RCQ_ENTRIES(q) - 1)                      /*  511 */
 227 #define RCQ_NEXT_PAGE_DESC_CNT 1
 228
 229 #define NEXT_RCQ_IDX(x)                                                 \
 230         ((((x) & USABLE_RCQ_ENTRIES_PER_PAGE) ==                        \
 231         (USABLE_RCQ_ENTRIES_PER_PAGE - 1)) ? (x) + 2 : (x) + 1)
 232
 233 #define CQE_BD_REL                                                      \
 234         (sizeof(union eth_rx_cqe) / sizeof(struct eth_rx_bd))
 235
 236 #define RCQ_BD_PAGES(q)                                                 \
 237         (q->nb_rx_pages * CQE_BD_REL)
 238
 239 #define RCQ_ENTRY(x, q)         ((x) & MAX_RCQ_ENTRIES(q))
 240 #define RCQ_PAGE(x)             (((x) & ~USABLE_RCQ_ENTRIES_PER_PAGE) >> 7)
 241 #define RCQ_IDX(x)              ((x) & USABLE_RCQ_ENTRIES_PER_PAGE)
 242
 243 /*
 244  * dropless fc calculations for BDs
 245  * Number of BDs should be as number of buffers in BRB:
 246  * Low threshold takes into account RX_BD_NEXT_PAGE_DESC_CNT
 247  * "next" elements on each page
 248  */
 249 #define NUM_BD_REQ(sc) \
 250         BRB_SIZE(sc)
 251 #define NUM_BD_PG_REQ(sc)                                                  \
 252         ((NUM_BD_REQ(sc) + USABLE_RX_BD_PER_PAGE - 1) / USABLE_RX_BD_PER_PAGE)
 253 #define BD_TH_LO(sc)                                \
 254         (NUM_BD_REQ(sc) +                           \
 255          NUM_BD_PG_REQ(sc) * RX_BD_NEXT_PAGE_DESC_CNT + \
 256          FW_DROP_LEVEL(sc))
 257 #define BD_TH_HI(sc)                      \
 258         (BD_TH_LO(sc) + DROPLESS_FC_HEADROOM)
 259 #define MIN_RX_AVAIL(sc)                                \
 260         ((sc)->dropless_fc ? BD_TH_HI(sc) + 128 : 128)
 261
 262 /*
 263  * dropless fc calculations for RCQs
 264  * Number of RCQs should be as number of buffers in BRB:
 265  * Low threshold takes into account RCQ_NEXT_PAGE_DESC_CNT
 266  * "next" elements on each page
 267  */
 268 #define NUM_RCQ_REQ(sc) \
 269     BRB_SIZE(sc)
 270 #define NUM_RCQ_PG_REQ(sc)                                              \
 271     ((NUM_RCQ_REQ(sc) + USABLE_RCQ_ENTRIES_PER_PAGE - 1) / USABLE_RCQ_ENTRIES_PER_PAGE)
 272 #define RCQ_TH_LO(sc)                              \
 273     (NUM_RCQ_REQ(sc) +                             \
 274      NUM_RCQ_PG_REQ(sc) * RCQ_NEXT_PAGE_DESC_CNT + \
 275      FW_DROP_LEVEL(sc))
 276 #define RCQ_TH_HI(sc)                      \
 277     (RCQ_TH_LO(sc) + DROPLESS_FC_HEADROOM)
 278
 279 /* Load / Unload modes */
 280 #define LOAD_NORMAL       0
 281 #define LOAD_OPEN         1
 282 #define LOAD_DIAG         2
 283 #define LOAD_LOOPBACK_EXT 3
 284 #define UNLOAD_NORMAL     0
 285 #define UNLOAD_CLOSE      1
 286 #define UNLOAD_RECOVERY   2
 287
 288 /* Some constants... */
 289 //#define MAX_PATH_NUM       2
 290 //#define E2_MAX_NUM_OF_VFS  64
 291 //#define E1H_FUNC_MAX       8
 292 //#define E2_FUNC_MAX        4   /* per path */
 293 #define MAX_VNIC_NUM       4
 294 #define MAX_FUNC_NUM       8   /* common to all chips */
 295 //#define MAX_NDSB           HC_SB_MAX_SB_E2 /* max non-default status block */
 296 #define MAX_RSS_CHAINS     16 /* a constant for HW limit */
 297 #define MAX_MSI_VECTOR     8  /* a constant for HW limit */
 298
 299 #define ILT_NUM_PAGE_ENTRIES 3072
 300 /*
 301  * 57711 we use whole table since we have 8 functions.
 302  * 57712 we have only 4 functions, but use same size per func, so only half
 303  * of the table is used.
 304  */
 305 #define ILT_PER_FUNC        (ILT_NUM_PAGE_ENTRIES / 8)
 306 #define FUNC_ILT_BASE(func) (func * ILT_PER_FUNC)
 307 /*
 308  * the phys address is shifted right 12 bits and has an added
 309  * 1=valid bit added to the 53rd bit
 310  * then since this is a wide register(TM)
 311  * we split it into two 32 bit writes
 312  */
 313 #define ONCHIP_ADDR1(x) ((uint32_t)(((uint64_t)x >> 12) & 0xFFFFFFFF))
 314 #define ONCHIP_ADDR2(x) ((uint32_t)((1 << 20) | ((uint64_t)x >> 44)))
 315
 316 /* L2 header size + 2*VLANs (8 bytes) + LLC SNAP (8 bytes) */
 317 #define ETH_HLEN                  14
 318 #define ETH_OVERHEAD              (ETH_HLEN + 8 + 8)
 319 #define ETH_MIN_PACKET_SIZE       60
 320 #define ETH_MAX_PACKET_SIZE       ETHERMTU /* 1500 */
 321 #define ETH_MAX_JUMBO_PACKET_SIZE 9600
 322 /* TCP with Timestamp Option (32) + IPv6 (40) */
 323
 324 /* max supported alignment is 256 (8 shift) */
 325 #define BNX2X_RX_ALIGN_SHIFT 8
 326 /* FW uses 2 cache lines alignment for start packet and size  */
 327 #define BNX2X_FW_RX_ALIGN_START (1 << BNX2X_RX_ALIGN_SHIFT)
 328 #define BNX2X_FW_RX_ALIGN_END   (1 << BNX2X_RX_ALIGN_SHIFT)
 329
 330 #define BNX2X_PXP_DRAM_ALIGN (BNX2X_RX_ALIGN_SHIFT - 5)
 331
 332 struct bnx2x_bar {
 333         void *base_addr;
 334 };
 335
 336 /* Used to manage DMA allocations. */
 337 struct bnx2x_dma {
 338         struct bnx2x_softc        *sc;
 339         phys_addr_t             paddr;
 340         void                    *vaddr;
 341         int                     nseg;
 342         char                    msg[RTE_MEMZONE_NAMESIZE - 6];
 343 };
 344
 345 /* attn group wiring */
 346 #define MAX_DYNAMIC_ATTN_GRPS 8
 347
 348 struct attn_route {
 349         uint32_t sig[5];
 350 };
 351
 352 struct iro {
 353         uint32_t base;
 354         uint16_t m1;
 355         uint16_t m2;
 356         uint16_t m3;
 357         uint16_t size;
 358 };
 359
 360 union bnx2x_host_hc_status_block {
 361         /* pointer to fp status block e2 */
 362         struct host_hc_status_block_e2  *e2_sb;
 363         /* pointer to fp status block e1x */
 364         struct host_hc_status_block_e1x *e1x_sb;
 365 };
 366
 367 union bnx2x_db_prod {
 368         struct doorbell_set_prod data;
 369         uint32_t                 raw;
 370 };
 371
 372 struct bnx2x_sw_tx_bd {
 373         struct mbuf  *m;
 374         uint16_t     first_bd;
 375         uint8_t      flags;
 376 /* set on the first BD descriptor when there is a split BD */
 377 #define BNX2X_TSO_SPLIT_BD (1 << 0)
 378 };
 379
 380 /*
 381  * This is the HSI fastpath data structure. There can be up to MAX_RSS_CHAIN
 382  * instances of the fastpath structure when using multiple queues.
 383  */
 384 struct bnx2x_fastpath {
 385         /* pointer back to parent structure */
 386         struct bnx2x_softc *sc;
 387
 388         /* status block */
 389         struct bnx2x_dma                 sb_dma;
 390         union bnx2x_host_hc_status_block status_block;
 391
 392         phys_addr_t tx_desc_mapping;
 393
 394         phys_addr_t rx_desc_mapping;
 395         phys_addr_t rx_comp_mapping;
 396
 397         uint16_t *sb_index_values;
 398         uint16_t *sb_running_index;
 399         uint32_t ustorm_rx_prods_offset;
 400
 401         uint8_t igu_sb_id; /* status block number in HW */
 402         uint8_t fw_sb_id;  /* status block number in FW */
 403
 404         uint32_t rx_buf_size;
 405         int mbuf_alloc_size;
 406
 407         int state;
 408 #define BNX2X_FP_STATE_CLOSED  0x01
 409 #define BNX2X_FP_STATE_IRQ     0x02
 410 #define BNX2X_FP_STATE_OPENING 0x04
 411 #define BNX2X_FP_STATE_OPEN    0x08
 412 #define BNX2X_FP_STATE_HALTING 0x10
 413 #define BNX2X_FP_STATE_HALTED  0x20
 414
 415         /* reference back to this fastpath queue number */
 416         uint8_t index; /* this is also the 'cid' */
 417 #define FP_IDX(fp) (fp->index)
 418
 419         /* ethernet client ID (each fastpath set of RX/TX/CQE is a client) */
 420         uint8_t cl_id;
 421 #define FP_CL_ID(fp) (fp->cl_id)
 422         uint8_t cl_qzone_id;
 423
 424         uint16_t fp_hc_idx;
 425
 426         union bnx2x_db_prod tx_db;
 427
 428         struct tstorm_per_queue_stats old_tclient;
 429         struct ustorm_per_queue_stats old_uclient;
 430         struct xstorm_per_queue_stats old_xclient;
 431         struct bnx2x_eth_q_stats        eth_q_stats;
 432         struct bnx2x_eth_q_stats_old    eth_q_stats_old;
 433
 434         /* Pointer to the receive consumer in the status block */
 435         uint16_t *rx_cq_cons_sb;
 436
 437         /* Pointer to the transmit consumer in the status block */
 438         uint16_t *tx_cons_sb;
 439
 440         /* transmit timeout until chip reset */
 441         int watchdog_timer;
 442
 443 }; /* struct bnx2x_fastpath */
 444
 445 #define BNX2X_MAX_NUM_OF_VFS 64
 446 #define BNX2X_VF_ID_INVALID  0xFF
 447
 448 /* maximum number of fast-path interrupt contexts */
 449 #define FP_SB_MAX_E1x 16
 450 #define FP_SB_MAX_E2  HC_SB_MAX_SB_E2
 451
 452 union cdu_context {
 453     struct eth_context eth;
 454     char pad[1024];
 455 };
 456
 457 /* CDU host DB constants */
 458 #define CDU_ILT_PAGE_SZ_HW 2
 459 #define CDU_ILT_PAGE_SZ    (8192 << CDU_ILT_PAGE_SZ_HW) /* 32K */
 460 #define ILT_PAGE_CIDS      (CDU_ILT_PAGE_SZ / sizeof(union cdu_context))
 461
 462 #define CNIC_ISCSI_CID_MAX 256
 463 #define CNIC_FCOE_CID_MAX  2048
 464 #define CNIC_CID_MAX       (CNIC_ISCSI_CID_MAX + CNIC_FCOE_CID_MAX)
 465 #define CNIC_ILT_LINES     DIV_ROUND_UP(CNIC_CID_MAX, ILT_PAGE_CIDS)
 466
 467 #define QM_ILT_PAGE_SZ_HW  0
 468 #define QM_ILT_PAGE_SZ     (4096 << QM_ILT_PAGE_SZ_HW) /* 4K */
 469 #define QM_CID_ROUND       1024
 470
 471 /* TM (timers) host DB constants */
 472 #define TM_ILT_PAGE_SZ_HW  0
 473 #define TM_ILT_PAGE_SZ     (4096 << TM_ILT_PAGE_SZ_HW) /* 4K */
 474 /*#define TM_CONN_NUM        (CNIC_STARTING_CID+CNIC_ISCSI_CXT_MAX) */
 475 #define TM_CONN_NUM        1024
 476 #define TM_ILT_SZ          (8 * TM_CONN_NUM)
 477 #define TM_ILT_LINES       DIV_ROUND_UP(TM_ILT_SZ, TM_ILT_PAGE_SZ)
 478
 479 /* SRC (Searcher) host DB constants */
 480 #define SRC_ILT_PAGE_SZ_HW 0
 481 #define SRC_ILT_PAGE_SZ    (4096 << SRC_ILT_PAGE_SZ_HW) /* 4K */
 482 #define SRC_HASH_BITS      10
 483 #define SRC_CONN_NUM       (1 << SRC_HASH_BITS) /* 1024 */
 484 #define SRC_ILT_SZ         (sizeof(struct src_ent) * SRC_CONN_NUM)
 485 #define SRC_T2_SZ          SRC_ILT_SZ
 486 #define SRC_ILT_LINES      DIV_ROUND_UP(SRC_ILT_SZ, SRC_ILT_PAGE_SZ)
 487
 488 struct hw_context {
 489     struct bnx2x_dma    vcxt_dma;
 490     union cdu_context *vcxt;
 491     //phys_addr_t        cxt_mapping;
 492     size_t            size;
 493 };
 494
 495 #define SM_RX_ID 0
 496 #define SM_TX_ID 1
 497
 498 /* defines for multiple tx priority indices */
 499 #define FIRST_TX_ONLY_COS_INDEX 1
 500 #define FIRST_TX_COS_INDEX      0
 501
 502 #define CID_TO_FP(cid, sc) ((cid) % BNX2X_NUM_NON_CNIC_QUEUES(sc))
 503
 504 #define HC_INDEX_ETH_RX_CQ_CONS       1
 505 #define HC_INDEX_OOO_TX_CQ_CONS       4
 506 #define HC_INDEX_ETH_TX_CQ_CONS_COS0  5
 507 #define HC_INDEX_ETH_TX_CQ_CONS_COS1  6
 508 #define HC_INDEX_ETH_TX_CQ_CONS_COS2  7
 509 #define HC_INDEX_ETH_FIRST_TX_CQ_CONS HC_INDEX_ETH_TX_CQ_CONS_COS0
 510
 511 /* congestion management fairness mode */
 512 #define CMNG_FNS_NONE   0
 513 #define CMNG_FNS_MINMAX 1
 514
 515 /* CMNG constants, as derived from system spec calculations */
 516 /* default MIN rate in case VNIC min rate is configured to zero - 100Mbps */
 517 #define DEF_MIN_RATE 100
 518 /* resolution of the rate shaping timer - 400 usec */
 519 #define RS_PERIODIC_TIMEOUT_USEC 400
 520 /* number of bytes in single QM arbitration cycle -
 521  * coefficient for calculating the fairness timer */
 522 #define QM_ARB_BYTES 160000
 523 /* resolution of Min algorithm 1:100 */
 524 #define MIN_RES 100
 525 /* how many bytes above threshold for the minimal credit of Min algorithm*/
 526 #define MIN_ABOVE_THRESH 32768
 527 /* fairness algorithm integration time coefficient -
 528  * for calculating the actual Tfair */
 529 #define T_FAIR_COEF ((MIN_ABOVE_THRESH + QM_ARB_BYTES) * 8 * MIN_RES)
 530 /* memory of fairness algorithm - 2 cycles */
 531 #define FAIR_MEM 2
 532
 533 #define HC_SEG_ACCESS_DEF   0 /* Driver decision 0-3 */
 534 #define HC_SEG_ACCESS_ATTN  4
 535 #define HC_SEG_ACCESS_NORM  0 /* Driver decision 0-1 */
 536
 537 /*
 538  * The total number of L2 queues, MSIX vectors and HW contexts (CIDs) is
 539  * control by the number of fast-path status blocks supported by the
 540  * device (HW/FW). Each fast-path status block (FP-SB) aka non-default
 541  * status block represents an independent interrupts context that can
 542  * serve a regular L2 networking queue. However special L2 queues such
 543  * as the FCoE queue do not require a FP-SB and other components like
 544  * the CNIC may consume FP-SB reducing the number of possible L2 queues
 545  *
 546  * If the maximum number of FP-SB available is X then:
 547  * a. If CNIC is supported it consumes 1 FP-SB thus the max number of
 548  *    regular L2 queues is Y=X-1
 549  * b. in MF mode the actual number of L2 queues is Y= (X-1/MF_factor)
 550  * c. If the FCoE L2 queue is supported the actual number of L2 queues
 551  *    is Y+1
 552  * d. The number of irqs (MSIX vectors) is either Y+1 (one extra for
 553  *    slow-path interrupts) or Y+2 if CNIC is supported (one additional
 554  *    FP interrupt context for the CNIC).
 555  * e. The number of HW context (CID count) is always X or X+1 if FCoE
 556  *    L2 queue is supported. the cid for the FCoE L2 queue is always X.
 557  *
 558  * So this is quite simple for now as no ULPs are supported yet. :-)
 559  */
 560 #define BNX2X_NUM_QUEUES(sc)          ((sc)->num_queues)
 561 #define BNX2X_NUM_ETH_QUEUES(sc)      BNX2X_NUM_QUEUES(sc)
 562 #define BNX2X_NUM_NON_CNIC_QUEUES(sc) BNX2X_NUM_QUEUES(sc)
 563 #define BNX2X_NUM_RX_QUEUES(sc)       BNX2X_NUM_QUEUES(sc)
 564
 565 #define FOR_EACH_QUEUE(sc, var)                          \
 566     for ((var) = 0; (var) < BNX2X_NUM_QUEUES(sc); (var)++)
 567
 568 #define FOR_EACH_NONDEFAULT_QUEUE(sc, var)               \
 569     for ((var) = 1; (var) < BNX2X_NUM_QUEUES(sc); (var)++)
 570
 571 #define FOR_EACH_ETH_QUEUE(sc, var)                          \
 572     for ((var) = 0; (var) < BNX2X_NUM_ETH_QUEUES(sc); (var)++)
 573
 574 #define FOR_EACH_NONDEFAULT_ETH_QUEUE(sc, var)               \
 575     for ((var) = 1; (var) < BNX2X_NUM_ETH_QUEUES(sc); (var)++)
 576
 577 #define FOR_EACH_COS_IN_TX_QUEUE(sc, var)           \
 578     for ((var) = 0; (var) < (sc)->max_cos; (var)++)
 579
 580 #define FOR_EACH_CNIC_QUEUE(sc, var)     \
 581     for ((var) = BNX2X_NUM_ETH_QUEUES(sc); \
 582          (var) < BNX2X_NUM_QUEUES(sc);     \
 583          (var)++)
 584
 585 enum {
 586     OOO_IDX_OFFSET,
 587     FCOE_IDX_OFFSET,
 588     FWD_IDX_OFFSET,
 589 };
 590
 591 #define FCOE_IDX(sc)              (BNX2X_NUM_NON_CNIC_QUEUES(sc) + FCOE_IDX_OFFSET)
 592 #define bnx2x_fcoe_fp(sc)           (&sc->fp[FCOE_IDX(sc)])
 593 #define bnx2x_fcoe(sc, var)         (bnx2x_fcoe_fp(sc)->var)
 594 #define bnx2x_fcoe_inner_sp_obj(sc) (&sc->sp_objs[FCOE_IDX(sc)])
 595 #define bnx2x_fcoe_sp_obj(sc, var)  (bnx2x_fcoe_inner_sp_obj(sc)->var)
 596 #define bnx2x_fcoe_tx(sc, var)      (bnx2x_fcoe_fp(sc)->txdata_ptr[FIRST_TX_COS_INDEX]->var)
 597
 598 #define OOO_IDX(sc)               (BNX2X_NUM_NON_CNIC_QUEUES(sc) + OOO_IDX_OFFSET)
 599 #define bnx2x_ooo_fp(sc)            (&sc->fp[OOO_IDX(sc)])
 600 #define bnx2x_ooo(sc, var)          (bnx2x_ooo_fp(sc)->var)
 601 #define bnx2x_ooo_inner_sp_obj(sc)  (&sc->sp_objs[OOO_IDX(sc)])
 602 #define bnx2x_ooo_sp_obj(sc, var)   (bnx2x_ooo_inner_sp_obj(sc)->var)
 603
 604 #define FWD_IDX(sc)               (BNX2X_NUM_NON_CNIC_QUEUES(sc) + FWD_IDX_OFFSET)
 605 #define bnx2x_fwd_fp(sc)            (&sc->fp[FWD_IDX(sc)])
 606 #define bnx2x_fwd(sc, var)          (bnx2x_fwd_fp(sc)->var)
 607 #define bnx2x_fwd_inner_sp_obj(sc)  (&sc->sp_objs[FWD_IDX(sc)])
 608 #define bnx2x_fwd_sp_obj(sc, var)   (bnx2x_fwd_inner_sp_obj(sc)->var)
 609 #define bnx2x_fwd_txdata(fp)        (fp->txdata_ptr[FIRST_TX_COS_INDEX])
 610
 611 #define IS_ETH_FP(fp)    ((fp)->index < BNX2X_NUM_ETH_QUEUES((fp)->sc))
 612 #define IS_FCOE_FP(fp)   ((fp)->index == FCOE_IDX((fp)->sc))
 613 #define IS_FCOE_IDX(idx) ((idx) == FCOE_IDX(sc))
 614 #define IS_FWD_FP(fp)    ((fp)->index == FWD_IDX((fp)->sc))
 615 #define IS_FWD_IDX(idx)  ((idx) == FWD_IDX(sc))
 616 #define IS_OOO_FP(fp)    ((fp)->index == OOO_IDX((fp)->sc))
 617 #define IS_OOO_IDX(idx)  ((idx) == OOO_IDX(sc))
 618
 619 enum {
 620     BNX2X_PORT_QUERY_IDX,
 621     BNX2X_PF_QUERY_IDX,
 622     BNX2X_FCOE_QUERY_IDX,
 623     BNX2X_FIRST_QUEUE_QUERY_IDX,
 624 };
 625
 626 struct bnx2x_fw_stats_req {
 627     struct stats_query_header hdr;
 628     struct stats_query_entry  query[FP_SB_MAX_E1x +
 629                                     BNX2X_FIRST_QUEUE_QUERY_IDX];
 630 };
 631
 632 struct bnx2x_fw_stats_data {
 633     struct stats_counter          storm_counters;
 634     struct per_port_stats         port;
 635     struct per_pf_stats           pf;
 636     struct per_queue_stats        queue_stats[1];
 637 };
 638
 639 /* IGU MSIX STATISTICS on 57712: 64 for VFs; 4 for PFs; 4 for Attentions */
 640 #define BNX2X_IGU_STAS_MSG_VF_CNT 64
 641 #define BNX2X_IGU_STAS_MSG_PF_CNT 4
 642
 643 #define MAX_DMAE_C 8
 644
 645 /*
 646  * This is the slowpath data structure. It is mapped into non-paged memory
 647  * so that the hardware can access it's contents directly and must be page
 648  * aligned.
 649  */
 650 struct bnx2x_slowpath {
 651
 652     /* used by the DMAE command executer */
 653     struct dmae_command dmae[MAX_DMAE_C];
 654
 655     /* statistics completion */
 656     uint32_t stats_comp;
 657
 658     /* firmware defined statistics blocks */
 659     union mac_stats        mac_stats;
 660     struct nig_stats       nig_stats;
 661     struct host_port_stats port_stats;
 662     struct host_func_stats func_stats;
 663
 664     /* DMAE completion value and data source/sink */
 665     uint32_t wb_comp;
 666     uint32_t wb_data[4];
 667
 668     union {
 669         struct mac_configuration_cmd          e1x;
 670         struct eth_classify_rules_ramrod_data e2;
 671     } mac_rdata;
 672
 673     union {
 674         struct tstorm_eth_mac_filter_config e1x;
 675         struct eth_filter_rules_ramrod_data e2;
 676     } rx_mode_rdata;
 677
 678     struct eth_rss_update_ramrod_data rss_rdata;
 679
 680     union {
 681         struct mac_configuration_cmd           e1;
 682         struct eth_multicast_rules_ramrod_data e2;
 683     } mcast_rdata;
 684
 685     union {
 686         struct function_start_data        func_start;
 687         struct flow_control_configuration pfc_config; /* for DCBX ramrod */
 688     } func_rdata;
 689
 690     /* Queue State related ramrods */
 691     union {
 692         struct client_init_ramrod_data   init_data;
 693         struct client_update_ramrod_data update_data;
 694     } q_rdata;
 695
 696     /*
 697      * AFEX ramrod can not be a part of func_rdata union because these
 698      * events might arrive in parallel to other events from func_rdata.
 699      * If they were defined in the same union the data can get corrupted.
 700      */
 701     struct afex_vif_list_ramrod_data func_afex_rdata;
 702
 703     union drv_info_to_mcp drv_info_to_mcp;
 704 }; /* struct bnx2x_slowpath */
 705
 706 /*
 707  * Port specifc data structure.
 708  */
 709 struct bnx2x_port {
 710     /*
 711      * Port Management Function (for 57711E only).
 712      * When this field is set the driver instance is
 713      * responsible for managing port specifc
 714      * configurations such as handling link attentions.
 715      */
 716     uint32_t pmf;
 717
 718     /* Ethernet maximum transmission unit. */
 719     uint16_t ether_mtu;
 720
 721     uint32_t link_config[ELINK_LINK_CONFIG_SIZE];
 722
 723     uint32_t ext_phy_config;
 724
 725     /* Port feature config.*/
 726     uint32_t config;
 727
 728     /* Defines the features supported by the PHY. */
 729     uint32_t supported[ELINK_LINK_CONFIG_SIZE];
 730
 731     /* Defines the features advertised by the PHY. */
 732     uint32_t advertising[ELINK_LINK_CONFIG_SIZE];
 733 #define ADVERTISED_10baseT_Half    (1 << 1)
 734 #define ADVERTISED_10baseT_Full    (1 << 2)
 735 #define ADVERTISED_100baseT_Half   (1 << 3)
 736 #define ADVERTISED_100baseT_Full   (1 << 4)
 737 #define ADVERTISED_1000baseT_Half  (1 << 5)
 738 #define ADVERTISED_1000baseT_Full  (1 << 6)
 739 #define ADVERTISED_TP              (1 << 7)
 740 #define ADVERTISED_FIBRE           (1 << 8)
 741 #define ADVERTISED_Autoneg         (1 << 9)
 742 #define ADVERTISED_Asym_Pause      (1 << 10)
 743 #define ADVERTISED_Pause           (1 << 11)
 744 #define ADVERTISED_2500baseX_Full  (1 << 15)
 745 #define ADVERTISED_10000baseT_Full (1 << 16)
 746
 747     uint32_t    phy_addr;
 748
 749     /*
 750      * MCP scratchpad address for port specific statistics.
 751      * The device is responsible for writing statistcss
 752      * back to the MCP for use with management firmware such
 753      * as UMP/NC-SI.
 754      */
 755     uint32_t port_stx;
 756
 757     struct nig_stats old_nig_stats;
 758 }; /* struct bnx2x_port */
 759
 760 struct bnx2x_mf_info {
 761         uint32_t mf_config[E1HVN_MAX];
 762
 763         uint32_t vnics_per_port;   /* 1, 2 or 4 */
 764         uint32_t multi_vnics_mode; /* can be set even if vnics_per_port = 1 */
 765         uint32_t path_has_ovlan;   /* MF mode in the path (can be different than the MF mode of the function */
 766
 767 #define IS_MULTI_VNIC(sc)  ((sc)->devinfo.mf_info.multi_vnics_mode)
 768 #define VNICS_PER_PORT(sc) ((sc)->devinfo.mf_info.vnics_per_port)
 769 #define VNICS_PER_PATH(sc)                                  \
 770         ((sc)->devinfo.mf_info.vnics_per_port *                 \
 771          ((CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) ? 2 : 1 ))
 772
 773         uint8_t min_bw[MAX_VNIC_NUM];
 774         uint8_t max_bw[MAX_VNIC_NUM];
 775
 776         uint16_t ext_id; /* vnic outer vlan or VIF ID */
 777 #define VALID_OVLAN(ovlan) ((ovlan) <= 4096)
 778 #define INVALID_VIF_ID 0xFFFF
 779 #define OVLAN(sc) ((sc)->devinfo.mf_info.ext_id)
 780 #define VIF_ID(sc) ((sc)->devinfo.mf_info.ext_id)
 781
 782         uint16_t default_vlan;
 783 #define NIV_DEFAULT_VLAN(sc) ((sc)->devinfo.mf_info.default_vlan)
 784
 785         uint8_t niv_allowed_priorities;
 786 #define NIV_ALLOWED_PRIORITIES(sc) ((sc)->devinfo.mf_info.niv_allowed_priorities)
 787
 788         uint8_t niv_default_cos;
 789 #define NIV_DEFAULT_COS(sc) ((sc)->devinfo.mf_info.niv_default_cos)
 790
 791         uint8_t niv_mba_enabled;
 792
 793         enum mf_cfg_afex_vlan_mode afex_vlan_mode;
 794 #define AFEX_VLAN_MODE(sc) ((sc)->devinfo.mf_info.afex_vlan_mode)
 795         int                        afex_def_vlan_tag;
 796         uint32_t                   pending_max;
 797
 798         uint16_t flags;
 799 #define MF_INFO_VALID_MAC       0x0001
 800
 801         uint16_t mf_ov;
 802         uint8_t mf_mode; /* Switch-Dependent or Switch-Independent */
 803 #define IS_MF(sc)                        \
 804         (IS_MULTI_VNIC(sc) &&                \
 805          ((sc)->devinfo.mf_info.mf_mode != 0))
 806 #define IS_MF_SD(sc)                                     \
 807         (IS_MULTI_VNIC(sc) &&                                \
 808          ((sc)->devinfo.mf_info.mf_mode == MULTI_FUNCTION_SD))
 809 #define IS_MF_SI(sc)                                     \
 810         (IS_MULTI_VNIC(sc) &&                                \
 811          ((sc)->devinfo.mf_info.mf_mode == MULTI_FUNCTION_SI))
 812 #define IS_MF_AFEX(sc)                              \
 813         (IS_MULTI_VNIC(sc) &&                           \
 814          ((sc)->devinfo.mf_info.mf_mode == MULTI_FUNCTION_AFEX))
 815 #define IS_MF_SD_MODE(sc)   IS_MF_SD(sc)
 816 #define IS_MF_SI_MODE(sc)   IS_MF_SI(sc)
 817 #define IS_MF_AFEX_MODE(sc) IS_MF_AFEX(sc)
 818
 819         uint32_t mf_protos_supported;
 820         #define MF_PROTO_SUPPORT_ETHERNET 0x1
 821         #define MF_PROTO_SUPPORT_ISCSI    0x2
 822         #define MF_PROTO_SUPPORT_FCOE     0x4
 823 }; /* struct bnx2x_mf_info */
 824
 825 /* Device information data structure. */
 826 struct bnx2x_devinfo {
 827         /* PCIe info */
 828         uint16_t vendor_id;
 829         uint16_t device_id;
 830         uint16_t subvendor_id;
 831         uint16_t subdevice_id;
 832
 833         /*
 834          * chip_id = 0b'CCCCCCCCCCCCCCCCRRRRMMMMMMMMBBBB'
 835          *   C = Chip Number   (bits 16-31)
 836          *   R = Chip Revision (bits 12-15)
 837          *   M = Chip Metal    (bits 4-11)
 838          *   B = Chip Bond ID  (bits 0-3)
 839          */
 840         uint32_t chip_id;
 841 #define CHIP_ID(sc)           ((sc)->devinfo.chip_id & 0xffff0000)
 842 #define CHIP_NUM(sc)          ((sc)->devinfo.chip_id >> 16)
 843 /* device ids */
 844 #define CHIP_NUM_57711        0x164f
 845 #define CHIP_NUM_57711E       0x1650
 846 #define CHIP_NUM_57712        0x1662
 847 #define CHIP_NUM_57712_MF     0x1663
 848 #define CHIP_NUM_57712_VF     0x166f
 849 #define CHIP_NUM_57800        0x168a
 850 #define CHIP_NUM_57800_MF     0x16a5
 851 #define CHIP_NUM_57800_VF     0x16a9
 852 #define CHIP_NUM_57810        0x168e
 853 #define CHIP_NUM_57810_MF     0x16ae
 854 #define CHIP_NUM_57810_VF     0x16af
 855 #define CHIP_NUM_57811        0x163d
 856 #define CHIP_NUM_57811_MF     0x163e
 857 #define CHIP_NUM_57811_VF     0x163f
 858 #define CHIP_NUM_57840_OBS    0x168d
 859 #define CHIP_NUM_57840_OBS_MF 0x16ab
 860 #define CHIP_NUM_57840_4_10   0x16a1
 861 #define CHIP_NUM_57840_2_20   0x16a2
 862 #define CHIP_NUM_57840_MF     0x16a4
 863 #define CHIP_NUM_57840_VF     0x16ad
 864
 865 #define CHIP_REV_SHIFT      12
 866 #define CHIP_REV_MASK       (0xF << CHIP_REV_SHIFT)
 867 #define CHIP_REV(sc)        ((sc)->devinfo.chip_id & CHIP_REV_MASK)
 868
 869 #define CHIP_REV_Ax         (0x0 << CHIP_REV_SHIFT)
 870 #define CHIP_REV_Bx         (0x1 << CHIP_REV_SHIFT)
 871 #define CHIP_REV_Cx         (0x2 << CHIP_REV_SHIFT)
 872
 873 #define CHIP_REV_IS_SLOW(sc)    \
 874         (CHIP_REV(sc) > 0x00005000)
 875 #define CHIP_REV_IS_FPGA(sc)                              \
 876         (CHIP_REV_IS_SLOW(sc) && (CHIP_REV(sc) & 0x00001000))
 877 #define CHIP_REV_IS_EMUL(sc)                               \
 878         (CHIP_REV_IS_SLOW(sc) && !(CHIP_REV(sc) & 0x00001000))
 879 #define CHIP_REV_IS_ASIC(sc) \
 880         (!CHIP_REV_IS_SLOW(sc))
 881
 882 #define CHIP_METAL(sc)      ((sc->devinfo.chip_id) & 0x00000ff0)
 883 #define CHIP_BOND_ID(sc)    ((sc->devinfo.chip_id) & 0x0000000f)
 884
 885 #define CHIP_IS_57711(sc)   (CHIP_NUM(sc) == CHIP_NUM_57711)
 886 #define CHIP_IS_57711E(sc)  (CHIP_NUM(sc) == CHIP_NUM_57711E)
 887 #define CHIP_IS_E1H(sc)     ((CHIP_IS_57711(sc)) || \
 888                              (CHIP_IS_57711E(sc)))
 889 #define CHIP_IS_E1x(sc)     CHIP_IS_E1H(sc)
 890
 891 #define CHIP_IS_57712(sc)    (CHIP_NUM(sc) == CHIP_NUM_57712)
 892 #define CHIP_IS_57712_MF(sc) (CHIP_NUM(sc) == CHIP_NUM_57712_MF)
 893 #define CHIP_IS_57712_VF(sc) (CHIP_NUM(sc) == CHIP_NUM_57712_VF)
 894 #define CHIP_IS_E2(sc)       (CHIP_IS_57712(sc) ||  \
 895                               CHIP_IS_57712_MF(sc))
 896
 897 #define CHIP_IS_57800(sc)    (CHIP_NUM(sc) == CHIP_NUM_57800)
 898 #define CHIP_IS_57800_MF(sc) (CHIP_NUM(sc) == CHIP_NUM_57800_MF)
 899 #define CHIP_IS_57800_VF(sc) (CHIP_NUM(sc) == CHIP_NUM_57800_VF)
 900 #define CHIP_IS_57810(sc)    (CHIP_NUM(sc) == CHIP_NUM_57810)
 901 #define CHIP_IS_57810_MF(sc) (CHIP_NUM(sc) == CHIP_NUM_57810_MF)
 902 #define CHIP_IS_57810_VF(sc) (CHIP_NUM(sc) == CHIP_NUM_57810_VF)
 903 #define CHIP_IS_57811(sc)    (CHIP_NUM(sc) == CHIP_NUM_57811)
 904 #define CHIP_IS_57811_MF(sc) (CHIP_NUM(sc) == CHIP_NUM_57811_MF)
 905 #define CHIP_IS_57811_VF(sc) (CHIP_NUM(sc) == CHIP_NUM_57811_VF)
 906 #define CHIP_IS_57840(sc)    ((CHIP_NUM(sc) == CHIP_NUM_57840_OBS)  || \
 907                               (CHIP_NUM(sc) == CHIP_NUM_57840_4_10) || \
 908                               (CHIP_NUM(sc) == CHIP_NUM_57840_2_20))
 909 #define CHIP_IS_57840_MF(sc) ((CHIP_NUM(sc) == CHIP_NUM_57840_OBS_MF) || \
 910                               (CHIP_NUM(sc) == CHIP_NUM_57840_MF))
 911 #define CHIP_IS_57840_VF(sc) (CHIP_NUM(sc) == CHIP_NUM_57840_VF)
 912
 913 #define CHIP_IS_E3(sc)      (CHIP_IS_57800(sc)    || \
 914                              CHIP_IS_57800_MF(sc) || \
 915                              CHIP_IS_57800_VF(sc) || \
 916                              CHIP_IS_57810(sc)    || \
 917                              CHIP_IS_57810_MF(sc) || \
 918                              CHIP_IS_57810_VF(sc) || \
 919                              CHIP_IS_57811(sc)    || \
 920                              CHIP_IS_57811_MF(sc) || \
 921                              CHIP_IS_57811_VF(sc) || \
 922                              CHIP_IS_57840(sc)    || \
 923                              CHIP_IS_57840_MF(sc) || \
 924                              CHIP_IS_57840_VF(sc))
 925 #define CHIP_IS_E3A0(sc)    (CHIP_IS_E3(sc) &&              \
 926                              (CHIP_REV(sc) == CHIP_REV_Ax))
 927 #define CHIP_IS_E3B0(sc)    (CHIP_IS_E3(sc) &&              \
 928                              (CHIP_REV(sc) == CHIP_REV_Bx))
 929
 930 #define USES_WARPCORE(sc)   (CHIP_IS_E3(sc))
 931 #define CHIP_IS_E2E3(sc)    (CHIP_IS_E2(sc) || \
 932                              CHIP_IS_E3(sc))
 933
 934 #define CHIP_IS_MF_CAP(sc)  (CHIP_IS_57711E(sc)  ||  \
 935                              CHIP_IS_57712_MF(sc) || \
 936                              CHIP_IS_E3(sc))
 937
 938 #define IS_VF(sc)           ((sc)->flags & BNX2X_IS_VF_FLAG)
 939 #define IS_PF(sc)           (!IS_VF(sc))
 940
 941 /*
 942  * This define is used in two main places:
 943  * 1. In the early stages of nic_load, to know if to configure Parser/Searcher
 944  * to nic-only mode or to offload mode. Offload mode is configured if either
 945  * the chip is E1x (where NIC_MODE register is not applicable), or if cnic
 946  * already registered for this port (which means that the user wants storage
 947  * services).
 948  * 2. During cnic-related load, to know if offload mode is already configured
 949  * in the HW or needs to be configrued. Since the transition from nic-mode to
 950  * offload-mode in HW causes traffic coruption, nic-mode is configured only
 951  * in ports on which storage services where never requested.
 952  */
 953 #define CONFIGURE_NIC_MODE(sc) (!CHIP_IS_E1x(sc) && !CNIC_ENABLED(sc))
 954
 955         uint8_t  chip_port_mode;
 956 #define CHIP_4_PORT_MODE        0x0
 957 #define CHIP_2_PORT_MODE        0x1
 958 #define CHIP_PORT_MODE_NONE     0x2
 959 #define CHIP_PORT_MODE(sc)      ((sc)->devinfo.chip_port_mode)
 960 #define CHIP_IS_MODE_4_PORT(sc) (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE)
 961
 962         uint8_t int_block;
 963 #define INT_BLOCK_HC            0
 964 #define INT_BLOCK_IGU           1
 965 #define INT_BLOCK_MODE_NORMAL   0
 966 #define INT_BLOCK_MODE_BW_COMP  2
 967 #define CHIP_INT_MODE_IS_NBC(sc)                          \
 968         (!CHIP_IS_E1x(sc) &&                                  \
 969          !((sc)->devinfo.int_block & INT_BLOCK_MODE_BW_COMP))
 970 #define CHIP_INT_MODE_IS_BC(sc) (!CHIP_INT_MODE_IS_NBC(sc))
 971
 972         uint32_t shmem_base;
 973         uint32_t shmem2_base;
 974         uint32_t bc_ver;
 975         char bc_ver_str[32];
 976         uint32_t mf_cfg_base; /* bootcode shmem address in BAR memory */
 977         struct bnx2x_mf_info mf_info;
 978
 979         uint32_t flash_size;
 980 #define NVRAM_1MB_SIZE      0x20000
 981 #define NVRAM_TIMEOUT_COUNT 30000
 982 #define NVRAM_PAGE_SIZE     256
 983
 984         /* PCIe capability information */
 985         uint32_t pcie_cap_flags;
 986 #define BNX2X_PM_CAPABLE_FLAG     0x00000001
 987 #define BNX2X_PCIE_CAPABLE_FLAG   0x00000002
 988 #define BNX2X_MSI_CAPABLE_FLAG    0x00000004
 989 #define BNX2X_MSIX_CAPABLE_FLAG   0x00000008
 990         uint16_t pcie_pm_cap_reg;
 991         uint16_t pcie_link_width;
 992         uint16_t pcie_link_speed;
 993         uint16_t pcie_msi_cap_reg;
 994         uint16_t pcie_msix_cap_reg;
 995
 996         /* device configuration read from bootcode shared memory */
 997         uint32_t hw_config;
 998         uint32_t hw_config2;
 999 }; /* struct bnx2x_devinfo */
1000
1001 struct bnx2x_sp_objs {
1002         struct ecore_vlan_mac_obj mac_obj; /* MACs object */
1003         struct ecore_queue_sp_obj q_obj; /* Queue State object */
1004 }; /* struct bnx2x_sp_objs */
1005
1006 /*
1007  * Data that will be used to create a link report message. We will keep the
1008  * data used for the last link report in order to prevent reporting the same
1009  * link parameters twice.
1010  */
1011 struct bnx2x_link_report_data {
1012         uint16_t      line_speed;        /* Effective line speed */
1013         unsigned long link_report_flags; /* BNX2X_LINK_REPORT_XXX flags */
1014 };
1015
1016 enum {
1017         BNX2X_LINK_REPORT_FULL_DUPLEX,
1018         BNX2X_LINK_REPORT_LINK_DOWN,
1019         BNX2X_LINK_REPORT_RX_FC_ON,
1020         BNX2X_LINK_REPORT_TX_FC_ON
1021 };
1022
1023 #define BNX2X_RX_CHAIN_PAGE_SZ    BNX2X_PAGE_SIZE
1024
1025 struct bnx2x_pci_cap {
1026         struct bnx2x_pci_cap *next;
1027         uint16_t id;
1028         uint16_t type;
1029         uint16_t addr;
1030 };
1031
1032 struct bnx2x_vfdb;
1033
1034 /* Top level device private data structure. */
1035 struct bnx2x_softc {
1036
1037         void            **rx_queues;
1038         void            **tx_queues;
1039         uint32_t        max_tx_queues;
1040         uint32_t        max_rx_queues;
1041         const struct rte_pci_device *pci_dev;
1042         uint32_t        pci_val;
1043         struct bnx2x_pci_cap *pci_caps;
1044 #define BNX2X_INTRS_POLL_PERIOD   1
1045
1046         void            *firmware;
1047         uint64_t        fw_len;
1048
1049         /* MAC address operations */
1050         struct bnx2x_mac_ops mac_ops;
1051
1052         /* structures for VF mbox/response/bulletin */
1053         struct bnx2x_vf_mbx_msg *vf2pf_mbox;
1054         struct bnx2x_dma                vf2pf_mbox_mapping;
1055         struct vf_acquire_resp_tlv acquire_resp;
1056         struct bnx2x_vf_bulletin        *pf2vf_bulletin;
1057         struct bnx2x_dma                pf2vf_bulletin_mapping;
1058         struct bnx2x_vf_bulletin        old_bulletin;
1059
1060         int             media;
1061
1062         int             state; /* device state */
1063 #define BNX2X_STATE_CLOSED                 0x0000
1064 #define BNX2X_STATE_OPENING_WAITING_LOAD   0x1000
1065 #define BNX2X_STATE_OPENING_WAITING_PORT   0x2000
1066 #define BNX2X_STATE_OPEN                   0x3000
1067 #define BNX2X_STATE_CLOSING_WAITING_HALT   0x4000
1068 #define BNX2X_STATE_CLOSING_WAITING_DELETE 0x5000
1069 #define BNX2X_STATE_CLOSING_WAITING_UNLOAD 0x6000
1070 #define BNX2X_STATE_DISABLED               0xD000
1071 #define BNX2X_STATE_DIAG                   0xE000
1072 #define BNX2X_STATE_ERROR                  0xF000
1073
1074         int flags;
1075 #define BNX2X_ONE_PORT_FLAG     0x1
1076 #define BNX2X_NO_FCOE_FLAG      0x2
1077 #define BNX2X_NO_WOL_FLAG       0x4
1078 #define BNX2X_NO_MCP_FLAG       0x8
1079 #define BNX2X_NO_ISCSI_OOO_FLAG 0x10
1080 #define BNX2X_NO_ISCSI_FLAG     0x20
1081 #define BNX2X_MF_FUNC_DIS       0x40
1082 #define BNX2X_TX_SWITCHING      0x80
1083 #define BNX2X_IS_VF_FLAG        0x100
1084
1085 #define BNX2X_ONE_PORT(sc)      (sc->flags & BNX2X_ONE_PORT_FLAG)
1086 #define BNX2X_NOFCOE(sc)        (sc->flags & BNX2X_NO_FCOE_FLAG)
1087 #define BNX2X_NOMCP(sc)         (sc->flags & BNX2X_NO_MCP_FLAG)
1088
1089 #define MAX_BARS 5
1090         struct bnx2x_bar bar[MAX_BARS]; /* map BARs 0, 2, 4 */
1091
1092         uint16_t doorbell_size;
1093
1094         /* periodic timer callout */
1095 #define PERIODIC_STOP 0
1096 #define PERIODIC_GO   1
1097         volatile unsigned long periodic_flags;
1098
1099         struct bnx2x_fastpath fp[MAX_RSS_CHAINS];
1100         struct bnx2x_sp_objs  sp_objs[MAX_RSS_CHAINS];
1101
1102         uint8_t  unit; /* driver instance number */
1103
1104         int pcie_bus;    /* PCIe bus number */
1105         int pcie_device; /* PCIe device/slot number */
1106         int pcie_func;   /* PCIe function number */
1107
1108         uint8_t pfunc_rel; /* function relative */
1109         uint8_t pfunc_abs; /* function absolute */
1110         uint8_t path_id;   /* function absolute */
1111 #define SC_PATH(sc)     (sc->path_id)
1112 #define SC_PORT(sc)     (sc->pfunc_rel & 1)
1113 #define SC_FUNC(sc)     (sc->pfunc_rel)
1114 #define SC_ABS_FUNC(sc) (sc->pfunc_abs)
1115 #define SC_VN(sc)       (sc->pfunc_rel >> 1)
1116 #define SC_L_ID(sc)     (SC_VN(sc) << 2)
1117 #define PORT_ID(sc)     SC_PORT(sc)
1118 #define PATH_ID(sc)     SC_PATH(sc)
1119 #define VNIC_ID(sc)     SC_VN(sc)
1120 #define FUNC_ID(sc)     SC_FUNC(sc)
1121 #define ABS_FUNC_ID(sc) SC_ABS_FUNC(sc)
1122 #define SC_FW_MB_IDX_VN(sc, vn)                                \
1123         (SC_PORT(sc) + (vn) *                                      \
1124          ((CHIP_IS_E1x(sc) || (CHIP_IS_MODE_4_PORT(sc))) ? 2 : 1))
1125 #define SC_FW_MB_IDX(sc) SC_FW_MB_IDX_VN(sc, SC_VN(sc))
1126
1127         int if_capen; /* enabled interface capabilities */
1128
1129         struct bnx2x_devinfo devinfo;
1130         char fw_ver_str[32];
1131         char mf_mode_str[32];
1132         char pci_link_str[32];
1133
1134         struct iro *iro_array;
1135
1136         int dmae_ready;
1137 #define DMAE_READY(sc) (sc->dmae_ready)
1138
1139         struct ecore_credit_pool_obj vlans_pool;
1140         struct ecore_credit_pool_obj macs_pool;
1141         struct ecore_rx_mode_obj     rx_mode_obj;
1142         struct ecore_mcast_obj       mcast_obj;
1143         struct ecore_rss_config_obj  rss_conf_obj;
1144         struct ecore_func_sp_obj     func_obj;
1145
1146         uint16_t fw_seq;
1147         uint16_t fw_drv_pulse_wr_seq;
1148         uint32_t func_stx;
1149
1150         struct elink_params         link_params;
1151         struct elink_vars           link_vars;
1152         uint32_t                    link_cnt;
1153         struct bnx2x_link_report_data last_reported_link;
1154         char mac_addr_str[32];
1155
1156         uint32_t tx_ring_size;
1157         uint32_t rx_ring_size;
1158         int wol;
1159
1160         int is_leader;
1161         int recovery_state;
1162 #define BNX2X_RECOVERY_DONE        1
1163 #define BNX2X_RECOVERY_INIT        2
1164 #define BNX2X_RECOVERY_WAIT        3
1165 #define BNX2X_RECOVERY_FAILED      4
1166 #define BNX2X_RECOVERY_NIC_LOADING 5
1167
1168         uint32_t rx_mode;
1169 #define BNX2X_RX_MODE_NONE     0
1170 #define BNX2X_RX_MODE_NORMAL   1
1171 #define BNX2X_RX_MODE_ALLMULTI 2
1172 #define BNX2X_RX_MODE_PROMISC  3
1173 #define BNX2X_MAX_MULTICAST    64
1174
1175         struct bnx2x_port port;
1176
1177         struct cmng_init cmng;
1178
1179         /* user configs */
1180         uint8_t  num_queues;
1181         int      hc_rx_ticks;
1182         int      hc_tx_ticks;
1183         uint32_t rx_budget;
1184         int      interrupt_mode;
1185 #define INTR_MODE_INTX 0
1186 #define INTR_MODE_MSI  1
1187 #define INTR_MODE_MSIX 2
1188 #define INTR_MODE_SINGLE_MSIX 3
1189         int      udp_rss;
1190
1191         uint8_t         igu_dsb_id;
1192         uint8_t         igu_base_sb;
1193         uint8_t         igu_sb_cnt;
1194         uint32_t        igu_base_addr;
1195         uint8_t         base_fw_ndsb;
1196 #define DEF_SB_IGU_ID 16
1197 #define DEF_SB_ID     HC_SP_SB_ID
1198
1199         /* default status block */
1200         struct bnx2x_dma              def_sb_dma;
1201         struct host_sp_status_block *def_sb;
1202         uint16_t                    def_idx;
1203         uint16_t                    def_att_idx;
1204         uint32_t                    attn_state;
1205         struct attn_route           attn_group[MAX_DYNAMIC_ATTN_GRPS];
1206
1207         /* general SP events - stats query, cfc delete, etc */
1208 #define HC_SP_INDEX_ETH_DEF_CONS         3
1209         /* EQ completions */
1210 #define HC_SP_INDEX_EQ_CONS              7
1211         /* FCoE L2 connection completions */
1212 #define HC_SP_INDEX_ETH_FCOE_TX_CQ_CONS  6
1213 #define HC_SP_INDEX_ETH_FCOE_RX_CQ_CONS  4
1214         /* iSCSI L2 */
1215 #define HC_SP_INDEX_ETH_ISCSI_CQ_CONS    5
1216 #define HC_SP_INDEX_ETH_ISCSI_RX_CQ_CONS 1
1217
1218         /* event queue */
1219         struct bnx2x_dma        eq_dma;
1220         union event_ring_elem *eq;
1221         uint16_t              eq_prod;
1222         uint16_t              eq_cons;
1223         uint16_t              *eq_cons_sb;
1224 #define NUM_EQ_PAGES     1 /* must be a power of 2 */
1225 #define EQ_DESC_CNT_PAGE (BNX2X_PAGE_SIZE / sizeof(union event_ring_elem))
1226 #define EQ_DESC_MAX_PAGE (EQ_DESC_CNT_PAGE - 1)
1227 #define NUM_EQ_DESC      (EQ_DESC_CNT_PAGE * NUM_EQ_PAGES)
1228 #define EQ_DESC_MASK     (NUM_EQ_DESC - 1)
1229 #define MAX_EQ_AVAIL     (EQ_DESC_MAX_PAGE * NUM_EQ_PAGES - 2)
1230         /* depends on EQ_DESC_CNT_PAGE being a power of 2 */
1231 #define NEXT_EQ_IDX(x)                                      \
1232         ((((x) & EQ_DESC_MAX_PAGE) == (EQ_DESC_MAX_PAGE - 1)) ? \
1233          ((x) + 2) : ((x) + 1))
1234         /* depends on the above and on NUM_EQ_PAGES being a power of 2 */
1235 #define EQ_DESC(x) ((x) & EQ_DESC_MASK)
1236
1237         /* slow path */
1238         struct bnx2x_dma      sp_dma;
1239         struct bnx2x_slowpath *sp;
1240         unsigned long       sp_state;
1241
1242         /* slow path queue */
1243         struct bnx2x_dma spq_dma;
1244         struct eth_spe *spq;
1245 #define SP_DESC_CNT     (BNX2X_PAGE_SIZE / sizeof(struct eth_spe))
1246 #define MAX_SP_DESC_CNT (SP_DESC_CNT - 1)
1247 #define MAX_SPQ_PENDING 8
1248
1249         uint16_t       spq_prod_idx;
1250         struct eth_spe *spq_prod_bd;
1251         struct eth_spe *spq_last_bd;
1252         uint16_t       *dsb_sp_prod;
1253
1254         volatile unsigned long eq_spq_left; /* COMMON_xxx ramrod credit */
1255         volatile unsigned long cq_spq_left; /* ETH_xxx ramrod credit */
1256
1257         /* fw decompression buffer */
1258         struct bnx2x_dma gz_buf_dma;
1259         void           *gz_buf;
1260         uint32_t       gz_outlen;
1261 #define GUNZIP_BUF(sc)    (sc->gz_buf)
1262 #define GUNZIP_OUTLEN(sc) (sc->gz_outlen)
1263 #define GUNZIP_PHYS(sc)   (phys_addr_t)(sc->gz_buf_dma.paddr)
1264 #define FW_BUF_SIZE       0x40000
1265
1266         struct raw_op *init_ops;
1267         uint16_t *init_ops_offsets; /* init block offsets inside init_ops */
1268         uint32_t *init_data;        /* data blob, 32 bit granularity */
1269         uint32_t       init_mode_flags;
1270 #define INIT_MODE_FLAGS(sc) (sc->init_mode_flags)
1271         /* PRAM blobs - raw data */
1272         const uint8_t *tsem_int_table_data;
1273         const uint8_t *tsem_pram_data;
1274         const uint8_t *usem_int_table_data;
1275         const uint8_t *usem_pram_data;
1276         const uint8_t *xsem_int_table_data;
1277         const uint8_t *xsem_pram_data;
1278         const uint8_t *csem_int_table_data;
1279         const uint8_t *csem_pram_data;
1280 #define INIT_OPS(sc)                 (sc->init_ops)
1281 #define INIT_OPS_OFFSETS(sc)         (sc->init_ops_offsets)
1282 #define INIT_DATA(sc)                (sc->init_data)
1283 #define INIT_TSEM_INT_TABLE_DATA(sc) (sc->tsem_int_table_data)
1284 #define INIT_TSEM_PRAM_DATA(sc)      (sc->tsem_pram_data)
1285 #define INIT_USEM_INT_TABLE_DATA(sc) (sc->usem_int_table_data)
1286 #define INIT_USEM_PRAM_DATA(sc)      (sc->usem_pram_data)
1287 #define INIT_XSEM_INT_TABLE_DATA(sc) (sc->xsem_int_table_data)
1288 #define INIT_XSEM_PRAM_DATA(sc)      (sc->xsem_pram_data)
1289 #define INIT_CSEM_INT_TABLE_DATA(sc) (sc->csem_int_table_data)
1290 #define INIT_CSEM_PRAM_DATA(sc)      (sc->csem_pram_data)
1291
1292 #define PHY_FW_VER_LEN                  20
1293         char                    fw_ver[32];
1294
1295         /* ILT
1296          * For max 196 cids (64*3 + non-eth), 32KB ILT page size and 1KB
1297          * context size we need 8 ILT entries.
1298          */
1299 #define ILT_MAX_L2_LINES 8
1300         struct hw_context context[ILT_MAX_L2_LINES];
1301         struct ecore_ilt *ilt;
1302 #define ILT_MAX_LINES 256
1303
1304         /* max supported number of RSS queues: IGU SBs minus one for CNIC */
1305 #define BNX2X_MAX_RSS_COUNT(sc) ((sc)->igu_sb_cnt - CNIC_SUPPORT(sc))
1306         /* max CID count: Max RSS * Max_Tx_Multi_Cos + FCoE + iSCSI */
1307 #define BNX2X_L2_MAX_CID(sc)                                              \
1308         (BNX2X_MAX_RSS_COUNT(sc) * ECORE_MULTI_TX_COS + 2 * CNIC_SUPPORT(sc))
1309 #define BNX2X_L2_CID_COUNT(sc)                                             \
1310         (BNX2X_NUM_ETH_QUEUES(sc) * ECORE_MULTI_TX_COS + 2 * CNIC_SUPPORT(sc))
1311 #define L2_ILT_LINES(sc)                                \
1312         (DIV_ROUND_UP(BNX2X_L2_CID_COUNT(sc), ILT_PAGE_CIDS))
1313
1314         int qm_cid_count;
1315
1316         uint8_t dropless_fc;
1317
1318         /* total number of FW statistics requests */
1319         uint8_t fw_stats_num;
1320         /*
1321          * This is a memory buffer that will contain both statistics ramrod
1322          * request and data.
1323          */
1324         struct bnx2x_dma fw_stats_dma;
1325         /*
1326          * FW statistics request shortcut (points at the beginning of fw_stats
1327          * buffer).
1328          */
1329         int                     fw_stats_req_size;
1330         struct bnx2x_fw_stats_req *fw_stats_req;
1331         phys_addr_t              fw_stats_req_mapping;
1332         /*
1333          * FW statistics data shortcut (points at the beginning of fw_stats
1334          * buffer + fw_stats_req_size).
1335          */
1336         int                      fw_stats_data_size;
1337         struct bnx2x_fw_stats_data *fw_stats_data;
1338         phys_addr_t               fw_stats_data_mapping;
1339
1340         /* tracking a pending STAT_QUERY ramrod */
1341         uint16_t stats_pending;
1342         /* number of completed statistics ramrods */
1343         uint16_t stats_comp;
1344         uint16_t stats_counter;
1345         uint8_t  stats_init;
1346         int      stats_state;
1347
1348         struct bnx2x_eth_stats         eth_stats;
1349         struct host_func_stats       func_stats;
1350         struct bnx2x_eth_stats_old     eth_stats_old;
1351         struct bnx2x_net_stats_old     net_stats_old;
1352         struct bnx2x_fw_port_stats_old fw_stats_old;
1353
1354         struct dmae_command stats_dmae; /* used by dmae command loader */
1355         int                 executer_idx;
1356
1357         int mtu;
1358
1359         /* DCB support on/off */
1360         int dcb_state;
1361 #define BNX2X_DCB_STATE_OFF 0
1362 #define BNX2X_DCB_STATE_ON  1
1363         /* DCBX engine mode */
1364         int dcbx_enabled;
1365 #define BNX2X_DCBX_ENABLED_OFF        0
1366 #define BNX2X_DCBX_ENABLED_ON_NEG_OFF 1
1367 #define BNX2X_DCBX_ENABLED_ON_NEG_ON  2
1368 #define BNX2X_DCBX_ENABLED_INVALID    -1
1369
1370         uint8_t cnic_support;
1371         uint8_t cnic_enabled;
1372         uint8_t cnic_loaded;
1373 #define CNIC_SUPPORT(sc) 0 /* ((sc)->cnic_support) */
1374 #define CNIC_ENABLED(sc) 0 /* ((sc)->cnic_enabled) */
1375 #define CNIC_LOADED(sc)  0 /* ((sc)->cnic_loaded) */
1376
1377         /* multiple tx classes of service */
1378         uint8_t max_cos;
1379 #define BNX2X_MAX_PRIORITY 8
1380         /* priority to cos mapping */
1381         uint8_t prio_to_cos[BNX2X_MAX_PRIORITY];
1382
1383         int panic;
1384 }; /* struct bnx2x_softc */
1385
1386 /* IOCTL sub-commands for edebug and firmware upgrade */
1387 #define BNX2X_IOC_RD_NVRAM        1
1388 #define BNX2X_IOC_WR_NVRAM        2
1389 #define BNX2X_IOC_STATS_SHOW_NUM  3
1390 #define BNX2X_IOC_STATS_SHOW_STR  4
1391 #define BNX2X_IOC_STATS_SHOW_CNT  5
1392
1393 struct bnx2x_nvram_data {
1394     uint32_t op; /* ioctl sub-command */
1395     uint32_t offset;
1396     uint32_t len;
1397     uint32_t value[1]; /* variable */
1398 };
1399
1400 union bnx2x_stats_show_data {
1401     uint32_t op; /* ioctl sub-command */
1402
1403     struct {
1404         uint32_t num; /* return number of stats */
1405         uint32_t len; /* length of each string item */
1406     } desc;
1407
1408     /* variable length... */
1409     char str[1]; /* holds names of desc.num stats, each desc.len in length */
1410
1411     /* variable length... */
1412     uint64_t stats[1]; /* holds all stats */
1413 };
1414
1415 /* function init flags */
1416 #define FUNC_FLG_RSS     0x0001
1417 #define FUNC_FLG_STATS   0x0002
1418 /* FUNC_FLG_UNMATCHED       0x0004 */
1419 #define FUNC_FLG_SPQ     0x0010
1420 #define FUNC_FLG_LEADING 0x0020 /* PF only */
1421
1422 struct bnx2x_func_init_params {
1423     phys_addr_t fw_stat_map; /* (dma) valid if FUNC_FLG_STATS */
1424     phys_addr_t spq_map;     /* (dma) valid if FUNC_FLG_SPQ */
1425     uint16_t   func_flgs;
1426     uint16_t   func_id;     /* abs function id */
1427     uint16_t   pf_id;
1428     uint16_t   spq_prod;    /* valid if FUNC_FLG_SPQ */
1429 };
1430
1431 /* memory resources reside at BARs 0, 2, 4 */
1432 /* Run `pciconf -lb` to see mappings */
1433 #define BAR0 0
1434 #define BAR1 2
1435 #define BAR2 4
1436
1437 #ifdef RTE_LIBRTE_BNX2X_DEBUG_PERIODIC
1438 uint8_t bnx2x_reg_read8(struct bnx2x_softc *sc, size_t offset);
1439 uint16_t bnx2x_reg_read16(struct bnx2x_softc *sc, size_t offset);
1440 uint32_t bnx2x_reg_read32(struct bnx2x_softc *sc, size_t offset);
1441
1442 void bnx2x_reg_write8(struct bnx2x_softc *sc, size_t offset, uint8_t val);
1443 void bnx2x_reg_write16(struct bnx2x_softc *sc, size_t offset, uint16_t val);
1444 void bnx2x_reg_write32(struct bnx2x_softc *sc, size_t offset, uint32_t val);
1445 #else
1446 #define bnx2x_reg_write8(sc, offset, val)\
1447         *((volatile uint8_t*)((uintptr_t)sc->bar[BAR0].base_addr + offset)) = val
1448
1449 #define bnx2x_reg_write16(sc, offset, val)\
1450         *((volatile uint16_t*)((uintptr_t)sc->bar[BAR0].base_addr + offset)) = val
1451
1452 #define bnx2x_reg_write32(sc, offset, val)\
1453         *((volatile uint32_t*)((uintptr_t)sc->bar[BAR0].base_addr + offset)) = val
1454
1455 #define bnx2x_reg_read8(sc, offset)\
1456         (*((volatile uint8_t*)((uintptr_t)sc->bar[BAR0].base_addr + offset)))
1457
1458 #define bnx2x_reg_read16(sc, offset)\
1459         (*((volatile uint16_t*)((uintptr_t)sc->bar[BAR0].base_addr + offset)))
1460
1461 #define bnx2x_reg_read32(sc, offset)\
1462         (*((volatile uint32_t*)((uintptr_t)sc->bar[BAR0].base_addr + offset)))
1463 #endif
1464
1465 #define REG_ADDR(sc, offset) (((uint64_t)sc->bar[BAR0].base_addr) + (offset))
1466
1467 #define REG_RD8(sc, offset)  bnx2x_reg_read8(sc, (offset))
1468 #define REG_RD16(sc, offset) bnx2x_reg_read16(sc, (offset))
1469 #define REG_RD32(sc, offset) bnx2x_reg_read32(sc, (offset))
1470
1471 #define REG_WR8(sc, offset, val)  bnx2x_reg_write8(sc, (offset), val)
1472 #define REG_WR16(sc, offset, val) bnx2x_reg_write16(sc, (offset), val)
1473 #define REG_WR32(sc, offset, val) bnx2x_reg_write32(sc, (offset), val)
1474
1475 #define REG_RD(sc, offset)      REG_RD32(sc, offset)
1476 #define REG_WR(sc, offset, val) REG_WR32(sc, offset, val)
1477
1478 #define BNX2X_SP(sc, var) (&(sc)->sp->var)
1479 #define BNX2X_SP_MAPPING(sc, var) \
1480     (sc->sp_dma.paddr + offsetof(struct bnx2x_slowpath, var))
1481
1482 #define BNX2X_FP(sc, nr, var) ((sc)->fp[(nr)].var)
1483 #define BNX2X_SP_OBJ(sc, fp) ((sc)->sp_objs[(fp)->index])
1484
1485 #define bnx2x_fp(sc, nr, var)   ((sc)->fp[nr].var)
1486
1487 #define REG_RD_DMAE(sc, offset, valp, len32)               \
1488     do {                                                   \
1489         (void)bnx2x_read_dmae(sc, offset, len32);                  \
1490         (void)rte_memcpy(valp, BNX2X_SP(sc, wb_data[0]), (len32) * 4); \
1491     } while (0)
1492
1493 #define REG_WR_DMAE(sc, offset, valp, len32)                            \
1494     do {                                                                \
1495         (void)rte_memcpy(BNX2X_SP(sc, wb_data[0]), valp, (len32) * 4);              \
1496         (void)bnx2x_write_dmae(sc, BNX2X_SP_MAPPING(sc, wb_data), offset, len32); \
1497     } while (0)
1498
1499 #define REG_WR_DMAE_LEN(sc, offset, valp, len32) \
1500     REG_WR_DMAE(sc, offset, valp, len32)
1501
1502 #define REG_RD_DMAE_LEN(sc, offset, valp, len32) \
1503     REG_RD_DMAE(sc, offset, valp, len32)
1504
1505 #define VIRT_WR_DMAE_LEN(sc, data, addr, len32, le32_swap)         \
1506     do {                                                           \
1507         /* if (le32_swap) {                                     */ \
1508         /*    PMD_PWARN_LOG(sc, "VIRT_WR_DMAE_LEN with le32_swap=1"); */ \
1509         /* }                                                    */ \
1510         rte_memcpy(GUNZIP_BUF(sc), data, len32 * 4);                   \
1511         ecore_write_big_buf_wb(sc, addr, len32);                   \
1512     } while (0)
1513
1514 #define BNX2X_DB_MIN_SHIFT 3   /* 8 bytes */
1515 #define BNX2X_DB_SHIFT     7   /* 128 bytes */
1516 #if (BNX2X_DB_SHIFT < BNX2X_DB_MIN_SHIFT)
1517 #error "Minimum DB doorbell stride is 8"
1518 #endif
1519 #define DPM_TRIGGER_TYPE 0x40
1520
1521 /* Doorbell macro */
1522 #define BNX2X_DB_WRITE(db_bar, val) \
1523         *((volatile uint32_t *)(db_bar)) = (val)
1524
1525 #define BNX2X_DB_READ(db_bar) \
1526         *((volatile uint32_t *)(db_bar))
1527
1528 #define DOORBELL_ADDR(sc, offset) \
1529         (volatile uint32_t *)(((char *)(sc)->bar[BAR1].base_addr + (offset)))
1530
1531 #define DOORBELL(sc, cid, val) \
1532         if (IS_PF(sc)) \
1533         BNX2X_DB_WRITE((DOORBELL_ADDR(sc, sc->doorbell_size * (cid) + DPM_TRIGGER_TYPE)), (val)); \
1534         else \
1535         BNX2X_DB_WRITE((DOORBELL_ADDR(sc, sc->doorbell_size * (cid))), (val)) \
1536
1537 #define SHMEM_ADDR(sc, field)                                       \
1538     (sc->devinfo.shmem_base + offsetof(struct shmem_region, field))
1539 #define SHMEM_RD(sc, field)      REG_RD(sc, SHMEM_ADDR(sc, field))
1540 #define SHMEM_RD16(sc, field)    REG_RD16(sc, SHMEM_ADDR(sc, field))
1541 #define SHMEM_WR(sc, field, val) REG_WR(sc, SHMEM_ADDR(sc, field), val)
1542
1543 #define SHMEM2_ADDR(sc, field)                                        \
1544     (sc->devinfo.shmem2_base + offsetof(struct shmem2_region, field))
1545 #define SHMEM2_HAS(sc, field)                                            \
1546     (sc->devinfo.shmem2_base && (REG_RD(sc, SHMEM2_ADDR(sc, size)) >     \
1547                                  offsetof(struct shmem2_region, field)))
1548 #define SHMEM2_RD(sc, field)      REG_RD(sc, SHMEM2_ADDR(sc, field))
1549 #define SHMEM2_WR(sc, field, val) REG_WR(sc, SHMEM2_ADDR(sc, field), val)
1550
1551 #define MFCFG_ADDR(sc, field)                                  \
1552     (sc->devinfo.mf_cfg_base + offsetof(struct mf_cfg, field))
1553 #define MFCFG_RD(sc, field)      REG_RD(sc, MFCFG_ADDR(sc, field))
1554 #define MFCFG_RD16(sc, field)    REG_RD16(sc, MFCFG_ADDR(sc, field))
1555 #define MFCFG_WR(sc, field, val) REG_WR(sc, MFCFG_ADDR(sc, field), val)
1556
1557 /* DMAE command defines */
1558
1559 #define DMAE_TIMEOUT      -1
1560 #define DMAE_PCI_ERROR    -2 /* E2 and onward */
1561 #define DMAE_NOT_RDY      -3
1562 #define DMAE_PCI_ERR_FLAG 0x80000000
1563
1564 #define DMAE_SRC_PCI      0
1565 #define DMAE_SRC_GRC      1
1566
1567 #define DMAE_DST_NONE     0
1568 #define DMAE_DST_PCI      1
1569 #define DMAE_DST_GRC      2
1570
1571 #define DMAE_COMP_PCI     0
1572 #define DMAE_COMP_GRC     1
1573
1574 #define DMAE_COMP_REGULAR 0
1575 #define DMAE_COM_SET_ERR  1
1576
1577 #define DMAE_CMD_SRC_PCI (DMAE_SRC_PCI << DMAE_COMMAND_SRC_SHIFT)
1578 #define DMAE_CMD_SRC_GRC (DMAE_SRC_GRC << DMAE_COMMAND_SRC_SHIFT)
1579 #define DMAE_CMD_DST_PCI (DMAE_DST_PCI << DMAE_COMMAND_DST_SHIFT)
1580 #define DMAE_CMD_DST_GRC (DMAE_DST_GRC << DMAE_COMMAND_DST_SHIFT)
1581
1582 #define DMAE_CMD_C_DST_PCI (DMAE_COMP_PCI << DMAE_COMMAND_C_DST_SHIFT)
1583 #define DMAE_CMD_C_DST_GRC (DMAE_COMP_GRC << DMAE_COMMAND_C_DST_SHIFT)
1584
1585 #define DMAE_CMD_ENDIANITY_NO_SWAP   (0 << DMAE_COMMAND_ENDIANITY_SHIFT)
1586 #define DMAE_CMD_ENDIANITY_B_SWAP    (1 << DMAE_COMMAND_ENDIANITY_SHIFT)
1587 #define DMAE_CMD_ENDIANITY_DW_SWAP   (2 << DMAE_COMMAND_ENDIANITY_SHIFT)
1588 #define DMAE_CMD_ENDIANITY_B_DW_SWAP (3 << DMAE_COMMAND_ENDIANITY_SHIFT)
1589
1590 #define DMAE_CMD_PORT_0 0
1591 #define DMAE_CMD_PORT_1 DMAE_COMMAND_PORT
1592
1593 #define DMAE_SRC_PF 0
1594 #define DMAE_SRC_VF 1
1595
1596 #define DMAE_DST_PF 0
1597 #define DMAE_DST_VF 1
1598
1599 #define DMAE_C_SRC 0
1600 #define DMAE_C_DST 1
1601
1602 #define DMAE_LEN32_RD_MAX     0x80
1603 #define DMAE_LEN32_WR_MAX(sc) 0x2000
1604
1605 #define DMAE_COMP_VAL 0x60d0d0ae /* E2 and beyond, upper bit indicates error */
1606
1607 #define MAX_DMAE_C_PER_PORT 8
1608 #define INIT_DMAE_C(sc)     ((SC_PORT(sc) * MAX_DMAE_C_PER_PORT) + SC_VN(sc))
1609 #define PMF_DMAE_C(sc)      ((SC_PORT(sc) * MAX_DMAE_C_PER_PORT) + E1HVN_MAX)
1610
1611 static const uint32_t dmae_reg_go_c[] = {
1612     DMAE_REG_GO_C0,  DMAE_REG_GO_C1,  DMAE_REG_GO_C2,  DMAE_REG_GO_C3,
1613     DMAE_REG_GO_C4,  DMAE_REG_GO_C5,  DMAE_REG_GO_C6,  DMAE_REG_GO_C7,
1614     DMAE_REG_GO_C8,  DMAE_REG_GO_C9,  DMAE_REG_GO_C10, DMAE_REG_GO_C11,
1615     DMAE_REG_GO_C12, DMAE_REG_GO_C13, DMAE_REG_GO_C14, DMAE_REG_GO_C15
1616 };
1617
1618 #define ATTN_NIG_FOR_FUNC     (1L << 8)
1619 #define ATTN_SW_TIMER_4_FUNC  (1L << 9)
1620 #define GPIO_2_FUNC           (1L << 10)
1621 #define GPIO_3_FUNC           (1L << 11)
1622 #define GPIO_4_FUNC           (1L << 12)
1623 #define ATTN_GENERAL_ATTN_1   (1L << 13)
1624 #define ATTN_GENERAL_ATTN_2   (1L << 14)
1625 #define ATTN_GENERAL_ATTN_3   (1L << 15)
1626 #define ATTN_GENERAL_ATTN_4   (1L << 13)
1627 #define ATTN_GENERAL_ATTN_5   (1L << 14)
1628 #define ATTN_GENERAL_ATTN_6   (1L << 15)
1629 #define ATTN_HARD_WIRED_MASK  0xff00
1630 #define ATTENTION_ID          4
1631
1632 #define AEU_IN_ATTN_BITS_PXPPCICLOCKCLIENT_PARITY_ERROR \
1633     AEU_INPUTS_ATTN_BITS_PXPPCICLOCKCLIENT_PARITY_ERROR
1634
1635 #define MAX_IGU_ATTN_ACK_TO 100
1636
1637 #define STORM_ASSERT_ARRAY_SIZE 50
1638
1639 #define BNX2X_PMF_LINK_ASSERT(sc) \
1640     GENERAL_ATTEN_OFFSET(LINK_SYNC_ATTENTION_BIT_FUNC_0 + SC_FUNC(sc))
1641
1642 #define BNX2X_MC_ASSERT_BITS \
1643     (GENERAL_ATTEN_OFFSET(TSTORM_FATAL_ASSERT_ATTENTION_BIT) | \
1644      GENERAL_ATTEN_OFFSET(USTORM_FATAL_ASSERT_ATTENTION_BIT) | \
1645      GENERAL_ATTEN_OFFSET(CSTORM_FATAL_ASSERT_ATTENTION_BIT) | \
1646      GENERAL_ATTEN_OFFSET(XSTORM_FATAL_ASSERT_ATTENTION_BIT))
1647
1648 #define BNX2X_MCP_ASSERT \
1649     GENERAL_ATTEN_OFFSET(MCP_FATAL_ASSERT_ATTENTION_BIT)
1650
1651 #define BNX2X_GRC_TIMEOUT GENERAL_ATTEN_OFFSET(LATCHED_ATTN_TIMEOUT_GRC)
1652 #define BNX2X_GRC_RSV     (GENERAL_ATTEN_OFFSET(LATCHED_ATTN_RBCR) | \
1653                          GENERAL_ATTEN_OFFSET(LATCHED_ATTN_RBCT) | \
1654                          GENERAL_ATTEN_OFFSET(LATCHED_ATTN_RBCN) | \
1655                          GENERAL_ATTEN_OFFSET(LATCHED_ATTN_RBCU) | \
1656                          GENERAL_ATTEN_OFFSET(LATCHED_ATTN_RBCP) | \
1657                          GENERAL_ATTEN_OFFSET(LATCHED_ATTN_RSVD_GRC))
1658
1659 #define MULTI_MASK 0x7f
1660
1661 #define PFS_PER_PORT(sc)                               \
1662     ((CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) ? 2 : 4)
1663 #define SC_MAX_VN_NUM(sc) PFS_PER_PORT(sc)
1664
1665 #define FIRST_ABS_FUNC_IN_PORT(sc)                    \
1666     ((CHIP_PORT_MODE(sc) == CHIP_PORT_MODE_NONE) ?    \
1667      PORT_ID(sc) : (PATH_ID(sc) + (2 * PORT_ID(sc))))
1668
1669 #define FOREACH_ABS_FUNC_IN_PORT(sc, i)            \
1670     for ((i) = FIRST_ABS_FUNC_IN_PORT(sc);         \
1671          (i) < MAX_FUNC_NUM;                       \
1672          (i) += (MAX_FUNC_NUM / PFS_PER_PORT(sc)))
1673
1674 #define BNX2X_SWCID_SHIFT 17
1675 #define BNX2X_SWCID_MASK  ((0x1 << BNX2X_SWCID_SHIFT) - 1)
1676
1677 #define SW_CID(x)  (le32toh(x) & BNX2X_SWCID_MASK)
1678 #define CQE_CMD(x) (le32toh(x) >> COMMON_RAMROD_ETH_RX_CQE_CMD_ID_SHIFT)
1679
1680 #define CQE_TYPE(cqe_fp_flags)   ((cqe_fp_flags) & ETH_FAST_PATH_RX_CQE_TYPE)
1681 #define CQE_TYPE_START(cqe_type) ((cqe_type) == RX_ETH_CQE_TYPE_ETH_START_AGG)
1682 #define CQE_TYPE_STOP(cqe_type)  ((cqe_type) == RX_ETH_CQE_TYPE_ETH_STOP_AGG)
1683 #define CQE_TYPE_SLOW(cqe_type)  ((cqe_type) == RX_ETH_CQE_TYPE_ETH_RAMROD)
1684 #define CQE_TYPE_FAST(cqe_type)  ((cqe_type) == RX_ETH_CQE_TYPE_ETH_FASTPATH)
1685
1686 /* must be used on a CID before placing it on a HW ring */
1687 #define HW_CID(sc, x) \
1688     ((SC_PORT(sc) << 23) | (SC_VN(sc) << BNX2X_SWCID_SHIFT) | (x))
1689
1690 #define SPEED_10    10
1691 #define SPEED_100   100
1692 #define SPEED_1000  1000
1693 #define SPEED_2500  2500
1694 #define SPEED_10000 10000
1695
1696 #define PCI_PM_D0    1
1697 #define PCI_PM_D3hot 2
1698
1699 int  bnx2x_test_bit(int nr, volatile unsigned long * addr);
1700 void bnx2x_set_bit(unsigned int nr, volatile unsigned long * addr);
1701 void bnx2x_clear_bit(int nr, volatile unsigned long * addr);
1702 int  bnx2x_test_and_clear_bit(int nr, volatile unsigned long * addr);
1703 int  bnx2x_cmpxchg(volatile int *addr, int old, int new);
1704
1705 int bnx2x_dma_alloc(struct bnx2x_softc *sc, size_t size,
1706                 struct bnx2x_dma *dma, const char *msg, uint32_t align);
1707
1708 uint32_t bnx2x_dmae_opcode_add_comp(uint32_t opcode, uint8_t comp_type);
1709 uint32_t bnx2x_dmae_opcode_clr_src_reset(uint32_t opcode);
1710 uint32_t bnx2x_dmae_opcode(struct bnx2x_softc *sc, uint8_t src_type,
1711                          uint8_t dst_type, uint8_t with_comp,
1712                          uint8_t comp_type);
1713 void bnx2x_post_dmae(struct bnx2x_softc *sc, struct dmae_command *dmae, int idx);
1714 void bnx2x_read_dmae(struct bnx2x_softc *sc, uint32_t src_addr, uint32_t len32);
1715 void bnx2x_write_dmae(struct bnx2x_softc *sc, phys_addr_t dma_addr,
1716                     uint32_t dst_addr, uint32_t len32);
1717 void bnx2x_set_ctx_validation(struct bnx2x_softc *sc, struct eth_context *cxt,
1718                             uint32_t cid);
1719 void bnx2x_update_coalesce_sb_index(struct bnx2x_softc *sc, uint8_t fw_sb_id,
1720                                   uint8_t sb_index, uint8_t disable,
1721                                   uint16_t usec);
1722
1723 int bnx2x_sp_post(struct bnx2x_softc *sc, int command, int cid,
1724                 uint32_t data_hi, uint32_t data_lo, int cmd_type);
1725
1726 void ecore_init_e1h_firmware(struct bnx2x_softc *sc);
1727 void ecore_init_e2_firmware(struct bnx2x_softc *sc);
1728
1729 void ecore_storm_memset_struct(struct bnx2x_softc *sc, uint32_t addr,
1730                                size_t size, uint32_t *data);
1731
1732 #define CATC_TRIGGER(sc, data) REG_WR((sc), 0x2000, (data));
1733 #define CATC_TRIGGER_START(sc) CATC_TRIGGER((sc), 0xcafecafe)
1734
1735 #define BNX2X_MAC_FMT           "%pM"
1736 #define BNX2X_MAC_PRN_LIST(mac) (mac)
1737
1738 /***********/
1739 /* INLINES */
1740 /***********/
1741
1742 static inline uint32_t
1743 reg_poll(struct bnx2x_softc *sc, uint32_t reg, uint32_t expected, int ms, int wait)
1744 {
1745     uint32_t val;
1746     do {
1747         val = REG_RD(sc, reg);
1748         if (val == expected) {
1749             break;
1750         }
1751         ms -= wait;
1752         DELAY(wait * 1000);
1753     } while (ms > 0);
1754
1755     return val;
1756 }
1757
1758 static inline void
1759 bnx2x_update_fp_sb_idx(struct bnx2x_fastpath *fp)
1760 {
1761         mb(); /* status block is written to by the chip */
1762         fp->fp_hc_idx = fp->sb_running_index[SM_RX_ID];
1763 }
1764
1765 static inline void
1766 bnx2x_igu_ack_sb_gen(struct bnx2x_softc *sc, uint8_t segment,
1767         uint16_t index, uint8_t op, uint8_t update, uint32_t igu_addr)
1768 {
1769         struct igu_regular cmd_data = {0};
1770
1771         cmd_data.sb_id_and_flags =
1772                 ((index << IGU_REGULAR_SB_INDEX_SHIFT) |
1773                  (segment << IGU_REGULAR_SEGMENT_ACCESS_SHIFT) |
1774                  (update << IGU_REGULAR_BUPDATE_SHIFT) |
1775                  (op << IGU_REGULAR_ENABLE_INT_SHIFT));
1776
1777         REG_WR(sc, igu_addr, cmd_data.sb_id_and_flags);
1778
1779         /* Make sure that ACK is written */
1780         mb();
1781 }
1782
1783 static inline void
1784 bnx2x_hc_ack_sb(struct bnx2x_softc *sc, uint8_t sb_id, uint8_t storm,
1785                 uint16_t index, uint8_t op, uint8_t update)
1786 {
1787         uint32_t hc_addr = (HC_REG_COMMAND_REG + SC_PORT(sc) * 32 +
1788                         COMMAND_REG_INT_ACK);
1789         union igu_ack_register igu_ack;
1790
1791         igu_ack.sb.status_block_index = index;
1792         igu_ack.sb.sb_id_and_flags =
1793                 ((sb_id << IGU_ACK_REGISTER_STATUS_BLOCK_ID_SHIFT) |
1794                  (storm << IGU_ACK_REGISTER_STORM_ID_SHIFT) |
1795                  (update << IGU_ACK_REGISTER_UPDATE_INDEX_SHIFT) |
1796                  (op << IGU_ACK_REGISTER_INTERRUPT_MODE_SHIFT));
1797
1798         REG_WR(sc, hc_addr, igu_ack.raw_data);
1799
1800         /* Make sure that ACK is written */
1801         mb();
1802 }
1803
1804 static inline uint32_t
1805 bnx2x_hc_ack_int(struct bnx2x_softc *sc)
1806 {
1807         uint32_t hc_addr = (HC_REG_COMMAND_REG + SC_PORT(sc) * 32 +
1808                         COMMAND_REG_SIMD_MASK);
1809         uint32_t result = REG_RD(sc, hc_addr);
1810
1811         mb();
1812         return result;
1813 }
1814
1815 static inline uint32_t
1816 bnx2x_igu_ack_int(struct bnx2x_softc *sc)
1817 {
1818         uint32_t igu_addr = (BAR_IGU_INTMEM + IGU_REG_SISR_MDPC_WMASK_LSB_UPPER * 8);
1819         uint32_t result = REG_RD(sc, igu_addr);
1820
1821         /* PMD_PDEBUG_LOG(sc, DBG_INTR, "read 0x%08x from IGU addr 0x%x",
1822                         result, igu_addr); */
1823
1824         mb();
1825         return result;
1826 }
1827
1828 static inline uint32_t
1829 bnx2x_ack_int(struct bnx2x_softc *sc)
1830 {
1831         mb();
1832         if (sc->devinfo.int_block == INT_BLOCK_HC) {
1833                 return bnx2x_hc_ack_int(sc);
1834         } else {
1835                 return bnx2x_igu_ack_int(sc);
1836         }
1837 }
1838
1839 static inline int
1840 func_by_vn(struct bnx2x_softc *sc, int vn)
1841 {
1842     return 2 * vn + SC_PORT(sc);
1843 }
1844
1845 /*
1846  * send notification to other functions.
1847  */
1848 static inline void
1849 bnx2x_link_sync_notify(struct bnx2x_softc *sc)
1850 {
1851         int func, vn;
1852
1853         /* Set the attention towards other drivers on the same port */
1854         for (vn = VN_0; vn < SC_MAX_VN_NUM(sc); vn++) {
1855                 if (vn == SC_VN(sc))
1856                         continue;
1857
1858                 func = func_by_vn(sc, vn);
1859                 REG_WR(sc, MISC_REG_AEU_GENERAL_ATTN_0 +
1860                                 (LINK_SYNC_ATTENTION_BIT_FUNC_0 + func) * 4, 1);
1861         }
1862 }
1863
1864 /*
1865  * Statistics ID are global per chip/path, while Client IDs for E1x
1866  * are per port.
1867  */
1868 static inline uint8_t
1869 bnx2x_stats_id(struct bnx2x_fastpath *fp)
1870 {
1871     struct bnx2x_softc *sc = fp->sc;
1872
1873     if (!CHIP_IS_E1x(sc)) {
1874         return fp->cl_id;
1875     }
1876
1877     return fp->cl_id + SC_PORT(sc) * FP_SB_MAX_E1x;
1878 }
1879
1880 int bnx2x_init(struct bnx2x_softc *sc);
1881 void bnx2x_load_firmware(struct bnx2x_softc *sc);
1882 int bnx2x_attach(struct bnx2x_softc *sc);
1883 int bnx2x_nic_unload(struct bnx2x_softc *sc, uint32_t unload_mode, uint8_t keep_link);
1884 int bnx2x_alloc_hsi_mem(struct bnx2x_softc *sc);
1885 int bnx2x_alloc_ilt_mem(struct bnx2x_softc *sc);
1886 void bnx2x_free_ilt_mem(struct bnx2x_softc *sc);
1887 void bnx2x_dump_tx_chain(struct bnx2x_fastpath * fp, int bd_prod, int count);
1888 int bnx2x_tx_encap(struct bnx2x_tx_queue *txq, struct rte_mbuf **m_head, int m_pkts);
1889 uint8_t bnx2x_txeof(struct bnx2x_softc *sc, struct bnx2x_fastpath *fp);
1890 void bnx2x_print_adapter_info(struct bnx2x_softc *sc);
1891 int bnx2x_intr_legacy(struct bnx2x_softc *sc, int scan_fp);
1892 void bnx2x_link_status_update(struct bnx2x_softc *sc);
1893 int bnx2x_complete_sp(struct bnx2x_softc *sc);
1894 int bnx2x_set_storm_rx_mode(struct bnx2x_softc *sc);
1895 void bnx2x_periodic_callout(struct bnx2x_softc *sc);
1896
1897 int bnx2x_vf_get_resources(struct bnx2x_softc *sc, uint8_t tx_count, uint8_t rx_count);
1898 void bnx2x_vf_close(struct bnx2x_softc *sc);
1899 int bnx2x_vf_init(struct bnx2x_softc *sc);
1900 void bnx2x_vf_unload(struct bnx2x_softc *sc);
1901 int bnx2x_vf_setup_queue(struct bnx2x_softc *sc, struct bnx2x_fastpath *fp,
1902         int leading);
1903 void bnx2x_free_hsi_mem(struct bnx2x_softc *sc);
1904 int bnx2x_vf_set_rx_mode(struct bnx2x_softc *sc);
1905 int bnx2x_fill_accept_flags(struct bnx2x_softc *sc, uint32_t rx_mode,
1906         unsigned long *rx_accept_flags, unsigned long *tx_accept_flags);
1907 int bnx2x_check_bull(struct bnx2x_softc *sc);
1908
1909 //#define BNX2X_PULSE
1910
1911 #define BNX2X_PCI_CAP  1
1912 #define BNX2X_PCI_ECAP 2
1913
1914 static inline struct bnx2x_pci_cap*
1915 pci_find_cap(struct bnx2x_softc *sc, uint8_t id, uint8_t type)
1916 {
1917         struct bnx2x_pci_cap *cap = sc->pci_caps;
1918
1919         while (cap) {
1920                 if (cap->id == id && cap->type == type)
1921                         return cap;
1922                 cap = cap->next;
1923         }
1924
1925         return NULL;
1926 }
1927
1928 static inline int is_valid_ether_addr(uint8_t *addr)
1929 {
1930         if (!(addr[0] | addr[1] | addr[2] | addr[3] | addr[4] | addr[5]))
1931                 return 0;
1932         else
1933                 return 1;
1934 }
1935
1936 static inline void
1937 bnx2x_set_rx_mode(struct bnx2x_softc *sc)
1938 {
1939         if (sc->state == BNX2X_STATE_OPEN) {
1940                 if (IS_PF(sc)) {
1941                         bnx2x_set_storm_rx_mode(sc);
1942                 } else {
1943                         sc->rx_mode = BNX2X_RX_MODE_PROMISC;
1944                         bnx2x_vf_set_rx_mode(sc);
1945                 }
1946         } else {
1947                 PMD_DRV_LOG(NOTICE, "Card is not ready to change mode");
1948         }
1949 }
1950
1951 static inline int pci_read(struct bnx2x_softc *sc, size_t addr,
1952                            void *val, uint8_t size)
1953 {
1954         if (rte_eal_pci_read_config(sc->pci_dev, val, size, addr) <= 0) {
1955                 PMD_DRV_LOG(ERR, "Can't read from PCI config space");
1956                 return ENXIO;
1957         }
1958
1959         return 0;
1960 }
1961
1962 static inline int pci_write_word(struct bnx2x_softc *sc, size_t addr, off_t val)
1963 {
1964         uint16_t val16 = val;
1965
1966         if (rte_eal_pci_write_config(sc->pci_dev, &val16,
1967                                      sizeof(val16), addr) <= 0) {
1968                 PMD_DRV_LOG(ERR, "Can't write to PCI config space");
1969                 return ENXIO;
1970         }
1971
1972         return 0;
1973 }
1974
1975 static inline int pci_write_long(struct bnx2x_softc *sc, size_t addr, off_t val)
1976 {
1977         uint32_t val32 = val;
1978         if (rte_eal_pci_write_config(sc->pci_dev, &val32,
1979                                      sizeof(val32), addr) <= 0) {
1980                 PMD_DRV_LOG(ERR, "Can't write to PCI config space");
1981                 return ENXIO;
1982         }
1983
1984         return 0;
1985 }
1986
1987 #endif /* __BNX2X_H__ */