drivers/net/hns3/hns3_rxtx.c

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(c) 2018-2019 Hisilicon Limited.
   3  */
   4
   5 #include <stdarg.h>
   6 #include <stdbool.h>
   7 #include <stdint.h>
   8 #include <stdio.h>
   9 #include <unistd.h>
  10 #include <inttypes.h>
  11 #include <rte_bus_pci.h>
  12 #include <rte_byteorder.h>
  13 #include <rte_common.h>
  14 #include <rte_cycles.h>
  15 #include <rte_dev.h>
  16 #include <rte_eal.h>
  17 #include <rte_ether.h>
  18 #include <rte_vxlan.h>
  19 #include <rte_ethdev_driver.h>
  20 #include <rte_io.h>
  21 #include <rte_ip.h>
  22 #include <rte_gre.h>
  23 #include <rte_net.h>
  24 #include <rte_malloc.h>
  25 #include <rte_pci.h>
  26
  27 #include "hns3_ethdev.h"
  28 #include "hns3_rxtx.h"
  29 #include "hns3_regs.h"
  30 #include "hns3_logs.h"
  31
  32 #define HNS3_CFG_DESC_NUM(num)  ((num) / 8 - 1)
  33 #define DEFAULT_RX_FREE_THRESH  32
  34
  35 static void
  36 hns3_rx_queue_release_mbufs(struct hns3_rx_queue *rxq)
  37 {
  38         uint16_t i;
  39
  40         /* Note: Fake rx queue will not enter here */
  41         if (rxq->sw_ring) {
  42                 for (i = 0; i < rxq->nb_rx_desc; i++) {
  43                         if (rxq->sw_ring[i].mbuf) {
  44                                 rte_pktmbuf_free_seg(rxq->sw_ring[i].mbuf);
  45                                 rxq->sw_ring[i].mbuf = NULL;
  46                         }
  47                 }
  48         }
  49 }
  50
  51 static void
  52 hns3_tx_queue_release_mbufs(struct hns3_tx_queue *txq)
  53 {
  54         uint16_t i;
  55
  56         /* Note: Fake rx queue will not enter here */
  57         if (txq->sw_ring) {
  58                 for (i = 0; i < txq->nb_tx_desc; i++) {
  59                         if (txq->sw_ring[i].mbuf) {
  60                                 rte_pktmbuf_free_seg(txq->sw_ring[i].mbuf);
  61                                 txq->sw_ring[i].mbuf = NULL;
  62                         }
  63                 }
  64         }
  65 }
  66
  67 static void
  68 hns3_rx_queue_release(void *queue)
  69 {
  70         struct hns3_rx_queue *rxq = queue;
  71         if (rxq) {
  72                 hns3_rx_queue_release_mbufs(rxq);
  73                 if (rxq->mz)
  74                         rte_memzone_free(rxq->mz);
  75                 if (rxq->sw_ring)
  76                         rte_free(rxq->sw_ring);
  77                 rte_free(rxq);
  78         }
  79 }
  80
  81 static void
  82 hns3_tx_queue_release(void *queue)
  83 {
  84         struct hns3_tx_queue *txq = queue;
  85         if (txq) {
  86                 hns3_tx_queue_release_mbufs(txq);
  87                 if (txq->mz)
  88                         rte_memzone_free(txq->mz);
  89                 if (txq->sw_ring)
  90                         rte_free(txq->sw_ring);
  91                 rte_free(txq);
  92         }
  93 }
  94
  95 void
  96 hns3_dev_rx_queue_release(void *queue)
  97 {
  98         struct hns3_rx_queue *rxq = queue;
  99         struct hns3_adapter *hns;
 100
 101         if (rxq == NULL)
 102                 return;
 103
 104         hns = rxq->hns;
 105         rte_spinlock_lock(&hns->hw.lock);
 106         hns3_rx_queue_release(queue);
 107         rte_spinlock_unlock(&hns->hw.lock);
 108 }
 109
 110 void
 111 hns3_dev_tx_queue_release(void *queue)
 112 {
 113         struct hns3_tx_queue *txq = queue;
 114         struct hns3_adapter *hns;
 115
 116         if (txq == NULL)
 117                 return;
 118
 119         hns = txq->hns;
 120         rte_spinlock_lock(&hns->hw.lock);
 121         hns3_tx_queue_release(queue);
 122         rte_spinlock_unlock(&hns->hw.lock);
 123 }
 124
 125 static void
 126 hns3_fake_rx_queue_release(struct hns3_rx_queue *queue)
 127 {
 128         struct hns3_rx_queue *rxq = queue;
 129         struct hns3_adapter *hns;
 130         struct hns3_hw *hw;
 131         uint16_t idx;
 132
 133         if (rxq == NULL)
 134                 return;
 135
 136         hns = rxq->hns;
 137         hw = &hns->hw;
 138         idx = rxq->queue_id;
 139         if (hw->fkq_data.rx_queues[idx]) {
 140                 hns3_rx_queue_release(hw->fkq_data.rx_queues[idx]);
 141                 hw->fkq_data.rx_queues[idx] = NULL;
 142         }
 143
 144         /* free fake rx queue arrays */
 145         if (idx == (hw->fkq_data.nb_fake_rx_queues - 1)) {
 146                 hw->fkq_data.nb_fake_rx_queues = 0;
 147                 rte_free(hw->fkq_data.rx_queues);
 148                 hw->fkq_data.rx_queues = NULL;
 149         }
 150 }
 151
 152 static void
 153 hns3_fake_tx_queue_release(struct hns3_tx_queue *queue)
 154 {
 155         struct hns3_tx_queue *txq = queue;
 156         struct hns3_adapter *hns;
 157         struct hns3_hw *hw;
 158         uint16_t idx;
 159
 160         if (txq == NULL)
 161                 return;
 162
 163         hns = txq->hns;
 164         hw = &hns->hw;
 165         idx = txq->queue_id;
 166         if (hw->fkq_data.tx_queues[idx]) {
 167                 hns3_tx_queue_release(hw->fkq_data.tx_queues[idx]);
 168                 hw->fkq_data.tx_queues[idx] = NULL;
 169         }
 170
 171         /* free fake tx queue arrays */
 172         if (idx == (hw->fkq_data.nb_fake_tx_queues - 1)) {
 173                 hw->fkq_data.nb_fake_tx_queues = 0;
 174                 rte_free(hw->fkq_data.tx_queues);
 175                 hw->fkq_data.tx_queues = NULL;
 176         }
 177 }
 178
 179 static void
 180 hns3_free_rx_queues(struct rte_eth_dev *dev)
 181 {
 182         struct hns3_adapter *hns = dev->data->dev_private;
 183         struct hns3_fake_queue_data *fkq_data;
 184         struct hns3_hw *hw = &hns->hw;
 185         uint16_t nb_rx_q;
 186         uint16_t i;
 187
 188         nb_rx_q = hw->data->nb_rx_queues;
 189         for (i = 0; i < nb_rx_q; i++) {
 190                 if (dev->data->rx_queues[i]) {
 191                         hns3_rx_queue_release(dev->data->rx_queues[i]);
 192                         dev->data->rx_queues[i] = NULL;
 193                 }
 194         }
 195
 196         /* Free fake Rx queues */
 197         fkq_data = &hw->fkq_data;
 198         for (i = 0; i < fkq_data->nb_fake_rx_queues; i++) {
 199                 if (fkq_data->rx_queues[i])
 200                         hns3_fake_rx_queue_release(fkq_data->rx_queues[i]);
 201         }
 202 }
 203
 204 static void
 205 hns3_free_tx_queues(struct rte_eth_dev *dev)
 206 {
 207         struct hns3_adapter *hns = dev->data->dev_private;
 208         struct hns3_fake_queue_data *fkq_data;
 209         struct hns3_hw *hw = &hns->hw;
 210         uint16_t nb_tx_q;
 211         uint16_t i;
 212
 213         nb_tx_q = hw->data->nb_tx_queues;
 214         for (i = 0; i < nb_tx_q; i++) {
 215                 if (dev->data->tx_queues[i]) {
 216                         hns3_tx_queue_release(dev->data->tx_queues[i]);
 217                         dev->data->tx_queues[i] = NULL;
 218                 }
 219         }
 220
 221         /* Free fake Tx queues */
 222         fkq_data = &hw->fkq_data;
 223         for (i = 0; i < fkq_data->nb_fake_tx_queues; i++) {
 224                 if (fkq_data->tx_queues[i])
 225                         hns3_fake_tx_queue_release(fkq_data->tx_queues[i]);
 226         }
 227 }
 228
 229 void
 230 hns3_free_all_queues(struct rte_eth_dev *dev)
 231 {
 232         hns3_free_rx_queues(dev);
 233         hns3_free_tx_queues(dev);
 234 }
 235
 236 static int
 237 hns3_alloc_rx_queue_mbufs(struct hns3_hw *hw, struct hns3_rx_queue *rxq)
 238 {
 239         struct rte_mbuf *mbuf;
 240         uint64_t dma_addr;
 241         uint16_t i;
 242
 243         for (i = 0; i < rxq->nb_rx_desc; i++) {
 244                 mbuf = rte_mbuf_raw_alloc(rxq->mb_pool);
 245                 if (unlikely(mbuf == NULL)) {
 246                         hns3_err(hw, "Failed to allocate RXD[%d] for rx queue!",
 247                                  i);
 248                         hns3_rx_queue_release_mbufs(rxq);
 249                         return -ENOMEM;
 250                 }
 251
 252                 rte_mbuf_refcnt_set(mbuf, 1);
 253                 mbuf->next = NULL;
 254                 mbuf->data_off = RTE_PKTMBUF_HEADROOM;
 255                 mbuf->nb_segs = 1;
 256                 mbuf->port = rxq->port_id;
 257
 258                 rxq->sw_ring[i].mbuf = mbuf;
 259                 dma_addr = rte_cpu_to_le_64(rte_mbuf_data_iova_default(mbuf));
 260                 rxq->rx_ring[i].addr = dma_addr;
 261                 rxq->rx_ring[i].rx.bd_base_info = 0;
 262         }
 263
 264         return 0;
 265 }
 266
 267 static int
 268 hns3_buf_size2type(uint32_t buf_size)
 269 {
 270         int bd_size_type;
 271
 272         switch (buf_size) {
 273         case 512:
 274                 bd_size_type = HNS3_BD_SIZE_512_TYPE;
 275                 break;
 276         case 1024:
 277                 bd_size_type = HNS3_BD_SIZE_1024_TYPE;
 278                 break;
 279         case 4096:
 280                 bd_size_type = HNS3_BD_SIZE_4096_TYPE;
 281                 break;
 282         default:
 283                 bd_size_type = HNS3_BD_SIZE_2048_TYPE;
 284         }
 285
 286         return bd_size_type;
 287 }
 288
 289 static void
 290 hns3_init_rx_queue_hw(struct hns3_rx_queue *rxq)
 291 {
 292         uint32_t rx_buf_len = rxq->rx_buf_len;
 293         uint64_t dma_addr = rxq->rx_ring_phys_addr;
 294
 295         hns3_write_dev(rxq, HNS3_RING_RX_BASEADDR_L_REG, (uint32_t)dma_addr);
 296         hns3_write_dev(rxq, HNS3_RING_RX_BASEADDR_H_REG,
 297                        (uint32_t)((dma_addr >> 31) >> 1));
 298
 299         hns3_write_dev(rxq, HNS3_RING_RX_BD_LEN_REG,
 300                        hns3_buf_size2type(rx_buf_len));
 301         hns3_write_dev(rxq, HNS3_RING_RX_BD_NUM_REG,
 302                        HNS3_CFG_DESC_NUM(rxq->nb_rx_desc));
 303 }
 304
 305 static void
 306 hns3_init_tx_queue_hw(struct hns3_tx_queue *txq)
 307 {
 308         uint64_t dma_addr = txq->tx_ring_phys_addr;
 309
 310         hns3_write_dev(txq, HNS3_RING_TX_BASEADDR_L_REG, (uint32_t)dma_addr);
 311         hns3_write_dev(txq, HNS3_RING_TX_BASEADDR_H_REG,
 312                        (uint32_t)((dma_addr >> 31) >> 1));
 313
 314         hns3_write_dev(txq, HNS3_RING_TX_BD_NUM_REG,
 315                        HNS3_CFG_DESC_NUM(txq->nb_tx_desc));
 316 }
 317
 318 void
 319 hns3_enable_all_queues(struct hns3_hw *hw, bool en)
 320 {
 321         uint16_t nb_rx_q = hw->data->nb_rx_queues;
 322         uint16_t nb_tx_q = hw->data->nb_tx_queues;
 323         struct hns3_rx_queue *rxq;
 324         struct hns3_tx_queue *txq;
 325         uint32_t rcb_reg;
 326         int i;
 327
 328         for (i = 0; i < hw->cfg_max_queues; i++) {
 329                 if (i < nb_rx_q)
 330                         rxq = hw->data->rx_queues[i];
 331                 else
 332                         rxq = hw->fkq_data.rx_queues[i - nb_rx_q];
 333                 if (i < nb_tx_q)
 334                         txq = hw->data->tx_queues[i];
 335                 else
 336                         txq = hw->fkq_data.tx_queues[i - nb_tx_q];
 337                 if (rxq == NULL || txq == NULL ||
 338                     (en && (rxq->rx_deferred_start || txq->tx_deferred_start)))
 339                         continue;
 340
 341                 rcb_reg = hns3_read_dev(rxq, HNS3_RING_EN_REG);
 342                 if (en)
 343                         rcb_reg |= BIT(HNS3_RING_EN_B);
 344                 else
 345                         rcb_reg &= ~BIT(HNS3_RING_EN_B);
 346                 hns3_write_dev(rxq, HNS3_RING_EN_REG, rcb_reg);
 347         }
 348 }
 349
 350 static int
 351 hns3_tqp_enable(struct hns3_hw *hw, uint16_t queue_id, bool enable)
 352 {
 353         struct hns3_cfg_com_tqp_queue_cmd *req;
 354         struct hns3_cmd_desc desc;
 355         int ret;
 356
 357         req = (struct hns3_cfg_com_tqp_queue_cmd *)desc.data;
 358
 359         hns3_cmd_setup_basic_desc(&desc, HNS3_OPC_CFG_COM_TQP_QUEUE, false);
 360         req->tqp_id = rte_cpu_to_le_16(queue_id & HNS3_RING_ID_MASK);
 361         req->stream_id = 0;
 362         hns3_set_bit(req->enable, HNS3_TQP_ENABLE_B, enable ? 1 : 0);
 363
 364         ret = hns3_cmd_send(hw, &desc, 1);
 365         if (ret)
 366                 hns3_err(hw, "TQP enable fail, ret = %d", ret);
 367
 368         return ret;
 369 }
 370
 371 static int
 372 hns3_send_reset_tqp_cmd(struct hns3_hw *hw, uint16_t queue_id, bool enable)
 373 {
 374         struct hns3_reset_tqp_queue_cmd *req;
 375         struct hns3_cmd_desc desc;
 376         int ret;
 377
 378         hns3_cmd_setup_basic_desc(&desc, HNS3_OPC_RESET_TQP_QUEUE, false);
 379
 380         req = (struct hns3_reset_tqp_queue_cmd *)desc.data;
 381         req->tqp_id = rte_cpu_to_le_16(queue_id & HNS3_RING_ID_MASK);
 382         hns3_set_bit(req->reset_req, HNS3_TQP_RESET_B, enable ? 1 : 0);
 383
 384         ret = hns3_cmd_send(hw, &desc, 1);
 385         if (ret)
 386                 hns3_err(hw, "Send tqp reset cmd error, ret = %d", ret);
 387
 388         return ret;
 389 }
 390
 391 static int
 392 hns3_get_reset_status(struct hns3_hw *hw, uint16_t queue_id)
 393 {
 394         struct hns3_reset_tqp_queue_cmd *req;
 395         struct hns3_cmd_desc desc;
 396         int ret;
 397
 398         hns3_cmd_setup_basic_desc(&desc, HNS3_OPC_RESET_TQP_QUEUE, true);
 399
 400         req = (struct hns3_reset_tqp_queue_cmd *)desc.data;
 401         req->tqp_id = rte_cpu_to_le_16(queue_id & HNS3_RING_ID_MASK);
 402
 403         ret = hns3_cmd_send(hw, &desc, 1);
 404         if (ret) {
 405                 hns3_err(hw, "Get reset status error, ret =%d", ret);
 406                 return ret;
 407         }
 408
 409         return hns3_get_bit(req->ready_to_reset, HNS3_TQP_RESET_B);
 410 }
 411
 412 static int
 413 hns3_reset_tqp(struct hns3_hw *hw, uint16_t queue_id)
 414 {
 415 #define HNS3_TQP_RESET_TRY_MS   200
 416         uint64_t end;
 417         int reset_status;
 418         int ret;
 419
 420         ret = hns3_tqp_enable(hw, queue_id, false);
 421         if (ret)
 422                 return ret;
 423
 424         /*
 425          * In current version VF is not supported when PF is driven by DPDK
 426          * driver, all task queue pairs are mapped to PF function, so PF's queue
 427          * id is equals to the global queue id in PF range.
 428          */
 429         ret = hns3_send_reset_tqp_cmd(hw, queue_id, true);
 430         if (ret) {
 431                 hns3_err(hw, "Send reset tqp cmd fail, ret = %d", ret);
 432                 return ret;
 433         }
 434         ret = -ETIMEDOUT;
 435         end = get_timeofday_ms() + HNS3_TQP_RESET_TRY_MS;
 436         do {
 437                 /* Wait for tqp hw reset */
 438                 rte_delay_ms(HNS3_POLL_RESPONE_MS);
 439                 reset_status = hns3_get_reset_status(hw, queue_id);
 440                 if (reset_status) {
 441                         ret = 0;
 442                         break;
 443                 }
 444         } while (get_timeofday_ms() < end);
 445
 446         if (ret) {
 447                 hns3_err(hw, "Reset TQP fail, ret = %d", ret);
 448                 return ret;
 449         }
 450
 451         ret = hns3_send_reset_tqp_cmd(hw, queue_id, false);
 452         if (ret)
 453                 hns3_err(hw, "Deassert the soft reset fail, ret = %d", ret);
 454
 455         return ret;
 456 }
 457
 458 static int
 459 hns3vf_reset_tqp(struct hns3_hw *hw, uint16_t queue_id)
 460 {
 461         uint8_t msg_data[2];
 462         int ret;
 463
 464         /* Disable VF's queue before send queue reset msg to PF */
 465         ret = hns3_tqp_enable(hw, queue_id, false);
 466         if (ret)
 467                 return ret;
 468
 469         memcpy(msg_data, &queue_id, sizeof(uint16_t));
 470
 471         return hns3_send_mbx_msg(hw, HNS3_MBX_QUEUE_RESET, 0, msg_data,
 472                                  sizeof(msg_data), true, NULL, 0);
 473 }
 474
 475 static int
 476 hns3_reset_queue(struct hns3_adapter *hns, uint16_t queue_id)
 477 {
 478         struct hns3_hw *hw = &hns->hw;
 479         if (hns->is_vf)
 480                 return hns3vf_reset_tqp(hw, queue_id);
 481         else
 482                 return hns3_reset_tqp(hw, queue_id);
 483 }
 484
 485 int
 486 hns3_reset_all_queues(struct hns3_adapter *hns)
 487 {
 488         struct hns3_hw *hw = &hns->hw;
 489         int ret, i;
 490
 491         for (i = 0; i < hw->cfg_max_queues; i++) {
 492                 ret = hns3_reset_queue(hns, i);
 493                 if (ret) {
 494                         hns3_err(hw, "Failed to reset No.%d queue: %d", i, ret);
 495                         return ret;
 496                 }
 497         }
 498         return 0;
 499 }
 500
 501 void
 502 hns3_set_queue_intr_gl(struct hns3_hw *hw, uint16_t queue_id,
 503                        uint8_t gl_idx, uint16_t gl_value)
 504 {
 505         uint32_t offset[] = {HNS3_TQP_INTR_GL0_REG,
 506                              HNS3_TQP_INTR_GL1_REG,
 507                              HNS3_TQP_INTR_GL2_REG};
 508         uint32_t addr, value;
 509
 510         if (gl_idx >= RTE_DIM(offset) || gl_value > HNS3_TQP_INTR_GL_MAX)
 511                 return;
 512
 513         addr = offset[gl_idx] + queue_id * HNS3_TQP_INTR_REG_SIZE;
 514         value = HNS3_GL_USEC_TO_REG(gl_value);
 515
 516         hns3_write_dev(hw, addr, value);
 517 }
 518
 519 void
 520 hns3_set_queue_intr_rl(struct hns3_hw *hw, uint16_t queue_id, uint16_t rl_value)
 521 {
 522         uint32_t addr, value;
 523
 524         if (rl_value > HNS3_TQP_INTR_RL_MAX)
 525                 return;
 526
 527         addr = HNS3_TQP_INTR_RL_REG + queue_id * HNS3_TQP_INTR_REG_SIZE;
 528         value = HNS3_RL_USEC_TO_REG(rl_value);
 529         if (value > 0)
 530                 value |= HNS3_TQP_INTR_RL_ENABLE_MASK;
 531
 532         hns3_write_dev(hw, addr, value);
 533 }
 534
 535 static void
 536 hns3_queue_intr_enable(struct hns3_hw *hw, uint16_t queue_id, bool en)
 537 {
 538         uint32_t addr, value;
 539
 540         addr = HNS3_TQP_INTR_CTRL_REG + queue_id * HNS3_TQP_INTR_REG_SIZE;
 541         value = en ? 1 : 0;
 542
 543         hns3_write_dev(hw, addr, value);
 544 }
 545
 546 /*
 547  * Enable all rx queue interrupt when in interrupt rx mode.
 548  * This api was called before enable queue rx&tx (in normal start or reset
 549  * recover scenes), used to fix hardware rx queue interrupt enable was clear
 550  * when FLR.
 551  */
 552 void
 553 hns3_dev_all_rx_queue_intr_enable(struct hns3_hw *hw, bool en)
 554 {
 555         struct rte_eth_dev *dev = &rte_eth_devices[hw->data->port_id];
 556         uint16_t nb_rx_q = hw->data->nb_rx_queues;
 557         int i;
 558
 559         if (dev->data->dev_conf.intr_conf.rxq == 0)
 560                 return;
 561
 562         for (i = 0; i < nb_rx_q; i++)
 563                 hns3_queue_intr_enable(hw, i, en);
 564 }
 565
 566 int
 567 hns3_dev_rx_queue_intr_enable(struct rte_eth_dev *dev, uint16_t queue_id)
 568 {
 569         struct rte_pci_device *pci_dev = RTE_ETH_DEV_TO_PCI(dev);
 570         struct rte_intr_handle *intr_handle = &pci_dev->intr_handle;
 571         struct hns3_hw *hw = HNS3_DEV_PRIVATE_TO_HW(dev->data->dev_private);
 572
 573         if (dev->data->dev_conf.intr_conf.rxq == 0)
 574                 return -ENOTSUP;
 575
 576         hns3_queue_intr_enable(hw, queue_id, true);
 577
 578         return rte_intr_ack(intr_handle);
 579 }
 580
 581 int
 582 hns3_dev_rx_queue_intr_disable(struct rte_eth_dev *dev, uint16_t queue_id)
 583 {
 584         struct hns3_hw *hw = HNS3_DEV_PRIVATE_TO_HW(dev->data->dev_private);
 585
 586         if (dev->data->dev_conf.intr_conf.rxq == 0)
 587                 return -ENOTSUP;
 588
 589         hns3_queue_intr_enable(hw, queue_id, false);
 590
 591         return 0;
 592 }
 593
 594 static int
 595 hns3_dev_rx_queue_start(struct hns3_adapter *hns, uint16_t idx)
 596 {
 597         struct hns3_hw *hw = &hns->hw;
 598         struct hns3_rx_queue *rxq;
 599         int ret;
 600
 601         PMD_INIT_FUNC_TRACE();
 602
 603         rxq = (struct hns3_rx_queue *)hw->data->rx_queues[idx];
 604         ret = hns3_alloc_rx_queue_mbufs(hw, rxq);
 605         if (ret) {
 606                 hns3_err(hw, "Failed to alloc mbuf for No.%d rx queue: %d",
 607                          idx, ret);
 608                 return ret;
 609         }
 610
 611         rxq->next_to_use = 0;
 612         rxq->next_to_clean = 0;
 613         rxq->nb_rx_hold = 0;
 614         hns3_init_rx_queue_hw(rxq);
 615
 616         return 0;
 617 }
 618
 619 static void
 620 hns3_fake_rx_queue_start(struct hns3_adapter *hns, uint16_t idx)
 621 {
 622         struct hns3_hw *hw = &hns->hw;
 623         struct hns3_rx_queue *rxq;
 624
 625         rxq = (struct hns3_rx_queue *)hw->fkq_data.rx_queues[idx];
 626         rxq->next_to_use = 0;
 627         rxq->next_to_clean = 0;
 628         rxq->nb_rx_hold = 0;
 629         hns3_init_rx_queue_hw(rxq);
 630 }
 631
 632 static void
 633 hns3_init_tx_queue(struct hns3_tx_queue *queue)
 634 {
 635         struct hns3_tx_queue *txq = queue;
 636         struct hns3_desc *desc;
 637         int i;
 638
 639         /* Clear tx bd */
 640         desc = txq->tx_ring;
 641         for (i = 0; i < txq->nb_tx_desc; i++) {
 642                 desc->tx.tp_fe_sc_vld_ra_ri = 0;
 643                 desc++;
 644         }
 645
 646         txq->next_to_use = 0;
 647         txq->next_to_clean = 0;
 648         txq->tx_bd_ready = txq->nb_tx_desc - 1;
 649         hns3_init_tx_queue_hw(txq);
 650 }
 651
 652 static void
 653 hns3_dev_tx_queue_start(struct hns3_adapter *hns, uint16_t idx)
 654 {
 655         struct hns3_hw *hw = &hns->hw;
 656         struct hns3_tx_queue *txq;
 657
 658         txq = (struct hns3_tx_queue *)hw->data->tx_queues[idx];
 659         hns3_init_tx_queue(txq);
 660 }
 661
 662 static void
 663 hns3_fake_tx_queue_start(struct hns3_adapter *hns, uint16_t idx)
 664 {
 665         struct hns3_hw *hw = &hns->hw;
 666         struct hns3_tx_queue *txq;
 667
 668         txq = (struct hns3_tx_queue *)hw->fkq_data.tx_queues[idx];
 669         hns3_init_tx_queue(txq);
 670 }
 671
 672 static void
 673 hns3_init_tx_ring_tc(struct hns3_adapter *hns)
 674 {
 675         struct hns3_hw *hw = &hns->hw;
 676         struct hns3_tx_queue *txq;
 677         int i, num;
 678
 679         for (i = 0; i < HNS3_MAX_TC_NUM; i++) {
 680                 struct hns3_tc_queue_info *tc_queue = &hw->tc_queue[i];
 681                 int j;
 682
 683                 if (!tc_queue->enable)
 684                         continue;
 685
 686                 for (j = 0; j < tc_queue->tqp_count; j++) {
 687                         num = tc_queue->tqp_offset + j;
 688                         txq = (struct hns3_tx_queue *)hw->data->tx_queues[num];
 689                         if (txq == NULL)
 690                                 continue;
 691
 692                         hns3_write_dev(txq, HNS3_RING_TX_TC_REG, tc_queue->tc);
 693                 }
 694         }
 695 }
 696
 697 static int
 698 hns3_start_rx_queues(struct hns3_adapter *hns)
 699 {
 700         struct hns3_hw *hw = &hns->hw;
 701         struct hns3_rx_queue *rxq;
 702         int i, j;
 703         int ret;
 704
 705         /* Initialize RSS for queues */
 706         ret = hns3_config_rss(hns);
 707         if (ret) {
 708                 hns3_err(hw, "Failed to configure rss %d", ret);
 709                 return ret;
 710         }
 711
 712         for (i = 0; i < hw->data->nb_rx_queues; i++) {
 713                 rxq = (struct hns3_rx_queue *)hw->data->rx_queues[i];
 714                 if (rxq == NULL || rxq->rx_deferred_start)
 715                         continue;
 716                 ret = hns3_dev_rx_queue_start(hns, i);
 717                 if (ret) {
 718                         hns3_err(hw, "Failed to start No.%d rx queue: %d", i,
 719                                  ret);
 720                         goto out;
 721                 }
 722         }
 723
 724         for (i = 0; i < hw->fkq_data.nb_fake_rx_queues; i++) {
 725                 rxq = (struct hns3_rx_queue *)hw->fkq_data.rx_queues[i];
 726                 if (rxq == NULL || rxq->rx_deferred_start)
 727                         continue;
 728                 hns3_fake_rx_queue_start(hns, i);
 729         }
 730         return 0;
 731
 732 out:
 733         for (j = 0; j < i; j++) {
 734                 rxq = (struct hns3_rx_queue *)hw->data->rx_queues[j];
 735                 hns3_rx_queue_release_mbufs(rxq);
 736         }
 737
 738         return ret;
 739 }
 740
 741 static void
 742 hns3_start_tx_queues(struct hns3_adapter *hns)
 743 {
 744         struct hns3_hw *hw = &hns->hw;
 745         struct hns3_tx_queue *txq;
 746         int i;
 747
 748         for (i = 0; i < hw->data->nb_tx_queues; i++) {
 749                 txq = (struct hns3_tx_queue *)hw->data->tx_queues[i];
 750                 if (txq == NULL || txq->tx_deferred_start)
 751                         continue;
 752                 hns3_dev_tx_queue_start(hns, i);
 753         }
 754
 755         for (i = 0; i < hw->fkq_data.nb_fake_tx_queues; i++) {
 756                 txq = (struct hns3_tx_queue *)hw->fkq_data.tx_queues[i];
 757                 if (txq == NULL || txq->tx_deferred_start)
 758                         continue;
 759                 hns3_fake_tx_queue_start(hns, i);
 760         }
 761
 762         hns3_init_tx_ring_tc(hns);
 763 }
 764
 765 /*
 766  * Start all queues.
 767  * Note: just init and setup queues, and don't enable queue rx&tx.
 768  */
 769 int
 770 hns3_start_queues(struct hns3_adapter *hns, bool reset_queue)
 771 {
 772         struct hns3_hw *hw = &hns->hw;
 773         int ret;
 774
 775         if (reset_queue) {
 776                 ret = hns3_reset_all_queues(hns);
 777                 if (ret) {
 778                         hns3_err(hw, "Failed to reset all queues %d", ret);
 779                         return ret;
 780                 }
 781         }
 782
 783         ret = hns3_start_rx_queues(hns);
 784         if (ret) {
 785                 hns3_err(hw, "Failed to start rx queues: %d", ret);
 786                 return ret;
 787         }
 788
 789         hns3_start_tx_queues(hns);
 790
 791         return 0;
 792 }
 793
 794 int
 795 hns3_stop_queues(struct hns3_adapter *hns, bool reset_queue)
 796 {
 797         struct hns3_hw *hw = &hns->hw;
 798         int ret;
 799
 800         hns3_enable_all_queues(hw, false);
 801         if (reset_queue) {
 802                 ret = hns3_reset_all_queues(hns);
 803                 if (ret) {
 804                         hns3_err(hw, "Failed to reset all queues %d", ret);
 805                         return ret;
 806                 }
 807         }
 808         return 0;
 809 }
 810
 811 static void*
 812 hns3_alloc_rxq_and_dma_zone(struct rte_eth_dev *dev,
 813                             struct hns3_queue_info *q_info)
 814 {
 815         struct hns3_hw *hw = HNS3_DEV_PRIVATE_TO_HW(dev->data->dev_private);
 816         const struct rte_memzone *rx_mz;
 817         struct hns3_rx_queue *rxq;
 818         unsigned int rx_desc;
 819
 820         rxq = rte_zmalloc_socket(q_info->type, sizeof(struct hns3_rx_queue),
 821                                  RTE_CACHE_LINE_SIZE, q_info->socket_id);
 822         if (rxq == NULL) {
 823                 hns3_err(hw, "Failed to allocate memory for No.%d rx ring!",
 824                          q_info->idx);
 825                 return NULL;
 826         }
 827
 828         /* Allocate rx ring hardware descriptors. */
 829         rxq->queue_id = q_info->idx;
 830         rxq->nb_rx_desc = q_info->nb_desc;
 831         rx_desc = rxq->nb_rx_desc * sizeof(struct hns3_desc);
 832         rx_mz = rte_eth_dma_zone_reserve(dev, q_info->ring_name, q_info->idx,
 833                                          rx_desc, HNS3_RING_BASE_ALIGN,
 834                                          q_info->socket_id);
 835         if (rx_mz == NULL) {
 836                 hns3_err(hw, "Failed to reserve DMA memory for No.%d rx ring!",
 837                          q_info->idx);
 838                 hns3_rx_queue_release(rxq);
 839                 return NULL;
 840         }
 841         rxq->mz = rx_mz;
 842         rxq->rx_ring = (struct hns3_desc *)rx_mz->addr;
 843         rxq->rx_ring_phys_addr = rx_mz->iova;
 844
 845         hns3_dbg(hw, "No.%d rx descriptors iova 0x%" PRIx64, q_info->idx,
 846                  rxq->rx_ring_phys_addr);
 847
 848         return rxq;
 849 }
 850
 851 static int
 852 hns3_fake_rx_queue_setup(struct rte_eth_dev *dev, uint16_t idx,
 853                          uint16_t nb_desc, unsigned int socket_id)
 854 {
 855         struct hns3_adapter *hns = dev->data->dev_private;
 856         struct hns3_hw *hw = &hns->hw;
 857         struct hns3_queue_info q_info;
 858         struct hns3_rx_queue *rxq;
 859         uint16_t nb_rx_q;
 860
 861         if (hw->fkq_data.rx_queues[idx]) {
 862                 hns3_rx_queue_release(hw->fkq_data.rx_queues[idx]);
 863                 hw->fkq_data.rx_queues[idx] = NULL;
 864         }
 865
 866         q_info.idx = idx;
 867         q_info.socket_id = socket_id;
 868         q_info.nb_desc = nb_desc;
 869         q_info.type = "hns3 fake RX queue";
 870         q_info.ring_name = "rx_fake_ring";
 871         rxq = hns3_alloc_rxq_and_dma_zone(dev, &q_info);
 872         if (rxq == NULL) {
 873                 hns3_err(hw, "Failed to setup No.%d fake rx ring.", idx);
 874                 return -ENOMEM;
 875         }
 876
 877         /* Don't need alloc sw_ring, because upper applications don't use it */
 878         rxq->sw_ring = NULL;
 879
 880         rxq->hns = hns;
 881         rxq->rx_deferred_start = false;
 882         rxq->port_id = dev->data->port_id;
 883         rxq->configured = true;
 884         nb_rx_q = dev->data->nb_rx_queues;
 885         rxq->io_base = (void *)((char *)hw->io_base + HNS3_TQP_REG_OFFSET +
 886                                 (nb_rx_q + idx) * HNS3_TQP_REG_SIZE);
 887         rxq->rx_buf_len = hw->rx_buf_len;
 888
 889         rte_spinlock_lock(&hw->lock);
 890         hw->fkq_data.rx_queues[idx] = rxq;
 891         rte_spinlock_unlock(&hw->lock);
 892
 893         return 0;
 894 }
 895
 896 static void*
 897 hns3_alloc_txq_and_dma_zone(struct rte_eth_dev *dev,
 898                             struct hns3_queue_info *q_info)
 899 {
 900         struct hns3_hw *hw = HNS3_DEV_PRIVATE_TO_HW(dev->data->dev_private);
 901         const struct rte_memzone *tx_mz;
 902         struct hns3_tx_queue *txq;
 903         struct hns3_desc *desc;
 904         unsigned int tx_desc;
 905         int i;
 906
 907         txq = rte_zmalloc_socket(q_info->type, sizeof(struct hns3_tx_queue),
 908                                  RTE_CACHE_LINE_SIZE, q_info->socket_id);
 909         if (txq == NULL) {
 910                 hns3_err(hw, "Failed to allocate memory for No.%d tx ring!",
 911                          q_info->idx);
 912                 return NULL;
 913         }
 914
 915         /* Allocate tx ring hardware descriptors. */
 916         txq->queue_id = q_info->idx;
 917         txq->nb_tx_desc = q_info->nb_desc;
 918         tx_desc = txq->nb_tx_desc * sizeof(struct hns3_desc);
 919         tx_mz = rte_eth_dma_zone_reserve(dev, q_info->ring_name, q_info->idx,
 920                                          tx_desc, HNS3_RING_BASE_ALIGN,
 921                                          q_info->socket_id);
 922         if (tx_mz == NULL) {
 923                 hns3_err(hw, "Failed to reserve DMA memory for No.%d tx ring!",
 924                          q_info->idx);
 925                 hns3_tx_queue_release(txq);
 926                 return NULL;
 927         }
 928         txq->mz = tx_mz;
 929         txq->tx_ring = (struct hns3_desc *)tx_mz->addr;
 930         txq->tx_ring_phys_addr = tx_mz->iova;
 931
 932         hns3_dbg(hw, "No.%d tx descriptors iova 0x%" PRIx64, q_info->idx,
 933                  txq->tx_ring_phys_addr);
 934
 935         /* Clear tx bd */
 936         desc = txq->tx_ring;
 937         for (i = 0; i < txq->nb_tx_desc; i++) {
 938                 desc->tx.tp_fe_sc_vld_ra_ri = 0;
 939                 desc++;
 940         }
 941
 942         return txq;
 943 }
 944
 945 static int
 946 hns3_fake_tx_queue_setup(struct rte_eth_dev *dev, uint16_t idx,
 947                          uint16_t nb_desc, unsigned int socket_id)
 948 {
 949         struct hns3_adapter *hns = dev->data->dev_private;
 950         struct hns3_hw *hw = &hns->hw;
 951         struct hns3_queue_info q_info;
 952         struct hns3_tx_queue *txq;
 953         uint16_t nb_tx_q;
 954
 955         if (hw->fkq_data.tx_queues[idx] != NULL) {
 956                 hns3_tx_queue_release(hw->fkq_data.tx_queues[idx]);
 957                 hw->fkq_data.tx_queues[idx] = NULL;
 958         }
 959
 960         q_info.idx = idx;
 961         q_info.socket_id = socket_id;
 962         q_info.nb_desc = nb_desc;
 963         q_info.type = "hns3 fake TX queue";
 964         q_info.ring_name = "tx_fake_ring";
 965         txq = hns3_alloc_txq_and_dma_zone(dev, &q_info);
 966         if (txq == NULL) {
 967                 hns3_err(hw, "Failed to setup No.%d fake tx ring.", idx);
 968                 return -ENOMEM;
 969         }
 970
 971         /* Don't need alloc sw_ring, because upper applications don't use it */
 972         txq->sw_ring = NULL;
 973
 974         txq->hns = hns;
 975         txq->tx_deferred_start = false;
 976         txq->port_id = dev->data->port_id;
 977         txq->configured = true;
 978         nb_tx_q = dev->data->nb_tx_queues;
 979         txq->io_base = (void *)((char *)hw->io_base + HNS3_TQP_REG_OFFSET +
 980                                 (nb_tx_q + idx) * HNS3_TQP_REG_SIZE);
 981
 982         rte_spinlock_lock(&hw->lock);
 983         hw->fkq_data.tx_queues[idx] = txq;
 984         rte_spinlock_unlock(&hw->lock);
 985
 986         return 0;
 987 }
 988
 989 static int
 990 hns3_fake_rx_queue_config(struct hns3_hw *hw, uint16_t nb_queues)
 991 {
 992         uint16_t old_nb_queues = hw->fkq_data.nb_fake_rx_queues;
 993         void **rxq;
 994         uint8_t i;
 995
 996         if (hw->fkq_data.rx_queues == NULL && nb_queues != 0) {
 997                 /* first time configuration */
 998                 uint32_t size;
 999                 size = sizeof(hw->fkq_data.rx_queues[0]) * nb_queues;
1000                 hw->fkq_data.rx_queues = rte_zmalloc("fake_rx_queues", size,
1001                                                      RTE_CACHE_LINE_SIZE);
1002                 if (hw->fkq_data.rx_queues == NULL) {
1003                         hw->fkq_data.nb_fake_rx_queues = 0;
1004                         return -ENOMEM;
1005                 }
1006         } else if (hw->fkq_data.rx_queues != NULL && nb_queues != 0) {
1007                 /* re-configure */
1008                 rxq = hw->fkq_data.rx_queues;
1009                 for (i = nb_queues; i < old_nb_queues; i++)
1010                         hns3_dev_rx_queue_release(rxq[i]);
1011
1012                 rxq = rte_realloc(rxq, sizeof(rxq[0]) * nb_queues,
1013                                   RTE_CACHE_LINE_SIZE);
1014                 if (rxq == NULL)
1015                         return -ENOMEM;
1016                 if (nb_queues > old_nb_queues) {
1017                         uint16_t new_qs = nb_queues - old_nb_queues;
1018                         memset(rxq + old_nb_queues, 0, sizeof(rxq[0]) * new_qs);
1019                 }
1020
1021                 hw->fkq_data.rx_queues = rxq;
1022         } else if (hw->fkq_data.rx_queues != NULL && nb_queues == 0) {
1023                 rxq = hw->fkq_data.rx_queues;
1024                 for (i = nb_queues; i < old_nb_queues; i++)
1025                         hns3_dev_rx_queue_release(rxq[i]);
1026
1027                 rte_free(hw->fkq_data.rx_queues);
1028                 hw->fkq_data.rx_queues = NULL;
1029         }
1030
1031         hw->fkq_data.nb_fake_rx_queues = nb_queues;
1032
1033         return 0;
1034 }
1035
1036 static int
1037 hns3_fake_tx_queue_config(struct hns3_hw *hw, uint16_t nb_queues)
1038 {
1039         uint16_t old_nb_queues = hw->fkq_data.nb_fake_tx_queues;
1040         void **txq;
1041         uint8_t i;
1042
1043         if (hw->fkq_data.tx_queues == NULL && nb_queues != 0) {
1044                 /* first time configuration */
1045                 uint32_t size;
1046                 size = sizeof(hw->fkq_data.tx_queues[0]) * nb_queues;
1047                 hw->fkq_data.tx_queues = rte_zmalloc("fake_tx_queues", size,
1048                                                      RTE_CACHE_LINE_SIZE);
1049                 if (hw->fkq_data.tx_queues == NULL) {
1050                         hw->fkq_data.nb_fake_tx_queues = 0;
1051                         return -ENOMEM;
1052                 }
1053         } else if (hw->fkq_data.tx_queues != NULL && nb_queues != 0) {
1054                 /* re-configure */
1055                 txq = hw->fkq_data.tx_queues;
1056                 for (i = nb_queues; i < old_nb_queues; i++)
1057                         hns3_dev_tx_queue_release(txq[i]);
1058                 txq = rte_realloc(txq, sizeof(txq[0]) * nb_queues,
1059                                   RTE_CACHE_LINE_SIZE);
1060                 if (txq == NULL)
1061                         return -ENOMEM;
1062                 if (nb_queues > old_nb_queues) {
1063                         uint16_t new_qs = nb_queues - old_nb_queues;
1064                         memset(txq + old_nb_queues, 0, sizeof(txq[0]) * new_qs);
1065                 }
1066
1067                 hw->fkq_data.tx_queues = txq;
1068         } else if (hw->fkq_data.tx_queues != NULL && nb_queues == 0) {
1069                 txq = hw->fkq_data.tx_queues;
1070                 for (i = nb_queues; i < old_nb_queues; i++)
1071                         hns3_dev_tx_queue_release(txq[i]);
1072
1073                 rte_free(hw->fkq_data.tx_queues);
1074                 hw->fkq_data.tx_queues = NULL;
1075         }
1076         hw->fkq_data.nb_fake_tx_queues = nb_queues;
1077
1078         return 0;
1079 }
1080
1081 int
1082 hns3_set_fake_rx_or_tx_queues(struct rte_eth_dev *dev, uint16_t nb_rx_q,
1083                               uint16_t nb_tx_q)
1084 {
1085         struct hns3_hw *hw = HNS3_DEV_PRIVATE_TO_HW(dev->data->dev_private);
1086         uint16_t rx_need_add_nb_q;
1087         uint16_t tx_need_add_nb_q;
1088         uint16_t port_id;
1089         uint16_t q;
1090         int ret;
1091
1092         /* Setup new number of fake RX/TX queues and reconfigure device. */
1093         hw->cfg_max_queues = RTE_MAX(nb_rx_q, nb_tx_q);
1094         rx_need_add_nb_q = hw->cfg_max_queues - nb_rx_q;
1095         tx_need_add_nb_q = hw->cfg_max_queues - nb_tx_q;
1096         ret = hns3_fake_rx_queue_config(hw, rx_need_add_nb_q);
1097         if (ret) {
1098                 hns3_err(hw, "Fail to configure fake rx queues: %d", ret);
1099                 goto cfg_fake_rx_q_fail;
1100         }
1101
1102         ret = hns3_fake_tx_queue_config(hw, tx_need_add_nb_q);
1103         if (ret) {
1104                 hns3_err(hw, "Fail to configure fake rx queues: %d", ret);
1105                 goto cfg_fake_tx_q_fail;
1106         }
1107
1108         /* Allocate and set up fake RX queue per Ethernet port. */
1109         port_id = hw->data->port_id;
1110         for (q = 0; q < rx_need_add_nb_q; q++) {
1111                 ret = hns3_fake_rx_queue_setup(dev, q, HNS3_MIN_RING_DESC,
1112                                                rte_eth_dev_socket_id(port_id));
1113                 if (ret)
1114                         goto setup_fake_rx_q_fail;
1115         }
1116
1117         /* Allocate and set up fake TX queue per Ethernet port. */
1118         for (q = 0; q < tx_need_add_nb_q; q++) {
1119                 ret = hns3_fake_tx_queue_setup(dev, q, HNS3_MIN_RING_DESC,
1120                                                rte_eth_dev_socket_id(port_id));
1121                 if (ret)
1122                         goto setup_fake_tx_q_fail;
1123         }
1124
1125         return 0;
1126
1127 setup_fake_tx_q_fail:
1128 setup_fake_rx_q_fail:
1129         (void)hns3_fake_tx_queue_config(hw, 0);
1130 cfg_fake_tx_q_fail:
1131         (void)hns3_fake_rx_queue_config(hw, 0);
1132 cfg_fake_rx_q_fail:
1133         hw->cfg_max_queues = 0;
1134
1135         return ret;
1136 }
1137
1138 void
1139 hns3_dev_release_mbufs(struct hns3_adapter *hns)
1140 {
1141         struct rte_eth_dev_data *dev_data = hns->hw.data;
1142         struct hns3_rx_queue *rxq;
1143         struct hns3_tx_queue *txq;
1144         int i;
1145
1146         if (dev_data->rx_queues)
1147                 for (i = 0; i < dev_data->nb_rx_queues; i++) {
1148                         rxq = dev_data->rx_queues[i];
1149                         if (rxq == NULL || rxq->rx_deferred_start)
1150                                 continue;
1151                         hns3_rx_queue_release_mbufs(rxq);
1152                 }
1153
1154         if (dev_data->tx_queues)
1155                 for (i = 0; i < dev_data->nb_tx_queues; i++) {
1156                         txq = dev_data->tx_queues[i];
1157                         if (txq == NULL || txq->tx_deferred_start)
1158                                 continue;
1159                         hns3_tx_queue_release_mbufs(txq);
1160                 }
1161 }
1162
1163 int
1164 hns3_rx_queue_setup(struct rte_eth_dev *dev, uint16_t idx, uint16_t nb_desc,
1165                     unsigned int socket_id, const struct rte_eth_rxconf *conf,
1166                     struct rte_mempool *mp)
1167 {
1168         struct hns3_adapter *hns = dev->data->dev_private;
1169         struct hns3_hw *hw = &hns->hw;
1170         struct hns3_queue_info q_info;
1171         struct hns3_rx_queue *rxq;
1172         int rx_entry_len;
1173
1174         if (dev->data->dev_started) {
1175                 hns3_err(hw, "rx_queue_setup after dev_start no supported");
1176                 return -EINVAL;
1177         }
1178
1179         if (nb_desc > HNS3_MAX_RING_DESC || nb_desc < HNS3_MIN_RING_DESC ||
1180             nb_desc % HNS3_ALIGN_RING_DESC) {
1181                 hns3_err(hw, "Number (%u) of rx descriptors is invalid",
1182                          nb_desc);
1183                 return -EINVAL;
1184         }
1185
1186         if (dev->data->rx_queues[idx]) {
1187                 hns3_rx_queue_release(dev->data->rx_queues[idx]);
1188                 dev->data->rx_queues[idx] = NULL;
1189         }
1190
1191         q_info.idx = idx;
1192         q_info.socket_id = socket_id;
1193         q_info.nb_desc = nb_desc;
1194         q_info.type = "hns3 RX queue";
1195         q_info.ring_name = "rx_ring";
1196         rxq = hns3_alloc_rxq_and_dma_zone(dev, &q_info);
1197         if (rxq == NULL) {
1198                 hns3_err(hw,
1199                          "Failed to alloc mem and reserve DMA mem for rx ring!");
1200                 return -ENOMEM;
1201         }
1202
1203         rxq->hns = hns;
1204         rxq->mb_pool = mp;
1205         if (conf->rx_free_thresh <= 0)
1206                 rxq->rx_free_thresh = DEFAULT_RX_FREE_THRESH;
1207         else
1208                 rxq->rx_free_thresh = conf->rx_free_thresh;
1209         rxq->rx_deferred_start = conf->rx_deferred_start;
1210
1211         rx_entry_len = sizeof(struct hns3_entry) * rxq->nb_rx_desc;
1212         rxq->sw_ring = rte_zmalloc_socket("hns3 RX sw ring", rx_entry_len,
1213                                           RTE_CACHE_LINE_SIZE, socket_id);
1214         if (rxq->sw_ring == NULL) {
1215                 hns3_err(hw, "Failed to allocate memory for rx sw ring!");
1216                 hns3_rx_queue_release(rxq);
1217                 return -ENOMEM;
1218         }
1219
1220         rxq->next_to_use = 0;
1221         rxq->next_to_clean = 0;
1222         rxq->nb_rx_hold = 0;
1223         rxq->pkt_first_seg = NULL;
1224         rxq->pkt_last_seg = NULL;
1225         rxq->port_id = dev->data->port_id;
1226         rxq->configured = true;
1227         rxq->io_base = (void *)((char *)hw->io_base + HNS3_TQP_REG_OFFSET +
1228                                 idx * HNS3_TQP_REG_SIZE);
1229         rxq->rx_buf_len = hw->rx_buf_len;
1230         rxq->l2_errors = 0;
1231         rxq->pkt_len_errors = 0;
1232         rxq->l3_csum_erros = 0;
1233         rxq->l4_csum_erros = 0;
1234         rxq->ol3_csum_erros = 0;
1235         rxq->ol4_csum_erros = 0;
1236
1237         rte_spinlock_lock(&hw->lock);
1238         dev->data->rx_queues[idx] = rxq;
1239         rte_spinlock_unlock(&hw->lock);
1240
1241         return 0;
1242 }
1243
1244 static inline uint32_t
1245 rxd_pkt_info_to_pkt_type(uint32_t pkt_info, uint32_t ol_info)
1246 {
1247 #define HNS3_L2TBL_NUM  4
1248 #define HNS3_L3TBL_NUM  16
1249 #define HNS3_L4TBL_NUM  16
1250 #define HNS3_OL3TBL_NUM 16
1251 #define HNS3_OL4TBL_NUM 16
1252         uint32_t pkt_type = 0;
1253         uint32_t l2id, l3id, l4id;
1254         uint32_t ol3id, ol4id;
1255
1256         static const uint32_t l2table[HNS3_L2TBL_NUM] = {
1257                 RTE_PTYPE_L2_ETHER,
1258                 RTE_PTYPE_L2_ETHER_QINQ,
1259                 RTE_PTYPE_L2_ETHER_VLAN,
1260                 RTE_PTYPE_L2_ETHER_VLAN
1261         };
1262
1263         static const uint32_t l3table[HNS3_L3TBL_NUM] = {
1264                 RTE_PTYPE_L3_IPV4,
1265                 RTE_PTYPE_L3_IPV6,
1266                 RTE_PTYPE_L2_ETHER_ARP,
1267                 RTE_PTYPE_L2_ETHER,
1268                 RTE_PTYPE_L3_IPV4_EXT,
1269                 RTE_PTYPE_L3_IPV6_EXT,
1270                 RTE_PTYPE_L2_ETHER_LLDP,
1271                 0, 0, 0, 0, 0, 0, 0, 0, 0
1272         };
1273
1274         static const uint32_t l4table[HNS3_L4TBL_NUM] = {
1275                 RTE_PTYPE_L4_UDP,
1276                 RTE_PTYPE_L4_TCP,
1277                 RTE_PTYPE_TUNNEL_GRE,
1278                 RTE_PTYPE_L4_SCTP,
1279                 RTE_PTYPE_L4_IGMP,
1280                 RTE_PTYPE_L4_ICMP,
1281                 0, 0, 0, 0, 0, 0, 0, 0, 0, 0
1282         };
1283
1284         static const uint32_t inner_l2table[HNS3_L2TBL_NUM] = {
1285                 RTE_PTYPE_INNER_L2_ETHER,
1286                 RTE_PTYPE_INNER_L2_ETHER_VLAN,
1287                 RTE_PTYPE_INNER_L2_ETHER_QINQ,
1288                 0
1289         };
1290
1291         static const uint32_t inner_l3table[HNS3_L3TBL_NUM] = {
1292                 RTE_PTYPE_INNER_L3_IPV4,
1293                 RTE_PTYPE_INNER_L3_IPV6,
1294                 0,
1295                 RTE_PTYPE_INNER_L2_ETHER,
1296                 RTE_PTYPE_INNER_L3_IPV4_EXT,
1297                 RTE_PTYPE_INNER_L3_IPV6_EXT,
1298                 0, 0, 0, 0, 0, 0, 0, 0, 0, 0
1299         };
1300
1301         static const uint32_t inner_l4table[HNS3_L4TBL_NUM] = {
1302                 RTE_PTYPE_INNER_L4_UDP,
1303                 RTE_PTYPE_INNER_L4_TCP,
1304                 RTE_PTYPE_TUNNEL_GRE,
1305                 RTE_PTYPE_INNER_L4_SCTP,
1306                 RTE_PTYPE_L4_IGMP,
1307                 RTE_PTYPE_INNER_L4_ICMP,
1308                 0, 0, 0, 0, 0, 0, 0, 0, 0, 0
1309         };
1310
1311         static const uint32_t ol3table[HNS3_OL3TBL_NUM] = {
1312                 RTE_PTYPE_L3_IPV4,
1313                 RTE_PTYPE_L3_IPV6,
1314                 0, 0,
1315                 RTE_PTYPE_L3_IPV4_EXT,
1316                 RTE_PTYPE_L3_IPV6_EXT,
1317                 0, 0, 0, 0, 0, 0, 0, 0, 0,
1318                 RTE_PTYPE_UNKNOWN
1319         };
1320
1321         static const uint32_t ol4table[HNS3_OL4TBL_NUM] = {
1322                 0,
1323                 RTE_PTYPE_TUNNEL_VXLAN,
1324                 RTE_PTYPE_TUNNEL_NVGRE,
1325                 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0
1326         };
1327
1328         l2id = hns3_get_field(pkt_info, HNS3_RXD_STRP_TAGP_M,
1329                               HNS3_RXD_STRP_TAGP_S);
1330         l3id = hns3_get_field(pkt_info, HNS3_RXD_L3ID_M, HNS3_RXD_L3ID_S);
1331         l4id = hns3_get_field(pkt_info, HNS3_RXD_L4ID_M, HNS3_RXD_L4ID_S);
1332         ol3id = hns3_get_field(ol_info, HNS3_RXD_OL3ID_M, HNS3_RXD_OL3ID_S);
1333         ol4id = hns3_get_field(ol_info, HNS3_RXD_OL4ID_M, HNS3_RXD_OL4ID_S);
1334
1335         if (ol4table[ol4id])
1336                 pkt_type |= (inner_l2table[l2id] | inner_l3table[l3id] |
1337                              inner_l4table[l4id] | ol3table[ol3id] |
1338                              ol4table[ol4id]);
1339         else
1340                 pkt_type |= (l2table[l2id] | l3table[l3id] | l4table[l4id]);
1341         return pkt_type;
1342 }
1343
1344 const uint32_t *
1345 hns3_dev_supported_ptypes_get(struct rte_eth_dev *dev)
1346 {
1347         static const uint32_t ptypes[] = {
1348                 RTE_PTYPE_L2_ETHER,
1349                 RTE_PTYPE_L2_ETHER_VLAN,
1350                 RTE_PTYPE_L2_ETHER_QINQ,
1351                 RTE_PTYPE_L2_ETHER_LLDP,
1352                 RTE_PTYPE_L2_ETHER_ARP,
1353                 RTE_PTYPE_L3_IPV4,
1354                 RTE_PTYPE_L3_IPV4_EXT,
1355                 RTE_PTYPE_L3_IPV6,
1356                 RTE_PTYPE_L3_IPV6_EXT,
1357                 RTE_PTYPE_L4_IGMP,
1358                 RTE_PTYPE_L4_ICMP,
1359                 RTE_PTYPE_L4_SCTP,
1360                 RTE_PTYPE_L4_TCP,
1361                 RTE_PTYPE_L4_UDP,
1362                 RTE_PTYPE_TUNNEL_GRE,
1363                 RTE_PTYPE_UNKNOWN
1364         };
1365
1366         if (dev->rx_pkt_burst == hns3_recv_pkts)
1367                 return ptypes;
1368
1369         return NULL;
1370 }
1371
1372 static void
1373 hns3_clean_rx_buffers(struct hns3_rx_queue *rxq, int count)
1374 {
1375         rxq->next_to_use += count;
1376         if (rxq->next_to_use >= rxq->nb_rx_desc)
1377                 rxq->next_to_use -= rxq->nb_rx_desc;
1378
1379         hns3_write_dev(rxq, HNS3_RING_RX_HEAD_REG, count);
1380 }
1381
1382 static int
1383 hns3_handle_bdinfo(struct hns3_rx_queue *rxq, struct rte_mbuf *rxm,
1384                    uint32_t bd_base_info, uint32_t l234_info,
1385                    uint32_t *cksum_err)
1386 {
1387         uint32_t tmp = 0;
1388
1389         if (unlikely(l234_info & BIT(HNS3_RXD_L2E_B))) {
1390                 rxq->l2_errors++;
1391                 return -EINVAL;
1392         }
1393
1394         if (unlikely(rxm->pkt_len == 0 ||
1395                 (l234_info & BIT(HNS3_RXD_TRUNCAT_B)))) {
1396                 rxq->pkt_len_errors++;
1397                 return -EINVAL;
1398         }
1399
1400         if (bd_base_info & BIT(HNS3_RXD_L3L4P_B)) {
1401                 if (unlikely(l234_info & BIT(HNS3_RXD_L3E_B))) {
1402                         rxm->ol_flags |= PKT_RX_IP_CKSUM_BAD;
1403                         rxq->l3_csum_erros++;
1404                         tmp |= HNS3_L3_CKSUM_ERR;
1405                 }
1406
1407                 if (unlikely(l234_info & BIT(HNS3_RXD_L4E_B))) {
1408                         rxm->ol_flags |= PKT_RX_L4_CKSUM_BAD;
1409                         rxq->l4_csum_erros++;
1410                         tmp |= HNS3_L4_CKSUM_ERR;
1411                 }
1412
1413                 if (unlikely(l234_info & BIT(HNS3_RXD_OL3E_B))) {
1414                         rxq->ol3_csum_erros++;
1415                         tmp |= HNS3_OUTER_L3_CKSUM_ERR;
1416                 }
1417
1418                 if (unlikely(l234_info & BIT(HNS3_RXD_OL4E_B))) {
1419                         rxm->ol_flags |= PKT_RX_OUTER_L4_CKSUM_BAD;
1420                         rxq->ol4_csum_erros++;
1421                         tmp |= HNS3_OUTER_L4_CKSUM_ERR;
1422                 }
1423         }
1424         *cksum_err = tmp;
1425
1426         return 0;
1427 }
1428
1429 static void
1430 hns3_rx_set_cksum_flag(struct rte_mbuf *rxm, uint64_t packet_type,
1431                        const uint32_t cksum_err)
1432 {
1433         if (unlikely((packet_type & RTE_PTYPE_TUNNEL_MASK))) {
1434                 if (likely(packet_type & RTE_PTYPE_INNER_L3_MASK) &&
1435                     (cksum_err & HNS3_L3_CKSUM_ERR) == 0)
1436                         rxm->ol_flags |= PKT_RX_IP_CKSUM_GOOD;
1437                 if (likely(packet_type & RTE_PTYPE_INNER_L4_MASK) &&
1438                     (cksum_err & HNS3_L4_CKSUM_ERR) == 0)
1439                         rxm->ol_flags |= PKT_RX_L4_CKSUM_GOOD;
1440                 if (likely(packet_type & RTE_PTYPE_L4_MASK) &&
1441                     (cksum_err & HNS3_OUTER_L4_CKSUM_ERR) == 0)
1442                         rxm->ol_flags |= PKT_RX_OUTER_L4_CKSUM_GOOD;
1443         } else {
1444                 if (likely(packet_type & RTE_PTYPE_L3_MASK) &&
1445                     (cksum_err & HNS3_L3_CKSUM_ERR) == 0)
1446                         rxm->ol_flags |= PKT_RX_IP_CKSUM_GOOD;
1447                 if (likely(packet_type & RTE_PTYPE_L4_MASK) &&
1448                     (cksum_err & HNS3_L4_CKSUM_ERR) == 0)
1449                         rxm->ol_flags |= PKT_RX_L4_CKSUM_GOOD;
1450         }
1451 }
1452
1453 static inline void
1454 hns3_rxd_to_vlan_tci(struct rte_eth_dev *dev, struct rte_mbuf *mb,
1455                      uint32_t l234_info, const struct hns3_desc *rxd)
1456 {
1457 #define HNS3_STRP_STATUS_NUM            0x4
1458
1459 #define HNS3_NO_STRP_VLAN_VLD           0x0
1460 #define HNS3_INNER_STRP_VLAN_VLD        0x1
1461 #define HNS3_OUTER_STRP_VLAN_VLD        0x2
1462         struct hns3_adapter *hns = dev->data->dev_private;
1463         struct hns3_hw *hw = &hns->hw;
1464         uint32_t strip_status;
1465         uint32_t report_mode;
1466
1467         /*
1468          * Since HW limitation, the vlan tag will always be inserted into RX
1469          * descriptor when strip the tag from packet, driver needs to determine
1470          * reporting which tag to mbuf according to the PVID configuration
1471          * and vlan striped status.
1472          */
1473         static const uint32_t report_type[][HNS3_STRP_STATUS_NUM] = {
1474                 {
1475                         HNS3_NO_STRP_VLAN_VLD,
1476                         HNS3_OUTER_STRP_VLAN_VLD,
1477                         HNS3_INNER_STRP_VLAN_VLD,
1478                         HNS3_OUTER_STRP_VLAN_VLD
1479                 },
1480                 {
1481                         HNS3_NO_STRP_VLAN_VLD,
1482                         HNS3_NO_STRP_VLAN_VLD,
1483                         HNS3_NO_STRP_VLAN_VLD,
1484                         HNS3_INNER_STRP_VLAN_VLD
1485                 }
1486         };
1487         strip_status = hns3_get_field(l234_info, HNS3_RXD_STRP_TAGP_M,
1488                                       HNS3_RXD_STRP_TAGP_S);
1489         report_mode = report_type[hw->port_base_vlan_cfg.state][strip_status];
1490         switch (report_mode) {
1491         case HNS3_NO_STRP_VLAN_VLD:
1492                 mb->vlan_tci = 0;
1493                 return;
1494         case HNS3_INNER_STRP_VLAN_VLD:
1495                 mb->ol_flags |= PKT_RX_VLAN | PKT_RX_VLAN_STRIPPED;
1496                 mb->vlan_tci = rte_le_to_cpu_16(rxd->rx.vlan_tag);
1497                 return;
1498         case HNS3_OUTER_STRP_VLAN_VLD:
1499                 mb->ol_flags |= PKT_RX_VLAN | PKT_RX_VLAN_STRIPPED;
1500                 mb->vlan_tci = rte_le_to_cpu_16(rxd->rx.ot_vlan_tag);
1501                 return;
1502         }
1503 }
1504
1505 uint16_t
1506 hns3_recv_pkts(void *rx_queue, struct rte_mbuf **rx_pkts, uint16_t nb_pkts)
1507 {
1508         volatile struct hns3_desc *rx_ring;  /* RX ring (desc) */
1509         volatile struct hns3_desc *rxdp;     /* pointer of the current desc */
1510         struct hns3_rx_queue *rxq;      /* RX queue */
1511         struct hns3_entry *sw_ring;
1512         struct hns3_entry *rxe;
1513         struct rte_mbuf *first_seg;
1514         struct rte_mbuf *last_seg;
1515         struct hns3_desc rxd;
1516         struct rte_mbuf *nmb;           /* pointer of the new mbuf */
1517         struct rte_mbuf *rxm;
1518         struct rte_eth_dev *dev;
1519         uint32_t bd_base_info;
1520         uint32_t cksum_err;
1521         uint32_t l234_info;
1522         uint32_t ol_info;
1523         uint64_t dma_addr;
1524         uint16_t data_len;
1525         uint16_t nb_rx_bd;
1526         uint16_t pkt_len;
1527         uint16_t nb_rx;
1528         uint16_t rx_id;
1529         int ret;
1530
1531         nb_rx = 0;
1532         nb_rx_bd = 0;
1533         rxq = rx_queue;
1534         dev = &rte_eth_devices[rxq->port_id];
1535
1536         rx_id = rxq->next_to_clean;
1537         rx_ring = rxq->rx_ring;
1538         first_seg = rxq->pkt_first_seg;
1539         last_seg = rxq->pkt_last_seg;
1540         sw_ring = rxq->sw_ring;
1541
1542         while (nb_rx < nb_pkts) {
1543                 rxdp = &rx_ring[rx_id];
1544                 bd_base_info = rte_le_to_cpu_32(rxdp->rx.bd_base_info);
1545                 if (unlikely(!hns3_get_bit(bd_base_info, HNS3_RXD_VLD_B)))
1546                         break;
1547                 /*
1548                  * The interactive process between software and hardware of
1549                  * receiving a new packet in hns3 network engine:
1550                  * 1. Hardware network engine firstly writes the packet content
1551                  *    to the memory pointed by the 'addr' field of the Rx Buffer
1552                  *    Descriptor, secondly fills the result of parsing the
1553                  *    packet include the valid field into the Rx Buffer
1554                  *    Descriptor in one write operation.
1555                  * 2. Driver reads the Rx BD's valid field in the loop to check
1556                  *    whether it's valid, if valid then assign a new address to
1557                  *    the addr field, clear the valid field, get the other
1558                  *    information of the packet by parsing Rx BD's other fields,
1559                  *    finally write back the number of Rx BDs processed by the
1560                  *    driver to the HNS3_RING_RX_HEAD_REG register to inform
1561                  *    hardware.
1562                  * In the above process, the ordering is very important. We must
1563                  * make sure that CPU read Rx BD's other fields only after the
1564                  * Rx BD is valid.
1565                  *
1566                  * There are two type of re-ordering: compiler re-ordering and
1567                  * CPU re-ordering under the ARMv8 architecture.
1568                  * 1. we use volatile to deal with compiler re-ordering, so you
1569                  *    can see that rx_ring/rxdp defined with volatile.
1570                  * 2. we commonly use memory barrier to deal with CPU
1571                  *    re-ordering, but the cost is high.
1572                  *
1573                  * In order to solve the high cost of using memory barrier, we
1574                  * use the data dependency order under the ARMv8 architecture,
1575                  * for example:
1576                  *      instr01: load A
1577                  *      instr02: load B <- A
1578                  * the instr02 will always execute after instr01.
1579                  *
1580                  * To construct the data dependency ordering, we use the
1581                  * following assignment:
1582                  *      rxd = rxdp[(bd_base_info & (1u << HNS3_RXD_VLD_B)) -
1583                  *                 (1u<<HNS3_RXD_VLD_B)]
1584                  * Using gcc compiler under the ARMv8 architecture, the related
1585                  * assembly code example as follows:
1586                  * note: (1u << HNS3_RXD_VLD_B) equal 0x10
1587                  *      instr01: ldr w26, [x22, #28]  --read bd_base_info
1588                  *      instr02: and w0, w26, #0x10   --calc bd_base_info & 0x10
1589                  *      instr03: sub w0, w0, #0x10    --calc (bd_base_info &
1590                  *                                            0x10) - 0x10
1591                  *      instr04: add x0, x22, x0, lsl #5 --calc copy source addr
1592                  *      instr05: ldp x2, x3, [x0]
1593                  *      instr06: stp x2, x3, [x29, #256] --copy BD's [0 ~ 15]B
1594                  *      instr07: ldp x4, x5, [x0, #16]
1595                  *      instr08: stp x4, x5, [x29, #272] --copy BD's [16 ~ 31]B
1596                  * the instr05~08 depend on x0's value, x0 depent on w26's
1597                  * value, the w26 is the bd_base_info, this form the data
1598                  * dependency ordering.
1599                  * note: if BD is valid, (bd_base_info & (1u<<HNS3_RXD_VLD_B)) -
1600                  *       (1u<<HNS3_RXD_VLD_B) will always zero, so the
1601                  *       assignment is correct.
1602                  *
1603                  * So we use the data dependency ordering instead of memory
1604                  * barrier to improve receive performance.
1605                  */
1606                 rxd = rxdp[(bd_base_info & (1u << HNS3_RXD_VLD_B)) -
1607                            (1u << HNS3_RXD_VLD_B)];
1608
1609                 nmb = rte_mbuf_raw_alloc(rxq->mb_pool);
1610                 if (unlikely(nmb == NULL)) {
1611                         dev->data->rx_mbuf_alloc_failed++;
1612                         break;
1613                 }
1614
1615                 nb_rx_bd++;
1616                 rxe = &sw_ring[rx_id];
1617                 rx_id++;
1618                 if (unlikely(rx_id == rxq->nb_rx_desc))
1619                         rx_id = 0;
1620
1621                 rte_prefetch0(sw_ring[rx_id].mbuf);
1622                 if ((rx_id & 0x3) == 0) {
1623                         rte_prefetch0(&rx_ring[rx_id]);
1624                         rte_prefetch0(&sw_ring[rx_id]);
1625                 }
1626
1627                 rxm = rxe->mbuf;
1628                 rxe->mbuf = nmb;
1629
1630                 dma_addr = rte_cpu_to_le_64(rte_mbuf_data_iova_default(nmb));
1631                 rxdp->rx.bd_base_info = 0;
1632                 rxdp->addr = dma_addr;
1633
1634                 /* Load remained descriptor data and extract necessary fields */
1635                 data_len = (uint16_t)(rte_le_to_cpu_16(rxd.rx.size));
1636                 l234_info = rte_le_to_cpu_32(rxd.rx.l234_info);
1637                 ol_info = rte_le_to_cpu_32(rxd.rx.ol_info);
1638
1639                 if (first_seg == NULL) {
1640                         first_seg = rxm;
1641                         first_seg->nb_segs = 1;
1642                 } else {
1643                         first_seg->nb_segs++;
1644                         last_seg->next = rxm;
1645                 }
1646
1647                 rxm->data_off = RTE_PKTMBUF_HEADROOM;
1648                 rxm->data_len = data_len;
1649
1650                 if (!hns3_get_bit(bd_base_info, HNS3_RXD_FE_B)) {
1651                         last_seg = rxm;
1652                         continue;
1653                 }
1654
1655                 /* The last buffer of the received packet */
1656                 pkt_len = (uint16_t)(rte_le_to_cpu_16(rxd.rx.pkt_len));
1657                 first_seg->pkt_len = pkt_len;
1658                 first_seg->port = rxq->port_id;
1659                 first_seg->hash.rss = rte_le_to_cpu_32(rxd.rx.rss_hash);
1660                 first_seg->ol_flags = PKT_RX_RSS_HASH;
1661                 if (unlikely(hns3_get_bit(bd_base_info, HNS3_RXD_LUM_B))) {
1662                         first_seg->hash.fdir.hi =
1663                                 rte_le_to_cpu_32(rxd.rx.fd_id);
1664                         first_seg->ol_flags |= PKT_RX_FDIR | PKT_RX_FDIR_ID;
1665                 }
1666                 rxm->next = NULL;
1667
1668                 ret = hns3_handle_bdinfo(rxq, first_seg, bd_base_info,
1669                                          l234_info, &cksum_err);
1670                 if (unlikely(ret))
1671                         goto pkt_err;
1672
1673                 first_seg->packet_type = rxd_pkt_info_to_pkt_type(l234_info,
1674                                                                   ol_info);
1675
1676                 if (bd_base_info & BIT(HNS3_RXD_L3L4P_B))
1677                         hns3_rx_set_cksum_flag(first_seg,
1678                                                first_seg->packet_type,
1679                                                cksum_err);
1680                 hns3_rxd_to_vlan_tci(dev, first_seg, l234_info, &rxd);
1681
1682                 rx_pkts[nb_rx++] = first_seg;
1683                 first_seg = NULL;
1684                 continue;
1685 pkt_err:
1686                 rte_pktmbuf_free(first_seg);
1687                 first_seg = NULL;
1688         }
1689
1690         rxq->next_to_clean = rx_id;
1691         rxq->pkt_first_seg = first_seg;
1692         rxq->pkt_last_seg = last_seg;
1693
1694         nb_rx_bd = nb_rx_bd + rxq->nb_rx_hold;
1695         if (nb_rx_bd > rxq->rx_free_thresh) {
1696                 hns3_clean_rx_buffers(rxq, nb_rx_bd);
1697                 nb_rx_bd = 0;
1698         }
1699         rxq->nb_rx_hold = nb_rx_bd;
1700
1701         return nb_rx;
1702 }
1703
1704 int
1705 hns3_tx_queue_setup(struct rte_eth_dev *dev, uint16_t idx, uint16_t nb_desc,
1706                     unsigned int socket_id, const struct rte_eth_txconf *conf)
1707 {
1708         struct hns3_adapter *hns = dev->data->dev_private;
1709         struct hns3_hw *hw = &hns->hw;
1710         struct hns3_queue_info q_info;
1711         struct hns3_tx_queue *txq;
1712         int tx_entry_len;
1713
1714         if (dev->data->dev_started) {
1715                 hns3_err(hw, "tx_queue_setup after dev_start no supported");
1716                 return -EINVAL;
1717         }
1718
1719         if (nb_desc > HNS3_MAX_RING_DESC || nb_desc < HNS3_MIN_RING_DESC ||
1720             nb_desc % HNS3_ALIGN_RING_DESC) {
1721                 hns3_err(hw, "Number (%u) of tx descriptors is invalid",
1722                             nb_desc);
1723                 return -EINVAL;
1724         }
1725
1726         if (dev->data->tx_queues[idx] != NULL) {
1727                 hns3_tx_queue_release(dev->data->tx_queues[idx]);
1728                 dev->data->tx_queues[idx] = NULL;
1729         }
1730
1731         q_info.idx = idx;
1732         q_info.socket_id = socket_id;
1733         q_info.nb_desc = nb_desc;
1734         q_info.type = "hns3 TX queue";
1735         q_info.ring_name = "tx_ring";
1736         txq = hns3_alloc_txq_and_dma_zone(dev, &q_info);
1737         if (txq == NULL) {
1738                 hns3_err(hw,
1739                          "Failed to alloc mem and reserve DMA mem for tx ring!");
1740                 return -ENOMEM;
1741         }
1742
1743         txq->tx_deferred_start = conf->tx_deferred_start;
1744         tx_entry_len = sizeof(struct hns3_entry) * txq->nb_tx_desc;
1745         txq->sw_ring = rte_zmalloc_socket("hns3 TX sw ring", tx_entry_len,
1746                                           RTE_CACHE_LINE_SIZE, socket_id);
1747         if (txq->sw_ring == NULL) {
1748                 hns3_err(hw, "Failed to allocate memory for tx sw ring!");
1749                 hns3_tx_queue_release(txq);
1750                 return -ENOMEM;
1751         }
1752
1753         txq->hns = hns;
1754         txq->next_to_use = 0;
1755         txq->next_to_clean = 0;
1756         txq->tx_bd_ready = txq->nb_tx_desc - 1;
1757         txq->port_id = dev->data->port_id;
1758         txq->configured = true;
1759         txq->io_base = (void *)((char *)hw->io_base + HNS3_TQP_REG_OFFSET +
1760                                 idx * HNS3_TQP_REG_SIZE);
1761         txq->over_length_pkt_cnt = 0;
1762         txq->exceed_limit_bd_pkt_cnt = 0;
1763         txq->exceed_limit_bd_reassem_fail = 0;
1764         txq->unsupported_tunnel_pkt_cnt = 0;
1765         txq->queue_full_cnt = 0;
1766         txq->pkt_padding_fail_cnt = 0;
1767         rte_spinlock_lock(&hw->lock);
1768         dev->data->tx_queues[idx] = txq;
1769         rte_spinlock_unlock(&hw->lock);
1770
1771         return 0;
1772 }
1773
1774 static inline void
1775 hns3_queue_xmit(struct hns3_tx_queue *txq, uint32_t buf_num)
1776 {
1777         hns3_write_dev(txq, HNS3_RING_TX_TAIL_REG, buf_num);
1778 }
1779
1780 static void
1781 hns3_tx_free_useless_buffer(struct hns3_tx_queue *txq)
1782 {
1783         uint16_t tx_next_clean = txq->next_to_clean;
1784         uint16_t tx_next_use   = txq->next_to_use;
1785         uint16_t tx_bd_ready   = txq->tx_bd_ready;
1786         uint16_t tx_bd_max     = txq->nb_tx_desc;
1787         struct hns3_entry *tx_bak_pkt = &txq->sw_ring[tx_next_clean];
1788         struct hns3_desc *desc = &txq->tx_ring[tx_next_clean];
1789         struct rte_mbuf *mbuf;
1790
1791         while ((!hns3_get_bit(desc->tx.tp_fe_sc_vld_ra_ri, HNS3_TXD_VLD_B)) &&
1792                 tx_next_use != tx_next_clean) {
1793                 mbuf = tx_bak_pkt->mbuf;
1794                 if (mbuf) {
1795                         rte_pktmbuf_free_seg(mbuf);
1796                         tx_bak_pkt->mbuf = NULL;
1797                 }
1798
1799                 desc++;
1800                 tx_bak_pkt++;
1801                 tx_next_clean++;
1802                 tx_bd_ready++;
1803
1804                 if (tx_next_clean >= tx_bd_max) {
1805                         tx_next_clean = 0;
1806                         desc = txq->tx_ring;
1807                         tx_bak_pkt = txq->sw_ring;
1808                 }
1809         }
1810
1811         txq->next_to_clean = tx_next_clean;
1812         txq->tx_bd_ready   = tx_bd_ready;
1813 }
1814
1815 static int
1816 hns3_tso_proc_tunnel(struct hns3_desc *desc, uint64_t ol_flags,
1817                      struct rte_mbuf *rxm, uint8_t *l2_len)
1818 {
1819         uint64_t tun_flags;
1820         uint8_t ol4_len;
1821         uint32_t otmp;
1822
1823         tun_flags = ol_flags & PKT_TX_TUNNEL_MASK;
1824         if (tun_flags == 0)
1825                 return 0;
1826
1827         otmp = rte_le_to_cpu_32(desc->tx.ol_type_vlan_len_msec);
1828         switch (tun_flags) {
1829         case PKT_TX_TUNNEL_GENEVE:
1830         case PKT_TX_TUNNEL_VXLAN:
1831                 *l2_len = rxm->l2_len - RTE_ETHER_VXLAN_HLEN;
1832                 break;
1833         case PKT_TX_TUNNEL_GRE:
1834                 /*
1835                  * OL4 header size, defined in 4 Bytes, it contains outer
1836                  * L4(GRE) length and tunneling length.
1837                  */
1838                 ol4_len = hns3_get_field(otmp, HNS3_TXD_L4LEN_M,
1839                                          HNS3_TXD_L4LEN_S);
1840                 *l2_len = rxm->l2_len - (ol4_len << HNS3_L4_LEN_UNIT);
1841                 break;
1842         default:
1843                 /* For non UDP / GRE tunneling, drop the tunnel packet */
1844                 return -EINVAL;
1845         }
1846         hns3_set_field(otmp, HNS3_TXD_L2LEN_M, HNS3_TXD_L2LEN_S,
1847                        rxm->outer_l2_len >> HNS3_L2_LEN_UNIT);
1848         desc->tx.ol_type_vlan_len_msec = rte_cpu_to_le_32(otmp);
1849
1850         return 0;
1851 }
1852
1853 static inline bool
1854 hns3_pkt_is_tso(struct rte_mbuf *m)
1855 {
1856         return (m->tso_segsz != 0 && m->ol_flags & PKT_TX_TCP_SEG);
1857 }
1858
1859 static void
1860 hns3_set_tso(struct hns3_desc *desc,
1861              uint64_t ol_flags, struct rte_mbuf *rxm)
1862 {
1863         uint32_t paylen, hdr_len;
1864         uint32_t tmp;
1865         uint8_t l2_len = rxm->l2_len;
1866
1867         if (!hns3_pkt_is_tso(rxm))
1868                 return;
1869
1870         if (hns3_tso_proc_tunnel(desc, ol_flags, rxm, &l2_len))
1871                 return;
1872
1873         hdr_len = rxm->l2_len + rxm->l3_len + rxm->l4_len;
1874         hdr_len += (ol_flags & PKT_TX_TUNNEL_MASK) ?
1875                     rxm->outer_l2_len + rxm->outer_l3_len : 0;
1876         paylen = rxm->pkt_len - hdr_len;
1877         if (paylen <= rxm->tso_segsz)
1878                 return;
1879
1880         tmp = rte_le_to_cpu_32(desc->tx.type_cs_vlan_tso_len);
1881         hns3_set_bit(tmp, HNS3_TXD_TSO_B, 1);
1882         hns3_set_bit(tmp, HNS3_TXD_L3CS_B, 1);
1883         hns3_set_field(tmp, HNS3_TXD_L4T_M, HNS3_TXD_L4T_S, HNS3_L4T_TCP);
1884         hns3_set_bit(tmp, HNS3_TXD_L4CS_B, 1);
1885         hns3_set_field(tmp, HNS3_TXD_L4LEN_M, HNS3_TXD_L4LEN_S,
1886                        sizeof(struct rte_tcp_hdr) >> HNS3_L4_LEN_UNIT);
1887         hns3_set_field(tmp, HNS3_TXD_L2LEN_M, HNS3_TXD_L2LEN_S,
1888                        l2_len >> HNS3_L2_LEN_UNIT);
1889         desc->tx.type_cs_vlan_tso_len = rte_cpu_to_le_32(tmp);
1890         desc->tx.mss = rte_cpu_to_le_16(rxm->tso_segsz);
1891 }
1892
1893 static void
1894 fill_desc(struct hns3_tx_queue *txq, uint16_t tx_desc_id, struct rte_mbuf *rxm,
1895           bool first, int offset)
1896 {
1897         struct hns3_desc *tx_ring = txq->tx_ring;
1898         struct hns3_desc *desc = &tx_ring[tx_desc_id];
1899         uint8_t frag_end = rxm->next == NULL ? 1 : 0;
1900         uint64_t ol_flags = rxm->ol_flags;
1901         uint16_t size = rxm->data_len;
1902         uint16_t rrcfv = 0;
1903         uint32_t hdr_len;
1904         uint32_t paylen;
1905         uint32_t tmp;
1906
1907         desc->addr = rte_mbuf_data_iova(rxm) + offset;
1908         desc->tx.send_size = rte_cpu_to_le_16(size);
1909         hns3_set_bit(rrcfv, HNS3_TXD_VLD_B, 1);
1910
1911         if (first) {
1912                 hdr_len = rxm->l2_len + rxm->l3_len + rxm->l4_len;
1913                 hdr_len += (ol_flags & PKT_TX_TUNNEL_MASK) ?
1914                            rxm->outer_l2_len + rxm->outer_l3_len : 0;
1915                 paylen = rxm->pkt_len - hdr_len;
1916                 desc->tx.paylen = rte_cpu_to_le_32(paylen);
1917                 hns3_set_tso(desc, ol_flags, rxm);
1918         }
1919
1920         hns3_set_bit(rrcfv, HNS3_TXD_FE_B, frag_end);
1921         desc->tx.tp_fe_sc_vld_ra_ri = rte_cpu_to_le_16(rrcfv);
1922
1923         if (frag_end) {
1924                 if (ol_flags & (PKT_TX_VLAN_PKT | PKT_TX_QINQ_PKT)) {
1925                         tmp = rte_le_to_cpu_32(desc->tx.type_cs_vlan_tso_len);
1926                         hns3_set_bit(tmp, HNS3_TXD_VLAN_B, 1);
1927                         desc->tx.type_cs_vlan_tso_len = rte_cpu_to_le_32(tmp);
1928                         desc->tx.vlan_tag = rte_cpu_to_le_16(rxm->vlan_tci);
1929                 }
1930
1931                 if (ol_flags & PKT_TX_QINQ_PKT) {
1932                         tmp = rte_le_to_cpu_32(desc->tx.ol_type_vlan_len_msec);
1933                         hns3_set_bit(tmp, HNS3_TXD_OVLAN_B, 1);
1934                         desc->tx.ol_type_vlan_len_msec = rte_cpu_to_le_32(tmp);
1935                         desc->tx.outer_vlan_tag =
1936                                 rte_cpu_to_le_16(rxm->vlan_tci_outer);
1937                 }
1938         }
1939 }
1940
1941 static int
1942 hns3_tx_alloc_mbufs(struct hns3_tx_queue *txq, struct rte_mempool *mb_pool,
1943                     uint16_t nb_new_buf, struct rte_mbuf **alloc_mbuf)
1944 {
1945         struct rte_mbuf *new_mbuf = NULL;
1946         struct rte_eth_dev *dev;
1947         struct rte_mbuf *temp;
1948         struct hns3_hw *hw;
1949         uint16_t i;
1950
1951         /* Allocate enough mbufs */
1952         for (i = 0; i < nb_new_buf; i++) {
1953                 temp = rte_pktmbuf_alloc(mb_pool);
1954                 if (unlikely(temp == NULL)) {
1955                         dev = &rte_eth_devices[txq->port_id];
1956                         hw = HNS3_DEV_PRIVATE_TO_HW(dev->data->dev_private);
1957                         hns3_err(hw, "Failed to alloc TX mbuf port_id=%d,"
1958                                      "queue_id=%d in reassemble tx pkts.",
1959                                      txq->port_id, txq->queue_id);
1960                         rte_pktmbuf_free(new_mbuf);
1961                         return -ENOMEM;
1962                 }
1963                 temp->next = new_mbuf;
1964                 new_mbuf = temp;
1965         }
1966
1967         if (new_mbuf == NULL)
1968                 return -ENOMEM;
1969
1970         new_mbuf->nb_segs = nb_new_buf;
1971         *alloc_mbuf = new_mbuf;
1972
1973         return 0;
1974 }
1975
1976 static int
1977 hns3_reassemble_tx_pkts(void *tx_queue, struct rte_mbuf *tx_pkt,
1978                         struct rte_mbuf **new_pkt)
1979 {
1980         struct hns3_tx_queue *txq = tx_queue;
1981         struct rte_mempool *mb_pool;
1982         struct rte_mbuf *new_mbuf;
1983         struct rte_mbuf *temp_new;
1984         struct rte_mbuf *temp;
1985         uint16_t last_buf_len;
1986         uint16_t nb_new_buf;
1987         uint16_t buf_size;
1988         uint16_t buf_len;
1989         uint16_t len_s;
1990         uint16_t len_d;
1991         uint16_t len;
1992         uint16_t i;
1993         int ret;
1994         char *s;
1995         char *d;
1996
1997         mb_pool = tx_pkt->pool;
1998         buf_size = tx_pkt->buf_len - RTE_PKTMBUF_HEADROOM;
1999         nb_new_buf = (tx_pkt->pkt_len - 1) / buf_size + 1;
2000
2001         last_buf_len = tx_pkt->pkt_len % buf_size;
2002         if (last_buf_len == 0)
2003                 last_buf_len = buf_size;
2004
2005         /* Allocate enough mbufs */
2006         ret = hns3_tx_alloc_mbufs(txq, mb_pool, nb_new_buf, &new_mbuf);
2007         if (ret)
2008                 return ret;
2009
2010         /* Copy the original packet content to the new mbufs */
2011         temp = tx_pkt;
2012         s = rte_pktmbuf_mtod(temp, char *);
2013         len_s = temp->data_len;
2014         temp_new = new_mbuf;
2015         for (i = 0; i < nb_new_buf; i++) {
2016                 d = rte_pktmbuf_mtod(temp_new, char *);
2017                 if (i < nb_new_buf - 1)
2018                         buf_len = buf_size;
2019                 else
2020                         buf_len = last_buf_len;
2021                 len_d = buf_len;
2022
2023                 while (len_d) {
2024                         len = RTE_MIN(len_s, len_d);
2025                         memcpy(d, s, len);
2026                         s = s + len;
2027                         d = d + len;
2028                         len_d = len_d - len;
2029                         len_s = len_s - len;
2030
2031                         if (len_s == 0) {
2032                                 temp = temp->next;
2033                                 if (temp == NULL)
2034                                         break;
2035                                 s = rte_pktmbuf_mtod(temp, char *);
2036                                 len_s = temp->data_len;
2037                         }
2038                 }
2039
2040                 temp_new->data_len = buf_len;
2041                 temp_new = temp_new->next;
2042         }
2043
2044         /* free original mbufs */
2045         rte_pktmbuf_free(tx_pkt);
2046
2047         *new_pkt = new_mbuf;
2048
2049         return 0;
2050 }
2051
2052 static void
2053 hns3_parse_outer_params(uint64_t ol_flags, uint32_t *ol_type_vlan_len_msec)
2054 {
2055         uint32_t tmp = *ol_type_vlan_len_msec;
2056
2057         /* (outer) IP header type */
2058         if (ol_flags & PKT_TX_OUTER_IPV4) {
2059                 /* OL3 header size, defined in 4 bytes */
2060                 hns3_set_field(tmp, HNS3_TXD_L3LEN_M, HNS3_TXD_L3LEN_S,
2061                                sizeof(struct rte_ipv4_hdr) >> HNS3_L3_LEN_UNIT);
2062                 if (ol_flags & PKT_TX_OUTER_IP_CKSUM)
2063                         hns3_set_field(tmp, HNS3_TXD_OL3T_M,
2064                                        HNS3_TXD_OL3T_S, HNS3_OL3T_IPV4_CSUM);
2065                 else
2066                         hns3_set_field(tmp, HNS3_TXD_OL3T_M, HNS3_TXD_OL3T_S,
2067                                        HNS3_OL3T_IPV4_NO_CSUM);
2068         } else if (ol_flags & PKT_TX_OUTER_IPV6) {
2069                 hns3_set_field(tmp, HNS3_TXD_OL3T_M, HNS3_TXD_OL3T_S,
2070                                HNS3_OL3T_IPV6);
2071                 /* OL3 header size, defined in 4 bytes */
2072                 hns3_set_field(tmp, HNS3_TXD_L3LEN_M, HNS3_TXD_L3LEN_S,
2073                                sizeof(struct rte_ipv6_hdr) >> HNS3_L3_LEN_UNIT);
2074         }
2075
2076         *ol_type_vlan_len_msec = tmp;
2077 }
2078
2079 static int
2080 hns3_parse_inner_params(uint64_t ol_flags, uint32_t *ol_type_vlan_len_msec,
2081                         struct rte_net_hdr_lens *hdr_lens)
2082 {
2083         uint32_t tmp = *ol_type_vlan_len_msec;
2084         uint8_t l4_len;
2085
2086         /* OL2 header size, defined in 2 bytes */
2087         hns3_set_field(tmp, HNS3_TXD_L2LEN_M, HNS3_TXD_L2LEN_S,
2088                        sizeof(struct rte_ether_hdr) >> HNS3_L2_LEN_UNIT);
2089
2090         /* L4TUNT: L4 Tunneling Type */
2091         switch (ol_flags & PKT_TX_TUNNEL_MASK) {
2092         case PKT_TX_TUNNEL_GENEVE:
2093         case PKT_TX_TUNNEL_VXLAN:
2094                 /* MAC in UDP tunnelling packet, include VxLAN */
2095                 hns3_set_field(tmp, HNS3_TXD_TUNTYPE_M, HNS3_TXD_TUNTYPE_S,
2096                                HNS3_TUN_MAC_IN_UDP);
2097                 /*
2098                  * OL4 header size, defined in 4 Bytes, it contains outer
2099                  * L4(UDP) length and tunneling length.
2100                  */
2101                 hns3_set_field(tmp, HNS3_TXD_L4LEN_M, HNS3_TXD_L4LEN_S,
2102                                (uint8_t)RTE_ETHER_VXLAN_HLEN >>
2103                                HNS3_L4_LEN_UNIT);
2104                 break;
2105         case PKT_TX_TUNNEL_GRE:
2106                 hns3_set_field(tmp, HNS3_TXD_TUNTYPE_M, HNS3_TXD_TUNTYPE_S,
2107                                HNS3_TUN_NVGRE);
2108                 /*
2109                  * OL4 header size, defined in 4 Bytes, it contains outer
2110                  * L4(GRE) length and tunneling length.
2111                  */
2112                 l4_len = hdr_lens->l4_len + hdr_lens->tunnel_len;
2113                 hns3_set_field(tmp, HNS3_TXD_L4LEN_M, HNS3_TXD_L4LEN_S,
2114                                l4_len >> HNS3_L4_LEN_UNIT);
2115                 break;
2116         default:
2117                 /* For non UDP / GRE tunneling, drop the tunnel packet */
2118                 return -EINVAL;
2119         }
2120
2121         *ol_type_vlan_len_msec = tmp;
2122
2123         return 0;
2124 }
2125
2126 static int
2127 hns3_parse_tunneling_params(struct hns3_tx_queue *txq, uint16_t tx_desc_id,
2128                             uint64_t ol_flags,
2129                             struct rte_net_hdr_lens *hdr_lens)
2130 {
2131         struct hns3_desc *tx_ring = txq->tx_ring;
2132         struct hns3_desc *desc = &tx_ring[tx_desc_id];
2133         uint32_t value = 0;
2134         int ret;
2135
2136         hns3_parse_outer_params(ol_flags, &value);
2137         ret = hns3_parse_inner_params(ol_flags, &value, hdr_lens);
2138         if (ret)
2139                 return -EINVAL;
2140
2141         desc->tx.ol_type_vlan_len_msec |= rte_cpu_to_le_32(value);
2142
2143         return 0;
2144 }
2145
2146 static void
2147 hns3_parse_l3_cksum_params(uint64_t ol_flags, uint32_t *type_cs_vlan_tso_len)
2148 {
2149         uint32_t tmp;
2150
2151         /* Enable L3 checksum offloads */
2152         if (ol_flags & PKT_TX_IPV4) {
2153                 tmp = *type_cs_vlan_tso_len;
2154                 hns3_set_field(tmp, HNS3_TXD_L3T_M, HNS3_TXD_L3T_S,
2155                                HNS3_L3T_IPV4);
2156                 /* inner(/normal) L3 header size, defined in 4 bytes */
2157                 hns3_set_field(tmp, HNS3_TXD_L3LEN_M, HNS3_TXD_L3LEN_S,
2158                                sizeof(struct rte_ipv4_hdr) >> HNS3_L3_LEN_UNIT);
2159                 if (ol_flags & PKT_TX_IP_CKSUM)
2160                         hns3_set_bit(tmp, HNS3_TXD_L3CS_B, 1);
2161                 *type_cs_vlan_tso_len = tmp;
2162         } else if (ol_flags & PKT_TX_IPV6) {
2163                 tmp = *type_cs_vlan_tso_len;
2164                 /* L3T, IPv6 don't do checksum */
2165                 hns3_set_field(tmp, HNS3_TXD_L3T_M, HNS3_TXD_L3T_S,
2166                                HNS3_L3T_IPV6);
2167                 /* inner(/normal) L3 header size, defined in 4 bytes */
2168                 hns3_set_field(tmp, HNS3_TXD_L3LEN_M, HNS3_TXD_L3LEN_S,
2169                                sizeof(struct rte_ipv6_hdr) >> HNS3_L3_LEN_UNIT);
2170                 *type_cs_vlan_tso_len = tmp;
2171         }
2172 }
2173
2174 static void
2175 hns3_parse_l4_cksum_params(uint64_t ol_flags, uint32_t *type_cs_vlan_tso_len)
2176 {
2177         uint32_t tmp;
2178
2179         /* Enable L4 checksum offloads */
2180         switch (ol_flags & PKT_TX_L4_MASK) {
2181         case PKT_TX_TCP_CKSUM:
2182                 tmp = *type_cs_vlan_tso_len;
2183                 hns3_set_field(tmp, HNS3_TXD_L4T_M, HNS3_TXD_L4T_S,
2184                                HNS3_L4T_TCP);
2185                 hns3_set_bit(tmp, HNS3_TXD_L4CS_B, 1);
2186                 hns3_set_field(tmp, HNS3_TXD_L4LEN_M, HNS3_TXD_L4LEN_S,
2187                                sizeof(struct rte_tcp_hdr) >> HNS3_L4_LEN_UNIT);
2188                 *type_cs_vlan_tso_len = tmp;
2189                 break;
2190         case PKT_TX_UDP_CKSUM:
2191                 tmp = *type_cs_vlan_tso_len;
2192                 hns3_set_field(tmp, HNS3_TXD_L4T_M, HNS3_TXD_L4T_S,
2193                                HNS3_L4T_UDP);
2194                 hns3_set_bit(tmp, HNS3_TXD_L4CS_B, 1);
2195                 hns3_set_field(tmp, HNS3_TXD_L4LEN_M, HNS3_TXD_L4LEN_S,
2196                                sizeof(struct rte_udp_hdr) >> HNS3_L4_LEN_UNIT);
2197                 *type_cs_vlan_tso_len = tmp;
2198                 break;
2199         case PKT_TX_SCTP_CKSUM:
2200                 tmp = *type_cs_vlan_tso_len;
2201                 hns3_set_field(tmp, HNS3_TXD_L4T_M, HNS3_TXD_L4T_S,
2202                                HNS3_L4T_SCTP);
2203                 hns3_set_bit(tmp, HNS3_TXD_L4CS_B, 1);
2204                 hns3_set_field(tmp, HNS3_TXD_L4LEN_M, HNS3_TXD_L4LEN_S,
2205                                sizeof(struct rte_sctp_hdr) >> HNS3_L4_LEN_UNIT);
2206                 *type_cs_vlan_tso_len = tmp;
2207                 break;
2208         default:
2209                 break;
2210         }
2211 }
2212
2213 static void
2214 hns3_txd_enable_checksum(struct hns3_tx_queue *txq, uint16_t tx_desc_id,
2215                          uint64_t ol_flags)
2216 {
2217         struct hns3_desc *tx_ring = txq->tx_ring;
2218         struct hns3_desc *desc = &tx_ring[tx_desc_id];
2219         uint32_t value = 0;
2220
2221         /* inner(/normal) L2 header size, defined in 2 bytes */
2222         hns3_set_field(value, HNS3_TXD_L2LEN_M, HNS3_TXD_L2LEN_S,
2223                        sizeof(struct rte_ether_hdr) >> HNS3_L2_LEN_UNIT);
2224
2225         hns3_parse_l3_cksum_params(ol_flags, &value);
2226         hns3_parse_l4_cksum_params(ol_flags, &value);
2227
2228         desc->tx.type_cs_vlan_tso_len |= rte_cpu_to_le_32(value);
2229 }
2230
2231 static bool
2232 hns3_pkt_need_linearized(struct rte_mbuf *tx_pkts, uint32_t bd_num)
2233 {
2234         struct rte_mbuf *m_first = tx_pkts;
2235         struct rte_mbuf *m_last = tx_pkts;
2236         uint32_t tot_len = 0;
2237         uint32_t hdr_len;
2238         uint32_t i;
2239
2240         /*
2241          * Hardware requires that the sum of the data length of every 8
2242          * consecutive buffers is greater than MSS in hns3 network engine.
2243          * We simplify it by ensuring pkt_headlen + the first 8 consecutive
2244          * frags greater than gso header len + mss, and the remaining 7
2245          * consecutive frags greater than MSS except the last 7 frags.
2246          */
2247         if (bd_num <= HNS3_MAX_NON_TSO_BD_PER_PKT)
2248                 return false;
2249
2250         for (i = 0; m_last && i < HNS3_MAX_NON_TSO_BD_PER_PKT - 1;
2251              i++, m_last = m_last->next)
2252                 tot_len += m_last->data_len;
2253
2254         if (!m_last)
2255                 return true;
2256
2257         /* ensure the first 8 frags is greater than mss + header */
2258         hdr_len = tx_pkts->l2_len + tx_pkts->l3_len + tx_pkts->l4_len;
2259         hdr_len += (tx_pkts->ol_flags & PKT_TX_TUNNEL_MASK) ?
2260                    tx_pkts->outer_l2_len + tx_pkts->outer_l3_len : 0;
2261         if (tot_len + m_last->data_len < tx_pkts->tso_segsz + hdr_len)
2262                 return true;
2263
2264         /*
2265          * ensure the sum of the data length of every 7 consecutive buffer
2266          * is greater than mss except the last one.
2267          */
2268         for (i = 0; m_last && i < bd_num - HNS3_MAX_NON_TSO_BD_PER_PKT; i++) {
2269                 tot_len -= m_first->data_len;
2270                 tot_len += m_last->data_len;
2271
2272                 if (tot_len < tx_pkts->tso_segsz)
2273                         return true;
2274
2275                 m_first = m_first->next;
2276                 m_last = m_last->next;
2277         }
2278
2279         return false;
2280 }
2281
2282 static void
2283 hns3_outer_header_cksum_prepare(struct rte_mbuf *m)
2284 {
2285         uint64_t ol_flags = m->ol_flags;
2286         struct rte_ipv4_hdr *ipv4_hdr;
2287         struct rte_udp_hdr *udp_hdr;
2288         uint32_t paylen, hdr_len;
2289
2290         if (!(ol_flags & (PKT_TX_OUTER_IPV4 | PKT_TX_OUTER_IPV6)))
2291                 return;
2292
2293         if (ol_flags & PKT_TX_IPV4) {
2294                 ipv4_hdr = rte_pktmbuf_mtod_offset(m, struct rte_ipv4_hdr *,
2295                                                    m->outer_l2_len);
2296
2297                 if (ol_flags & PKT_TX_IP_CKSUM)
2298                         ipv4_hdr->hdr_checksum = 0;
2299         }
2300
2301         if ((ol_flags & PKT_TX_L4_MASK) == PKT_TX_UDP_CKSUM &&
2302             ol_flags & PKT_TX_TCP_SEG) {
2303                 hdr_len = m->l2_len + m->l3_len + m->l4_len;
2304                 hdr_len += (ol_flags & PKT_TX_TUNNEL_MASK) ?
2305                                 m->outer_l2_len + m->outer_l3_len : 0;
2306                 paylen = m->pkt_len - hdr_len;
2307                 if (paylen <= m->tso_segsz)
2308                         return;
2309                 udp_hdr = rte_pktmbuf_mtod_offset(m, struct rte_udp_hdr *,
2310                                                   m->outer_l2_len +
2311                                                   m->outer_l3_len);
2312                 udp_hdr->dgram_cksum = 0;
2313         }
2314 }
2315
2316 static int
2317 hns3_check_tso_pkt_valid(struct rte_mbuf *m)
2318 {
2319         uint32_t tmp_data_len_sum = 0;
2320         uint16_t nb_buf = m->nb_segs;
2321         uint32_t paylen, hdr_len;
2322         struct rte_mbuf *m_seg;
2323         int i;
2324
2325         if (nb_buf > HNS3_MAX_TSO_BD_PER_PKT)
2326                 return -EINVAL;
2327
2328         hdr_len = m->l2_len + m->l3_len + m->l4_len;
2329         hdr_len += (m->ol_flags & PKT_TX_TUNNEL_MASK) ?
2330                         m->outer_l2_len + m->outer_l3_len : 0;
2331         if (hdr_len > HNS3_MAX_TSO_HDR_SIZE)
2332                 return -EINVAL;
2333
2334         paylen = m->pkt_len - hdr_len;
2335         if (paylen > HNS3_MAX_BD_PAYLEN)
2336                 return -EINVAL;
2337
2338         /*
2339          * The TSO header (include outer and inner L2, L3 and L4 header)
2340          * should be provided by three descriptors in maximum in hns3 network
2341          * engine.
2342          */
2343         m_seg = m;
2344         for (i = 0; m_seg != NULL && i < HNS3_MAX_TSO_HDR_BD_NUM && i < nb_buf;
2345              i++, m_seg = m_seg->next) {
2346                 tmp_data_len_sum += m_seg->data_len;
2347         }
2348
2349         if (hdr_len > tmp_data_len_sum)
2350                 return -EINVAL;
2351
2352         return 0;
2353 }
2354
2355 uint16_t
2356 hns3_prep_pkts(__rte_unused void *tx_queue, struct rte_mbuf **tx_pkts,
2357                uint16_t nb_pkts)
2358 {
2359         struct rte_mbuf *m;
2360         uint16_t i;
2361         int ret;
2362
2363         for (i = 0; i < nb_pkts; i++) {
2364                 m = tx_pkts[i];
2365
2366                 if (hns3_pkt_is_tso(m) &&
2367                     (hns3_pkt_need_linearized(m, m->nb_segs) ||
2368                      hns3_check_tso_pkt_valid(m))) {
2369                         rte_errno = EINVAL;
2370                         return i;
2371                 }
2372
2373 #ifdef RTE_LIBRTE_ETHDEV_DEBUG
2374                 ret = rte_validate_tx_offload(m);
2375                 if (ret != 0) {
2376                         rte_errno = -ret;
2377                         return i;
2378                 }
2379 #endif
2380                 ret = rte_net_intel_cksum_prepare(m);
2381                 if (ret != 0) {
2382                         rte_errno = -ret;
2383                         return i;
2384                 }
2385
2386                 hns3_outer_header_cksum_prepare(m);
2387         }
2388
2389         return i;
2390 }
2391
2392 static int
2393 hns3_parse_cksum(struct hns3_tx_queue *txq, uint16_t tx_desc_id,
2394                  const struct rte_mbuf *m, struct rte_net_hdr_lens *hdr_lens)
2395 {
2396         /* Fill in tunneling parameters if necessary */
2397         if (m->ol_flags & PKT_TX_TUNNEL_MASK) {
2398                 (void)rte_net_get_ptype(m, hdr_lens, RTE_PTYPE_ALL_MASK);
2399                 if (hns3_parse_tunneling_params(txq, tx_desc_id, m->ol_flags,
2400                                                 hdr_lens)) {
2401                         txq->unsupported_tunnel_pkt_cnt++;
2402                         return -EINVAL;
2403                 }
2404         }
2405         /* Enable checksum offloading */
2406         if (m->ol_flags & HNS3_TX_CKSUM_OFFLOAD_MASK)
2407                 hns3_txd_enable_checksum(txq, tx_desc_id, m->ol_flags);
2408
2409         return 0;
2410 }
2411
2412 static int
2413 hns3_check_non_tso_pkt(uint16_t nb_buf, struct rte_mbuf **m_seg,
2414                       struct rte_mbuf *tx_pkt, struct hns3_tx_queue *txq)
2415 {
2416         struct rte_mbuf *new_pkt;
2417         int ret;
2418
2419         if (hns3_pkt_is_tso(*m_seg))
2420                 return 0;
2421
2422         /*
2423          * If packet length is greater than HNS3_MAX_FRAME_LEN
2424          * driver support, the packet will be ignored.
2425          */
2426         if (unlikely(rte_pktmbuf_pkt_len(tx_pkt) > HNS3_MAX_FRAME_LEN)) {
2427                 txq->over_length_pkt_cnt++;
2428                 return -EINVAL;
2429         }
2430
2431         if (unlikely(nb_buf > HNS3_MAX_NON_TSO_BD_PER_PKT)) {
2432                 txq->exceed_limit_bd_pkt_cnt++;
2433                 ret = hns3_reassemble_tx_pkts(txq, tx_pkt, &new_pkt);
2434                 if (ret) {
2435                         txq->exceed_limit_bd_reassem_fail++;
2436                         return ret;
2437                 }
2438                 *m_seg = new_pkt;
2439         }
2440
2441         return 0;
2442 }
2443
2444 uint16_t
2445 hns3_xmit_pkts(void *tx_queue, struct rte_mbuf **tx_pkts, uint16_t nb_pkts)
2446 {
2447         struct rte_net_hdr_lens hdr_lens = {0};
2448         struct hns3_tx_queue *txq = tx_queue;
2449         struct hns3_entry *tx_bak_pkt;
2450         struct rte_mbuf *tx_pkt;
2451         struct rte_mbuf *m_seg;
2452         uint32_t nb_hold = 0;
2453         uint16_t tx_next_use;
2454         uint16_t tx_pkt_num;
2455         uint16_t tx_bd_max;
2456         uint16_t nb_buf;
2457         uint16_t nb_tx;
2458         uint16_t i;
2459
2460         /* free useless buffer */
2461         hns3_tx_free_useless_buffer(txq);
2462
2463         tx_next_use   = txq->next_to_use;
2464         tx_bd_max     = txq->nb_tx_desc;
2465         tx_pkt_num = nb_pkts;
2466
2467         /* send packets */
2468         tx_bak_pkt = &txq->sw_ring[tx_next_use];
2469         for (nb_tx = 0; nb_tx < tx_pkt_num; nb_tx++) {
2470                 tx_pkt = *tx_pkts++;
2471
2472                 nb_buf = tx_pkt->nb_segs;
2473
2474                 if (nb_buf > txq->tx_bd_ready) {
2475                         txq->queue_full_cnt++;
2476                         if (nb_tx == 0)
2477                                 return 0;
2478
2479                         goto end_of_tx;
2480                 }
2481
2482                 /*
2483                  * If packet length is less than minimum packet size, driver
2484                  * need to pad it.
2485                  */
2486                 if (unlikely(rte_pktmbuf_pkt_len(tx_pkt) < HNS3_MIN_PKT_SIZE)) {
2487                         uint16_t add_len;
2488                         char *appended;
2489
2490                         add_len = HNS3_MIN_PKT_SIZE -
2491                                          rte_pktmbuf_pkt_len(tx_pkt);
2492                         appended = rte_pktmbuf_append(tx_pkt, add_len);
2493                         if (appended == NULL) {
2494                                 txq->pkt_padding_fail_cnt++;
2495                                 break;
2496                         }
2497
2498                         memset(appended, 0, add_len);
2499                 }
2500
2501                 m_seg = tx_pkt;
2502
2503                 if (hns3_check_non_tso_pkt(nb_buf, &m_seg, tx_pkt, txq))
2504                         goto end_of_tx;
2505
2506                 if (hns3_parse_cksum(txq, tx_next_use, m_seg, &hdr_lens))
2507                         goto end_of_tx;
2508
2509                 i = 0;
2510                 do {
2511                         fill_desc(txq, tx_next_use, m_seg, (i == 0), 0);
2512                         tx_bak_pkt->mbuf = m_seg;
2513                         m_seg = m_seg->next;
2514                         tx_next_use++;
2515                         tx_bak_pkt++;
2516                         if (tx_next_use >= tx_bd_max) {
2517                                 tx_next_use = 0;
2518                                 tx_bak_pkt = txq->sw_ring;
2519                         }
2520
2521                         i++;
2522                 } while (m_seg != NULL);
2523
2524                 nb_hold += i;
2525                 txq->next_to_use = tx_next_use;
2526                 txq->tx_bd_ready -= i;
2527         }
2528
2529 end_of_tx:
2530
2531         if (likely(nb_tx))
2532                 hns3_queue_xmit(txq, nb_hold);
2533
2534         return nb_tx;
2535 }
2536
2537 static uint16_t
2538 hns3_dummy_rxtx_burst(void *dpdk_txq __rte_unused,
2539                       struct rte_mbuf **pkts __rte_unused,
2540                       uint16_t pkts_n __rte_unused)
2541 {
2542         return 0;
2543 }
2544
2545 void hns3_set_rxtx_function(struct rte_eth_dev *eth_dev)
2546 {
2547         struct hns3_adapter *hns = eth_dev->data->dev_private;
2548
2549         if (hns->hw.adapter_state == HNS3_NIC_STARTED &&
2550             rte_atomic16_read(&hns->hw.reset.resetting) == 0) {
2551                 eth_dev->rx_pkt_burst = hns3_recv_pkts;
2552                 eth_dev->tx_pkt_burst = hns3_xmit_pkts;
2553                 eth_dev->tx_pkt_prepare = hns3_prep_pkts;
2554         } else {
2555                 eth_dev->rx_pkt_burst = hns3_dummy_rxtx_burst;
2556                 eth_dev->tx_pkt_burst = hns3_dummy_rxtx_burst;
2557                 eth_dev->tx_pkt_prepare = hns3_dummy_rxtx_burst;
2558         }
2559 }