drivers/net/i40e/i40e_rxtx_vec_avx2.c

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(c) 2017 Intel Corporation
   3  */
   4
   5 #include <stdint.h>
   6 #include <ethdev_driver.h>
   7 #include <rte_malloc.h>
   8
   9 #include "base/i40e_prototype.h"
  10 #include "base/i40e_type.h"
  11 #include "i40e_ethdev.h"
  12 #include "i40e_rxtx.h"
  13 #include "i40e_rxtx_vec_common.h"
  14
  15 #include <rte_vect.h>
  16
  17 #ifndef __INTEL_COMPILER
  18 #pragma GCC diagnostic ignored "-Wcast-qual"
  19 #endif
  20
  21 static __rte_always_inline void
  22 i40e_rxq_rearm(struct i40e_rx_queue *rxq)
  23 {
  24         return i40e_rxq_rearm_common(rxq, false);
  25 }
  26
  27 #ifndef RTE_LIBRTE_I40E_16BYTE_RX_DESC
  28 /* Handles 32B descriptor FDIR ID processing:
  29  * rxdp: receive descriptor ring, required to load 2nd 16B half of each desc
  30  * rx_pkts: required to store metadata back to mbufs
  31  * pkt_idx: offset into the burst, increments in vector widths
  32  * desc_idx: required to select the correct shift at compile time
  33  */
  34 static inline __m256i
  35 desc_fdir_processing_32b(volatile union i40e_rx_desc *rxdp,
  36                          struct rte_mbuf **rx_pkts,
  37                          const uint32_t pkt_idx,
  38                          const uint32_t desc_idx)
  39 {
  40         /* 32B desc path: load rxdp.wb.qword2 for EXT_STATUS and FLEXBH_STAT */
  41         __m128i *rxdp_desc_0 = (void *)(&rxdp[desc_idx + 0].wb.qword2);
  42         __m128i *rxdp_desc_1 = (void *)(&rxdp[desc_idx + 1].wb.qword2);
  43         const __m128i desc_qw2_0 = _mm_load_si128(rxdp_desc_0);
  44         const __m128i desc_qw2_1 = _mm_load_si128(rxdp_desc_1);
  45
  46         /* Mask for FLEXBH_STAT, and the FDIR_ID value to compare against. The
  47          * remaining data is set to all 1's to pass through data.
  48          */
  49         const __m256i flexbh_mask = _mm256_set_epi32(-1, -1, -1, 3 << 4,
  50                                                      -1, -1, -1, 3 << 4);
  51         const __m256i flexbh_id   = _mm256_set_epi32(-1, -1, -1, 1 << 4,
  52                                                      -1, -1, -1, 1 << 4);
  53
  54         /* Load descriptor, check for FLEXBH bits, generate a mask for both
  55          * packets in the register.
  56          */
  57         __m256i desc_qw2_0_1 =
  58                 _mm256_inserti128_si256(_mm256_castsi128_si256(desc_qw2_0),
  59                                         desc_qw2_1, 1);
  60         __m256i desc_tmp_msk = _mm256_and_si256(flexbh_mask, desc_qw2_0_1);
  61         __m256i fdir_mask = _mm256_cmpeq_epi32(flexbh_id, desc_tmp_msk);
  62         __m256i fdir_data = _mm256_alignr_epi8(desc_qw2_0_1, desc_qw2_0_1, 12);
  63         __m256i desc_fdir_data = _mm256_and_si256(fdir_mask, fdir_data);
  64
  65         /* Write data out to the mbuf. There is no store to this area of the
  66          * mbuf today, so we cannot combine it with another store.
  67          */
  68         const uint32_t idx_0 = pkt_idx + desc_idx;
  69         const uint32_t idx_1 = pkt_idx + desc_idx + 1;
  70         rx_pkts[idx_0]->hash.fdir.hi = _mm256_extract_epi32(desc_fdir_data, 0);
  71         rx_pkts[idx_1]->hash.fdir.hi = _mm256_extract_epi32(desc_fdir_data, 4);
  72
  73         /* Create mbuf flags as required for mbuf_flags layout
  74          *  (That's high lane [1,3,5,7, 0,2,4,6] as u32 lanes).
  75          * Approach:
  76          * - Mask away bits not required from the fdir_mask
  77          * - Leave the PKT_FDIR_ID bit (1 << 13)
  78          * - Position that bit correctly based on packet number
  79          * - OR in the resulting bit to mbuf_flags
  80          */
  81         RTE_BUILD_BUG_ON(RTE_MBUF_F_RX_FDIR_ID != (1 << 13));
  82         __m256i mbuf_flag_mask = _mm256_set_epi32(0, 0, 0, 1 << 13,
  83                                                   0, 0, 0, 1 << 13);
  84         __m256i desc_flag_bit =  _mm256_and_si256(mbuf_flag_mask, fdir_mask);
  85
  86         /* For static-inline function, this will be stripped out
  87          * as the desc_idx is a hard-coded constant.
  88          */
  89         switch (desc_idx) {
  90         case 0:
  91                 return _mm256_alignr_epi8(desc_flag_bit, desc_flag_bit,  4);
  92         case 2:
  93                 return _mm256_alignr_epi8(desc_flag_bit, desc_flag_bit,  8);
  94         case 4:
  95                 return _mm256_alignr_epi8(desc_flag_bit, desc_flag_bit, 12);
  96         case 6:
  97                 return desc_flag_bit;
  98         default:
  99                 break;
 100         }
 101
 102         /* NOT REACHED, see above switch returns */
 103         return _mm256_setzero_si256();
 104 }
 105 #endif /* RTE_LIBRTE_I40E_16BYTE_RX_DESC */
 106
 107 #define PKTLEN_SHIFT     10
 108
 109 /* Force inline as some compilers will not inline by default. */
 110 static __rte_always_inline uint16_t
 111 _recv_raw_pkts_vec_avx2(struct i40e_rx_queue *rxq, struct rte_mbuf **rx_pkts,
 112                 uint16_t nb_pkts, uint8_t *split_packet)
 113 {
 114 #define RTE_I40E_DESCS_PER_LOOP_AVX 8
 115
 116         const uint32_t *ptype_tbl = rxq->vsi->adapter->ptype_tbl;
 117         const __m256i mbuf_init = _mm256_set_epi64x(0, 0,
 118                         0, rxq->mbuf_initializer);
 119         struct i40e_rx_entry *sw_ring = &rxq->sw_ring[rxq->rx_tail];
 120         volatile union i40e_rx_desc *rxdp = rxq->rx_ring + rxq->rx_tail;
 121         const int avx_aligned = ((rxq->rx_tail & 1) == 0);
 122         rte_prefetch0(rxdp);
 123
 124         /* nb_pkts has to be floor-aligned to RTE_I40E_DESCS_PER_LOOP_AVX */
 125         nb_pkts = RTE_ALIGN_FLOOR(nb_pkts, RTE_I40E_DESCS_PER_LOOP_AVX);
 126
 127         /* See if we need to rearm the RX queue - gives the prefetch a bit
 128          * of time to act
 129          */
 130         if (rxq->rxrearm_nb > RTE_I40E_RXQ_REARM_THRESH)
 131                 i40e_rxq_rearm(rxq);
 132
 133         /* Before we start moving massive data around, check to see if
 134          * there is actually a packet available
 135          */
 136         if (!(rxdp->wb.qword1.status_error_len &
 137                         rte_cpu_to_le_32(1 << I40E_RX_DESC_STATUS_DD_SHIFT)))
 138                 return 0;
 139
 140         /* constants used in processing loop */
 141         const __m256i crc_adjust = _mm256_set_epi16(
 142                         /* first descriptor */
 143                         0, 0, 0,       /* ignore non-length fields */
 144                         -rxq->crc_len, /* sub crc on data_len */
 145                         0,             /* ignore high-16bits of pkt_len */
 146                         -rxq->crc_len, /* sub crc on pkt_len */
 147                         0, 0,          /* ignore pkt_type field */
 148                         /* second descriptor */
 149                         0, 0, 0,       /* ignore non-length fields */
 150                         -rxq->crc_len, /* sub crc on data_len */
 151                         0,             /* ignore high-16bits of pkt_len */
 152                         -rxq->crc_len, /* sub crc on pkt_len */
 153                         0, 0           /* ignore pkt_type field */
 154         );
 155
 156         /* 8 packets DD mask, LSB in each 32-bit value */
 157         const __m256i dd_check = _mm256_set1_epi32(1);
 158
 159         /* 8 packets EOP mask, second-LSB in each 32-bit value */
 160         const __m256i eop_check = _mm256_slli_epi32(dd_check,
 161                         I40E_RX_DESC_STATUS_EOF_SHIFT);
 162
 163         /* mask to shuffle from desc. to mbuf (2 descriptors)*/
 164         const __m256i shuf_msk = _mm256_set_epi8(
 165                         /* first descriptor */
 166                         7, 6, 5, 4,  /* octet 4~7, 32bits rss */
 167                         3, 2,        /* octet 2~3, low 16 bits vlan_macip */
 168                         15, 14,      /* octet 15~14, 16 bits data_len */
 169                         0xFF, 0xFF,  /* skip high 16 bits pkt_len, zero out */
 170                         15, 14,      /* octet 15~14, low 16 bits pkt_len */
 171                         0xFF, 0xFF,  /* pkt_type set as unknown */
 172                         0xFF, 0xFF,  /*pkt_type set as unknown */
 173                         /* second descriptor */
 174                         7, 6, 5, 4,  /* octet 4~7, 32bits rss */
 175                         3, 2,        /* octet 2~3, low 16 bits vlan_macip */
 176                         15, 14,      /* octet 15~14, 16 bits data_len */
 177                         0xFF, 0xFF,  /* skip high 16 bits pkt_len, zero out */
 178                         15, 14,      /* octet 15~14, low 16 bits pkt_len */
 179                         0xFF, 0xFF,  /* pkt_type set as unknown */
 180                         0xFF, 0xFF   /*pkt_type set as unknown */
 181         );
 182         /*
 183          * compile-time check the above crc and shuffle layout is correct.
 184          * NOTE: the first field (lowest address) is given last in set_epi
 185          * calls above.
 186          */
 187         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, pkt_len) !=
 188                         offsetof(struct rte_mbuf, rx_descriptor_fields1) + 4);
 189         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, data_len) !=
 190                         offsetof(struct rte_mbuf, rx_descriptor_fields1) + 8);
 191         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, vlan_tci) !=
 192                         offsetof(struct rte_mbuf, rx_descriptor_fields1) + 10);
 193         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, hash) !=
 194                         offsetof(struct rte_mbuf, rx_descriptor_fields1) + 12);
 195
 196         /* Status/Error flag masks */
 197         /*
 198          * mask everything except RSS, flow director and VLAN flags
 199          * bit2 is for VLAN tag, bit11 for flow director indication
 200          * bit13:12 for RSS indication. Bits 3-5 of error
 201          * field (bits 22-24) are for IP/L4 checksum errors
 202          */
 203         const __m256i flags_mask = _mm256_set1_epi32(
 204                         (1 << 2) | (1 << 11) | (3 << 12) | (7 << 22));
 205         /*
 206          * data to be shuffled by result of flag mask. If VLAN bit is set,
 207          * (bit 2), then position 4 in this array will be used in the
 208          * destination
 209          */
 210         const __m256i vlan_flags_shuf = _mm256_set_epi32(
 211                         0, 0,
 212                         RTE_MBUF_F_RX_VLAN | RTE_MBUF_F_RX_VLAN_STRIPPED, 0,
 213                         0, 0,
 214                         RTE_MBUF_F_RX_VLAN | RTE_MBUF_F_RX_VLAN_STRIPPED, 0);
 215         /*
 216          * data to be shuffled by result of flag mask, shifted down 11.
 217          * If RSS/FDIR bits are set, shuffle moves appropriate flags in
 218          * place.
 219          */
 220         const __m256i rss_flags_shuf = _mm256_set_epi8(
 221                         0, 0, 0, 0, 0, 0, 0, 0,
 222                         RTE_MBUF_F_RX_RSS_HASH | RTE_MBUF_F_RX_FDIR,
 223                         RTE_MBUF_F_RX_RSS_HASH, 0, 0,
 224                         0, 0, RTE_MBUF_F_RX_FDIR, 0, /* end up 128-bits */
 225                         0, 0, 0, 0, 0, 0, 0, 0,
 226                         RTE_MBUF_F_RX_RSS_HASH | RTE_MBUF_F_RX_FDIR,
 227                         RTE_MBUF_F_RX_RSS_HASH, 0, 0,
 228                         0, 0, RTE_MBUF_F_RX_FDIR, 0);
 229
 230         /*
 231          * data to be shuffled by the result of the flags mask shifted by 22
 232          * bits.  This gives use the l3_l4 flags.
 233          */
 234         const __m256i l3_l4_flags_shuf = _mm256_set_epi8(0, 0, 0, 0, 0, 0, 0, 0,
 235                         /* shift right 1 bit to make sure it not exceed 255 */
 236                         (RTE_MBUF_F_RX_OUTER_IP_CKSUM_BAD | RTE_MBUF_F_RX_L4_CKSUM_BAD  |
 237                          RTE_MBUF_F_RX_IP_CKSUM_BAD) >> 1,
 238                         (RTE_MBUF_F_RX_OUTER_IP_CKSUM_BAD | RTE_MBUF_F_RX_L4_CKSUM_BAD  |
 239                          RTE_MBUF_F_RX_IP_CKSUM_GOOD) >> 1,
 240                         (RTE_MBUF_F_RX_OUTER_IP_CKSUM_BAD | RTE_MBUF_F_RX_L4_CKSUM_GOOD |
 241                          RTE_MBUF_F_RX_IP_CKSUM_BAD) >> 1,
 242                         (RTE_MBUF_F_RX_OUTER_IP_CKSUM_BAD | RTE_MBUF_F_RX_L4_CKSUM_GOOD |
 243                          RTE_MBUF_F_RX_IP_CKSUM_GOOD) >> 1,
 244                         (RTE_MBUF_F_RX_L4_CKSUM_BAD  | RTE_MBUF_F_RX_IP_CKSUM_BAD) >> 1,
 245                         (RTE_MBUF_F_RX_L4_CKSUM_BAD  | RTE_MBUF_F_RX_IP_CKSUM_GOOD) >> 1,
 246                         (RTE_MBUF_F_RX_L4_CKSUM_GOOD | RTE_MBUF_F_RX_IP_CKSUM_BAD) >> 1,
 247                         (RTE_MBUF_F_RX_L4_CKSUM_GOOD | RTE_MBUF_F_RX_IP_CKSUM_GOOD) >> 1,
 248                         /* second 128-bits */
 249                         0, 0, 0, 0, 0, 0, 0, 0,
 250                         (RTE_MBUF_F_RX_OUTER_IP_CKSUM_BAD | RTE_MBUF_F_RX_L4_CKSUM_BAD  |
 251                          RTE_MBUF_F_RX_IP_CKSUM_BAD) >> 1,
 252                         (RTE_MBUF_F_RX_OUTER_IP_CKSUM_BAD | RTE_MBUF_F_RX_L4_CKSUM_BAD  |
 253                          RTE_MBUF_F_RX_IP_CKSUM_GOOD) >> 1,
 254                         (RTE_MBUF_F_RX_OUTER_IP_CKSUM_BAD | RTE_MBUF_F_RX_L4_CKSUM_GOOD |
 255                          RTE_MBUF_F_RX_IP_CKSUM_BAD) >> 1,
 256                         (RTE_MBUF_F_RX_OUTER_IP_CKSUM_BAD | RTE_MBUF_F_RX_L4_CKSUM_GOOD |
 257                          RTE_MBUF_F_RX_IP_CKSUM_GOOD) >> 1,
 258                         (RTE_MBUF_F_RX_L4_CKSUM_BAD  | RTE_MBUF_F_RX_IP_CKSUM_BAD) >> 1,
 259                         (RTE_MBUF_F_RX_L4_CKSUM_BAD  | RTE_MBUF_F_RX_IP_CKSUM_GOOD) >> 1,
 260                         (RTE_MBUF_F_RX_L4_CKSUM_GOOD | RTE_MBUF_F_RX_IP_CKSUM_BAD) >> 1,
 261                         (RTE_MBUF_F_RX_L4_CKSUM_GOOD | RTE_MBUF_F_RX_IP_CKSUM_GOOD) >> 1);
 262
 263         const __m256i cksum_mask = _mm256_set1_epi32(RTE_MBUF_F_RX_IP_CKSUM_GOOD | RTE_MBUF_F_RX_IP_CKSUM_BAD |
 264                                                      RTE_MBUF_F_RX_L4_CKSUM_GOOD | RTE_MBUF_F_RX_L4_CKSUM_BAD |
 265                                                      RTE_MBUF_F_RX_OUTER_IP_CKSUM_BAD);
 266
 267         RTE_SET_USED(avx_aligned); /* for 32B descriptors we don't use this */
 268
 269         uint16_t i, received;
 270         for (i = 0, received = 0; i < nb_pkts;
 271                         i += RTE_I40E_DESCS_PER_LOOP_AVX,
 272                         rxdp += RTE_I40E_DESCS_PER_LOOP_AVX) {
 273                 /* step 1, copy over 8 mbuf pointers to rx_pkts array */
 274                 _mm256_storeu_si256((void *)&rx_pkts[i],
 275                                 _mm256_loadu_si256((void *)&sw_ring[i]));
 276 #ifdef RTE_ARCH_X86_64
 277                 _mm256_storeu_si256((void *)&rx_pkts[i + 4],
 278                                 _mm256_loadu_si256((void *)&sw_ring[i + 4]));
 279 #endif
 280
 281                 __m256i raw_desc0_1, raw_desc2_3, raw_desc4_5, raw_desc6_7;
 282 #ifdef RTE_LIBRTE_I40E_16BYTE_RX_DESC
 283                 /* for AVX we need alignment otherwise loads are not atomic */
 284                 if (avx_aligned) {
 285                         /* load in descriptors, 2 at a time, in reverse order */
 286                         raw_desc6_7 = _mm256_load_si256((void *)(rxdp + 6));
 287                         rte_compiler_barrier();
 288                         raw_desc4_5 = _mm256_load_si256((void *)(rxdp + 4));
 289                         rte_compiler_barrier();
 290                         raw_desc2_3 = _mm256_load_si256((void *)(rxdp + 2));
 291                         rte_compiler_barrier();
 292                         raw_desc0_1 = _mm256_load_si256((void *)(rxdp + 0));
 293                 } else
 294 #endif
 295                 do {
 296                         const __m128i raw_desc7 = _mm_load_si128((void *)(rxdp + 7));
 297                         rte_compiler_barrier();
 298                         const __m128i raw_desc6 = _mm_load_si128((void *)(rxdp + 6));
 299                         rte_compiler_barrier();
 300                         const __m128i raw_desc5 = _mm_load_si128((void *)(rxdp + 5));
 301                         rte_compiler_barrier();
 302                         const __m128i raw_desc4 = _mm_load_si128((void *)(rxdp + 4));
 303                         rte_compiler_barrier();
 304                         const __m128i raw_desc3 = _mm_load_si128((void *)(rxdp + 3));
 305                         rte_compiler_barrier();
 306                         const __m128i raw_desc2 = _mm_load_si128((void *)(rxdp + 2));
 307                         rte_compiler_barrier();
 308                         const __m128i raw_desc1 = _mm_load_si128((void *)(rxdp + 1));
 309                         rte_compiler_barrier();
 310                         const __m128i raw_desc0 = _mm_load_si128((void *)(rxdp + 0));
 311
 312                         raw_desc6_7 = _mm256_inserti128_si256(
 313                                         _mm256_castsi128_si256(raw_desc6), raw_desc7, 1);
 314                         raw_desc4_5 = _mm256_inserti128_si256(
 315                                         _mm256_castsi128_si256(raw_desc4), raw_desc5, 1);
 316                         raw_desc2_3 = _mm256_inserti128_si256(
 317                                         _mm256_castsi128_si256(raw_desc2), raw_desc3, 1);
 318                         raw_desc0_1 = _mm256_inserti128_si256(
 319                                         _mm256_castsi128_si256(raw_desc0), raw_desc1, 1);
 320                 } while (0);
 321
 322                 if (split_packet) {
 323                         int j;
 324                         for (j = 0; j < RTE_I40E_DESCS_PER_LOOP_AVX; j++)
 325                                 rte_mbuf_prefetch_part2(rx_pkts[i + j]);
 326                 }
 327
 328                 /*
 329                  * convert descriptors 4-7 into mbufs, adjusting length and
 330                  * re-arranging fields. Then write into the mbuf
 331                  */
 332                 const __m256i len6_7 = _mm256_slli_epi32(raw_desc6_7, PKTLEN_SHIFT);
 333                 const __m256i len4_5 = _mm256_slli_epi32(raw_desc4_5, PKTLEN_SHIFT);
 334                 const __m256i desc6_7 = _mm256_blend_epi16(raw_desc6_7, len6_7, 0x80);
 335                 const __m256i desc4_5 = _mm256_blend_epi16(raw_desc4_5, len4_5, 0x80);
 336                 __m256i mb6_7 = _mm256_shuffle_epi8(desc6_7, shuf_msk);
 337                 __m256i mb4_5 = _mm256_shuffle_epi8(desc4_5, shuf_msk);
 338                 mb6_7 = _mm256_add_epi16(mb6_7, crc_adjust);
 339                 mb4_5 = _mm256_add_epi16(mb4_5, crc_adjust);
 340                 /*
 341                  * to get packet types, shift 64-bit values down 30 bits
 342                  * and so ptype is in lower 8-bits in each
 343                  */
 344                 const __m256i ptypes6_7 = _mm256_srli_epi64(desc6_7, 30);
 345                 const __m256i ptypes4_5 = _mm256_srli_epi64(desc4_5, 30);
 346                 const uint8_t ptype7 = _mm256_extract_epi8(ptypes6_7, 24);
 347                 const uint8_t ptype6 = _mm256_extract_epi8(ptypes6_7, 8);
 348                 const uint8_t ptype5 = _mm256_extract_epi8(ptypes4_5, 24);
 349                 const uint8_t ptype4 = _mm256_extract_epi8(ptypes4_5, 8);
 350                 mb6_7 = _mm256_insert_epi32(mb6_7, ptype_tbl[ptype7], 4);
 351                 mb6_7 = _mm256_insert_epi32(mb6_7, ptype_tbl[ptype6], 0);
 352                 mb4_5 = _mm256_insert_epi32(mb4_5, ptype_tbl[ptype5], 4);
 353                 mb4_5 = _mm256_insert_epi32(mb4_5, ptype_tbl[ptype4], 0);
 354                 /* merge the status bits into one register */
 355                 const __m256i status4_7 = _mm256_unpackhi_epi32(desc6_7,
 356                                 desc4_5);
 357
 358                 /*
 359                  * convert descriptors 0-3 into mbufs, adjusting length and
 360                  * re-arranging fields. Then write into the mbuf
 361                  */
 362                 const __m256i len2_3 = _mm256_slli_epi32(raw_desc2_3, PKTLEN_SHIFT);
 363                 const __m256i len0_1 = _mm256_slli_epi32(raw_desc0_1, PKTLEN_SHIFT);
 364                 const __m256i desc2_3 = _mm256_blend_epi16(raw_desc2_3, len2_3, 0x80);
 365                 const __m256i desc0_1 = _mm256_blend_epi16(raw_desc0_1, len0_1, 0x80);
 366                 __m256i mb2_3 = _mm256_shuffle_epi8(desc2_3, shuf_msk);
 367                 __m256i mb0_1 = _mm256_shuffle_epi8(desc0_1, shuf_msk);
 368                 mb2_3 = _mm256_add_epi16(mb2_3, crc_adjust);
 369                 mb0_1 = _mm256_add_epi16(mb0_1, crc_adjust);
 370                 /* get the packet types */
 371                 const __m256i ptypes2_3 = _mm256_srli_epi64(desc2_3, 30);
 372                 const __m256i ptypes0_1 = _mm256_srli_epi64(desc0_1, 30);
 373                 const uint8_t ptype3 = _mm256_extract_epi8(ptypes2_3, 24);
 374                 const uint8_t ptype2 = _mm256_extract_epi8(ptypes2_3, 8);
 375                 const uint8_t ptype1 = _mm256_extract_epi8(ptypes0_1, 24);
 376                 const uint8_t ptype0 = _mm256_extract_epi8(ptypes0_1, 8);
 377                 mb2_3 = _mm256_insert_epi32(mb2_3, ptype_tbl[ptype3], 4);
 378                 mb2_3 = _mm256_insert_epi32(mb2_3, ptype_tbl[ptype2], 0);
 379                 mb0_1 = _mm256_insert_epi32(mb0_1, ptype_tbl[ptype1], 4);
 380                 mb0_1 = _mm256_insert_epi32(mb0_1, ptype_tbl[ptype0], 0);
 381                 /* merge the status bits into one register */
 382                 const __m256i status0_3 = _mm256_unpackhi_epi32(desc2_3,
 383                                 desc0_1);
 384
 385                 /*
 386                  * take the two sets of status bits and merge to one
 387                  * After merge, the packets status flags are in the
 388                  * order (hi->lo): [1, 3, 5, 7, 0, 2, 4, 6]
 389                  */
 390                 __m256i status0_7 = _mm256_unpacklo_epi64(status4_7,
 391                                 status0_3);
 392
 393                 /* now do flag manipulation */
 394
 395                 /* get only flag/error bits we want */
 396                 const __m256i flag_bits = _mm256_and_si256(
 397                                 status0_7, flags_mask);
 398                 /* set vlan and rss flags */
 399                 const __m256i vlan_flags = _mm256_shuffle_epi8(
 400                                 vlan_flags_shuf, flag_bits);
 401                 const __m256i rss_fdir_bits = _mm256_srli_epi32(flag_bits, 11);
 402                 const __m256i rss_flags = _mm256_shuffle_epi8(rss_flags_shuf,
 403                                                               rss_fdir_bits);
 404
 405                 /*
 406                  * l3_l4_error flags, shuffle, then shift to correct adjustment
 407                  * of flags in flags_shuf, and finally mask out extra bits
 408                  */
 409                 __m256i l3_l4_flags = _mm256_shuffle_epi8(l3_l4_flags_shuf,
 410                                 _mm256_srli_epi32(flag_bits, 22));
 411                 l3_l4_flags = _mm256_slli_epi32(l3_l4_flags, 1);
 412                 l3_l4_flags = _mm256_and_si256(l3_l4_flags, cksum_mask);
 413
 414                 /* merge flags */
 415                 __m256i mbuf_flags = _mm256_or_si256(l3_l4_flags,
 416                                 _mm256_or_si256(rss_flags, vlan_flags));
 417
 418                 /* If the rxq has FDIR enabled, read and process the FDIR info
 419                  * from the descriptor. This can cause more loads/stores, so is
 420                  * not always performed. Branch over the code when not enabled.
 421                  */
 422                 if (rxq->fdir_enabled) {
 423 #ifdef RTE_LIBRTE_I40E_16BYTE_RX_DESC
 424                         /* 16B descriptor code path:
 425                          * RSS and FDIR ID use the same offset in the desc, so
 426                          * only one can be present at a time. The code below
 427                          * identifies an FDIR ID match, and zeros the RSS value
 428                          * in the mbuf on FDIR match to keep mbuf data clean.
 429                          */
 430 #define FDIR_BLEND_MASK ((1 << 3) | (1 << 7))
 431
 432                         /* Flags:
 433                          * - Take flags, shift bits to null out
 434                          * - CMPEQ with known FDIR ID, to get 0xFFFF or 0 mask
 435                          * - Strip bits from mask, leaving 0 or 1 for FDIR ID
 436                          * - Merge with mbuf_flags
 437                          */
 438                         /* FLM = 1, FLTSTAT = 0b01, (FLM | FLTSTAT) == 3.
 439                          * Shift left by 28 to avoid having to mask.
 440                          */
 441                         const __m256i fdir = _mm256_slli_epi32(rss_fdir_bits, 28);
 442                         const __m256i fdir_id = _mm256_set1_epi32(3 << 28);
 443
 444                         /* As above, the fdir_mask to packet mapping is this:
 445                          * order (hi->lo): [1, 3, 5, 7, 0, 2, 4, 6]
 446                          * Then OR FDIR flags to mbuf_flags on FDIR ID hit.
 447                          */
 448                         RTE_BUILD_BUG_ON(RTE_MBUF_F_RX_FDIR_ID != (1 << 13));
 449                         const __m256i pkt_fdir_bit = _mm256_set1_epi32(1 << 13);
 450                         const __m256i fdir_mask = _mm256_cmpeq_epi32(fdir, fdir_id);
 451                         __m256i fdir_bits = _mm256_and_si256(fdir_mask, pkt_fdir_bit);
 452                         mbuf_flags = _mm256_or_si256(mbuf_flags, fdir_bits);
 453
 454                         /* Based on FDIR_MASK, clear the RSS or FDIR value.
 455                          * The FDIR ID value is masked to zero if not a hit,
 456                          * otherwise the mb0_1 register RSS field is zeroed.
 457                          */
 458                         const __m256i fdir_zero_mask = _mm256_setzero_si256();
 459                         __m256i tmp0_1 = _mm256_blend_epi32(fdir_zero_mask,
 460                                                 fdir_mask, FDIR_BLEND_MASK);
 461                         __m256i fdir_mb0_1 = _mm256_and_si256(mb0_1, fdir_mask);
 462                         mb0_1 = _mm256_andnot_si256(tmp0_1, mb0_1);
 463
 464                         /* Write to mbuf: no stores to combine with, so just a
 465                          * scalar store to push data here.
 466                          */
 467                         rx_pkts[i + 0]->hash.fdir.hi = _mm256_extract_epi32(fdir_mb0_1, 3);
 468                         rx_pkts[i + 1]->hash.fdir.hi = _mm256_extract_epi32(fdir_mb0_1, 7);
 469
 470                         /* Same as above, only shift the fdir_mask to align
 471                          * the packet FDIR mask with the FDIR_ID desc lane.
 472                          */
 473                         __m256i tmp2_3 = _mm256_alignr_epi8(fdir_mask, fdir_mask, 12);
 474                         __m256i fdir_mb2_3 = _mm256_and_si256(mb2_3, tmp2_3);
 475                         tmp2_3 = _mm256_blend_epi32(fdir_zero_mask, tmp2_3,
 476                                                     FDIR_BLEND_MASK);
 477                         mb2_3 = _mm256_andnot_si256(tmp2_3, mb2_3);
 478                         rx_pkts[i + 2]->hash.fdir.hi = _mm256_extract_epi32(fdir_mb2_3, 3);
 479                         rx_pkts[i + 3]->hash.fdir.hi = _mm256_extract_epi32(fdir_mb2_3, 7);
 480
 481                         __m256i tmp4_5 = _mm256_alignr_epi8(fdir_mask, fdir_mask, 8);
 482                         __m256i fdir_mb4_5 = _mm256_and_si256(mb4_5, tmp4_5);
 483                         tmp4_5 = _mm256_blend_epi32(fdir_zero_mask, tmp4_5,
 484                                                     FDIR_BLEND_MASK);
 485                         mb4_5 = _mm256_andnot_si256(tmp4_5, mb4_5);
 486                         rx_pkts[i + 4]->hash.fdir.hi = _mm256_extract_epi32(fdir_mb4_5, 3);
 487                         rx_pkts[i + 5]->hash.fdir.hi = _mm256_extract_epi32(fdir_mb4_5, 7);
 488
 489                         __m256i tmp6_7 = _mm256_alignr_epi8(fdir_mask, fdir_mask, 4);
 490                         __m256i fdir_mb6_7 = _mm256_and_si256(mb6_7, tmp6_7);
 491                         tmp6_7 = _mm256_blend_epi32(fdir_zero_mask, tmp6_7,
 492                                                     FDIR_BLEND_MASK);
 493                         mb6_7 = _mm256_andnot_si256(tmp6_7, mb6_7);
 494                         rx_pkts[i + 6]->hash.fdir.hi = _mm256_extract_epi32(fdir_mb6_7, 3);
 495                         rx_pkts[i + 7]->hash.fdir.hi = _mm256_extract_epi32(fdir_mb6_7, 7);
 496
 497                         /* End of 16B descriptor handling */
 498 #else
 499                         /* 32B descriptor FDIR ID mark handling. Returns bits
 500                          * to be OR-ed into the mbuf olflags.
 501                          */
 502                         __m256i fdir_add_flags;
 503                         fdir_add_flags = desc_fdir_processing_32b(rxdp, rx_pkts, i, 0);
 504                         mbuf_flags = _mm256_or_si256(mbuf_flags, fdir_add_flags);
 505
 506                         fdir_add_flags = desc_fdir_processing_32b(rxdp, rx_pkts, i, 2);
 507                         mbuf_flags = _mm256_or_si256(mbuf_flags, fdir_add_flags);
 508
 509                         fdir_add_flags = desc_fdir_processing_32b(rxdp, rx_pkts, i, 4);
 510                         mbuf_flags = _mm256_or_si256(mbuf_flags, fdir_add_flags);
 511
 512                         fdir_add_flags = desc_fdir_processing_32b(rxdp, rx_pkts, i, 6);
 513                         mbuf_flags = _mm256_or_si256(mbuf_flags, fdir_add_flags);
 514                         /* End 32B desc handling */
 515 #endif /* RTE_LIBRTE_I40E_16BYTE_RX_DESC */
 516
 517                 } /* if() on FDIR enabled */
 518
 519                 /*
 520                  * At this point, we have the 8 sets of flags in the low 16-bits
 521                  * of each 32-bit value in vlan0.
 522                  * We want to extract these, and merge them with the mbuf init data
 523                  * so we can do a single write to the mbuf to set the flags
 524                  * and all the other initialization fields. Extracting the
 525                  * appropriate flags means that we have to do a shift and blend for
 526                  * each mbuf before we do the write. However, we can also
 527                  * add in the previously computed rx_descriptor fields to
 528                  * make a single 256-bit write per mbuf
 529                  */
 530                 /* check the structure matches expectations */
 531                 RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, ol_flags) !=
 532                                 offsetof(struct rte_mbuf, rearm_data) + 8);
 533                 RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, rearm_data) !=
 534                                 RTE_ALIGN(offsetof(struct rte_mbuf, rearm_data), 16));
 535                 /* build up data and do writes */
 536                 __m256i rearm0, rearm1, rearm2, rearm3, rearm4, rearm5,
 537                                 rearm6, rearm7;
 538                 rearm6 = _mm256_blend_epi32(mbuf_init, _mm256_slli_si256(mbuf_flags, 8), 0x04);
 539                 rearm4 = _mm256_blend_epi32(mbuf_init, _mm256_slli_si256(mbuf_flags, 4), 0x04);
 540                 rearm2 = _mm256_blend_epi32(mbuf_init, mbuf_flags, 0x04);
 541                 rearm0 = _mm256_blend_epi32(mbuf_init, _mm256_srli_si256(mbuf_flags, 4), 0x04);
 542                 /* permute to add in the rx_descriptor e.g. rss fields */
 543                 rearm6 = _mm256_permute2f128_si256(rearm6, mb6_7, 0x20);
 544                 rearm4 = _mm256_permute2f128_si256(rearm4, mb4_5, 0x20);
 545                 rearm2 = _mm256_permute2f128_si256(rearm2, mb2_3, 0x20);
 546                 rearm0 = _mm256_permute2f128_si256(rearm0, mb0_1, 0x20);
 547                 /* write to mbuf */
 548                 _mm256_storeu_si256((__m256i *)&rx_pkts[i + 6]->rearm_data, rearm6);
 549                 _mm256_storeu_si256((__m256i *)&rx_pkts[i + 4]->rearm_data, rearm4);
 550                 _mm256_storeu_si256((__m256i *)&rx_pkts[i + 2]->rearm_data, rearm2);
 551                 _mm256_storeu_si256((__m256i *)&rx_pkts[i + 0]->rearm_data, rearm0);
 552
 553                 /* repeat for the odd mbufs */
 554                 const __m256i odd_flags = _mm256_castsi128_si256(
 555                                 _mm256_extracti128_si256(mbuf_flags, 1));
 556                 rearm7 = _mm256_blend_epi32(mbuf_init, _mm256_slli_si256(odd_flags, 8), 0x04);
 557                 rearm5 = _mm256_blend_epi32(mbuf_init, _mm256_slli_si256(odd_flags, 4), 0x04);
 558                 rearm3 = _mm256_blend_epi32(mbuf_init, odd_flags, 0x04);
 559                 rearm1 = _mm256_blend_epi32(mbuf_init, _mm256_srli_si256(odd_flags, 4), 0x04);
 560                 /* since odd mbufs are already in hi 128-bits use blend */
 561                 rearm7 = _mm256_blend_epi32(rearm7, mb6_7, 0xF0);
 562                 rearm5 = _mm256_blend_epi32(rearm5, mb4_5, 0xF0);
 563                 rearm3 = _mm256_blend_epi32(rearm3, mb2_3, 0xF0);
 564                 rearm1 = _mm256_blend_epi32(rearm1, mb0_1, 0xF0);
 565                 /* again write to mbufs */
 566                 _mm256_storeu_si256((__m256i *)&rx_pkts[i + 7]->rearm_data, rearm7);
 567                 _mm256_storeu_si256((__m256i *)&rx_pkts[i + 5]->rearm_data, rearm5);
 568                 _mm256_storeu_si256((__m256i *)&rx_pkts[i + 3]->rearm_data, rearm3);
 569                 _mm256_storeu_si256((__m256i *)&rx_pkts[i + 1]->rearm_data, rearm1);
 570
 571                 /* extract and record EOP bit */
 572                 if (split_packet) {
 573                         const __m128i eop_mask = _mm_set1_epi16(
 574                                         1 << I40E_RX_DESC_STATUS_EOF_SHIFT);
 575                         const __m256i eop_bits256 = _mm256_and_si256(status0_7,
 576                                         eop_check);
 577                         /* pack status bits into a single 128-bit register */
 578                         const __m128i eop_bits = _mm_packus_epi32(
 579                                         _mm256_castsi256_si128(eop_bits256),
 580                                         _mm256_extractf128_si256(eop_bits256, 1));
 581                         /*
 582                          * flip bits, and mask out the EOP bit, which is now
 583                          * a split-packet bit i.e. !EOP, rather than EOP one.
 584                          */
 585                         __m128i split_bits = _mm_andnot_si128(eop_bits,
 586                                         eop_mask);
 587                         /*
 588                          * eop bits are out of order, so we need to shuffle them
 589                          * back into order again. In doing so, only use low 8
 590                          * bits, which acts like another pack instruction
 591                          * The original order is (hi->lo): 1,3,5,7,0,2,4,6
 592                          * [Since we use epi8, the 16-bit positions are
 593                          * multiplied by 2 in the eop_shuffle value.]
 594                          */
 595                         __m128i eop_shuffle = _mm_set_epi8(
 596                                         0xFF, 0xFF, 0xFF, 0xFF, /* zero hi 64b */
 597                                         0xFF, 0xFF, 0xFF, 0xFF,
 598                                         8, 0, 10, 2, /* move values to lo 64b */
 599                                         12, 4, 14, 6);
 600                         split_bits = _mm_shuffle_epi8(split_bits, eop_shuffle);
 601                         *(uint64_t *)split_packet = _mm_cvtsi128_si64(split_bits);
 602                         split_packet += RTE_I40E_DESCS_PER_LOOP_AVX;
 603                 }
 604
 605                 /* perform dd_check */
 606                 status0_7 = _mm256_and_si256(status0_7, dd_check);
 607                 status0_7 = _mm256_packs_epi32(status0_7,
 608                                 _mm256_setzero_si256());
 609
 610                 uint64_t burst = __builtin_popcountll(_mm_cvtsi128_si64(
 611                                 _mm256_extracti128_si256(status0_7, 1)));
 612                 burst += __builtin_popcountll(_mm_cvtsi128_si64(
 613                                 _mm256_castsi256_si128(status0_7)));
 614                 received += burst;
 615                 if (burst != RTE_I40E_DESCS_PER_LOOP_AVX)
 616                         break;
 617         }
 618
 619         /* update tail pointers */
 620         rxq->rx_tail += received;
 621         rxq->rx_tail &= (rxq->nb_rx_desc - 1);
 622         if ((rxq->rx_tail & 1) == 1 && received > 1) { /* keep avx2 aligned */
 623                 rxq->rx_tail--;
 624                 received--;
 625         }
 626         rxq->rxrearm_nb += received;
 627         return received;
 628 }
 629
 630 /*
 631  * Notice:
 632  * - nb_pkts < RTE_I40E_DESCS_PER_LOOP, just return no packet
 633  */
 634 uint16_t
 635 i40e_recv_pkts_vec_avx2(void *rx_queue, struct rte_mbuf **rx_pkts,
 636                    uint16_t nb_pkts)
 637 {
 638         return _recv_raw_pkts_vec_avx2(rx_queue, rx_pkts, nb_pkts, NULL);
 639 }
 640
 641 /*
 642  * vPMD receive routine that reassembles single burst of 32 scattered packets
 643  * Notice:
 644  * - nb_pkts < RTE_I40E_DESCS_PER_LOOP, just return no packet
 645  */
 646 static uint16_t
 647 i40e_recv_scattered_burst_vec_avx2(void *rx_queue, struct rte_mbuf **rx_pkts,
 648                              uint16_t nb_pkts)
 649 {
 650         struct i40e_rx_queue *rxq = rx_queue;
 651         uint8_t split_flags[RTE_I40E_VPMD_RX_BURST] = {0};
 652
 653         /* get some new buffers */
 654         uint16_t nb_bufs = _recv_raw_pkts_vec_avx2(rxq, rx_pkts, nb_pkts,
 655                         split_flags);
 656         if (nb_bufs == 0)
 657                 return 0;
 658
 659         /* happy day case, full burst + no packets to be joined */
 660         const uint64_t *split_fl64 = (uint64_t *)split_flags;
 661
 662         if (rxq->pkt_first_seg == NULL &&
 663                         split_fl64[0] == 0 && split_fl64[1] == 0 &&
 664                         split_fl64[2] == 0 && split_fl64[3] == 0)
 665                 return nb_bufs;
 666
 667         /* reassemble any packets that need reassembly*/
 668         unsigned int i = 0;
 669
 670         if (rxq->pkt_first_seg == NULL) {
 671                 /* find the first split flag, and only reassemble then*/
 672                 while (i < nb_bufs && !split_flags[i])
 673                         i++;
 674                 if (i == nb_bufs)
 675                         return nb_bufs;
 676                 rxq->pkt_first_seg = rx_pkts[i];
 677         }
 678         return i + reassemble_packets(rxq, &rx_pkts[i], nb_bufs - i,
 679                 &split_flags[i]);
 680 }
 681
 682 /*
 683  * vPMD receive routine that reassembles scattered packets.
 684  * Main receive routine that can handle arbitrary burst sizes
 685  * Notice:
 686  * - nb_pkts < RTE_I40E_DESCS_PER_LOOP, just return no packet
 687  */
 688 uint16_t
 689 i40e_recv_scattered_pkts_vec_avx2(void *rx_queue, struct rte_mbuf **rx_pkts,
 690                              uint16_t nb_pkts)
 691 {
 692         uint16_t retval = 0;
 693         while (nb_pkts > RTE_I40E_VPMD_RX_BURST) {
 694                 uint16_t burst = i40e_recv_scattered_burst_vec_avx2(rx_queue,
 695                                 rx_pkts + retval, RTE_I40E_VPMD_RX_BURST);
 696                 retval += burst;
 697                 nb_pkts -= burst;
 698                 if (burst < RTE_I40E_VPMD_RX_BURST)
 699                         return retval;
 700         }
 701         return retval + i40e_recv_scattered_burst_vec_avx2(rx_queue,
 702                                 rx_pkts + retval, nb_pkts);
 703 }
 704
 705
 706 static inline void
 707 vtx1(volatile struct i40e_tx_desc *txdp,
 708                 struct rte_mbuf *pkt, uint64_t flags)
 709 {
 710         uint64_t high_qw = (I40E_TX_DESC_DTYPE_DATA |
 711                         ((uint64_t)flags  << I40E_TXD_QW1_CMD_SHIFT) |
 712                         ((uint64_t)pkt->data_len << I40E_TXD_QW1_TX_BUF_SZ_SHIFT));
 713
 714         __m128i descriptor = _mm_set_epi64x(high_qw,
 715                                 pkt->buf_iova + pkt->data_off);
 716         _mm_store_si128((__m128i *)txdp, descriptor);
 717 }
 718
 719 static inline void
 720 vtx(volatile struct i40e_tx_desc *txdp,
 721                 struct rte_mbuf **pkt, uint16_t nb_pkts,  uint64_t flags)
 722 {
 723         const uint64_t hi_qw_tmpl = (I40E_TX_DESC_DTYPE_DATA |
 724                         ((uint64_t)flags  << I40E_TXD_QW1_CMD_SHIFT));
 725
 726         /* if unaligned on 32-bit boundary, do one to align */
 727         if (((uintptr_t)txdp & 0x1F) != 0 && nb_pkts != 0) {
 728                 vtx1(txdp, *pkt, flags);
 729                 nb_pkts--, txdp++, pkt++;
 730         }
 731
 732         /* do two at a time while possible, in bursts */
 733         for (; nb_pkts > 3; txdp += 4, pkt += 4, nb_pkts -= 4) {
 734                 uint64_t hi_qw3 = hi_qw_tmpl |
 735                                 ((uint64_t)pkt[3]->data_len << I40E_TXD_QW1_TX_BUF_SZ_SHIFT);
 736                 uint64_t hi_qw2 = hi_qw_tmpl |
 737                                 ((uint64_t)pkt[2]->data_len << I40E_TXD_QW1_TX_BUF_SZ_SHIFT);
 738                 uint64_t hi_qw1 = hi_qw_tmpl |
 739                                 ((uint64_t)pkt[1]->data_len << I40E_TXD_QW1_TX_BUF_SZ_SHIFT);
 740                 uint64_t hi_qw0 = hi_qw_tmpl |
 741                                 ((uint64_t)pkt[0]->data_len << I40E_TXD_QW1_TX_BUF_SZ_SHIFT);
 742
 743                 __m256i desc2_3 = _mm256_set_epi64x(
 744                                 hi_qw3, pkt[3]->buf_iova + pkt[3]->data_off,
 745                                 hi_qw2, pkt[2]->buf_iova + pkt[2]->data_off);
 746                 __m256i desc0_1 = _mm256_set_epi64x(
 747                                 hi_qw1, pkt[1]->buf_iova + pkt[1]->data_off,
 748                                 hi_qw0, pkt[0]->buf_iova + pkt[0]->data_off);
 749                 _mm256_store_si256((void *)(txdp + 2), desc2_3);
 750                 _mm256_store_si256((void *)txdp, desc0_1);
 751         }
 752
 753         /* do any last ones */
 754         while (nb_pkts) {
 755                 vtx1(txdp, *pkt, flags);
 756                 txdp++, pkt++, nb_pkts--;
 757         }
 758 }
 759
 760 static inline uint16_t
 761 i40e_xmit_fixed_burst_vec_avx2(void *tx_queue, struct rte_mbuf **tx_pkts,
 762                           uint16_t nb_pkts)
 763 {
 764         struct i40e_tx_queue *txq = (struct i40e_tx_queue *)tx_queue;
 765         volatile struct i40e_tx_desc *txdp;
 766         struct i40e_tx_entry *txep;
 767         uint16_t n, nb_commit, tx_id;
 768         uint64_t flags = I40E_TD_CMD;
 769         uint64_t rs = I40E_TX_DESC_CMD_RS | I40E_TD_CMD;
 770
 771         /* cross rx_thresh boundary is not allowed */
 772         nb_pkts = RTE_MIN(nb_pkts, txq->tx_rs_thresh);
 773
 774         if (txq->nb_tx_free < txq->tx_free_thresh)
 775                 i40e_tx_free_bufs(txq);
 776
 777         nb_commit = nb_pkts = (uint16_t)RTE_MIN(txq->nb_tx_free, nb_pkts);
 778         if (unlikely(nb_pkts == 0))
 779                 return 0;
 780
 781         tx_id = txq->tx_tail;
 782         txdp = &txq->tx_ring[tx_id];
 783         txep = &txq->sw_ring[tx_id];
 784
 785         txq->nb_tx_free = (uint16_t)(txq->nb_tx_free - nb_pkts);
 786
 787         n = (uint16_t)(txq->nb_tx_desc - tx_id);
 788         if (nb_commit >= n) {
 789                 tx_backlog_entry(txep, tx_pkts, n);
 790
 791                 vtx(txdp, tx_pkts, n - 1, flags);
 792                 tx_pkts += (n - 1);
 793                 txdp += (n - 1);
 794
 795                 vtx1(txdp, *tx_pkts++, rs);
 796
 797                 nb_commit = (uint16_t)(nb_commit - n);
 798
 799                 tx_id = 0;
 800                 txq->tx_next_rs = (uint16_t)(txq->tx_rs_thresh - 1);
 801
 802                 /* avoid reach the end of ring */
 803                 txdp = &txq->tx_ring[tx_id];
 804                 txep = &txq->sw_ring[tx_id];
 805         }
 806
 807         tx_backlog_entry(txep, tx_pkts, nb_commit);
 808
 809         vtx(txdp, tx_pkts, nb_commit, flags);
 810
 811         tx_id = (uint16_t)(tx_id + nb_commit);
 812         if (tx_id > txq->tx_next_rs) {
 813                 txq->tx_ring[txq->tx_next_rs].cmd_type_offset_bsz |=
 814                         rte_cpu_to_le_64(((uint64_t)I40E_TX_DESC_CMD_RS) <<
 815                                                 I40E_TXD_QW1_CMD_SHIFT);
 816                 txq->tx_next_rs =
 817                         (uint16_t)(txq->tx_next_rs + txq->tx_rs_thresh);
 818         }
 819
 820         txq->tx_tail = tx_id;
 821
 822         I40E_PCI_REG_WC_WRITE(txq->qtx_tail, txq->tx_tail);
 823
 824         return nb_pkts;
 825 }
 826
 827 uint16_t
 828 i40e_xmit_pkts_vec_avx2(void *tx_queue, struct rte_mbuf **tx_pkts,
 829                    uint16_t nb_pkts)
 830 {
 831         uint16_t nb_tx = 0;
 832         struct i40e_tx_queue *txq = (struct i40e_tx_queue *)tx_queue;
 833
 834         while (nb_pkts) {
 835                 uint16_t ret, num;
 836
 837                 num = (uint16_t)RTE_MIN(nb_pkts, txq->tx_rs_thresh);
 838                 ret = i40e_xmit_fixed_burst_vec_avx2(tx_queue, &tx_pkts[nb_tx],
 839                                                 num);
 840                 nb_tx += ret;
 841                 nb_pkts -= ret;
 842                 if (ret < num)
 843                         break;
 844         }
 845
 846         return nb_tx;
 847 }