drivers/net/i40e/i40e_rxtx_vec_avx512.c

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(c) 2020 Intel Corporation
   3  */
   4
   5 #include <stdint.h>
   6 #include <ethdev_driver.h>
   7 #include <rte_malloc.h>
   8
   9 #include "base/i40e_prototype.h"
  10 #include "base/i40e_type.h"
  11 #include "i40e_ethdev.h"
  12 #include "i40e_rxtx.h"
  13 #include "i40e_rxtx_vec_common.h"
  14 #include "i40e_rxtx_common_avx.h"
  15
  16 #include <rte_vect.h>
  17
  18 #ifndef __INTEL_COMPILER
  19 #pragma GCC diagnostic ignored "-Wcast-qual"
  20 #endif
  21
  22 #define RTE_I40E_DESCS_PER_LOOP_AVX 8
  23
  24 static __rte_always_inline void
  25 i40e_rxq_rearm(struct i40e_rx_queue *rxq)
  26 {
  27         int i;
  28         uint16_t rx_id;
  29         volatile union i40e_rx_desc *rxdp;
  30         struct i40e_rx_entry *rxep = &rxq->sw_ring[rxq->rxrearm_start];
  31         struct rte_mempool_cache *cache = rte_mempool_default_cache(rxq->mp,
  32                         rte_lcore_id());
  33
  34         rxdp = rxq->rx_ring + rxq->rxrearm_start;
  35
  36         if (unlikely(!cache))
  37                 return i40e_rxq_rearm_common(rxq, true);
  38
  39         /* We need to pull 'n' more MBUFs into the software ring from mempool
  40          * We inline the mempool function here, so we can vectorize the copy
  41          * from the cache into the shadow ring.
  42          */
  43
  44         if (cache->len < RTE_I40E_RXQ_REARM_THRESH) {
  45                 /* No. Backfill the cache first, and then fill from it */
  46                 uint32_t req = RTE_I40E_RXQ_REARM_THRESH + (cache->size -
  47                                 cache->len);
  48
  49                 /* How many do we require
  50                  * i.e. number to fill the cache + the request
  51                  */
  52                 int ret = rte_mempool_ops_dequeue_bulk(rxq->mp,
  53                                 &cache->objs[cache->len], req);
  54                 if (ret == 0) {
  55                         cache->len += req;
  56                 } else {
  57                         if (rxq->rxrearm_nb + RTE_I40E_RXQ_REARM_THRESH >=
  58                                         rxq->nb_rx_desc) {
  59                                 __m128i dma_addr0;
  60
  61                                 dma_addr0 = _mm_setzero_si128();
  62                                 for (i = 0; i < RTE_I40E_DESCS_PER_LOOP; i++) {
  63                                         rxep[i].mbuf = &rxq->fake_mbuf;
  64                                         _mm_store_si128
  65                                                 ((__m128i *)&rxdp[i].read,
  66                                                         dma_addr0);
  67                                 }
  68                         }
  69                         rte_eth_devices[rxq->port_id].data->rx_mbuf_alloc_failed +=
  70                                         RTE_I40E_RXQ_REARM_THRESH;
  71                         return;
  72                 }
  73         }
  74
  75         const __m512i iova_offsets =  _mm512_set1_epi64
  76                 (offsetof(struct rte_mbuf, buf_iova));
  77         const __m512i headroom = _mm512_set1_epi64(RTE_PKTMBUF_HEADROOM);
  78
  79 #ifndef RTE_LIBRTE_I40E_16BYTE_RX_DESC
  80         /* to shuffle the addresses to correct slots. Values 4-7 will contain
  81          * zeros, so use 7 for a zero-value.
  82          */
  83         const __m512i permute_idx = _mm512_set_epi64(7, 7, 3, 1, 7, 7, 2, 0);
  84 #else
  85         const __m512i permute_idx = _mm512_set_epi64(7, 3, 6, 2, 5, 1, 4, 0);
  86 #endif
  87
  88         /* Initialize the mbufs in vector, process 8 mbufs in one loop, taking
  89          * from mempool cache and populating both shadow and HW rings
  90          */
  91         for (i = 0; i < RTE_I40E_RXQ_REARM_THRESH / 8; i++) {
  92                 const __m512i mbuf_ptrs = _mm512_loadu_si512
  93                         (&cache->objs[cache->len - 8]);
  94                 _mm512_store_si512(rxep, mbuf_ptrs);
  95
  96                 /* gather iova of mbuf0-7 into one zmm reg */
  97                 const __m512i iova_base_addrs = _mm512_i64gather_epi64
  98                         (_mm512_add_epi64(mbuf_ptrs, iova_offsets),
  99                                 0, /* base */
 100                                 1 /* scale */);
 101                 const __m512i iova_addrs = _mm512_add_epi64(iova_base_addrs,
 102                                 headroom);
 103 #ifndef RTE_LIBRTE_I40E_16BYTE_RX_DESC
 104                 const __m512i iovas0 = _mm512_castsi256_si512
 105                         (_mm512_extracti64x4_epi64(iova_addrs, 0));
 106                 const __m512i iovas1 = _mm512_castsi256_si512
 107                         (_mm512_extracti64x4_epi64(iova_addrs, 1));
 108
 109                 /* permute leaves desc 2-3 addresses in header address slots 0-1
 110                  * but these are ignored by driver since header split not
 111                  * enabled. Similarly for desc 4 & 5.
 112                  */
 113                 const __m512i desc_rd_0_1 = _mm512_permutexvar_epi64
 114                         (permute_idx, iovas0);
 115                 const __m512i desc_rd_2_3 = _mm512_bsrli_epi128(desc_rd_0_1, 8);
 116
 117                 const __m512i desc_rd_4_5 = _mm512_permutexvar_epi64
 118                         (permute_idx, iovas1);
 119                 const __m512i desc_rd_6_7 = _mm512_bsrli_epi128(desc_rd_4_5, 8);
 120
 121                 _mm512_store_si512((void *)rxdp, desc_rd_0_1);
 122                 _mm512_store_si512((void *)(rxdp + 2), desc_rd_2_3);
 123                 _mm512_store_si512((void *)(rxdp + 4), desc_rd_4_5);
 124                 _mm512_store_si512((void *)(rxdp + 6), desc_rd_6_7);
 125 #else
 126                 /* permute leaves desc 4-7 addresses in header address slots 0-3
 127                  * but these are ignored by driver since header split not
 128                  * enabled.
 129                  */
 130                 const __m512i desc_rd_0_3 = _mm512_permutexvar_epi64
 131                         (permute_idx, iova_addrs);
 132                 const __m512i desc_rd_4_7 = _mm512_bsrli_epi128(desc_rd_0_3, 8);
 133
 134                 _mm512_store_si512((void *)rxdp, desc_rd_0_3);
 135                 _mm512_store_si512((void *)(rxdp + 4), desc_rd_4_7);
 136 #endif
 137                 rxep += 8, rxdp += 8, cache->len -= 8;
 138         }
 139
 140         rxq->rxrearm_start += RTE_I40E_RXQ_REARM_THRESH;
 141         if (rxq->rxrearm_start >= rxq->nb_rx_desc)
 142                 rxq->rxrearm_start = 0;
 143
 144         rxq->rxrearm_nb -= RTE_I40E_RXQ_REARM_THRESH;
 145
 146         rx_id = (uint16_t)((rxq->rxrearm_start == 0) ?
 147                              (rxq->nb_rx_desc - 1) : (rxq->rxrearm_start - 1));
 148
 149         /* Update the tail pointer on the NIC */
 150         I40E_PCI_REG_WC_WRITE(rxq->qrx_tail, rx_id);
 151 }
 152
 153 #ifndef RTE_LIBRTE_I40E_16BYTE_RX_DESC
 154 /* Handles 32B descriptor FDIR ID processing:
 155  * rxdp: receive descriptor ring, required to load 2nd 16B half of each desc
 156  * rx_pkts: required to store metadata back to mbufs
 157  * pkt_idx: offset into the burst, increments in vector widths
 158  * desc_idx: required to select the correct shift at compile time
 159  */
 160 static inline __m256i
 161 desc_fdir_processing_32b(volatile union i40e_rx_desc *rxdp,
 162                          struct rte_mbuf **rx_pkts,
 163                          const uint32_t pkt_idx,
 164                          const uint32_t desc_idx)
 165 {
 166         /* 32B desc path: load rxdp.wb.qword2 for EXT_STATUS and FLEXBH_STAT */
 167         __m128i *rxdp_desc_0 = (void *)(&rxdp[desc_idx + 0].wb.qword2);
 168         __m128i *rxdp_desc_1 = (void *)(&rxdp[desc_idx + 1].wb.qword2);
 169         const __m128i desc_qw2_0 = _mm_load_si128(rxdp_desc_0);
 170         const __m128i desc_qw2_1 = _mm_load_si128(rxdp_desc_1);
 171
 172         /* Mask for FLEXBH_STAT, and the FDIR_ID value to compare against. The
 173          * remaining data is set to all 1's to pass through data.
 174          */
 175         const __m256i flexbh_mask = _mm256_set_epi32(-1, -1, -1, 3 << 4,
 176                                                      -1, -1, -1, 3 << 4);
 177         const __m256i flexbh_id   = _mm256_set_epi32(-1, -1, -1, 1 << 4,
 178                                                      -1, -1, -1, 1 << 4);
 179
 180         /* Load descriptor, check for FLEXBH bits, generate a mask for both
 181          * packets in the register.
 182          */
 183         __m256i desc_qw2_0_1 =
 184                 _mm256_inserti128_si256(_mm256_castsi128_si256(desc_qw2_0),
 185                                         desc_qw2_1, 1);
 186         __m256i desc_tmp_msk = _mm256_and_si256(flexbh_mask, desc_qw2_0_1);
 187         __m256i fdir_mask = _mm256_cmpeq_epi32(flexbh_id, desc_tmp_msk);
 188         __m256i fdir_data = _mm256_alignr_epi8(desc_qw2_0_1, desc_qw2_0_1, 12);
 189         __m256i desc_fdir_data = _mm256_and_si256(fdir_mask, fdir_data);
 190
 191         /* Write data out to the mbuf. There is no store to this area of the
 192          * mbuf today, so we cannot combine it with another store.
 193          */
 194         const uint32_t idx_0 = pkt_idx + desc_idx;
 195         const uint32_t idx_1 = pkt_idx + desc_idx + 1;
 196
 197         rx_pkts[idx_0]->hash.fdir.hi = _mm256_extract_epi32(desc_fdir_data, 0);
 198         rx_pkts[idx_1]->hash.fdir.hi = _mm256_extract_epi32(desc_fdir_data, 4);
 199
 200         /* Create mbuf flags as required for mbuf_flags layout
 201          *  (That's high lane [1,3,5,7, 0,2,4,6] as u32 lanes).
 202          * Approach:
 203          * - Mask away bits not required from the fdir_mask
 204          * - Leave the PKT_FDIR_ID bit (1 << 13)
 205          * - Position that bit correctly based on packet number
 206          * - OR in the resulting bit to mbuf_flags
 207          */
 208         RTE_BUILD_BUG_ON(PKT_RX_FDIR_ID != (1 << 13));
 209         __m256i mbuf_flag_mask = _mm256_set_epi32(0, 0, 0, 1 << 13,
 210                                                   0, 0, 0, 1 << 13);
 211         __m256i desc_flag_bit =  _mm256_and_si256(mbuf_flag_mask, fdir_mask);
 212
 213         /* For static-inline function, this will be stripped out
 214          * as the desc_idx is a hard-coded constant.
 215          */
 216         switch (desc_idx) {
 217         case 0:
 218                 return _mm256_alignr_epi8(desc_flag_bit, desc_flag_bit,  4);
 219         case 2:
 220                 return _mm256_alignr_epi8(desc_flag_bit, desc_flag_bit,  8);
 221         case 4:
 222                 return _mm256_alignr_epi8(desc_flag_bit, desc_flag_bit, 12);
 223         case 6:
 224                 return desc_flag_bit;
 225         default:
 226                 break;
 227         }
 228
 229         /* NOT REACHED, see above switch returns */
 230         return _mm256_setzero_si256();
 231 }
 232 #endif /* RTE_LIBRTE_I40E_16BYTE_RX_DESC */
 233
 234 #define PKTLEN_SHIFT     10
 235
 236 /* Force inline as some compilers will not inline by default. */
 237 static __rte_always_inline uint16_t
 238 _recv_raw_pkts_vec_avx512(struct i40e_rx_queue *rxq, struct rte_mbuf **rx_pkts,
 239                           uint16_t nb_pkts, uint8_t *split_packet)
 240 {
 241         const uint32_t *ptype_tbl = rxq->vsi->adapter->ptype_tbl;
 242         const __m256i mbuf_init = _mm256_set_epi64x(0, 0,
 243                         0, rxq->mbuf_initializer);
 244         struct i40e_rx_entry *sw_ring = &rxq->sw_ring[rxq->rx_tail];
 245         volatile union i40e_rx_desc *rxdp = rxq->rx_ring + rxq->rx_tail;
 246
 247         rte_prefetch0(rxdp);
 248
 249         /* nb_pkts has to be floor-aligned to RTE_I40E_DESCS_PER_LOOP_AVX */
 250         nb_pkts = RTE_ALIGN_FLOOR(nb_pkts, RTE_I40E_DESCS_PER_LOOP_AVX);
 251
 252         /* See if we need to rearm the RX queue - gives the prefetch a bit
 253          * of time to act
 254          */
 255         if (rxq->rxrearm_nb > RTE_I40E_RXQ_REARM_THRESH)
 256                 i40e_rxq_rearm(rxq);
 257
 258         /* Before we start moving massive data around, check to see if
 259          * there is actually a packet available
 260          */
 261         if (!(rxdp->wb.qword1.status_error_len &
 262                         rte_cpu_to_le_32(1 << I40E_RX_DESC_STATUS_DD_SHIFT)))
 263                 return 0;
 264
 265         /* constants used in processing loop */
 266         const __m512i crc_adjust =
 267                 _mm512_set4_epi32
 268                         (0,             /* ignore non-length fields */
 269                          -rxq->crc_len, /* sub crc on data_len */
 270                          -rxq->crc_len, /* sub crc on pkt_len */
 271                          0              /* ignore non-length fields */
 272                         );
 273
 274         /* 8 packets DD mask, LSB in each 32-bit value */
 275         const __m256i dd_check = _mm256_set1_epi32(1);
 276
 277         /* 8 packets EOP mask, second-LSB in each 32-bit value */
 278         const __m256i eop_check = _mm256_slli_epi32(dd_check,
 279                         I40E_RX_DESC_STATUS_EOF_SHIFT);
 280
 281         /* mask to shuffle from desc. to mbuf (2 descriptors)*/
 282         const __m512i shuf_msk =
 283                 _mm512_set4_epi32
 284                         (/* rss hash parsed separately */
 285                          /* octet 4~7, 32bits rss */
 286                          7 << 24 | 6 << 16 | 5 << 8 | 4,
 287                          /* octet 2~3, low 16 bits vlan_macip */
 288                          /* octet 14~15, 16 bits data_len */
 289                          3 << 24 | 2 << 16 | 15 << 8 | 14,
 290                          /* skip hi 16 bits pkt_len, zero out */
 291                          /* octet 14~15, 16 bits pkt_len */
 292                          0xFFFF << 16 | 15 << 8 | 14,
 293                          /* pkt_type set as unknown */
 294                          0xFFFFFFFF
 295                         );
 296         /* compile-time check the above crc and shuffle layout is correct.
 297          * NOTE: the first field (lowest address) is given last in set_epi
 298          * calls above.
 299          */
 300         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, pkt_len) !=
 301                         offsetof(struct rte_mbuf, rx_descriptor_fields1) + 4);
 302         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, data_len) !=
 303                         offsetof(struct rte_mbuf, rx_descriptor_fields1) + 8);
 304         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, vlan_tci) !=
 305                         offsetof(struct rte_mbuf, rx_descriptor_fields1) + 10);
 306         RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, hash) !=
 307                         offsetof(struct rte_mbuf, rx_descriptor_fields1) + 12);
 308
 309         /* Status/Error flag masks */
 310         /* mask everything except RSS, flow director and VLAN flags
 311          * bit2 is for VLAN tag, bit11 for flow director indication
 312          * bit13:12 for RSS indication. Bits 3-5 of error
 313          * field (bits 22-24) are for IP/L4 checksum errors
 314          */
 315         const __m256i flags_mask = _mm256_set1_epi32
 316                 ((1 << 2) | (1 << 11) | (3 << 12) | (7 << 22));
 317
 318         /* data to be shuffled by result of flag mask. If VLAN bit is set,
 319          * (bit 2), then position 4 in this array will be used in the
 320          * destination
 321          */
 322         const __m256i vlan_flags_shuf = _mm256_set_epi32
 323                 (0, 0, PKT_RX_VLAN | PKT_RX_VLAN_STRIPPED, 0,
 324                 0, 0, PKT_RX_VLAN | PKT_RX_VLAN_STRIPPED, 0);
 325
 326         /* data to be shuffled by result of flag mask, shifted down 11.
 327          * If RSS/FDIR bits are set, shuffle moves appropriate flags in
 328          * place.
 329          */
 330         const __m256i rss_flags_shuf = _mm256_set_epi8
 331                 (0, 0, 0, 0, 0, 0, 0, 0,
 332                 PKT_RX_RSS_HASH | PKT_RX_FDIR, PKT_RX_RSS_HASH, 0, 0,
 333                 0, 0, PKT_RX_FDIR, 0, /* end up 128-bits */
 334                 0, 0, 0, 0, 0, 0, 0, 0,
 335                 PKT_RX_RSS_HASH | PKT_RX_FDIR, PKT_RX_RSS_HASH, 0, 0,
 336                 0, 0, PKT_RX_FDIR, 0);
 337
 338         /* data to be shuffled by the result of the flags mask shifted by 22
 339          * bits.  This gives use the l3_l4 flags.
 340          */
 341         const __m256i l3_l4_flags_shuf = _mm256_set_epi8
 342                 (0, 0, 0, 0, 0, 0, 0, 0,
 343                 /* shift right 1 bit to make sure it not exceed 255 */
 344                 (PKT_RX_OUTER_IP_CKSUM_BAD | PKT_RX_L4_CKSUM_BAD |
 345                  PKT_RX_IP_CKSUM_BAD) >> 1,
 346                 (PKT_RX_IP_CKSUM_GOOD | PKT_RX_OUTER_IP_CKSUM_BAD |
 347                  PKT_RX_L4_CKSUM_BAD) >> 1,
 348                 (PKT_RX_OUTER_IP_CKSUM_BAD | PKT_RX_IP_CKSUM_BAD) >> 1,
 349                 (PKT_RX_IP_CKSUM_GOOD | PKT_RX_OUTER_IP_CKSUM_BAD) >> 1,
 350                 (PKT_RX_L4_CKSUM_BAD | PKT_RX_IP_CKSUM_BAD) >> 1,
 351                 (PKT_RX_IP_CKSUM_GOOD | PKT_RX_L4_CKSUM_BAD) >> 1,
 352                 PKT_RX_IP_CKSUM_BAD >> 1,
 353                 (PKT_RX_IP_CKSUM_GOOD | PKT_RX_L4_CKSUM_GOOD) >> 1,
 354                 /* second 128-bits */
 355                 0, 0, 0, 0, 0, 0, 0, 0,
 356                 (PKT_RX_OUTER_IP_CKSUM_BAD | PKT_RX_L4_CKSUM_BAD |
 357                  PKT_RX_IP_CKSUM_BAD) >> 1,
 358                 (PKT_RX_IP_CKSUM_GOOD | PKT_RX_OUTER_IP_CKSUM_BAD |
 359                  PKT_RX_L4_CKSUM_BAD) >> 1,
 360                 (PKT_RX_OUTER_IP_CKSUM_BAD | PKT_RX_IP_CKSUM_BAD) >> 1,
 361                 (PKT_RX_IP_CKSUM_GOOD | PKT_RX_OUTER_IP_CKSUM_BAD) >> 1,
 362                 (PKT_RX_L4_CKSUM_BAD | PKT_RX_IP_CKSUM_BAD) >> 1,
 363                 (PKT_RX_IP_CKSUM_GOOD | PKT_RX_L4_CKSUM_BAD) >> 1,
 364                 PKT_RX_IP_CKSUM_BAD >> 1,
 365                 (PKT_RX_IP_CKSUM_GOOD | PKT_RX_L4_CKSUM_GOOD) >> 1);
 366
 367         const __m256i cksum_mask = _mm256_set1_epi32
 368                 (PKT_RX_IP_CKSUM_GOOD | PKT_RX_IP_CKSUM_BAD |
 369                 PKT_RX_L4_CKSUM_GOOD | PKT_RX_L4_CKSUM_BAD |
 370                 PKT_RX_OUTER_IP_CKSUM_BAD);
 371
 372         uint16_t i, received;
 373
 374         for (i = 0, received = 0; i < nb_pkts;
 375                         i += RTE_I40E_DESCS_PER_LOOP_AVX,
 376                         rxdp += RTE_I40E_DESCS_PER_LOOP_AVX) {
 377                 /* step 1, copy over 8 mbuf pointers to rx_pkts array */
 378                 _mm256_storeu_si256((void *)&rx_pkts[i],
 379                                 _mm256_loadu_si256((void *)&sw_ring[i]));
 380 #ifdef RTE_ARCH_X86_64
 381                 _mm256_storeu_si256((void *)&rx_pkts[i + 4],
 382                                 _mm256_loadu_si256((void *)&sw_ring[i + 4]));
 383 #endif
 384
 385                 __m512i raw_desc0_3, raw_desc4_7;
 386                 __m256i raw_desc0_1, raw_desc2_3, raw_desc4_5, raw_desc6_7;
 387
 388                 /* load in descriptors, in reverse order */
 389                 const __m128i raw_desc7 =
 390                         _mm_load_si128((void *)(rxdp + 7));
 391                 rte_compiler_barrier();
 392                 const __m128i raw_desc6 =
 393                         _mm_load_si128((void *)(rxdp + 6));
 394                 rte_compiler_barrier();
 395                 const __m128i raw_desc5 =
 396                         _mm_load_si128((void *)(rxdp + 5));
 397                 rte_compiler_barrier();
 398                 const __m128i raw_desc4 =
 399                         _mm_load_si128((void *)(rxdp + 4));
 400                 rte_compiler_barrier();
 401                 const __m128i raw_desc3 =
 402                         _mm_load_si128((void *)(rxdp + 3));
 403                 rte_compiler_barrier();
 404                 const __m128i raw_desc2 =
 405                         _mm_load_si128((void *)(rxdp + 2));
 406                 rte_compiler_barrier();
 407                 const __m128i raw_desc1 =
 408                         _mm_load_si128((void *)(rxdp + 1));
 409                 rte_compiler_barrier();
 410                 const __m128i raw_desc0 =
 411                         _mm_load_si128((void *)(rxdp + 0));
 412
 413                 raw_desc6_7 =
 414                         _mm256_inserti128_si256
 415                                 (_mm256_castsi128_si256(raw_desc6),
 416                                  raw_desc7, 1);
 417                 raw_desc4_5 =
 418                         _mm256_inserti128_si256
 419                                 (_mm256_castsi128_si256(raw_desc4),
 420                                  raw_desc5, 1);
 421                 raw_desc2_3 =
 422                         _mm256_inserti128_si256
 423                                 (_mm256_castsi128_si256(raw_desc2),
 424                                  raw_desc3, 1);
 425                 raw_desc0_1 =
 426                         _mm256_inserti128_si256
 427                                 (_mm256_castsi128_si256(raw_desc0),
 428                                  raw_desc1, 1);
 429
 430                 raw_desc4_7 =
 431                         _mm512_inserti64x4
 432                                 (_mm512_castsi256_si512(raw_desc4_5),
 433                                  raw_desc6_7, 1);
 434                 raw_desc0_3 =
 435                         _mm512_inserti64x4
 436                                 (_mm512_castsi256_si512(raw_desc0_1),
 437                                  raw_desc2_3, 1);
 438
 439                 if (split_packet) {
 440                         int j;
 441
 442                         for (j = 0; j < RTE_I40E_DESCS_PER_LOOP_AVX; j++)
 443                                 rte_mbuf_prefetch_part2(rx_pkts[i + j]);
 444                 }
 445
 446                 /* convert descriptors 0-7 into mbufs, adjusting length and
 447                  * re-arranging fields. Then write into the mbuf
 448                  */
 449                 const __m512i len4_7 = _mm512_slli_epi32
 450                                         (raw_desc4_7, PKTLEN_SHIFT);
 451                 const __m512i len0_3 = _mm512_slli_epi32
 452                                         (raw_desc0_3, PKTLEN_SHIFT);
 453                 const __m512i desc4_7 = _mm512_mask_blend_epi16
 454                                         (0x80808080, raw_desc4_7, len4_7);
 455                 const __m512i desc0_3 = _mm512_mask_blend_epi16
 456                                         (0x80808080, raw_desc0_3, len0_3);
 457                 __m512i mb4_7 = _mm512_shuffle_epi8(desc4_7, shuf_msk);
 458                 __m512i mb0_3 = _mm512_shuffle_epi8(desc0_3, shuf_msk);
 459
 460                 mb4_7 = _mm512_add_epi32(mb4_7, crc_adjust);
 461                 mb0_3 = _mm512_add_epi32(mb0_3, crc_adjust);
 462
 463                 /* to get packet types, shift 64-bit values down 30 bits
 464                  * and so ptype is in lower 8-bits in each
 465                  */
 466                 const __m512i ptypes4_7 = _mm512_srli_epi64(desc4_7, 30);
 467                 const __m512i ptypes0_3 = _mm512_srli_epi64(desc0_3, 30);
 468                 const __m256i ptypes6_7 =
 469                         _mm512_extracti64x4_epi64(ptypes4_7, 1);
 470                 const __m256i ptypes4_5 =
 471                         _mm512_extracti64x4_epi64(ptypes4_7, 0);
 472                 const __m256i ptypes2_3 =
 473                         _mm512_extracti64x4_epi64(ptypes0_3, 1);
 474                 const __m256i ptypes0_1 =
 475                         _mm512_extracti64x4_epi64(ptypes0_3, 0);
 476                 const uint8_t ptype7 = _mm256_extract_epi8(ptypes6_7, 24);
 477                 const uint8_t ptype6 = _mm256_extract_epi8(ptypes6_7, 8);
 478                 const uint8_t ptype5 = _mm256_extract_epi8(ptypes4_5, 24);
 479                 const uint8_t ptype4 = _mm256_extract_epi8(ptypes4_5, 8);
 480                 const uint8_t ptype3 = _mm256_extract_epi8(ptypes2_3, 24);
 481                 const uint8_t ptype2 = _mm256_extract_epi8(ptypes2_3, 8);
 482                 const uint8_t ptype1 = _mm256_extract_epi8(ptypes0_1, 24);
 483                 const uint8_t ptype0 = _mm256_extract_epi8(ptypes0_1, 8);
 484
 485                 const __m512i ptype4_7 = _mm512_set_epi32
 486                         (0, 0, 0, ptype_tbl[ptype7],
 487                          0, 0, 0, ptype_tbl[ptype6],
 488                          0, 0, 0, ptype_tbl[ptype5],
 489                          0, 0, 0, ptype_tbl[ptype4]);
 490                 const __m512i ptype0_3 = _mm512_set_epi32
 491                         (0, 0, 0, ptype_tbl[ptype3],
 492                          0, 0, 0, ptype_tbl[ptype2],
 493                          0, 0, 0, ptype_tbl[ptype1],
 494                          0, 0, 0, ptype_tbl[ptype0]);
 495
 496                 mb4_7 = _mm512_mask_blend_epi32(0x1111, mb4_7, ptype4_7);
 497                 mb0_3 = _mm512_mask_blend_epi32(0x1111, mb0_3, ptype0_3);
 498
 499                 __m256i mb4_5 = _mm512_extracti64x4_epi64(mb4_7, 0);
 500                 __m256i mb6_7 = _mm512_extracti64x4_epi64(mb4_7, 1);
 501                 __m256i mb0_1 = _mm512_extracti64x4_epi64(mb0_3, 0);
 502                 __m256i mb2_3 = _mm512_extracti64x4_epi64(mb0_3, 1);
 503
 504                 /**
 505                  * use permute/extract to get status content
 506                  * After the operations, the packets status flags are in the
 507                  * order (hi->lo): [1, 3, 5, 7, 0, 2, 4, 6]
 508                  */
 509                 /* merge the status bits into one register */
 510                 const __m512i status_permute_msk = _mm512_set_epi32
 511                         (0, 0, 0, 0,
 512                          0, 0, 0, 0,
 513                          22, 30, 6, 14,
 514                          18, 26, 2, 10);
 515                 const __m512i raw_status0_7 = _mm512_permutex2var_epi32
 516                         (desc4_7, status_permute_msk, desc0_3);
 517                 __m256i status0_7 = _mm512_extracti64x4_epi64
 518                         (raw_status0_7, 0);
 519
 520                 /* now do flag manipulation */
 521
 522                 /* get only flag/error bits we want */
 523                 const __m256i flag_bits =
 524                         _mm256_and_si256(status0_7, flags_mask);
 525                 /* set vlan and rss flags */
 526                 const __m256i vlan_flags =
 527                         _mm256_shuffle_epi8(vlan_flags_shuf, flag_bits);
 528                 const __m256i rss_fdir_bits = _mm256_srli_epi32(flag_bits, 11);
 529                 const __m256i rss_flags = _mm256_shuffle_epi8(rss_flags_shuf,
 530                                                               rss_fdir_bits);
 531
 532                 /* l3_l4_error flags, shuffle, then shift to correct adjustment
 533                  * of flags in flags_shuf, and finally mask out extra bits
 534                  */
 535                 __m256i l3_l4_flags = _mm256_shuffle_epi8(l3_l4_flags_shuf,
 536                                 _mm256_srli_epi32(flag_bits, 22));
 537                 l3_l4_flags = _mm256_slli_epi32(l3_l4_flags, 1);
 538                 l3_l4_flags = _mm256_and_si256(l3_l4_flags, cksum_mask);
 539
 540                 /* merge flags */
 541                 __m256i mbuf_flags = _mm256_or_si256(l3_l4_flags,
 542                                 _mm256_or_si256(rss_flags, vlan_flags));
 543
 544                 /* If the rxq has FDIR enabled, read and process the FDIR info
 545                  * from the descriptor. This can cause more loads/stores, so is
 546                  * not always performed. Branch over the code when not enabled.
 547                  */
 548                 if (rxq->fdir_enabled) {
 549 #ifdef RTE_LIBRTE_I40E_16BYTE_RX_DESC
 550                         /* 16B descriptor code path:
 551                          * RSS and FDIR ID use the same offset in the desc, so
 552                          * only one can be present at a time. The code below
 553                          * identifies an FDIR ID match, and zeros the RSS value
 554                          * in the mbuf on FDIR match to keep mbuf data clean.
 555                          */
 556 #define FDIR_BLEND_MASK ((1 << 3) | (1 << 7))
 557
 558                         /* Flags:
 559                          * - Take flags, shift bits to null out
 560                          * - CMPEQ with known FDIR ID, to get 0xFFFF or 0 mask
 561                          * - Strip bits from mask, leaving 0 or 1 for FDIR ID
 562                          * - Merge with mbuf_flags
 563                          */
 564                         /* FLM = 1, FLTSTAT = 0b01, (FLM | FLTSTAT) == 3.
 565                          * Shift left by 28 to avoid having to mask.
 566                          */
 567                         const __m256i fdir =
 568                                 _mm256_slli_epi32(rss_fdir_bits, 28);
 569                         const __m256i fdir_id = _mm256_set1_epi32(3 << 28);
 570
 571                         /* As above, the fdir_mask to packet mapping is this:
 572                          * order (hi->lo): [1, 3, 5, 7, 0, 2, 4, 6]
 573                          * Then OR FDIR flags to mbuf_flags on FDIR ID hit.
 574                          */
 575                         RTE_BUILD_BUG_ON(PKT_RX_FDIR_ID != (1 << 13));
 576                         const __m256i pkt_fdir_bit = _mm256_set1_epi32(1 << 13);
 577                         const __m256i fdir_mask =
 578                                 _mm256_cmpeq_epi32(fdir, fdir_id);
 579                         __m256i fdir_bits =
 580                                 _mm256_and_si256(fdir_mask, pkt_fdir_bit);
 581
 582                         mbuf_flags = _mm256_or_si256(mbuf_flags, fdir_bits);
 583
 584                         /* Based on FDIR_MASK, clear the RSS or FDIR value.
 585                          * The FDIR ID value is masked to zero if not a hit,
 586                          * otherwise the mb0_1 register RSS field is zeroed.
 587                          */
 588                         const __m256i fdir_zero_mask = _mm256_setzero_si256();
 589                         __m256i tmp0_1 = _mm256_blend_epi32(fdir_zero_mask,
 590                                                 fdir_mask, FDIR_BLEND_MASK);
 591                         __m256i fdir_mb0_1 = _mm256_and_si256(mb0_1, fdir_mask);
 592
 593                         mb0_1 = _mm256_andnot_si256(tmp0_1, mb0_1);
 594
 595                         /* Write to mbuf: no stores to combine with, so just a
 596                          * scalar store to push data here.
 597                          */
 598                         rx_pkts[i + 0]->hash.fdir.hi =
 599                                 _mm256_extract_epi32(fdir_mb0_1, 3);
 600                         rx_pkts[i + 1]->hash.fdir.hi =
 601                                 _mm256_extract_epi32(fdir_mb0_1, 7);
 602
 603                         /* Same as above, only shift the fdir_mask to align
 604                          * the packet FDIR mask with the FDIR_ID desc lane.
 605                          */
 606                         __m256i tmp2_3 =
 607                                 _mm256_alignr_epi8(fdir_mask, fdir_mask, 12);
 608                         __m256i fdir_mb2_3 = _mm256_and_si256(mb2_3, tmp2_3);
 609
 610                         tmp2_3 = _mm256_blend_epi32(fdir_zero_mask, tmp2_3,
 611                                                     FDIR_BLEND_MASK);
 612                         mb2_3 = _mm256_andnot_si256(tmp2_3, mb2_3);
 613                         rx_pkts[i + 2]->hash.fdir.hi =
 614                                 _mm256_extract_epi32(fdir_mb2_3, 3);
 615                         rx_pkts[i + 3]->hash.fdir.hi =
 616                                 _mm256_extract_epi32(fdir_mb2_3, 7);
 617
 618                         __m256i tmp4_5 =
 619                                 _mm256_alignr_epi8(fdir_mask, fdir_mask, 8);
 620                         __m256i fdir_mb4_5 = _mm256_and_si256(mb4_5, tmp4_5);
 621
 622                         tmp4_5 = _mm256_blend_epi32(fdir_zero_mask, tmp4_5,
 623                                                     FDIR_BLEND_MASK);
 624                         mb4_5 = _mm256_andnot_si256(tmp4_5, mb4_5);
 625                         rx_pkts[i + 4]->hash.fdir.hi =
 626                                 _mm256_extract_epi32(fdir_mb4_5, 3);
 627                         rx_pkts[i + 5]->hash.fdir.hi =
 628                                 _mm256_extract_epi32(fdir_mb4_5, 7);
 629
 630                         __m256i tmp6_7 =
 631                                 _mm256_alignr_epi8(fdir_mask, fdir_mask, 4);
 632                         __m256i fdir_mb6_7 = _mm256_and_si256(mb6_7, tmp6_7);
 633
 634                         tmp6_7 = _mm256_blend_epi32(fdir_zero_mask, tmp6_7,
 635                                                     FDIR_BLEND_MASK);
 636                         mb6_7 = _mm256_andnot_si256(tmp6_7, mb6_7);
 637                         rx_pkts[i + 6]->hash.fdir.hi =
 638                                 _mm256_extract_epi32(fdir_mb6_7, 3);
 639                         rx_pkts[i + 7]->hash.fdir.hi =
 640                                 _mm256_extract_epi32(fdir_mb6_7, 7);
 641
 642                         /* End of 16B descriptor handling */
 643 #else
 644                         /* 32B descriptor FDIR ID mark handling. Returns bits
 645                          * to be OR-ed into the mbuf olflags.
 646                          */
 647                         __m256i fdir_add_flags;
 648
 649                         fdir_add_flags =
 650                                 desc_fdir_processing_32b(rxdp, rx_pkts, i, 0);
 651                         mbuf_flags =
 652                                 _mm256_or_si256(mbuf_flags, fdir_add_flags);
 653
 654                         fdir_add_flags =
 655                                 desc_fdir_processing_32b(rxdp, rx_pkts, i, 2);
 656                         mbuf_flags =
 657                                 _mm256_or_si256(mbuf_flags, fdir_add_flags);
 658
 659                         fdir_add_flags =
 660                                 desc_fdir_processing_32b(rxdp, rx_pkts, i, 4);
 661                         mbuf_flags =
 662                                 _mm256_or_si256(mbuf_flags, fdir_add_flags);
 663
 664                         fdir_add_flags =
 665                                 desc_fdir_processing_32b(rxdp, rx_pkts, i, 6);
 666                         mbuf_flags =
 667                                 _mm256_or_si256(mbuf_flags, fdir_add_flags);
 668                         /* End 32B desc handling */
 669 #endif /* RTE_LIBRTE_I40E_16BYTE_RX_DESC */
 670
 671                 } /* if() on FDIR enabled */
 672
 673                 /* At this point, we have the 8 sets of flags in the low 16-bits
 674                  * of each 32-bit value in vlan0.
 675                  * We want to extract these, and merge them with the mbuf init data
 676                  * so we can do a single write to the mbuf to set the flags
 677                  * and all the other initialization fields. Extracting the
 678                  * appropriate flags means that we have to do a shift and blend for
 679                  * each mbuf before we do the write. However, we can also
 680                  * add in the previously computed rx_descriptor fields to
 681                  * make a single 256-bit write per mbuf
 682                  */
 683                 /* check the structure matches expectations */
 684                 RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, ol_flags) !=
 685                                 offsetof(struct rte_mbuf, rearm_data) + 8);
 686                 RTE_BUILD_BUG_ON(offsetof(struct rte_mbuf, rearm_data) !=
 687                                 RTE_ALIGN(offsetof(struct rte_mbuf, rearm_data), 16));
 688                 /* build up data and do writes */
 689                 __m256i rearm0, rearm1, rearm2, rearm3, rearm4, rearm5,
 690                                 rearm6, rearm7;
 691                 rearm6 = _mm256_blend_epi32
 692                         (mbuf_init, _mm256_slli_si256(mbuf_flags, 8), 0x04);
 693                 rearm4 = _mm256_blend_epi32
 694                         (mbuf_init, _mm256_slli_si256(mbuf_flags, 4), 0x04);
 695                 rearm2 = _mm256_blend_epi32
 696                         (mbuf_init, mbuf_flags, 0x04);
 697                 rearm0 = _mm256_blend_epi32
 698                         (mbuf_init, _mm256_srli_si256(mbuf_flags, 4), 0x04);
 699                 /* permute to add in the rx_descriptor e.g. rss fields */
 700                 rearm6 = _mm256_permute2f128_si256(rearm6, mb6_7, 0x20);
 701                 rearm4 = _mm256_permute2f128_si256(rearm4, mb4_5, 0x20);
 702                 rearm2 = _mm256_permute2f128_si256(rearm2, mb2_3, 0x20);
 703                 rearm0 = _mm256_permute2f128_si256(rearm0, mb0_1, 0x20);
 704                 /* write to mbuf */
 705                 _mm256_storeu_si256
 706                         ((__m256i *)&rx_pkts[i + 6]->rearm_data, rearm6);
 707                 _mm256_storeu_si256
 708                         ((__m256i *)&rx_pkts[i + 4]->rearm_data, rearm4);
 709                 _mm256_storeu_si256
 710                         ((__m256i *)&rx_pkts[i + 2]->rearm_data, rearm2);
 711                 _mm256_storeu_si256
 712                         ((__m256i *)&rx_pkts[i + 0]->rearm_data, rearm0);
 713
 714                 /* repeat for the odd mbufs */
 715                 const __m256i odd_flags = _mm256_castsi128_si256
 716                         (_mm256_extracti128_si256(mbuf_flags, 1));
 717                 rearm7 = _mm256_blend_epi32
 718                         (mbuf_init, _mm256_slli_si256(odd_flags, 8), 0x04);
 719                 rearm5 = _mm256_blend_epi32
 720                         (mbuf_init, _mm256_slli_si256(odd_flags, 4), 0x04);
 721                 rearm3 = _mm256_blend_epi32
 722                         (mbuf_init, odd_flags, 0x04);
 723                 rearm1 = _mm256_blend_epi32
 724                         (mbuf_init, _mm256_srli_si256(odd_flags, 4), 0x04);
 725                 /* since odd mbufs are already in hi 128-bits use blend */
 726                 rearm7 = _mm256_blend_epi32(rearm7, mb6_7, 0xF0);
 727                 rearm5 = _mm256_blend_epi32(rearm5, mb4_5, 0xF0);
 728                 rearm3 = _mm256_blend_epi32(rearm3, mb2_3, 0xF0);
 729                 rearm1 = _mm256_blend_epi32(rearm1, mb0_1, 0xF0);
 730                 /* again write to mbufs */
 731                 _mm256_storeu_si256
 732                         ((__m256i *)&rx_pkts[i + 7]->rearm_data, rearm7);
 733                 _mm256_storeu_si256
 734                         ((__m256i *)&rx_pkts[i + 5]->rearm_data, rearm5);
 735                 _mm256_storeu_si256
 736                         ((__m256i *)&rx_pkts[i + 3]->rearm_data, rearm3);
 737                 _mm256_storeu_si256
 738                         ((__m256i *)&rx_pkts[i + 1]->rearm_data, rearm1);
 739
 740                 /* extract and record EOP bit */
 741                 if (split_packet) {
 742                         const __m128i eop_mask =
 743                                 _mm_set1_epi16
 744                                 (1 << I40E_RX_DESC_STATUS_EOF_SHIFT);
 745                         const __m256i eop_bits256 =
 746                                 _mm256_and_si256(status0_7, eop_check);
 747                         /* pack status bits into a single 128-bit register */
 748                         const __m128i eop_bits =
 749                                 _mm_packus_epi32
 750                                 (_mm256_castsi256_si128(eop_bits256),
 751                                 _mm256_extractf128_si256(eop_bits256, 1));
 752                         /* flip bits, and mask out the EOP bit, which is now
 753                          * a split-packet bit i.e. !EOP, rather than EOP one.
 754                          */
 755                         __m128i split_bits = _mm_andnot_si128(eop_bits,
 756                                         eop_mask);
 757                         /* eop bits are out of order, so we need to shuffle them
 758                          * back into order again. In doing so, only use low 8
 759                          * bits, which acts like another pack instruction
 760                          * The original order is (hi->lo): 1,3,5,7,0,2,4,6
 761                          * [Since we use epi8, the 16-bit positions are
 762                          * multiplied by 2 in the eop_shuffle value.]
 763                          */
 764                         __m128i eop_shuffle = _mm_set_epi8
 765                                 (0xFF, 0xFF, 0xFF, 0xFF, /* zero hi 64b */
 766                                 0xFF, 0xFF, 0xFF, 0xFF,
 767                                 8, 0, 10, 2, /* move values to lo 64b */
 768                                 12, 4, 14, 6);
 769                         split_bits = _mm_shuffle_epi8(split_bits, eop_shuffle);
 770                         *(uint64_t *)split_packet =
 771                                 _mm_cvtsi128_si64(split_bits);
 772                         split_packet += RTE_I40E_DESCS_PER_LOOP_AVX;
 773                 }
 774
 775                 /* perform dd_check */
 776                 status0_7 = _mm256_and_si256(status0_7, dd_check);
 777                 status0_7 = _mm256_packs_epi32
 778                         (status0_7, _mm256_setzero_si256());
 779
 780                 uint64_t burst = __builtin_popcountll
 781                                 (_mm_cvtsi128_si64
 782                                         (_mm256_extracti128_si256
 783                                                 (status0_7, 1)));
 784                 burst += __builtin_popcountll(_mm_cvtsi128_si64
 785                                 (_mm256_castsi256_si128(status0_7)));
 786                 received += burst;
 787                 if (burst != RTE_I40E_DESCS_PER_LOOP_AVX)
 788                         break;
 789         }
 790
 791         /* update tail pointers */
 792         rxq->rx_tail += received;
 793         rxq->rx_tail &= (rxq->nb_rx_desc - 1);
 794         if ((rxq->rx_tail & 1) == 1 && received > 1) { /* keep avx2 aligned */
 795                 rxq->rx_tail--;
 796                 received--;
 797         }
 798         rxq->rxrearm_nb += received;
 799         return received;
 800 }
 801
 802 /**
 803  * Notice:
 804  * - nb_pkts < RTE_I40E_DESCS_PER_LOOP, just return no packet
 805  */
 806 uint16_t
 807 i40e_recv_pkts_vec_avx512(void *rx_queue, struct rte_mbuf **rx_pkts,
 808                           uint16_t nb_pkts)
 809 {
 810         return _recv_raw_pkts_vec_avx512(rx_queue, rx_pkts, nb_pkts, NULL);
 811 }
 812
 813 /**
 814  * vPMD receive routine that reassembles single burst of 32 scattered packets
 815  * Notice:
 816  * - nb_pkts < RTE_I40E_DESCS_PER_LOOP, just return no packet
 817  */
 818 static uint16_t
 819 i40e_recv_scattered_burst_vec_avx512(void *rx_queue,
 820                                      struct rte_mbuf **rx_pkts,
 821                                      uint16_t nb_pkts)
 822 {
 823         struct i40e_rx_queue *rxq = rx_queue;
 824         uint8_t split_flags[RTE_I40E_VPMD_RX_BURST] = {0};
 825
 826         /* get some new buffers */
 827         uint16_t nb_bufs = _recv_raw_pkts_vec_avx512(rxq, rx_pkts, nb_pkts,
 828                         split_flags);
 829         if (nb_bufs == 0)
 830                 return 0;
 831
 832         /* happy day case, full burst + no packets to be joined */
 833         const uint64_t *split_fl64 = (uint64_t *)split_flags;
 834
 835         if (!rxq->pkt_first_seg &&
 836             split_fl64[0] == 0 && split_fl64[1] == 0 &&
 837             split_fl64[2] == 0 && split_fl64[3] == 0)
 838                 return nb_bufs;
 839
 840         /* reassemble any packets that need reassembly*/
 841         unsigned int i = 0;
 842
 843         if (!rxq->pkt_first_seg) {
 844                 /* find the first split flag, and only reassemble then*/
 845                 while (i < nb_bufs && !split_flags[i])
 846                         i++;
 847                 if (i == nb_bufs)
 848                         return nb_bufs;
 849                 rxq->pkt_first_seg = rx_pkts[i];
 850         }
 851         return i + reassemble_packets(rxq, &rx_pkts[i], nb_bufs - i,
 852                 &split_flags[i]);
 853 }
 854
 855 /**
 856  * vPMD receive routine that reassembles scattered packets.
 857  * Main receive routine that can handle arbitrary burst sizes
 858  * Notice:
 859  * - nb_pkts < RTE_I40E_DESCS_PER_LOOP, just return no packet
 860  */
 861 uint16_t
 862 i40e_recv_scattered_pkts_vec_avx512(void *rx_queue,
 863                                     struct rte_mbuf **rx_pkts,
 864                                     uint16_t nb_pkts)
 865 {
 866         uint16_t retval = 0;
 867
 868         while (nb_pkts > RTE_I40E_VPMD_RX_BURST) {
 869                 uint16_t burst = i40e_recv_scattered_burst_vec_avx512(rx_queue,
 870                                 rx_pkts + retval, RTE_I40E_VPMD_RX_BURST);
 871                 retval += burst;
 872                 nb_pkts -= burst;
 873                 if (burst < RTE_I40E_VPMD_RX_BURST)
 874                         return retval;
 875         }
 876         return retval + i40e_recv_scattered_burst_vec_avx512(rx_queue,
 877                                 rx_pkts + retval, nb_pkts);
 878 }
 879
 880 static __rte_always_inline int
 881 i40e_tx_free_bufs_avx512(struct i40e_tx_queue *txq)
 882 {
 883         struct i40e_vec_tx_entry *txep;
 884         uint32_t n;
 885         uint32_t i;
 886         int nb_free = 0;
 887         struct rte_mbuf *m, *free[RTE_I40E_TX_MAX_FREE_BUF_SZ];
 888
 889         /* check DD bits on threshold descriptor */
 890         if ((txq->tx_ring[txq->tx_next_dd].cmd_type_offset_bsz &
 891                         rte_cpu_to_le_64(I40E_TXD_QW1_DTYPE_MASK)) !=
 892                         rte_cpu_to_le_64(I40E_TX_DESC_DTYPE_DESC_DONE))
 893                 return 0;
 894
 895         n = txq->tx_rs_thresh;
 896
 897          /* first buffer to free from S/W ring is at index
 898           * tx_next_dd - (tx_rs_thresh-1)
 899           */
 900         txep = (void *)txq->sw_ring;
 901         txep += txq->tx_next_dd - (n - 1);
 902
 903         if (txq->offloads & RTE_ETH_TX_OFFLOAD_MBUF_FAST_FREE && (n & 31) == 0) {
 904                 struct rte_mempool *mp = txep[0].mbuf->pool;
 905                 void **cache_objs;
 906                 struct rte_mempool_cache *cache = rte_mempool_default_cache(mp,
 907                                 rte_lcore_id());
 908
 909                 if (!cache || cache->len == 0)
 910                         goto normal;
 911
 912                 cache_objs = &cache->objs[cache->len];
 913
 914                 if (n > RTE_MEMPOOL_CACHE_MAX_SIZE) {
 915                         rte_mempool_ops_enqueue_bulk(mp, (void *)txep, n);
 916                         goto done;
 917                 }
 918
 919                 /* The cache follows the following algorithm
 920                  *   1. Add the objects to the cache
 921                  *   2. Anything greater than the cache min value (if it
 922                  *   crosses the cache flush threshold) is flushed to the ring.
 923                  */
 924                 /* Add elements back into the cache */
 925                 uint32_t copied = 0;
 926                 /* n is multiple of 32 */
 927                 while (copied < n) {
 928                         const __m512i a = _mm512_load_si512(&txep[copied]);
 929                         const __m512i b = _mm512_load_si512(&txep[copied + 8]);
 930                         const __m512i c = _mm512_load_si512(&txep[copied + 16]);
 931                         const __m512i d = _mm512_load_si512(&txep[copied + 24]);
 932
 933                         _mm512_storeu_si512(&cache_objs[copied], a);
 934                         _mm512_storeu_si512(&cache_objs[copied + 8], b);
 935                         _mm512_storeu_si512(&cache_objs[copied + 16], c);
 936                         _mm512_storeu_si512(&cache_objs[copied + 24], d);
 937                         copied += 32;
 938                 }
 939                 cache->len += n;
 940
 941                 if (cache->len >= cache->flushthresh) {
 942                         rte_mempool_ops_enqueue_bulk
 943                                 (mp, &cache->objs[cache->size],
 944                                 cache->len - cache->size);
 945                         cache->len = cache->size;
 946                 }
 947                 goto done;
 948         }
 949
 950 normal:
 951         m = rte_pktmbuf_prefree_seg(txep[0].mbuf);
 952         if (likely(m)) {
 953                 free[0] = m;
 954                 nb_free = 1;
 955                 for (i = 1; i < n; i++) {
 956                         rte_prefetch0(&txep[i + 3].mbuf->cacheline1);
 957                         m = rte_pktmbuf_prefree_seg(txep[i].mbuf);
 958                         if (likely(m)) {
 959                                 if (likely(m->pool == free[0]->pool)) {
 960                                         free[nb_free++] = m;
 961                                 } else {
 962                                         rte_mempool_put_bulk(free[0]->pool,
 963                                                              (void *)free,
 964                                                              nb_free);
 965                                         free[0] = m;
 966                                         nb_free = 1;
 967                                 }
 968                         }
 969                 }
 970                 rte_mempool_put_bulk(free[0]->pool, (void **)free, nb_free);
 971         } else {
 972                 for (i = 1; i < n; i++) {
 973                         m = rte_pktmbuf_prefree_seg(txep[i].mbuf);
 974                         if (m)
 975                                 rte_mempool_put(m->pool, m);
 976                 }
 977         }
 978
 979 done:
 980         /* buffers were freed, update counters */
 981         txq->nb_tx_free = (uint16_t)(txq->nb_tx_free + txq->tx_rs_thresh);
 982         txq->tx_next_dd = (uint16_t)(txq->tx_next_dd + txq->tx_rs_thresh);
 983         if (txq->tx_next_dd >= txq->nb_tx_desc)
 984                 txq->tx_next_dd = (uint16_t)(txq->tx_rs_thresh - 1);
 985
 986         return txq->tx_rs_thresh;
 987 }
 988
 989 static inline void
 990 vtx1(volatile struct i40e_tx_desc *txdp, struct rte_mbuf *pkt, uint64_t flags)
 991 {
 992         uint64_t high_qw = (I40E_TX_DESC_DTYPE_DATA |
 993                 ((uint64_t)flags  << I40E_TXD_QW1_CMD_SHIFT) |
 994                 ((uint64_t)pkt->data_len << I40E_TXD_QW1_TX_BUF_SZ_SHIFT));
 995
 996         __m128i descriptor = _mm_set_epi64x(high_qw,
 997                                 pkt->buf_iova + pkt->data_off);
 998         _mm_store_si128((__m128i *)txdp, descriptor);
 999 }
1000
1001 static inline void
1002 vtx(volatile struct i40e_tx_desc *txdp,
1003         struct rte_mbuf **pkt, uint16_t nb_pkts,  uint64_t flags)
1004 {
1005         const uint64_t hi_qw_tmpl = (I40E_TX_DESC_DTYPE_DATA |
1006                         ((uint64_t)flags  << I40E_TXD_QW1_CMD_SHIFT));
1007
1008         for (; nb_pkts > 3; txdp += 4, pkt += 4, nb_pkts -= 4) {
1009                 uint64_t hi_qw3 =
1010                         hi_qw_tmpl |
1011                         ((uint64_t)pkt[3]->data_len <<
1012                          I40E_TXD_QW1_TX_BUF_SZ_SHIFT);
1013                 uint64_t hi_qw2 =
1014                         hi_qw_tmpl |
1015                         ((uint64_t)pkt[2]->data_len <<
1016                          I40E_TXD_QW1_TX_BUF_SZ_SHIFT);
1017                 uint64_t hi_qw1 =
1018                         hi_qw_tmpl |
1019                         ((uint64_t)pkt[1]->data_len <<
1020                          I40E_TXD_QW1_TX_BUF_SZ_SHIFT);
1021                 uint64_t hi_qw0 =
1022                         hi_qw_tmpl |
1023                         ((uint64_t)pkt[0]->data_len <<
1024                          I40E_TXD_QW1_TX_BUF_SZ_SHIFT);
1025
1026                 __m512i desc0_3 =
1027                         _mm512_set_epi64
1028                         (hi_qw3, pkt[3]->buf_iova + pkt[3]->data_off,
1029                         hi_qw2, pkt[2]->buf_iova + pkt[2]->data_off,
1030                         hi_qw1, pkt[1]->buf_iova + pkt[1]->data_off,
1031                         hi_qw0, pkt[0]->buf_iova + pkt[0]->data_off);
1032                 _mm512_storeu_si512((void *)txdp, desc0_3);
1033         }
1034
1035         /* do any last ones */
1036         while (nb_pkts) {
1037                 vtx1(txdp, *pkt, flags);
1038                 txdp++, pkt++, nb_pkts--;
1039         }
1040 }
1041
1042 static __rte_always_inline void
1043 tx_backlog_entry_avx512(struct i40e_vec_tx_entry *txep,
1044                         struct rte_mbuf **tx_pkts, uint16_t nb_pkts)
1045 {
1046         int i;
1047
1048         for (i = 0; i < (int)nb_pkts; ++i)
1049                 txep[i].mbuf = tx_pkts[i];
1050 }
1051
1052 static inline uint16_t
1053 i40e_xmit_fixed_burst_vec_avx512(void *tx_queue, struct rte_mbuf **tx_pkts,
1054                                  uint16_t nb_pkts)
1055 {
1056         struct i40e_tx_queue *txq = (struct i40e_tx_queue *)tx_queue;
1057         volatile struct i40e_tx_desc *txdp;
1058         struct i40e_vec_tx_entry *txep;
1059         uint16_t n, nb_commit, tx_id;
1060         uint64_t flags = I40E_TD_CMD;
1061         uint64_t rs = I40E_TX_DESC_CMD_RS | I40E_TD_CMD;
1062
1063         /* cross rx_thresh boundary is not allowed */
1064         nb_pkts = RTE_MIN(nb_pkts, txq->tx_rs_thresh);
1065
1066         if (txq->nb_tx_free < txq->tx_free_thresh)
1067                 i40e_tx_free_bufs_avx512(txq);
1068
1069         nb_commit = nb_pkts = (uint16_t)RTE_MIN(txq->nb_tx_free, nb_pkts);
1070         if (unlikely(nb_pkts == 0))
1071                 return 0;
1072
1073         tx_id = txq->tx_tail;
1074         txdp = &txq->tx_ring[tx_id];
1075         txep = (void *)txq->sw_ring;
1076         txep += tx_id;
1077
1078         txq->nb_tx_free = (uint16_t)(txq->nb_tx_free - nb_pkts);
1079
1080         n = (uint16_t)(txq->nb_tx_desc - tx_id);
1081         if (nb_commit >= n) {
1082                 tx_backlog_entry_avx512(txep, tx_pkts, n);
1083
1084                 vtx(txdp, tx_pkts, n - 1, flags);
1085                 tx_pkts += (n - 1);
1086                 txdp += (n - 1);
1087
1088                 vtx1(txdp, *tx_pkts++, rs);
1089
1090                 nb_commit = (uint16_t)(nb_commit - n);
1091
1092                 tx_id = 0;
1093                 txq->tx_next_rs = (uint16_t)(txq->tx_rs_thresh - 1);
1094
1095                 /* avoid reach the end of ring */
1096                 txdp = txq->tx_ring;
1097                 txep = (void *)txq->sw_ring;
1098         }
1099
1100         tx_backlog_entry_avx512(txep, tx_pkts, nb_commit);
1101
1102         vtx(txdp, tx_pkts, nb_commit, flags);
1103
1104         tx_id = (uint16_t)(tx_id + nb_commit);
1105         if (tx_id > txq->tx_next_rs) {
1106                 txq->tx_ring[txq->tx_next_rs].cmd_type_offset_bsz |=
1107                         rte_cpu_to_le_64(((uint64_t)I40E_TX_DESC_CMD_RS) <<
1108                                                 I40E_TXD_QW1_CMD_SHIFT);
1109                 txq->tx_next_rs =
1110                         (uint16_t)(txq->tx_next_rs + txq->tx_rs_thresh);
1111         }
1112
1113         txq->tx_tail = tx_id;
1114
1115         I40E_PCI_REG_WC_WRITE(txq->qtx_tail, txq->tx_tail);
1116
1117         return nb_pkts;
1118 }
1119
1120 uint16_t
1121 i40e_xmit_pkts_vec_avx512(void *tx_queue, struct rte_mbuf **tx_pkts,
1122                           uint16_t nb_pkts)
1123 {
1124         uint16_t nb_tx = 0;
1125         struct i40e_tx_queue *txq = (struct i40e_tx_queue *)tx_queue;
1126
1127         while (nb_pkts) {
1128                 uint16_t ret, num;
1129
1130                 num = (uint16_t)RTE_MIN(nb_pkts, txq->tx_rs_thresh);
1131                 ret = i40e_xmit_fixed_burst_vec_avx512
1132                                 (tx_queue, &tx_pkts[nb_tx], num);
1133                 nb_tx += ret;
1134                 nb_pkts -= ret;
1135                 if (ret < num)
1136                         break;
1137         }
1138
1139         return nb_tx;
1140 }