drivers/net/ice/base/ice_type.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright(c) 2001-2021 Intel Corporation
   3  */
   4
   5 #ifndef _ICE_TYPE_H_
   6 #define _ICE_TYPE_H_
   7
   8 #define ETH_ALEN        6
   9
  10 #define ETH_HEADER_LEN  14
  11
  12 #define BIT(a) (1UL << (a))
  13 #define BIT_ULL(a) (1ULL << (a))
  14
  15 #define BITS_PER_BYTE   8
  16
  17 #define _FORCE_
  18
  19 #define ICE_BYTES_PER_WORD      2
  20 #define ICE_BYTES_PER_DWORD     4
  21 #define ICE_MAX_TRAFFIC_CLASS   8
  22
  23 /**
  24  * ROUND_UP - round up to next arbitrary multiple (not a power of 2)
  25  * @a: value to round up
  26  * @b: arbitrary multiple
  27  *
  28  * Round up to the next multiple of the arbitrary b.
  29  * Note, when b is a power of 2 use ICE_ALIGN() instead.
  30  */
  31 #define ROUND_UP(a, b)  ((b) * DIVIDE_AND_ROUND_UP((a), (b)))
  32
  33 #define MIN_T(_t, _a, _b)       min((_t)(_a), (_t)(_b))
  34
  35 #define IS_ASCII(_ch)   ((_ch) < 0x80)
  36
  37 #define STRUCT_HACK_VAR_LEN
  38 /**
  39  * ice_struct_size - size of struct with C99 flexible array member
  40  * @ptr: pointer to structure
  41  * @field: flexible array member (last member of the structure)
  42  * @num: number of elements of that flexible array member
  43  */
  44 #define ice_struct_size(ptr, field, num) \
  45         (sizeof(*(ptr)) + sizeof(*(ptr)->field) * (num))
  46
  47 #ifndef FLEX_ARRAY_SIZE
  48 #define FLEX_ARRAY_SIZE(_ptr, _mem, cnt) ((cnt) * sizeof(_ptr->_mem[0]))
  49 #endif /* FLEX_ARRAY_SIZE */
  50
  51 #include "ice_status.h"
  52 #include "ice_hw_autogen.h"
  53 #include "ice_devids.h"
  54 #include "ice_osdep.h"
  55 #include "ice_bitops.h" /* Must come before ice_controlq.h */
  56 #include "ice_controlq.h"
  57 #include "ice_lan_tx_rx.h"
  58 #include "ice_flex_type.h"
  59 #include "ice_protocol_type.h"
  60 #include "ice_vlan_mode.h"
  61
  62 /**
  63  * ice_is_pow2 - check if integer value is a power of 2
  64  * @val: unsigned integer to be validated
  65  */
  66 static inline bool ice_is_pow2(u64 val)
  67 {
  68         return (val && !(val & (val - 1)));
  69 }
  70
  71 /**
  72  * ice_ilog2 - Calculates integer log base 2 of a number
  73  * @n: number on which to perform operation
  74  */
  75 static inline int ice_ilog2(u64 n)
  76 {
  77         int i;
  78
  79         for (i = 63; i >= 0; i--)
  80                 if (((u64)1 << i) & n)
  81                         return i;
  82
  83         return -1;
  84 }
  85
  86 static inline bool ice_is_tc_ena(ice_bitmap_t bitmap, u8 tc)
  87 {
  88         return ice_is_bit_set(&bitmap, tc);
  89 }
  90
  91 #define DIV_64BIT(n, d) ((n) / (d))
  92
  93 static inline u64 round_up_64bit(u64 a, u32 b)
  94 {
  95         return DIV_64BIT(((a) + (b) / 2), (b));
  96 }
  97
  98 static inline u32 ice_round_to_num(u32 N, u32 R)
  99 {
 100         return ((((N) % (R)) < ((R) / 2)) ? (((N) / (R)) * (R)) :
 101                 ((((N) + (R) - 1) / (R)) * (R)));
 102 }
 103
 104 /* Driver always calls main vsi_handle first */
 105 #define ICE_MAIN_VSI_HANDLE             0
 106
 107 /* Switch from ms to the 1usec global time (this is the GTIME resolution) */
 108 #define ICE_MS_TO_GTIME(time)           ((time) * 1000)
 109
 110 /* Data type manipulation macros. */
 111 #define ICE_HI_DWORD(x)         ((u32)((((x) >> 16) >> 16) & 0xFFFFFFFF))
 112 #define ICE_LO_DWORD(x)         ((u32)((x) & 0xFFFFFFFF))
 113 #define ICE_HI_WORD(x)          ((u16)(((x) >> 16) & 0xFFFF))
 114 #define ICE_LO_WORD(x)          ((u16)((x) & 0xFFFF))
 115
 116 /* debug masks - set these bits in hw->debug_mask to control output */
 117 #define ICE_DBG_TRACE           BIT_ULL(0) /* for function-trace only */
 118 #define ICE_DBG_INIT            BIT_ULL(1)
 119 #define ICE_DBG_RELEASE         BIT_ULL(2)
 120 #define ICE_DBG_FW_LOG          BIT_ULL(3)
 121 #define ICE_DBG_LINK            BIT_ULL(4)
 122 #define ICE_DBG_PHY             BIT_ULL(5)
 123 #define ICE_DBG_QCTX            BIT_ULL(6)
 124 #define ICE_DBG_NVM             BIT_ULL(7)
 125 #define ICE_DBG_LAN             BIT_ULL(8)
 126 #define ICE_DBG_FLOW            BIT_ULL(9)
 127 #define ICE_DBG_DCB             BIT_ULL(10)
 128 #define ICE_DBG_DIAG            BIT_ULL(11)
 129 #define ICE_DBG_FD              BIT_ULL(12)
 130 #define ICE_DBG_SW              BIT_ULL(13)
 131 #define ICE_DBG_SCHED           BIT_ULL(14)
 132
 133 #define ICE_DBG_PKG             BIT_ULL(16)
 134 #define ICE_DBG_RES             BIT_ULL(17)
 135 #define ICE_DBG_ACL             BIT_ULL(18)
 136 #define ICE_DBG_AQ_MSG          BIT_ULL(24)
 137 #define ICE_DBG_AQ_DESC         BIT_ULL(25)
 138 #define ICE_DBG_AQ_DESC_BUF     BIT_ULL(26)
 139 #define ICE_DBG_AQ_CMD          BIT_ULL(27)
 140 #define ICE_DBG_AQ              (ICE_DBG_AQ_MSG         | \
 141                                  ICE_DBG_AQ_DESC        | \
 142                                  ICE_DBG_AQ_DESC_BUF    | \
 143                                  ICE_DBG_AQ_CMD)
 144
 145 #define ICE_DBG_USER            BIT_ULL(31)
 146 #define ICE_DBG_ALL             0xFFFFFFFFFFFFFFFFULL
 147
 148 #define __ALWAYS_UNUSED
 149
 150 #define IS_ETHER_ADDR_EQUAL(addr1, addr2) \
 151         (((bool)((((u16 *)(addr1))[0] == ((u16 *)(addr2))[0]))) && \
 152          ((bool)((((u16 *)(addr1))[1] == ((u16 *)(addr2))[1]))) && \
 153          ((bool)((((u16 *)(addr1))[2] == ((u16 *)(addr2))[2]))))
 154
 155 enum ice_aq_res_ids {
 156         ICE_NVM_RES_ID = 1,
 157         ICE_SPD_RES_ID,
 158         ICE_CHANGE_LOCK_RES_ID,
 159         ICE_GLOBAL_CFG_LOCK_RES_ID
 160 };
 161
 162 /* FW update timeout definitions are in milliseconds */
 163 #define ICE_NVM_TIMEOUT                 180000
 164 #define ICE_CHANGE_LOCK_TIMEOUT         1000
 165 #define ICE_GLOBAL_CFG_LOCK_TIMEOUT     3000
 166
 167 enum ice_aq_res_access_type {
 168         ICE_RES_READ = 1,
 169         ICE_RES_WRITE
 170 };
 171
 172 struct ice_driver_ver {
 173         u8 major_ver;
 174         u8 minor_ver;
 175         u8 build_ver;
 176         u8 subbuild_ver;
 177         u8 driver_string[32];
 178 };
 179
 180 enum ice_fc_mode {
 181         ICE_FC_NONE = 0,
 182         ICE_FC_RX_PAUSE,
 183         ICE_FC_TX_PAUSE,
 184         ICE_FC_FULL,
 185         ICE_FC_AUTO,
 186         ICE_FC_PFC,
 187         ICE_FC_DFLT
 188 };
 189
 190 enum ice_phy_cache_mode {
 191         ICE_FC_MODE = 0,
 192         ICE_SPEED_MODE,
 193         ICE_FEC_MODE
 194 };
 195
 196 enum ice_fec_mode {
 197         ICE_FEC_NONE = 0,
 198         ICE_FEC_RS,
 199         ICE_FEC_BASER,
 200         ICE_FEC_AUTO
 201 };
 202
 203 struct ice_phy_cache_mode_data {
 204         union {
 205                 enum ice_fec_mode curr_user_fec_req;
 206                 enum ice_fc_mode curr_user_fc_req;
 207                 u16 curr_user_speed_req;
 208         } data;
 209 };
 210
 211 enum ice_set_fc_aq_failures {
 212         ICE_SET_FC_AQ_FAIL_NONE = 0,
 213         ICE_SET_FC_AQ_FAIL_GET,
 214         ICE_SET_FC_AQ_FAIL_SET,
 215         ICE_SET_FC_AQ_FAIL_UPDATE
 216 };
 217
 218 /* These are structs for managing the hardware information and the operations */
 219 /* MAC types */
 220 enum ice_mac_type {
 221         ICE_MAC_UNKNOWN = 0,
 222         ICE_MAC_E810,
 223         ICE_MAC_GENERIC,
 224 };
 225
 226 /* Media Types */
 227 enum ice_media_type {
 228         ICE_MEDIA_UNKNOWN = 0,
 229         ICE_MEDIA_FIBER,
 230         ICE_MEDIA_BASET,
 231         ICE_MEDIA_BACKPLANE,
 232         ICE_MEDIA_DA,
 233         ICE_MEDIA_AUI,
 234 };
 235
 236 /* Software VSI types. */
 237 enum ice_vsi_type {
 238         ICE_VSI_PF = 0,
 239         ICE_VSI_CTRL = 3,       /* equates to ICE_VSI_PF with 1 queue pair */
 240         ICE_VSI_LB = 6,
 241 };
 242
 243 struct ice_link_status {
 244         /* Refer to ice_aq_phy_type for bits definition */
 245         u64 phy_type_low;
 246         u64 phy_type_high;
 247         u8 topo_media_conflict;
 248         u16 max_frame_size;
 249         u16 link_speed;
 250         u16 req_speeds;
 251         u8 lse_ena;     /* Link Status Event notification */
 252         u8 link_info;
 253         u8 an_info;
 254         u8 ext_info;
 255         u8 fec_info;
 256         u8 pacing;
 257         /* Refer to #define from module_type[ICE_MODULE_TYPE_TOTAL_BYTE] of
 258          * ice_aqc_get_phy_caps structure
 259          */
 260         u8 module_type[ICE_MODULE_TYPE_TOTAL_BYTE];
 261 };
 262
 263 /* Different data queue types: These are mainly for SW consumption. */
 264 enum ice_q {
 265         ICE_DATA_Q_DOORBELL,
 266         ICE_DATA_Q_CMPL,
 267         ICE_DATA_Q_QUANTA,
 268         ICE_DATA_Q_RX,
 269         ICE_DATA_Q_TX,
 270 };
 271
 272 /* Different reset sources for which a disable queue AQ call has to be made in
 273  * order to clean the Tx scheduler as a part of the reset
 274  */
 275 enum ice_disq_rst_src {
 276         ICE_NO_RESET = 0,
 277         ICE_VM_RESET,
 278 };
 279
 280 /* PHY info such as phy_type, etc... */
 281 struct ice_phy_info {
 282         struct ice_link_status link_info;
 283         struct ice_link_status link_info_old;
 284         u64 phy_type_low;
 285         u64 phy_type_high;
 286         enum ice_media_type media_type;
 287         u8 get_link_info;
 288         /* Please refer to struct ice_aqc_get_link_status_data to get
 289          * detail of enable bit in curr_user_speed_req
 290          */
 291         u16 curr_user_speed_req;
 292         enum ice_fec_mode curr_user_fec_req;
 293         enum ice_fc_mode curr_user_fc_req;
 294         struct ice_aqc_set_phy_cfg_data curr_user_phy_cfg;
 295 };
 296
 297 #define ICE_MAX_NUM_MIRROR_RULES        64
 298
 299 /* protocol enumeration for filters */
 300 enum ice_fltr_ptype {
 301         /* NONE - used for undef/error */
 302         ICE_FLTR_PTYPE_NONF_NONE = 0,
 303         ICE_FLTR_PTYPE_NONF_IPV4_UDP,
 304         ICE_FLTR_PTYPE_NONF_IPV4_TCP,
 305         ICE_FLTR_PTYPE_NONF_IPV4_SCTP,
 306         ICE_FLTR_PTYPE_NONF_IPV4_OTHER,
 307         ICE_FLTR_PTYPE_NONF_IPV4_GTPU,
 308         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH,
 309         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_DW,
 310         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_UP,
 311         ICE_FLTR_PTYPE_NONF_IPV6_GTPU,
 312         ICE_FLTR_PTYPE_NONF_IPV6_GTPU_EH,
 313         ICE_FLTR_PTYPE_NONF_IPV6_GTPU_EH_DW,
 314         ICE_FLTR_PTYPE_NONF_IPV6_GTPU_EH_UP,
 315         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_IPV4,
 316         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_IPV4_UDP,
 317         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_IPV4_TCP,
 318         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_IPV4,
 319         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_IPV4_UDP,
 320         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_IPV4_TCP,
 321         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_DW_IPV4,
 322         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_DW_IPV4_UDP,
 323         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_DW_IPV4_TCP,
 324         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_UP_IPV4,
 325         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_UP_IPV4_UDP,
 326         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_UP_IPV4_TCP,
 327         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_IPV4_ICMP,
 328         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_IPV4_OTHER,
 329         ICE_FLTR_PTYPE_NONF_IPV6_GTPU_IPV6_OTHER,
 330         ICE_FLTR_PTYPE_NONF_IPV4_GTPU_EH_IPV4_OTHER,
 331         ICE_FLTR_PTYPE_NONF_IPV6_GTPU_EH_IPV6_OTHER,
 332         ICE_FLTR_PTYPE_NONF_IPV4_L2TPV3,
 333         ICE_FLTR_PTYPE_NONF_IPV6_L2TPV3,
 334         ICE_FLTR_PTYPE_NONF_IPV4_ESP,
 335         ICE_FLTR_PTYPE_NONF_IPV6_ESP,
 336         ICE_FLTR_PTYPE_NONF_IPV4_AH,
 337         ICE_FLTR_PTYPE_NONF_IPV6_AH,
 338         ICE_FLTR_PTYPE_NONF_IPV4_NAT_T_ESP,
 339         ICE_FLTR_PTYPE_NONF_IPV6_NAT_T_ESP,
 340         ICE_FLTR_PTYPE_NONF_IPV4_PFCP_NODE,
 341         ICE_FLTR_PTYPE_NONF_IPV4_PFCP_SESSION,
 342         ICE_FLTR_PTYPE_NONF_IPV6_PFCP_NODE,
 343         ICE_FLTR_PTYPE_NONF_IPV6_PFCP_SESSION,
 344         ICE_FLTR_PTYPE_NON_IP_L2,
 345         ICE_FLTR_PTYPE_NONF_ECPRI_TP0,
 346         ICE_FLTR_PTYPE_NONF_IPV4_UDP_ECPRI_TP0,
 347         ICE_FLTR_PTYPE_FRAG_IPV4,
 348         ICE_FLTR_PTYPE_NONF_IPV6_UDP,
 349         ICE_FLTR_PTYPE_NONF_IPV6_TCP,
 350         ICE_FLTR_PTYPE_NONF_IPV6_SCTP,
 351         ICE_FLTR_PTYPE_NONF_IPV6_OTHER,
 352         ICE_FLTR_PTYPE_NONF_IPV4_UDP_VXLAN,
 353         ICE_FLTR_PTYPE_MAX,
 354 };
 355
 356 enum ice_fd_hw_seg {
 357         ICE_FD_HW_SEG_NON_TUN = 0,
 358         ICE_FD_HW_SEG_TUN,
 359         ICE_FD_HW_SEG_MAX,
 360 };
 361
 362 /* 2 VSI = 1 ICE_VSI_PF + 1 ICE_VSI_CTRL */
 363 #define ICE_MAX_FDIR_VSI_PER_FILTER     2
 364
 365 struct ice_fd_hw_prof {
 366         struct ice_flow_seg_info *fdir_seg[ICE_FD_HW_SEG_MAX];
 367         int cnt;
 368         u64 entry_h[ICE_MAX_FDIR_VSI_PER_FILTER][ICE_FD_HW_SEG_MAX];
 369         u16 vsi_h[ICE_MAX_FDIR_VSI_PER_FILTER];
 370 };
 371
 372 /* Common HW capabilities for SW use */
 373 struct ice_hw_common_caps {
 374         /* Write CSR protection */
 375         u64 wr_csr_prot;
 376         u32 switching_mode;
 377         /* switching mode supported - EVB switching (including cloud) */
 378 #define ICE_NVM_IMAGE_TYPE_EVB          0x0
 379
 380         /* Manageablity mode & supported protocols over MCTP */
 381         u32 mgmt_mode;
 382 #define ICE_MGMT_MODE_PASS_THRU_MODE_M          0xF
 383 #define ICE_MGMT_MODE_CTL_INTERFACE_M           0xF0
 384 #define ICE_MGMT_MODE_REDIR_SB_INTERFACE_M      0xF00
 385
 386         u32 mgmt_protocols_mctp;
 387 #define ICE_MGMT_MODE_PROTO_RSVD        BIT(0)
 388 #define ICE_MGMT_MODE_PROTO_PLDM        BIT(1)
 389 #define ICE_MGMT_MODE_PROTO_OEM         BIT(2)
 390 #define ICE_MGMT_MODE_PROTO_NC_SI       BIT(3)
 391
 392         u32 os2bmc;
 393         u32 valid_functions;
 394         /* DCB capabilities */
 395         u32 active_tc_bitmap;
 396         u32 maxtc;
 397
 398         /* RSS related capabilities */
 399         u32 rss_table_size;             /* 512 for PFs and 64 for VFs */
 400         u32 rss_table_entry_width;      /* RSS Entry width in bits */
 401
 402         /* Tx/Rx queues */
 403         u32 num_rxq;                    /* Number/Total Rx queues */
 404         u32 rxq_first_id;               /* First queue ID for Rx queues */
 405         u32 num_txq;                    /* Number/Total Tx queues */
 406         u32 txq_first_id;               /* First queue ID for Tx queues */
 407
 408         /* MSI-X vectors */
 409         u32 num_msix_vectors;
 410         u32 msix_vector_first_id;
 411
 412         /* Max MTU for function or device */
 413         u32 max_mtu;
 414
 415         /* WOL related */
 416         u32 num_wol_proxy_fltr;
 417         u32 wol_proxy_vsi_seid;
 418
 419         /* LED/SDP pin count */
 420         u32 led_pin_num;
 421         u32 sdp_pin_num;
 422
 423         /* LED/SDP - Supports up to 12 LED pins and 8 SDP signals */
 424 #define ICE_MAX_SUPPORTED_GPIO_LED      12
 425 #define ICE_MAX_SUPPORTED_GPIO_SDP      8
 426         u8 led[ICE_MAX_SUPPORTED_GPIO_LED];
 427         u8 sdp[ICE_MAX_SUPPORTED_GPIO_SDP];
 428
 429         /* EVB capabilities */
 430         u8 evb_802_1_qbg;               /* Edge Virtual Bridging */
 431         u8 evb_802_1_qbh;               /* Bridge Port Extension */
 432
 433         u8 dcb;
 434         u8 iscsi;
 435         u8 mgmt_cem;
 436
 437         /* WoL and APM support */
 438 #define ICE_WOL_SUPPORT_M               BIT(0)
 439 #define ICE_ACPI_PROG_MTHD_M            BIT(1)
 440 #define ICE_PROXY_SUPPORT_M             BIT(2)
 441         u8 apm_wol_support;
 442         u8 acpi_prog_mthd;
 443         u8 proxy_support;
 444         bool sec_rev_disabled;
 445         bool update_disabled;
 446         bool nvm_unified_update;
 447 #define ICE_NVM_MGMT_SEC_REV_DISABLED           BIT(0)
 448 #define ICE_NVM_MGMT_UPDATE_DISABLED            BIT(1)
 449 #define ICE_NVM_MGMT_UNIFIED_UPD_SUPPORT        BIT(3)
 450 };
 451
 452 /* Function specific capabilities */
 453 struct ice_hw_func_caps {
 454         struct ice_hw_common_caps common_cap;
 455         u32 guar_num_vsi;
 456         u32 fd_fltr_guar;               /* Number of filters guaranteed */
 457         u32 fd_fltr_best_effort;        /* Number of best effort filters */
 458 };
 459
 460 /* Device wide capabilities */
 461 struct ice_hw_dev_caps {
 462         struct ice_hw_common_caps common_cap;
 463         u32 num_vsi_allocd_to_host;     /* Excluding EMP VSI */
 464         u32 num_flow_director_fltr;     /* Number of FD filters available */
 465         u32 num_funcs;
 466 };
 467
 468 /* Information about MAC such as address, etc... */
 469 struct ice_mac_info {
 470         u8 lan_addr[ETH_ALEN];
 471         u8 perm_addr[ETH_ALEN];
 472         u8 port_addr[ETH_ALEN];
 473         u8 wol_addr[ETH_ALEN];
 474 };
 475
 476 /* PCI bus types */
 477 enum ice_bus_type {
 478         ice_bus_unknown = 0,
 479         ice_bus_pci_express,
 480         ice_bus_embedded, /* Is device Embedded versus card */
 481         ice_bus_reserved
 482 };
 483
 484 /* PCI bus speeds */
 485 enum ice_pcie_bus_speed {
 486         ice_pcie_speed_unknown  = 0xff,
 487         ice_pcie_speed_2_5GT    = 0x14,
 488         ice_pcie_speed_5_0GT    = 0x15,
 489         ice_pcie_speed_8_0GT    = 0x16,
 490         ice_pcie_speed_16_0GT   = 0x17
 491 };
 492
 493 /* PCI bus widths */
 494 enum ice_pcie_link_width {
 495         ice_pcie_lnk_width_resrv        = 0x00,
 496         ice_pcie_lnk_x1                 = 0x01,
 497         ice_pcie_lnk_x2                 = 0x02,
 498         ice_pcie_lnk_x4                 = 0x04,
 499         ice_pcie_lnk_x8                 = 0x08,
 500         ice_pcie_lnk_x12                = 0x0C,
 501         ice_pcie_lnk_x16                = 0x10,
 502         ice_pcie_lnk_x32                = 0x20,
 503         ice_pcie_lnk_width_unknown      = 0xff,
 504 };
 505
 506 /* Reset types used to determine which kind of reset was requested. These
 507  * defines match what the RESET_TYPE field of the GLGEN_RSTAT register.
 508  * ICE_RESET_PFR does not match any RESET_TYPE field in the GLGEN_RSTAT register
 509  * because its reset source is different than the other types listed.
 510  */
 511 enum ice_reset_req {
 512         ICE_RESET_POR   = 0,
 513         ICE_RESET_INVAL = 0,
 514         ICE_RESET_CORER = 1,
 515         ICE_RESET_GLOBR = 2,
 516         ICE_RESET_EMPR  = 3,
 517         ICE_RESET_PFR   = 4,
 518 };
 519
 520 /* Bus parameters */
 521 struct ice_bus_info {
 522         enum ice_pcie_bus_speed speed;
 523         enum ice_pcie_link_width width;
 524         enum ice_bus_type type;
 525         u16 domain_num;
 526         u16 device;
 527         u8 func;
 528         u8 bus_num;
 529 };
 530
 531 /* Flow control (FC) parameters */
 532 struct ice_fc_info {
 533         enum ice_fc_mode current_mode;  /* FC mode in effect */
 534         enum ice_fc_mode req_mode;      /* FC mode requested by caller */
 535 };
 536
 537 /* Option ROM version information */
 538 struct ice_orom_info {
 539         u8 major;                       /* Major version of OROM */
 540         u8 patch;                       /* Patch version of OROM */
 541         u16 build;                      /* Build version of OROM */
 542         u32 srev;                       /* Security revision */
 543 };
 544
 545 /* NVM version information */
 546 struct ice_nvm_info {
 547         u32 eetrack;
 548         u32 srev;
 549         u8 major;
 550         u8 minor;
 551 };
 552
 553 /* Enumeration of possible flash banks for the NVM, OROM, and Netlist modules
 554  * of the flash image.
 555  */
 556 enum ice_flash_bank {
 557         ICE_INVALID_FLASH_BANK,
 558         ICE_1ST_FLASH_BANK,
 559         ICE_2ND_FLASH_BANK,
 560 };
 561
 562 /* Enumeration of which flash bank is desired to read from, either the active
 563  * bank or the inactive bank. Used to abstract 1st and 2nd bank notion from
 564  * code which just wants to read the active or inactive flash bank.
 565  */
 566 enum ice_bank_select {
 567         ICE_ACTIVE_FLASH_BANK,
 568         ICE_INACTIVE_FLASH_BANK,
 569 };
 570
 571 /* information for accessing NVM, OROM, and Netlist flash banks */
 572 struct ice_bank_info {
 573         u32 nvm_ptr;                            /* Pointer to 1st NVM bank */
 574         u32 nvm_size;                           /* Size of NVM bank */
 575         u32 orom_ptr;                           /* Pointer to 1st OROM bank */
 576         u32 orom_size;                          /* Size of OROM bank */
 577         u32 netlist_ptr;                        /* Pointer to 1st Netlist bank */
 578         u32 netlist_size;                       /* Size of Netlist bank */
 579         enum ice_flash_bank nvm_bank;           /* Active NVM bank */
 580         enum ice_flash_bank orom_bank;          /* Active OROM bank */
 581         enum ice_flash_bank netlist_bank;       /* Active Netlist bank */
 582 };
 583
 584 /* Flash Chip Information */
 585 struct ice_flash_info {
 586         struct ice_orom_info orom;      /* Option ROM version info */
 587         struct ice_nvm_info nvm;        /* NVM version information */
 588         struct ice_bank_info banks;     /* Flash Bank information */
 589         u16 sr_words;                   /* Shadow RAM size in words */
 590         u32 flash_size;                 /* Size of available flash in bytes */
 591         u8 blank_nvm_mode;              /* is NVM empty (no FW present) */
 592 };
 593
 594 struct ice_link_default_override_tlv {
 595         u8 options;
 596 #define ICE_LINK_OVERRIDE_OPT_M         0x3F
 597 #define ICE_LINK_OVERRIDE_STRICT_MODE   BIT(0)
 598 #define ICE_LINK_OVERRIDE_EPCT_DIS      BIT(1)
 599 #define ICE_LINK_OVERRIDE_PORT_DIS      BIT(2)
 600 #define ICE_LINK_OVERRIDE_EN            BIT(3)
 601 #define ICE_LINK_OVERRIDE_AUTO_LINK_DIS BIT(4)
 602 #define ICE_LINK_OVERRIDE_EEE_EN        BIT(5)
 603         u8 phy_config;
 604 #define ICE_LINK_OVERRIDE_PHY_CFG_S     8
 605 #define ICE_LINK_OVERRIDE_PHY_CFG_M     (0xC3 << ICE_LINK_OVERRIDE_PHY_CFG_S)
 606 #define ICE_LINK_OVERRIDE_PAUSE_M       0x3
 607 #define ICE_LINK_OVERRIDE_LESM_EN       BIT(6)
 608 #define ICE_LINK_OVERRIDE_AUTO_FEC_EN   BIT(7)
 609         u8 fec_options;
 610 #define ICE_LINK_OVERRIDE_FEC_OPT_M     0xFF
 611         u8 rsvd1;
 612         u64 phy_type_low;
 613         u64 phy_type_high;
 614 };
 615
 616 #define ICE_NVM_VER_LEN 32
 617
 618 /* Max number of port to queue branches w.r.t topology */
 619 #define ICE_TXSCHED_MAX_BRANCHES ICE_MAX_TRAFFIC_CLASS
 620
 621 #define ice_for_each_traffic_class(_i)  \
 622         for ((_i) = 0; (_i) < ICE_MAX_TRAFFIC_CLASS; (_i)++)
 623
 624 /* ICE_DFLT_AGG_ID means that all new VM(s)/VSI node connects
 625  * to driver defined policy for default aggregator
 626  */
 627 #define ICE_INVAL_TEID 0xFFFFFFFF
 628 #define ICE_DFLT_AGG_ID 0
 629
 630 struct ice_sched_node {
 631         struct ice_sched_node *parent;
 632         struct ice_sched_node *sibling; /* next sibling in the same layer */
 633         struct ice_sched_node **children;
 634         struct ice_aqc_txsched_elem_data info;
 635         u32 agg_id;                     /* aggregator group ID */
 636         u16 vsi_handle;
 637         u8 in_use;                      /* suspended or in use */
 638         u8 tx_sched_layer;              /* Logical Layer (1-9) */
 639         u8 num_children;
 640         u8 tc_num;
 641         u8 owner;
 642 #define ICE_SCHED_NODE_OWNER_LAN        0
 643 #define ICE_SCHED_NODE_OWNER_AE         1
 644 #define ICE_SCHED_NODE_OWNER_RDMA       2
 645 };
 646
 647 /* Access Macros for Tx Sched Elements data */
 648 #define ICE_TXSCHED_GET_NODE_TEID(x) LE32_TO_CPU((x)->info.node_teid)
 649 #define ICE_TXSCHED_GET_PARENT_TEID(x) LE32_TO_CPU((x)->info.parent_teid)
 650 #define ICE_TXSCHED_GET_CIR_RL_ID(x)    \
 651         LE16_TO_CPU((x)->info.cir_bw.bw_profile_idx)
 652 #define ICE_TXSCHED_GET_EIR_RL_ID(x)    \
 653         LE16_TO_CPU((x)->info.eir_bw.bw_profile_idx)
 654 #define ICE_TXSCHED_GET_SRL_ID(x) LE16_TO_CPU((x)->info.srl_id)
 655 #define ICE_TXSCHED_GET_CIR_BWALLOC(x)  \
 656         LE16_TO_CPU((x)->info.cir_bw.bw_alloc)
 657 #define ICE_TXSCHED_GET_EIR_BWALLOC(x)  \
 658         LE16_TO_CPU((x)->info.eir_bw.bw_alloc)
 659
 660 struct ice_sched_rl_profile {
 661         u32 rate; /* In Kbps */
 662         struct ice_aqc_rl_profile_elem info;
 663 };
 664
 665 /* The aggregator type determines if identifier is for a VSI group,
 666  * aggregator group, aggregator of queues, or queue group.
 667  */
 668 enum ice_agg_type {
 669         ICE_AGG_TYPE_UNKNOWN = 0,
 670         ICE_AGG_TYPE_TC,
 671         ICE_AGG_TYPE_AGG, /* aggregator */
 672         ICE_AGG_TYPE_VSI,
 673         ICE_AGG_TYPE_QG,
 674         ICE_AGG_TYPE_Q
 675 };
 676
 677 /* Rate limit types */
 678 enum ice_rl_type {
 679         ICE_UNKNOWN_BW = 0,
 680         ICE_MIN_BW,             /* for CIR profile */
 681         ICE_MAX_BW,             /* for EIR profile */
 682         ICE_SHARED_BW           /* for shared profile */
 683 };
 684
 685 #define ICE_SCHED_MIN_BW                500             /* in Kbps */
 686 #define ICE_SCHED_MAX_BW                100000000       /* in Kbps */
 687 #define ICE_SCHED_DFLT_BW               0xFFFFFFFF      /* unlimited */
 688 #define ICE_SCHED_NO_PRIORITY           0
 689 #define ICE_SCHED_NO_BW_WT              0
 690 #define ICE_SCHED_DFLT_RL_PROF_ID       0
 691 #define ICE_SCHED_NO_SHARED_RL_PROF_ID  0xFFFF
 692 #define ICE_SCHED_DFLT_BW_WT            4
 693 #define ICE_SCHED_INVAL_PROF_ID         0xFFFF
 694 #define ICE_SCHED_DFLT_BURST_SIZE       (15 * 1024)     /* in bytes (15k) */
 695
 696 /* Access Macros for Tx Sched RL Profile data */
 697 #define ICE_TXSCHED_GET_RL_PROF_ID(p) LE16_TO_CPU((p)->info.profile_id)
 698 #define ICE_TXSCHED_GET_RL_MBS(p) LE16_TO_CPU((p)->info.max_burst_size)
 699 #define ICE_TXSCHED_GET_RL_MULTIPLIER(p) LE16_TO_CPU((p)->info.rl_multiply)
 700 #define ICE_TXSCHED_GET_RL_WAKEUP_MV(p) LE16_TO_CPU((p)->info.wake_up_calc)
 701 #define ICE_TXSCHED_GET_RL_ENCODE(p) LE16_TO_CPU((p)->info.rl_encode)
 702
 703 /* The following tree example shows the naming conventions followed under
 704  * ice_port_info struct for default scheduler tree topology.
 705  *
 706  *                 A tree on a port
 707  *                       *                ---> root node
 708  *        (TC0)/  /  /  / \  \  \  \(TC7) ---> num_branches (range:1- 8)
 709  *            *  *  *  *   *  *  *  *     |
 710  *           /                            |
 711  *          *                             |
 712  *         /                              |-> num_elements (range:1 - 9)
 713  *        *                               |   implies num_of_layers
 714  *       /                                |
 715  *   (a)*                                 |
 716  *
 717  *  (a) is the last_node_teid(not of type Leaf). A leaf node is created under
 718  *  (a) as child node where queues get added, add Tx/Rx queue admin commands;
 719  *  need TEID of (a) to add queues.
 720  *
 721  *  This tree
 722  *       -> has 8 branches (one for each TC)
 723  *       -> First branch (TC0) has 4 elements
 724  *       -> has 4 layers
 725  *       -> (a) is the topmost layer node created by firmware on branch 0
 726  *
 727  *  Note: Above asterisk tree covers only basic terminology and scenario.
 728  *  Refer to the documentation for more info.
 729  */
 730
 731  /* Data structure for saving BW information */
 732 enum ice_bw_type {
 733         ICE_BW_TYPE_PRIO,
 734         ICE_BW_TYPE_CIR,
 735         ICE_BW_TYPE_CIR_WT,
 736         ICE_BW_TYPE_EIR,
 737         ICE_BW_TYPE_EIR_WT,
 738         ICE_BW_TYPE_SHARED,
 739         ICE_BW_TYPE_CNT         /* This must be last */
 740 };
 741
 742 struct ice_bw {
 743         u32 bw;
 744         u16 bw_alloc;
 745 };
 746
 747 struct ice_bw_type_info {
 748         ice_declare_bitmap(bw_t_bitmap, ICE_BW_TYPE_CNT);
 749         u8 generic;
 750         struct ice_bw cir_bw;
 751         struct ice_bw eir_bw;
 752         u32 shared_bw;
 753 };
 754
 755 /* VSI queue context structure for given TC */
 756 struct ice_q_ctx {
 757         u16  q_handle;
 758         u32  q_teid;
 759         /* bw_t_info saves queue BW information */
 760         struct ice_bw_type_info bw_t_info;
 761 };
 762
 763 /* VSI type list entry to locate corresponding VSI/aggregator nodes */
 764 struct ice_sched_vsi_info {
 765         struct ice_sched_node *vsi_node[ICE_MAX_TRAFFIC_CLASS];
 766         struct ice_sched_node *ag_node[ICE_MAX_TRAFFIC_CLASS];
 767         u16 max_lanq[ICE_MAX_TRAFFIC_CLASS];
 768         /* bw_t_info saves VSI BW information */
 769         struct ice_bw_type_info bw_t_info[ICE_MAX_TRAFFIC_CLASS];
 770 };
 771
 772 /* CEE or IEEE 802.1Qaz ETS Configuration data */
 773 struct ice_dcb_ets_cfg {
 774         u8 willing;
 775         u8 cbs;
 776         u8 maxtcs;
 777         u8 prio_table[ICE_MAX_TRAFFIC_CLASS];
 778         u8 tcbwtable[ICE_MAX_TRAFFIC_CLASS];
 779         u8 tsatable[ICE_MAX_TRAFFIC_CLASS];
 780 };
 781
 782 /* CEE or IEEE 802.1Qaz PFC Configuration data */
 783 struct ice_dcb_pfc_cfg {
 784         u8 willing;
 785         u8 mbc;
 786         u8 pfccap;
 787         u8 pfcena;
 788 };
 789
 790 /* CEE or IEEE 802.1Qaz Application Priority data */
 791 struct ice_dcb_app_priority_table {
 792         u16 prot_id;
 793         u8 priority;
 794         u8 selector;
 795 };
 796
 797 #define ICE_MAX_USER_PRIORITY           8
 798 #define ICE_DCBX_MAX_APPS               32
 799 #define ICE_LLDPDU_SIZE                 1500
 800 #define ICE_TLV_STATUS_OPER             0x1
 801 #define ICE_TLV_STATUS_SYNC             0x2
 802 #define ICE_TLV_STATUS_ERR              0x4
 803 #define ICE_APP_PROT_ID_FCOE            0x8906
 804 #define ICE_APP_PROT_ID_ISCSI           0x0cbc
 805 #define ICE_APP_PROT_ID_ISCSI_860       0x035c
 806 #define ICE_APP_PROT_ID_FIP             0x8914
 807 #define ICE_APP_SEL_ETHTYPE             0x1
 808 #define ICE_APP_SEL_TCPIP               0x2
 809 #define ICE_CEE_APP_SEL_ETHTYPE         0x0
 810 #define ICE_CEE_APP_SEL_TCPIP           0x1
 811
 812 struct ice_dcbx_cfg {
 813         u32 numapps;
 814         u32 tlv_status; /* CEE mode TLV status */
 815         struct ice_dcb_ets_cfg etscfg;
 816         struct ice_dcb_ets_cfg etsrec;
 817         struct ice_dcb_pfc_cfg pfc;
 818         struct ice_dcb_app_priority_table app[ICE_DCBX_MAX_APPS];
 819         u8 dcbx_mode;
 820 #define ICE_DCBX_MODE_CEE       0x1
 821 #define ICE_DCBX_MODE_IEEE      0x2
 822         u8 app_mode;
 823 #define ICE_DCBX_APPS_NON_WILLING       0x1
 824 };
 825
 826 struct ice_qos_cfg {
 827         struct ice_dcbx_cfg local_dcbx_cfg;     /* Oper/Local Cfg */
 828         struct ice_dcbx_cfg desired_dcbx_cfg;   /* CEE Desired Cfg */
 829         struct ice_dcbx_cfg remote_dcbx_cfg;    /* Peer Cfg */
 830         u8 dcbx_status : 3;                     /* see ICE_DCBX_STATUS_DIS */
 831         u8 is_sw_lldp : 1;
 832 };
 833
 834 struct ice_port_info {
 835         struct ice_sched_node *root;    /* Root Node per Port */
 836         struct ice_hw *hw;              /* back pointer to HW instance */
 837         u32 last_node_teid;             /* scheduler last node info */
 838         u16 sw_id;                      /* Initial switch ID belongs to port */
 839         u16 pf_vf_num;
 840         u8 port_state;
 841 #define ICE_SCHED_PORT_STATE_INIT       0x0
 842 #define ICE_SCHED_PORT_STATE_READY      0x1
 843         u8 lport;
 844 #define ICE_LPORT_MASK                  0xff
 845         u16 dflt_tx_vsi_rule_id;
 846         u16 dflt_tx_vsi_num;
 847         u16 dflt_rx_vsi_rule_id;
 848         u16 dflt_rx_vsi_num;
 849         struct ice_fc_info fc;
 850         struct ice_mac_info mac;
 851         struct ice_phy_info phy;
 852         struct ice_lock sched_lock;     /* protect access to TXSched tree */
 853         struct ice_sched_node *
 854                 sib_head[ICE_MAX_TRAFFIC_CLASS][ICE_AQC_TOPO_MAX_LEVEL_NUM];
 855         struct ice_bw_type_info root_node_bw_t_info;
 856         struct ice_bw_type_info tc_node_bw_t_info[ICE_MAX_TRAFFIC_CLASS];
 857         struct ice_qos_cfg qos_cfg;
 858         u8 is_vf:1;
 859 };
 860
 861 struct ice_switch_info {
 862         struct LIST_HEAD_TYPE vsi_list_map_head;
 863         struct ice_sw_recipe *recp_list;
 864         u16 prof_res_bm_init;
 865         u16 max_used_prof_index;
 866
 867         ice_declare_bitmap(prof_res_bm[ICE_MAX_NUM_PROFILES], ICE_MAX_FV_WORDS);
 868 };
 869
 870 /* Port hardware description */
 871 struct ice_hw {
 872         u8 *hw_addr;
 873         void *back;
 874         struct ice_aqc_layer_props *layer_info;
 875         struct ice_port_info *port_info;
 876         /* 2D Array for each Tx Sched RL Profile type */
 877         struct ice_sched_rl_profile **cir_profiles;
 878         struct ice_sched_rl_profile **eir_profiles;
 879         struct ice_sched_rl_profile **srl_profiles;
 880         /* PSM clock frequency for calculating RL profile params */
 881         u32 psm_clk_freq;
 882         u64 debug_mask;         /* BITMAP for debug mask */
 883         enum ice_mac_type mac_type;
 884
 885         u16 fd_ctr_base;        /* FD counter base index */
 886         /* pci info */
 887         u16 device_id;
 888         u16 vendor_id;
 889         u16 subsystem_device_id;
 890         u16 subsystem_vendor_id;
 891         u8 revision_id;
 892
 893         u8 pf_id;               /* device profile info */
 894
 895         u16 max_burst_size;     /* driver sets this value */
 896
 897         /* Tx Scheduler values */
 898         u8 num_tx_sched_layers;
 899         u8 num_tx_sched_phys_layers;
 900         u8 flattened_layers;
 901         u8 max_cgds;
 902         u8 sw_entry_point_layer;
 903         u16 max_children[ICE_AQC_TOPO_MAX_LEVEL_NUM];
 904         struct LIST_HEAD_TYPE agg_list; /* lists all aggregator */
 905         /* List contain profile ID(s) and other params per layer */
 906         struct LIST_HEAD_TYPE rl_prof_list[ICE_AQC_TOPO_MAX_LEVEL_NUM];
 907         struct ice_vsi_ctx *vsi_ctx[ICE_MAX_VSI];
 908         u8 evb_veb;             /* true for VEB, false for VEPA */
 909         u8 reset_ongoing;       /* true if HW is in reset, false otherwise */
 910         struct ice_bus_info bus;
 911         struct ice_flash_info flash;
 912         struct ice_hw_dev_caps dev_caps;        /* device capabilities */
 913         struct ice_hw_func_caps func_caps;      /* function capabilities */
 914
 915         struct ice_switch_info *switch_info;    /* switch filter lists */
 916
 917         /* Control Queue info */
 918         struct ice_ctl_q_info adminq;
 919         struct ice_ctl_q_info mailboxq;
 920         /* Additional function to send AdminQ command */
 921         int (*aq_send_cmd_fn)(void *param, struct ice_aq_desc *desc,
 922                               void *buf, u16 buf_size);
 923         void *aq_send_cmd_param;
 924         u8 dcf_enabled;         /* Device Config Function */
 925
 926         u8 api_branch;          /* API branch version */
 927         u8 api_maj_ver;         /* API major version */
 928         u8 api_min_ver;         /* API minor version */
 929         u8 api_patch;           /* API patch version */
 930         u8 fw_branch;           /* firmware branch version */
 931         u8 fw_maj_ver;          /* firmware major version */
 932         u8 fw_min_ver;          /* firmware minor version */
 933         u8 fw_patch;            /* firmware patch version */
 934         u32 fw_build;           /* firmware build number */
 935
 936 /* Device max aggregate bandwidths corresponding to the GL_PWR_MODE_CTL
 937  * register. Used for determining the ITR/INTRL granularity during
 938  * initialization.
 939  */
 940 #define ICE_MAX_AGG_BW_200G     0x0
 941 #define ICE_MAX_AGG_BW_100G     0X1
 942 #define ICE_MAX_AGG_BW_50G      0x2
 943 #define ICE_MAX_AGG_BW_25G      0x3
 944         /* ITR granularity for different speeds */
 945 #define ICE_ITR_GRAN_ABOVE_25   2
 946 #define ICE_ITR_GRAN_MAX_25     4
 947         /* ITR granularity in 1 us */
 948         u8 itr_gran;
 949         /* INTRL granularity for different speeds */
 950 #define ICE_INTRL_GRAN_ABOVE_25 4
 951 #define ICE_INTRL_GRAN_MAX_25   8
 952         /* INTRL granularity in 1 us */
 953         u8 intrl_gran;
 954
 955         u8 ucast_shared;        /* true if VSIs can share unicast addr */
 956
 957 #define ICE_PHY_PER_NAC         1
 958 #define ICE_MAX_QUAD            2
 959 #define ICE_NUM_QUAD_TYPE       2
 960 #define ICE_PORTS_PER_QUAD      4
 961 #define ICE_PHY_0_LAST_QUAD     1
 962 #define ICE_PORTS_PER_PHY       8
 963 #define ICE_NUM_EXTERNAL_PORTS          ICE_PORTS_PER_PHY
 964
 965         /* Active package version (currently active) */
 966         struct ice_pkg_ver active_pkg_ver;
 967         u32 active_track_id;
 968         u8 active_pkg_name[ICE_PKG_NAME_SIZE];
 969         u8 active_pkg_in_nvm;
 970
 971         enum ice_aq_err pkg_dwnld_status;
 972
 973         /* Driver's package ver - (from the Ice Metadata section) */
 974         struct ice_pkg_ver pkg_ver;
 975         u8 pkg_name[ICE_PKG_NAME_SIZE];
 976
 977         /* Driver's Ice segment format version and id (from the Ice seg) */
 978         struct ice_pkg_ver ice_seg_fmt_ver;
 979         u8 ice_seg_id[ICE_SEG_ID_SIZE];
 980
 981         /* Pointer to the ice segment */
 982         struct ice_seg *seg;
 983
 984         /* Pointer to allocated copy of pkg memory */
 985         u8 *pkg_copy;
 986         u32 pkg_size;
 987
 988         /* tunneling info */
 989         struct ice_lock tnl_lock;
 990         struct ice_tunnel_table tnl;
 991
 992         struct ice_acl_tbl *acl_tbl;
 993         struct ice_fd_hw_prof **acl_prof;
 994         u16 acl_fltr_cnt[ICE_FLTR_PTYPE_MAX];
 995         /* HW block tables */
 996         struct ice_blk_info blk[ICE_BLK_COUNT];
 997         struct ice_lock fl_profs_locks[ICE_BLK_COUNT];  /* lock fltr profiles */
 998         struct LIST_HEAD_TYPE fl_profs[ICE_BLK_COUNT];
 999         /* Flow Director filter info */
1000         int fdir_active_fltr;
1001
1002         struct ice_lock fdir_fltr_lock; /* protect Flow Director */
1003         struct LIST_HEAD_TYPE fdir_list_head;
1004
1005         /* Book-keeping of side-band filter count per flow-type.
1006          * This is used to detect and handle input set changes for
1007          * respective flow-type.
1008          */
1009         u16 fdir_fltr_cnt[ICE_FLTR_PTYPE_MAX];
1010
1011         struct ice_fd_hw_prof **fdir_prof;
1012         ice_declare_bitmap(fdir_perfect_fltr, ICE_FLTR_PTYPE_MAX);
1013         struct ice_lock rss_locks;      /* protect RSS configuration */
1014         struct LIST_HEAD_TYPE rss_list_head;
1015         struct ice_vlan_mode_ops vlan_mode_ops;
1016         ice_declare_bitmap(hw_ptype, ICE_FLOW_PTYPE_MAX);
1017 };
1018
1019 /* Statistics collected by each port, VSI, VEB, and S-channel */
1020 struct ice_eth_stats {
1021         u64 rx_bytes;                   /* gorc */
1022         u64 rx_unicast;                 /* uprc */
1023         u64 rx_multicast;               /* mprc */
1024         u64 rx_broadcast;               /* bprc */
1025         u64 rx_discards;                /* rdpc */
1026         u64 rx_unknown_protocol;        /* rupp */
1027         u64 tx_bytes;                   /* gotc */
1028         u64 tx_unicast;                 /* uptc */
1029         u64 tx_multicast;               /* mptc */
1030         u64 tx_broadcast;               /* bptc */
1031         u64 tx_discards;                /* tdpc */
1032         u64 tx_errors;                  /* tepc */
1033         u64 rx_no_desc;                 /* repc */
1034         u64 rx_errors;                  /* repc */
1035 };
1036
1037 #define ICE_MAX_UP      8
1038
1039 /* Statistics collected per VEB per User Priority (UP) for up to 8 UPs */
1040 struct ice_veb_up_stats {
1041         u64 up_rx_pkts[ICE_MAX_UP];
1042         u64 up_rx_bytes[ICE_MAX_UP];
1043         u64 up_tx_pkts[ICE_MAX_UP];
1044         u64 up_tx_bytes[ICE_MAX_UP];
1045 };
1046
1047 /* Statistics collected by the MAC */
1048 struct ice_hw_port_stats {
1049         /* eth stats collected by the port */
1050         struct ice_eth_stats eth;
1051         /* additional port specific stats */
1052         u64 tx_dropped_link_down;       /* tdold */
1053         u64 crc_errors;                 /* crcerrs */
1054         u64 illegal_bytes;              /* illerrc */
1055         u64 error_bytes;                /* errbc */
1056         u64 mac_local_faults;           /* mlfc */
1057         u64 mac_remote_faults;          /* mrfc */
1058         u64 rx_len_errors;              /* rlec */
1059         u64 link_xon_rx;                /* lxonrxc */
1060         u64 link_xoff_rx;               /* lxoffrxc */
1061         u64 link_xon_tx;                /* lxontxc */
1062         u64 link_xoff_tx;               /* lxofftxc */
1063         u64 priority_xon_rx[8];         /* pxonrxc[8] */
1064         u64 priority_xoff_rx[8];        /* pxoffrxc[8] */
1065         u64 priority_xon_tx[8];         /* pxontxc[8] */
1066         u64 priority_xoff_tx[8];        /* pxofftxc[8] */
1067         u64 priority_xon_2_xoff[8];     /* pxon2offc[8] */
1068         u64 rx_size_64;                 /* prc64 */
1069         u64 rx_size_127;                /* prc127 */
1070         u64 rx_size_255;                /* prc255 */
1071         u64 rx_size_511;                /* prc511 */
1072         u64 rx_size_1023;               /* prc1023 */
1073         u64 rx_size_1522;               /* prc1522 */
1074         u64 rx_size_big;                /* prc9522 */
1075         u64 rx_undersize;               /* ruc */
1076         u64 rx_fragments;               /* rfc */
1077         u64 rx_oversize;                /* roc */
1078         u64 rx_jabber;                  /* rjc */
1079         u64 tx_size_64;                 /* ptc64 */
1080         u64 tx_size_127;                /* ptc127 */
1081         u64 tx_size_255;                /* ptc255 */
1082         u64 tx_size_511;                /* ptc511 */
1083         u64 tx_size_1023;               /* ptc1023 */
1084         u64 tx_size_1522;               /* ptc1522 */
1085         u64 tx_size_big;                /* ptc9522 */
1086         u64 mac_short_pkt_dropped;      /* mspdc */
1087         /* flow director stats */
1088         u32 fd_sb_status;
1089         u64 fd_sb_match;
1090 };
1091
1092 enum ice_sw_fwd_act_type {
1093         ICE_FWD_TO_VSI = 0,
1094         ICE_FWD_TO_VSI_LIST, /* Do not use this when adding filter */
1095         ICE_FWD_TO_Q,
1096         ICE_FWD_TO_QGRP,
1097         ICE_DROP_PACKET,
1098         ICE_INVAL_ACT
1099 };
1100
1101 struct ice_aq_get_set_rss_lut_params {
1102         u16 vsi_handle;         /* software VSI handle */
1103         u16 lut_size;           /* size of the LUT buffer */
1104         u8 lut_type;            /* type of the LUT (i.e. VSI, PF, Global) */
1105         u8 *lut;                /* input RSS LUT for set and output RSS LUT for get */
1106         u8 global_lut_id;       /* only valid when lut_type is global */
1107 };
1108
1109 /* Checksum and Shadow RAM pointers */
1110 #define ICE_SR_NVM_CTRL_WORD                    0x00
1111 #define ICE_SR_PHY_ANALOG_PTR                   0x04
1112 #define ICE_SR_OPTION_ROM_PTR                   0x05
1113 #define ICE_SR_RO_PCIR_REGS_AUTO_LOAD_PTR       0x06
1114 #define ICE_SR_AUTO_GENERATED_POINTERS_PTR      0x07
1115 #define ICE_SR_PCIR_REGS_AUTO_LOAD_PTR          0x08
1116 #define ICE_SR_EMP_GLOBAL_MODULE_PTR            0x09
1117 #define ICE_SR_EMP_IMAGE_PTR                    0x0B
1118 #define ICE_SR_PE_IMAGE_PTR                     0x0C
1119 #define ICE_SR_CSR_PROTECTED_LIST_PTR           0x0D
1120 #define ICE_SR_MNG_CFG_PTR                      0x0E
1121 #define ICE_SR_EMP_MODULE_PTR                   0x0F
1122 #define ICE_SR_PBA_BLOCK_PTR                    0x16
1123 #define ICE_SR_BOOT_CFG_PTR                     0x132
1124 #define ICE_SR_NVM_WOL_CFG                      0x19
1125 #define ICE_NVM_OROM_VER_OFF                    0x02
1126 #define ICE_SR_NVM_DEV_STARTER_VER              0x18
1127 #define ICE_SR_ALTERNATE_SAN_MAC_ADDR_PTR       0x27
1128 #define ICE_SR_PERMANENT_SAN_MAC_ADDR_PTR       0x28
1129 #define ICE_SR_NVM_MAP_VER                      0x29
1130 #define ICE_SR_NVM_IMAGE_VER                    0x2A
1131 #define ICE_SR_NVM_STRUCTURE_VER                0x2B
1132 #define ICE_SR_NVM_EETRACK_LO                   0x2D
1133 #define ICE_SR_NVM_EETRACK_HI                   0x2E
1134 #define ICE_NVM_VER_LO_SHIFT                    0
1135 #define ICE_NVM_VER_LO_MASK                     (0xff << ICE_NVM_VER_LO_SHIFT)
1136 #define ICE_NVM_VER_HI_SHIFT                    12
1137 #define ICE_NVM_VER_HI_MASK                     (0xf << ICE_NVM_VER_HI_SHIFT)
1138 #define ICE_OEM_EETRACK_ID                      0xffffffff
1139 #define ICE_OROM_VER_PATCH_SHIFT                0
1140 #define ICE_OROM_VER_PATCH_MASK         (0xff << ICE_OROM_VER_PATCH_SHIFT)
1141 #define ICE_OROM_VER_BUILD_SHIFT                8
1142 #define ICE_OROM_VER_BUILD_MASK         (0xffff << ICE_OROM_VER_BUILD_SHIFT)
1143 #define ICE_OROM_VER_SHIFT                      24
1144 #define ICE_OROM_VER_MASK                       (0xff << ICE_OROM_VER_SHIFT)
1145 #define ICE_SR_VPD_PTR                          0x2F
1146 #define ICE_SR_PXE_SETUP_PTR                    0x30
1147 #define ICE_SR_PXE_CFG_CUST_OPTIONS_PTR         0x31
1148 #define ICE_SR_NVM_ORIGINAL_EETRACK_LO          0x34
1149 #define ICE_SR_NVM_ORIGINAL_EETRACK_HI          0x35
1150 #define ICE_SR_VLAN_CFG_PTR                     0x37
1151 #define ICE_SR_POR_REGS_AUTO_LOAD_PTR           0x38
1152 #define ICE_SR_EMPR_REGS_AUTO_LOAD_PTR          0x3A
1153 #define ICE_SR_GLOBR_REGS_AUTO_LOAD_PTR         0x3B
1154 #define ICE_SR_CORER_REGS_AUTO_LOAD_PTR         0x3C
1155 #define ICE_SR_PHY_CFG_SCRIPT_PTR               0x3D
1156 #define ICE_SR_PCIE_ALT_AUTO_LOAD_PTR           0x3E
1157 #define ICE_SR_SW_CHECKSUM_WORD                 0x3F
1158 #define ICE_SR_PFA_PTR                          0x40
1159 #define ICE_SR_1ST_SCRATCH_PAD_PTR              0x41
1160 #define ICE_SR_1ST_NVM_BANK_PTR                 0x42
1161 #define ICE_SR_NVM_BANK_SIZE                    0x43
1162 #define ICE_SR_1ST_OROM_BANK_PTR                0x44
1163 #define ICE_SR_OROM_BANK_SIZE                   0x45
1164 #define ICE_SR_NETLIST_BANK_PTR                 0x46
1165 #define ICE_SR_NETLIST_BANK_SIZE                0x47
1166 #define ICE_SR_EMP_SR_SETTINGS_PTR              0x48
1167 #define ICE_SR_CONFIGURATION_METADATA_PTR       0x4D
1168 #define ICE_SR_IMMEDIATE_VALUES_PTR             0x4E
1169 #define ICE_SR_LINK_DEFAULT_OVERRIDE_PTR        0x134
1170 #define ICE_SR_POR_REGISTERS_AUTOLOAD_PTR       0x118
1171
1172 /* CSS Header words */
1173 #define ICE_NVM_CSS_SREV_L                      0x14
1174 #define ICE_NVM_CSS_SREV_H                      0x15
1175
1176 /* Length of CSS header section in words */
1177 #define ICE_CSS_HEADER_LENGTH                   330
1178
1179 /* Offset of Shadow RAM copy in the NVM bank area. */
1180 #define ICE_NVM_SR_COPY_WORD_OFFSET             ROUND_UP(ICE_CSS_HEADER_LENGTH, 32)
1181
1182 /* Size in bytes of Option ROM trailer */
1183 #define ICE_NVM_OROM_TRAILER_LENGTH             (2 * ICE_CSS_HEADER_LENGTH)
1184
1185 /* The Link Topology Netlist section is stored as a series of words. It is
1186  * stored in the NVM as a TLV, with the first two words containing the type
1187  * and length.
1188  */
1189 #define ICE_NETLIST_LINK_TOPO_MOD_ID            0x011B
1190 #define ICE_NETLIST_TYPE_OFFSET                 0x0000
1191 #define ICE_NETLIST_LEN_OFFSET                  0x0001
1192
1193 /* The Link Topology section follows the TLV header. When reading the netlist
1194  * using ice_read_netlist_module, we need to account for the 2-word TLV
1195  * header.
1196  */
1197 #define ICE_NETLIST_LINK_TOPO_OFFSET(n)         ((n) + 2)
1198
1199 #define ICE_LINK_TOPO_MODULE_LEN                ICE_NETLIST_LINK_TOPO_OFFSET(0x0000)
1200 #define ICE_LINK_TOPO_NODE_COUNT                ICE_NETLIST_LINK_TOPO_OFFSET(0x0001)
1201
1202 #define ICE_LINK_TOPO_NODE_COUNT_M              MAKEMASK(0x3FF, 0)
1203
1204 /* The Netlist ID Block is located after all of the Link Topology nodes. */
1205 #define ICE_NETLIST_ID_BLK_SIZE                 0x30
1206 #define ICE_NETLIST_ID_BLK_OFFSET(n)            ICE_NETLIST_LINK_TOPO_OFFSET(0x0004 + 2 * (n))
1207
1208 /* netlist ID block field offsets (word offsets) */
1209 #define ICE_NETLIST_ID_BLK_MAJOR_VER_LOW        0x02
1210 #define ICE_NETLIST_ID_BLK_MAJOR_VER_HIGH       0x03
1211 #define ICE_NETLIST_ID_BLK_MINOR_VER_LOW        0x04
1212 #define ICE_NETLIST_ID_BLK_MINOR_VER_HIGH       0x05
1213 #define ICE_NETLIST_ID_BLK_TYPE_LOW             0x06
1214 #define ICE_NETLIST_ID_BLK_TYPE_HIGH            0x07
1215 #define ICE_NETLIST_ID_BLK_REV_LOW              0x08
1216 #define ICE_NETLIST_ID_BLK_REV_HIGH             0x09
1217 #define ICE_NETLIST_ID_BLK_SHA_HASH_WORD(n)     (0x0A + (n))
1218 #define ICE_NETLIST_ID_BLK_CUST_VER             0x2F
1219
1220 /* Auxiliary field, mask and shift definition for Shadow RAM and NVM Flash */
1221 #define ICE_SR_VPD_SIZE_WORDS           512
1222 #define ICE_SR_PCIE_ALT_SIZE_WORDS      512
1223 #define ICE_SR_CTRL_WORD_1_S            0x06
1224 #define ICE_SR_CTRL_WORD_1_M            (0x03 << ICE_SR_CTRL_WORD_1_S)
1225 #define ICE_SR_CTRL_WORD_VALID          0x1
1226 #define ICE_SR_CTRL_WORD_OROM_BANK      BIT(3)
1227 #define ICE_SR_CTRL_WORD_NETLIST_BANK   BIT(4)
1228 #define ICE_SR_CTRL_WORD_NVM_BANK       BIT(5)
1229
1230 #define ICE_SR_NVM_PTR_4KB_UNITS        BIT(15)
1231
1232 /* Shadow RAM related */
1233 #define ICE_SR_SECTOR_SIZE_IN_WORDS     0x800
1234 #define ICE_SR_BUF_ALIGNMENT            4096
1235 #define ICE_SR_WORDS_IN_1KB             512
1236 /* Checksum should be calculated such that after adding all the words,
1237  * including the checksum word itself, the sum should be 0xBABA.
1238  */
1239 #define ICE_SR_SW_CHECKSUM_BASE         0xBABA
1240
1241 /* Link override related */
1242 #define ICE_SR_PFA_LINK_OVERRIDE_WORDS          10
1243 #define ICE_SR_PFA_LINK_OVERRIDE_PHY_WORDS      4
1244 #define ICE_SR_PFA_LINK_OVERRIDE_OFFSET         2
1245 #define ICE_SR_PFA_LINK_OVERRIDE_FEC_OFFSET     1
1246 #define ICE_SR_PFA_LINK_OVERRIDE_PHY_OFFSET     2
1247 #define ICE_FW_API_LINK_OVERRIDE_MAJ            1
1248 #define ICE_FW_API_LINK_OVERRIDE_MIN            5
1249 #define ICE_FW_API_LINK_OVERRIDE_PATCH          2
1250
1251 #define ICE_PBA_FLAG_DFLT               0xFAFA
1252 /* Hash redirection LUT for VSI - maximum array size */
1253 #define ICE_VSIQF_HLUT_ARRAY_SIZE       ((VSIQF_HLUT_MAX_INDEX + 1) * 4)
1254
1255 /*
1256  * Defines for values in the VF_PE_DB_SIZE bits in the GLPCI_LBARCTRL register.
1257  * This is needed to determine the BAR0 space for the VFs
1258  */
1259 #define GLPCI_LBARCTRL_VF_PE_DB_SIZE_0KB 0x0
1260 #define GLPCI_LBARCTRL_VF_PE_DB_SIZE_8KB 0x1
1261 #define GLPCI_LBARCTRL_VF_PE_DB_SIZE_64KB 0x2
1262
1263 /* AQ API version for LLDP_FILTER_CONTROL */
1264 #define ICE_FW_API_LLDP_FLTR_MAJ        1
1265 #define ICE_FW_API_LLDP_FLTR_MIN        7
1266 #define ICE_FW_API_LLDP_FLTR_PATCH      1
1267
1268 /* AQ API version for report default configuration */
1269 #define ICE_FW_API_REPORT_DFLT_CFG_MAJ          1
1270 #define ICE_FW_API_REPORT_DFLT_CFG_MIN          7
1271 #define ICE_FW_API_REPORT_DFLT_CFG_PATCH        3
1272 #endif /* _ICE_TYPE_H_ */