drivers/net/ixgbe/ixgbe_rxtx.c

   1 /*-
   2  *   BSD LICENSE
   3  *
   4  *   Copyright(c) 2010-2015 Intel Corporation. All rights reserved.
   5  *   Copyright 2014 6WIND S.A.
   6  *   All rights reserved.
   7  *
   8  *   Redistribution and use in source and binary forms, with or without
   9  *   modification, are permitted provided that the following conditions
  10  *   are met:
  11  *
  12  *     * Redistributions of source code must retain the above copyright
  13  *       notice, this list of conditions and the following disclaimer.
  14  *     * Redistributions in binary form must reproduce the above copyright
  15  *       notice, this list of conditions and the following disclaimer in
  16  *       the documentation and/or other materials provided with the
  17  *       distribution.
  18  *     * Neither the name of Intel Corporation nor the names of its
  19  *       contributors may be used to endorse or promote products derived
  20  *       from this software without specific prior written permission.
  21  *
  22  *   THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS
  23  *   "AS IS" AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT
  24  *   LIMITED TO, THE IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR
  25  *   A PARTICULAR PURPOSE ARE DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT
  26  *   OWNER OR CONTRIBUTORS BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL,
  27  *   SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT
  28  *   LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF USE,
  29  *   DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON ANY
  30  *   THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT
  31  *   (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE
  32  *   OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
  33  */
  34
  35 #include <sys/queue.h>
  36
  37 #include <stdio.h>
  38 #include <stdlib.h>
  39 #include <string.h>
  40 #include <errno.h>
  41 #include <stdint.h>
  42 #include <stdarg.h>
  43 #include <unistd.h>
  44 #include <inttypes.h>
  45
  46 #include <rte_byteorder.h>
  47 #include <rte_common.h>
  48 #include <rte_cycles.h>
  49 #include <rte_log.h>
  50 #include <rte_debug.h>
  51 #include <rte_interrupts.h>
  52 #include <rte_pci.h>
  53 #include <rte_memory.h>
  54 #include <rte_memzone.h>
  55 #include <rte_launch.h>
  56 #include <rte_eal.h>
  57 #include <rte_per_lcore.h>
  58 #include <rte_lcore.h>
  59 #include <rte_atomic.h>
  60 #include <rte_branch_prediction.h>
  61 #include <rte_ring.h>
  62 #include <rte_mempool.h>
  63 #include <rte_malloc.h>
  64 #include <rte_mbuf.h>
  65 #include <rte_ether.h>
  66 #include <rte_ethdev.h>
  67 #include <rte_prefetch.h>
  68 #include <rte_udp.h>
  69 #include <rte_tcp.h>
  70 #include <rte_sctp.h>
  71 #include <rte_string_fns.h>
  72 #include <rte_errno.h>
  73 #include <rte_ip.h>
  74
  75 #include "ixgbe_logs.h"
  76 #include "base/ixgbe_api.h"
  77 #include "base/ixgbe_vf.h"
  78 #include "ixgbe_ethdev.h"
  79 #include "base/ixgbe_dcb.h"
  80 #include "base/ixgbe_common.h"
  81 #include "ixgbe_rxtx.h"
  82
  83 /* Bit Mask to indicate what bits required for building TX context */
  84 #define IXGBE_TX_OFFLOAD_MASK (                  \
  85                 PKT_TX_VLAN_PKT |                \
  86                 PKT_TX_IP_CKSUM |                \
  87                 PKT_TX_L4_MASK |                 \
  88                 PKT_TX_TCP_SEG)
  89
  90 static inline struct rte_mbuf *
  91 rte_rxmbuf_alloc(struct rte_mempool *mp)
  92 {
  93         struct rte_mbuf *m;
  94
  95         m = __rte_mbuf_raw_alloc(mp);
  96         __rte_mbuf_sanity_check_raw(m, 0);
  97         return (m);
  98 }
  99
 100
 101 #if 1
 102 #define RTE_PMD_USE_PREFETCH
 103 #endif
 104
 105 #ifdef RTE_PMD_USE_PREFETCH
 106 /*
 107  * Prefetch a cache line into all cache levels.
 108  */
 109 #define rte_ixgbe_prefetch(p)   rte_prefetch0(p)
 110 #else
 111 #define rte_ixgbe_prefetch(p)   do {} while(0)
 112 #endif
 113
 114 /*********************************************************************
 115  *
 116  *  TX functions
 117  *
 118  **********************************************************************/
 119
 120 /*
 121  * Check for descriptors with their DD bit set and free mbufs.
 122  * Return the total number of buffers freed.
 123  */
 124 static inline int __attribute__((always_inline))
 125 ixgbe_tx_free_bufs(struct ixgbe_tx_queue *txq)
 126 {
 127         struct ixgbe_tx_entry *txep;
 128         uint32_t status;
 129         int i;
 130
 131         /* check DD bit on threshold descriptor */
 132         status = txq->tx_ring[txq->tx_next_dd].wb.status;
 133         if (! (status & IXGBE_ADVTXD_STAT_DD))
 134                 return 0;
 135
 136         /*
 137          * first buffer to free from S/W ring is at index
 138          * tx_next_dd - (tx_rs_thresh-1)
 139          */
 140         txep = &(txq->sw_ring[txq->tx_next_dd - (txq->tx_rs_thresh - 1)]);
 141
 142         /* free buffers one at a time */
 143         if ((txq->txq_flags & (uint32_t)ETH_TXQ_FLAGS_NOREFCOUNT) != 0) {
 144                 for (i = 0; i < txq->tx_rs_thresh; ++i, ++txep) {
 145                         txep->mbuf->next = NULL;
 146                         rte_mempool_put(txep->mbuf->pool, txep->mbuf);
 147                         txep->mbuf = NULL;
 148                 }
 149         } else {
 150                 for (i = 0; i < txq->tx_rs_thresh; ++i, ++txep) {
 151                         rte_pktmbuf_free_seg(txep->mbuf);
 152                         txep->mbuf = NULL;
 153                 }
 154         }
 155
 156         /* buffers were freed, update counters */
 157         txq->nb_tx_free = (uint16_t)(txq->nb_tx_free + txq->tx_rs_thresh);
 158         txq->tx_next_dd = (uint16_t)(txq->tx_next_dd + txq->tx_rs_thresh);
 159         if (txq->tx_next_dd >= txq->nb_tx_desc)
 160                 txq->tx_next_dd = (uint16_t)(txq->tx_rs_thresh - 1);
 161
 162         return txq->tx_rs_thresh;
 163 }
 164
 165 /* Populate 4 descriptors with data from 4 mbufs */
 166 static inline void
 167 tx4(volatile union ixgbe_adv_tx_desc *txdp, struct rte_mbuf **pkts)
 168 {
 169         uint64_t buf_dma_addr;
 170         uint32_t pkt_len;
 171         int i;
 172
 173         for (i = 0; i < 4; ++i, ++txdp, ++pkts) {
 174                 buf_dma_addr = RTE_MBUF_DATA_DMA_ADDR(*pkts);
 175                 pkt_len = (*pkts)->data_len;
 176
 177                 /* write data to descriptor */
 178                 txdp->read.buffer_addr = buf_dma_addr;
 179                 txdp->read.cmd_type_len =
 180                                 ((uint32_t)DCMD_DTYP_FLAGS | pkt_len);
 181                 txdp->read.olinfo_status =
 182                                 (pkt_len << IXGBE_ADVTXD_PAYLEN_SHIFT);
 183                 rte_prefetch0(&(*pkts)->pool);
 184         }
 185 }
 186
 187 /* Populate 1 descriptor with data from 1 mbuf */
 188 static inline void
 189 tx1(volatile union ixgbe_adv_tx_desc *txdp, struct rte_mbuf **pkts)
 190 {
 191         uint64_t buf_dma_addr;
 192         uint32_t pkt_len;
 193
 194         buf_dma_addr = RTE_MBUF_DATA_DMA_ADDR(*pkts);
 195         pkt_len = (*pkts)->data_len;
 196
 197         /* write data to descriptor */
 198         txdp->read.buffer_addr = buf_dma_addr;
 199         txdp->read.cmd_type_len =
 200                         ((uint32_t)DCMD_DTYP_FLAGS | pkt_len);
 201         txdp->read.olinfo_status =
 202                         (pkt_len << IXGBE_ADVTXD_PAYLEN_SHIFT);
 203         rte_prefetch0(&(*pkts)->pool);
 204 }
 205
 206 /*
 207  * Fill H/W descriptor ring with mbuf data.
 208  * Copy mbuf pointers to the S/W ring.
 209  */
 210 static inline void
 211 ixgbe_tx_fill_hw_ring(struct ixgbe_tx_queue *txq, struct rte_mbuf **pkts,
 212                       uint16_t nb_pkts)
 213 {
 214         volatile union ixgbe_adv_tx_desc *txdp = &(txq->tx_ring[txq->tx_tail]);
 215         struct ixgbe_tx_entry *txep = &(txq->sw_ring[txq->tx_tail]);
 216         const int N_PER_LOOP = 4;
 217         const int N_PER_LOOP_MASK = N_PER_LOOP-1;
 218         int mainpart, leftover;
 219         int i, j;
 220
 221         /*
 222          * Process most of the packets in chunks of N pkts.  Any
 223          * leftover packets will get processed one at a time.
 224          */
 225         mainpart = (nb_pkts & ((uint32_t) ~N_PER_LOOP_MASK));
 226         leftover = (nb_pkts & ((uint32_t)  N_PER_LOOP_MASK));
 227         for (i = 0; i < mainpart; i += N_PER_LOOP) {
 228                 /* Copy N mbuf pointers to the S/W ring */
 229                 for (j = 0; j < N_PER_LOOP; ++j) {
 230                         (txep + i + j)->mbuf = *(pkts + i + j);
 231                 }
 232                 tx4(txdp + i, pkts + i);
 233         }
 234
 235         if (unlikely(leftover > 0)) {
 236                 for (i = 0; i < leftover; ++i) {
 237                         (txep + mainpart + i)->mbuf = *(pkts + mainpart + i);
 238                         tx1(txdp + mainpart + i, pkts + mainpart + i);
 239                 }
 240         }
 241 }
 242
 243 static inline uint16_t
 244 tx_xmit_pkts(void *tx_queue, struct rte_mbuf **tx_pkts,
 245              uint16_t nb_pkts)
 246 {
 247         struct ixgbe_tx_queue *txq = (struct ixgbe_tx_queue *)tx_queue;
 248         volatile union ixgbe_adv_tx_desc *tx_r = txq->tx_ring;
 249         uint16_t n = 0;
 250
 251         /*
 252          * Begin scanning the H/W ring for done descriptors when the
 253          * number of available descriptors drops below tx_free_thresh.  For
 254          * each done descriptor, free the associated buffer.
 255          */
 256         if (txq->nb_tx_free < txq->tx_free_thresh)
 257                 ixgbe_tx_free_bufs(txq);
 258
 259         /* Only use descriptors that are available */
 260         nb_pkts = (uint16_t)RTE_MIN(txq->nb_tx_free, nb_pkts);
 261         if (unlikely(nb_pkts == 0))
 262                 return 0;
 263
 264         /* Use exactly nb_pkts descriptors */
 265         txq->nb_tx_free = (uint16_t)(txq->nb_tx_free - nb_pkts);
 266
 267         /*
 268          * At this point, we know there are enough descriptors in the
 269          * ring to transmit all the packets.  This assumes that each
 270          * mbuf contains a single segment, and that no new offloads
 271          * are expected, which would require a new context descriptor.
 272          */
 273
 274         /*
 275          * See if we're going to wrap-around. If so, handle the top
 276          * of the descriptor ring first, then do the bottom.  If not,
 277          * the processing looks just like the "bottom" part anyway...
 278          */
 279         if ((txq->tx_tail + nb_pkts) > txq->nb_tx_desc) {
 280                 n = (uint16_t)(txq->nb_tx_desc - txq->tx_tail);
 281                 ixgbe_tx_fill_hw_ring(txq, tx_pkts, n);
 282
 283                 /*
 284                  * We know that the last descriptor in the ring will need to
 285                  * have its RS bit set because tx_rs_thresh has to be
 286                  * a divisor of the ring size
 287                  */
 288                 tx_r[txq->tx_next_rs].read.cmd_type_len |=
 289                         rte_cpu_to_le_32(IXGBE_ADVTXD_DCMD_RS);
 290                 txq->tx_next_rs = (uint16_t)(txq->tx_rs_thresh - 1);
 291
 292                 txq->tx_tail = 0;
 293         }
 294
 295         /* Fill H/W descriptor ring with mbuf data */
 296         ixgbe_tx_fill_hw_ring(txq, tx_pkts + n, (uint16_t)(nb_pkts - n));
 297         txq->tx_tail = (uint16_t)(txq->tx_tail + (nb_pkts - n));
 298
 299         /*
 300          * Determine if RS bit should be set
 301          * This is what we actually want:
 302          *   if ((txq->tx_tail - 1) >= txq->tx_next_rs)
 303          * but instead of subtracting 1 and doing >=, we can just do
 304          * greater than without subtracting.
 305          */
 306         if (txq->tx_tail > txq->tx_next_rs) {
 307                 tx_r[txq->tx_next_rs].read.cmd_type_len |=
 308                         rte_cpu_to_le_32(IXGBE_ADVTXD_DCMD_RS);
 309                 txq->tx_next_rs = (uint16_t)(txq->tx_next_rs +
 310                                                 txq->tx_rs_thresh);
 311                 if (txq->tx_next_rs >= txq->nb_tx_desc)
 312                         txq->tx_next_rs = (uint16_t)(txq->tx_rs_thresh - 1);
 313         }
 314
 315         /*
 316          * Check for wrap-around. This would only happen if we used
 317          * up to the last descriptor in the ring, no more, no less.
 318          */
 319         if (txq->tx_tail >= txq->nb_tx_desc)
 320                 txq->tx_tail = 0;
 321
 322         /* update tail pointer */
 323         rte_wmb();
 324         IXGBE_PCI_REG_WRITE(txq->tdt_reg_addr, txq->tx_tail);
 325
 326         return nb_pkts;
 327 }
 328
 329 uint16_t
 330 ixgbe_xmit_pkts_simple(void *tx_queue, struct rte_mbuf **tx_pkts,
 331                        uint16_t nb_pkts)
 332 {
 333         uint16_t nb_tx;
 334
 335         /* Try to transmit at least chunks of TX_MAX_BURST pkts */
 336         if (likely(nb_pkts <= RTE_PMD_IXGBE_TX_MAX_BURST))
 337                 return tx_xmit_pkts(tx_queue, tx_pkts, nb_pkts);
 338
 339         /* transmit more than the max burst, in chunks of TX_MAX_BURST */
 340         nb_tx = 0;
 341         while (nb_pkts) {
 342                 uint16_t ret, n;
 343                 n = (uint16_t)RTE_MIN(nb_pkts, RTE_PMD_IXGBE_TX_MAX_BURST);
 344                 ret = tx_xmit_pkts(tx_queue, &(tx_pkts[nb_tx]), n);
 345                 nb_tx = (uint16_t)(nb_tx + ret);
 346                 nb_pkts = (uint16_t)(nb_pkts - ret);
 347                 if (ret < n)
 348                         break;
 349         }
 350
 351         return nb_tx;
 352 }
 353
 354 static inline void
 355 ixgbe_set_xmit_ctx(struct ixgbe_tx_queue *txq,
 356                 volatile struct ixgbe_adv_tx_context_desc *ctx_txd,
 357                 uint64_t ol_flags, union ixgbe_tx_offload tx_offload)
 358 {
 359         uint32_t type_tucmd_mlhl;
 360         uint32_t mss_l4len_idx = 0;
 361         uint32_t ctx_idx;
 362         uint32_t vlan_macip_lens;
 363         union ixgbe_tx_offload tx_offload_mask;
 364
 365         ctx_idx = txq->ctx_curr;
 366         tx_offload_mask.data = 0;
 367         type_tucmd_mlhl = 0;
 368
 369         /* Specify which HW CTX to upload. */
 370         mss_l4len_idx |= (ctx_idx << IXGBE_ADVTXD_IDX_SHIFT);
 371
 372         if (ol_flags & PKT_TX_VLAN_PKT) {
 373                 tx_offload_mask.vlan_tci |= ~0;
 374         }
 375
 376         /* check if TCP segmentation required for this packet */
 377         if (ol_flags & PKT_TX_TCP_SEG) {
 378                 /* implies IP cksum in IPv4 */
 379                 if (ol_flags & PKT_TX_IP_CKSUM)
 380                         type_tucmd_mlhl = IXGBE_ADVTXD_TUCMD_IPV4 |
 381                                 IXGBE_ADVTXD_TUCMD_L4T_TCP |
 382                                 IXGBE_ADVTXD_DTYP_CTXT | IXGBE_ADVTXD_DCMD_DEXT;
 383                 else
 384                         type_tucmd_mlhl = IXGBE_ADVTXD_TUCMD_IPV6 |
 385                                 IXGBE_ADVTXD_TUCMD_L4T_TCP |
 386                                 IXGBE_ADVTXD_DTYP_CTXT | IXGBE_ADVTXD_DCMD_DEXT;
 387
 388                 tx_offload_mask.l2_len |= ~0;
 389                 tx_offload_mask.l3_len |= ~0;
 390                 tx_offload_mask.l4_len |= ~0;
 391                 tx_offload_mask.tso_segsz |= ~0;
 392                 mss_l4len_idx |= tx_offload.tso_segsz << IXGBE_ADVTXD_MSS_SHIFT;
 393                 mss_l4len_idx |= tx_offload.l4_len << IXGBE_ADVTXD_L4LEN_SHIFT;
 394         } else { /* no TSO, check if hardware checksum is needed */
 395                 if (ol_flags & PKT_TX_IP_CKSUM) {
 396                         type_tucmd_mlhl = IXGBE_ADVTXD_TUCMD_IPV4;
 397                         tx_offload_mask.l2_len |= ~0;
 398                         tx_offload_mask.l3_len |= ~0;
 399                 }
 400
 401                 switch (ol_flags & PKT_TX_L4_MASK) {
 402                 case PKT_TX_UDP_CKSUM:
 403                         type_tucmd_mlhl |= IXGBE_ADVTXD_TUCMD_L4T_UDP |
 404                                 IXGBE_ADVTXD_DTYP_CTXT | IXGBE_ADVTXD_DCMD_DEXT;
 405                         mss_l4len_idx |= sizeof(struct udp_hdr) << IXGBE_ADVTXD_L4LEN_SHIFT;
 406                         tx_offload_mask.l2_len |= ~0;
 407                         tx_offload_mask.l3_len |= ~0;
 408                         break;
 409                 case PKT_TX_TCP_CKSUM:
 410                         type_tucmd_mlhl |= IXGBE_ADVTXD_TUCMD_L4T_TCP |
 411                                 IXGBE_ADVTXD_DTYP_CTXT | IXGBE_ADVTXD_DCMD_DEXT;
 412                         mss_l4len_idx |= sizeof(struct tcp_hdr) << IXGBE_ADVTXD_L4LEN_SHIFT;
 413                         tx_offload_mask.l2_len |= ~0;
 414                         tx_offload_mask.l3_len |= ~0;
 415                         tx_offload_mask.l4_len |= ~0;
 416                         break;
 417                 case PKT_TX_SCTP_CKSUM:
 418                         type_tucmd_mlhl |= IXGBE_ADVTXD_TUCMD_L4T_SCTP |
 419                                 IXGBE_ADVTXD_DTYP_CTXT | IXGBE_ADVTXD_DCMD_DEXT;
 420                         mss_l4len_idx |= sizeof(struct sctp_hdr) << IXGBE_ADVTXD_L4LEN_SHIFT;
 421                         tx_offload_mask.l2_len |= ~0;
 422                         tx_offload_mask.l3_len |= ~0;
 423                         break;
 424                 default:
 425                         type_tucmd_mlhl |= IXGBE_ADVTXD_TUCMD_L4T_RSV |
 426                                 IXGBE_ADVTXD_DTYP_CTXT | IXGBE_ADVTXD_DCMD_DEXT;
 427                         break;
 428                 }
 429         }
 430
 431         txq->ctx_cache[ctx_idx].flags = ol_flags;
 432         txq->ctx_cache[ctx_idx].tx_offload.data  =
 433                 tx_offload_mask.data & tx_offload.data;
 434         txq->ctx_cache[ctx_idx].tx_offload_mask    = tx_offload_mask;
 435
 436         ctx_txd->type_tucmd_mlhl = rte_cpu_to_le_32(type_tucmd_mlhl);
 437         vlan_macip_lens = tx_offload.l3_len;
 438         vlan_macip_lens |= (tx_offload.l2_len << IXGBE_ADVTXD_MACLEN_SHIFT);
 439         vlan_macip_lens |= ((uint32_t)tx_offload.vlan_tci << IXGBE_ADVTXD_VLAN_SHIFT);
 440         ctx_txd->vlan_macip_lens = rte_cpu_to_le_32(vlan_macip_lens);
 441         ctx_txd->mss_l4len_idx   = rte_cpu_to_le_32(mss_l4len_idx);
 442         ctx_txd->seqnum_seed     = 0;
 443 }
 444
 445 /*
 446  * Check which hardware context can be used. Use the existing match
 447  * or create a new context descriptor.
 448  */
 449 static inline uint32_t
 450 what_advctx_update(struct ixgbe_tx_queue *txq, uint64_t flags,
 451                 union ixgbe_tx_offload tx_offload)
 452 {
 453         /* If match with the current used context */
 454         if (likely((txq->ctx_cache[txq->ctx_curr].flags == flags) &&
 455                 (txq->ctx_cache[txq->ctx_curr].tx_offload.data ==
 456                 (txq->ctx_cache[txq->ctx_curr].tx_offload_mask.data & tx_offload.data)))) {
 457                         return txq->ctx_curr;
 458         }
 459
 460         /* What if match with the next context  */
 461         txq->ctx_curr ^= 1;
 462         if (likely((txq->ctx_cache[txq->ctx_curr].flags == flags) &&
 463                 (txq->ctx_cache[txq->ctx_curr].tx_offload.data ==
 464                 (txq->ctx_cache[txq->ctx_curr].tx_offload_mask.data & tx_offload.data)))) {
 465                         return txq->ctx_curr;
 466         }
 467
 468         /* Mismatch, use the previous context */
 469         return (IXGBE_CTX_NUM);
 470 }
 471
 472 static inline uint32_t
 473 tx_desc_cksum_flags_to_olinfo(uint64_t ol_flags)
 474 {
 475         uint32_t tmp = 0;
 476         if ((ol_flags & PKT_TX_L4_MASK) != PKT_TX_L4_NO_CKSUM)
 477                 tmp |= IXGBE_ADVTXD_POPTS_TXSM;
 478         if (ol_flags & PKT_TX_IP_CKSUM)
 479                 tmp |= IXGBE_ADVTXD_POPTS_IXSM;
 480         if (ol_flags & PKT_TX_TCP_SEG)
 481                 tmp |= IXGBE_ADVTXD_POPTS_TXSM;
 482         return tmp;
 483 }
 484
 485 static inline uint32_t
 486 tx_desc_ol_flags_to_cmdtype(uint64_t ol_flags)
 487 {
 488         uint32_t cmdtype = 0;
 489         if (ol_flags & PKT_TX_VLAN_PKT)
 490                 cmdtype |= IXGBE_ADVTXD_DCMD_VLE;
 491         if (ol_flags & PKT_TX_TCP_SEG)
 492                 cmdtype |= IXGBE_ADVTXD_DCMD_TSE;
 493         return cmdtype;
 494 }
 495
 496 /* Default RS bit threshold values */
 497 #ifndef DEFAULT_TX_RS_THRESH
 498 #define DEFAULT_TX_RS_THRESH   32
 499 #endif
 500 #ifndef DEFAULT_TX_FREE_THRESH
 501 #define DEFAULT_TX_FREE_THRESH 32
 502 #endif
 503
 504 /* Reset transmit descriptors after they have been used */
 505 static inline int
 506 ixgbe_xmit_cleanup(struct ixgbe_tx_queue *txq)
 507 {
 508         struct ixgbe_tx_entry *sw_ring = txq->sw_ring;
 509         volatile union ixgbe_adv_tx_desc *txr = txq->tx_ring;
 510         uint16_t last_desc_cleaned = txq->last_desc_cleaned;
 511         uint16_t nb_tx_desc = txq->nb_tx_desc;
 512         uint16_t desc_to_clean_to;
 513         uint16_t nb_tx_to_clean;
 514
 515         /* Determine the last descriptor needing to be cleaned */
 516         desc_to_clean_to = (uint16_t)(last_desc_cleaned + txq->tx_rs_thresh);
 517         if (desc_to_clean_to >= nb_tx_desc)
 518                 desc_to_clean_to = (uint16_t)(desc_to_clean_to - nb_tx_desc);
 519
 520         /* Check to make sure the last descriptor to clean is done */
 521         desc_to_clean_to = sw_ring[desc_to_clean_to].last_id;
 522         if (! (txr[desc_to_clean_to].wb.status & IXGBE_TXD_STAT_DD))
 523         {
 524                 PMD_TX_FREE_LOG(DEBUG,
 525                                 "TX descriptor %4u is not done"
 526                                 "(port=%d queue=%d)",
 527                                 desc_to_clean_to,
 528                                 txq->port_id, txq->queue_id);
 529                 /* Failed to clean any descriptors, better luck next time */
 530                 return -(1);
 531         }
 532
 533         /* Figure out how many descriptors will be cleaned */
 534         if (last_desc_cleaned > desc_to_clean_to)
 535                 nb_tx_to_clean = (uint16_t)((nb_tx_desc - last_desc_cleaned) +
 536                                                         desc_to_clean_to);
 537         else
 538                 nb_tx_to_clean = (uint16_t)(desc_to_clean_to -
 539                                                 last_desc_cleaned);
 540
 541         PMD_TX_FREE_LOG(DEBUG,
 542                         "Cleaning %4u TX descriptors: %4u to %4u "
 543                         "(port=%d queue=%d)",
 544                         nb_tx_to_clean, last_desc_cleaned, desc_to_clean_to,
 545                         txq->port_id, txq->queue_id);
 546
 547         /*
 548          * The last descriptor to clean is done, so that means all the
 549          * descriptors from the last descriptor that was cleaned
 550          * up to the last descriptor with the RS bit set
 551          * are done. Only reset the threshold descriptor.
 552          */
 553         txr[desc_to_clean_to].wb.status = 0;
 554
 555         /* Update the txq to reflect the last descriptor that was cleaned */
 556         txq->last_desc_cleaned = desc_to_clean_to;
 557         txq->nb_tx_free = (uint16_t)(txq->nb_tx_free + nb_tx_to_clean);
 558
 559         /* No Error */
 560         return (0);
 561 }
 562
 563 uint16_t
 564 ixgbe_xmit_pkts(void *tx_queue, struct rte_mbuf **tx_pkts,
 565                 uint16_t nb_pkts)
 566 {
 567         struct ixgbe_tx_queue *txq;
 568         struct ixgbe_tx_entry *sw_ring;
 569         struct ixgbe_tx_entry *txe, *txn;
 570         volatile union ixgbe_adv_tx_desc *txr;
 571         volatile union ixgbe_adv_tx_desc *txd;
 572         struct rte_mbuf     *tx_pkt;
 573         struct rte_mbuf     *m_seg;
 574         uint64_t buf_dma_addr;
 575         uint32_t olinfo_status;
 576         uint32_t cmd_type_len;
 577         uint32_t pkt_len;
 578         uint16_t slen;
 579         uint64_t ol_flags;
 580         uint16_t tx_id;
 581         uint16_t tx_last;
 582         uint16_t nb_tx;
 583         uint16_t nb_used;
 584         uint64_t tx_ol_req;
 585         uint32_t ctx = 0;
 586         uint32_t new_ctx;
 587         union ixgbe_tx_offload tx_offload = {0};
 588
 589         txq = tx_queue;
 590         sw_ring = txq->sw_ring;
 591         txr     = txq->tx_ring;
 592         tx_id   = txq->tx_tail;
 593         txe = &sw_ring[tx_id];
 594
 595         /* Determine if the descriptor ring needs to be cleaned. */
 596         if (txq->nb_tx_free < txq->tx_free_thresh)
 597                 ixgbe_xmit_cleanup(txq);
 598
 599         rte_prefetch0(&txe->mbuf->pool);
 600
 601         /* TX loop */
 602         for (nb_tx = 0; nb_tx < nb_pkts; nb_tx++) {
 603                 new_ctx = 0;
 604                 tx_pkt = *tx_pkts++;
 605                 pkt_len = tx_pkt->pkt_len;
 606
 607                 /*
 608                  * Determine how many (if any) context descriptors
 609                  * are needed for offload functionality.
 610                  */
 611                 ol_flags = tx_pkt->ol_flags;
 612
 613                 /* If hardware offload required */
 614                 tx_ol_req = ol_flags & IXGBE_TX_OFFLOAD_MASK;
 615                 if (tx_ol_req) {
 616                         tx_offload.l2_len = tx_pkt->l2_len;
 617                         tx_offload.l3_len = tx_pkt->l3_len;
 618                         tx_offload.l4_len = tx_pkt->l4_len;
 619                         tx_offload.vlan_tci = tx_pkt->vlan_tci;
 620                         tx_offload.tso_segsz = tx_pkt->tso_segsz;
 621
 622                         /* If new context need be built or reuse the exist ctx. */
 623                         ctx = what_advctx_update(txq, tx_ol_req,
 624                                 tx_offload);
 625                         /* Only allocate context descriptor if required*/
 626                         new_ctx = (ctx == IXGBE_CTX_NUM);
 627                         ctx = txq->ctx_curr;
 628                 }
 629
 630                 /*
 631                  * Keep track of how many descriptors are used this loop
 632                  * This will always be the number of segments + the number of
 633                  * Context descriptors required to transmit the packet
 634                  */
 635                 nb_used = (uint16_t)(tx_pkt->nb_segs + new_ctx);
 636
 637                 /*
 638                  * The number of descriptors that must be allocated for a
 639                  * packet is the number of segments of that packet, plus 1
 640                  * Context Descriptor for the hardware offload, if any.
 641                  * Determine the last TX descriptor to allocate in the TX ring
 642                  * for the packet, starting from the current position (tx_id)
 643                  * in the ring.
 644                  */
 645                 tx_last = (uint16_t) (tx_id + nb_used - 1);
 646
 647                 /* Circular ring */
 648                 if (tx_last >= txq->nb_tx_desc)
 649                         tx_last = (uint16_t) (tx_last - txq->nb_tx_desc);
 650
 651                 PMD_TX_LOG(DEBUG, "port_id=%u queue_id=%u pktlen=%u"
 652                            " tx_first=%u tx_last=%u",
 653                            (unsigned) txq->port_id,
 654                            (unsigned) txq->queue_id,
 655                            (unsigned) pkt_len,
 656                            (unsigned) tx_id,
 657                            (unsigned) tx_last);
 658
 659                 /*
 660                  * Make sure there are enough TX descriptors available to
 661                  * transmit the entire packet.
 662                  * nb_used better be less than or equal to txq->tx_rs_thresh
 663                  */
 664                 if (nb_used > txq->nb_tx_free) {
 665                         PMD_TX_FREE_LOG(DEBUG,
 666                                         "Not enough free TX descriptors "
 667                                         "nb_used=%4u nb_free=%4u "
 668                                         "(port=%d queue=%d)",
 669                                         nb_used, txq->nb_tx_free,
 670                                         txq->port_id, txq->queue_id);
 671
 672                         if (ixgbe_xmit_cleanup(txq) != 0) {
 673                                 /* Could not clean any descriptors */
 674                                 if (nb_tx == 0)
 675                                         return (0);
 676                                 goto end_of_tx;
 677                         }
 678
 679                         /* nb_used better be <= txq->tx_rs_thresh */
 680                         if (unlikely(nb_used > txq->tx_rs_thresh)) {
 681                                 PMD_TX_FREE_LOG(DEBUG,
 682                                         "The number of descriptors needed to "
 683                                         "transmit the packet exceeds the "
 684                                         "RS bit threshold. This will impact "
 685                                         "performance."
 686                                         "nb_used=%4u nb_free=%4u "
 687                                         "tx_rs_thresh=%4u. "
 688                                         "(port=%d queue=%d)",
 689                                         nb_used, txq->nb_tx_free,
 690                                         txq->tx_rs_thresh,
 691                                         txq->port_id, txq->queue_id);
 692                                 /*
 693                                  * Loop here until there are enough TX
 694                                  * descriptors or until the ring cannot be
 695                                  * cleaned.
 696                                  */
 697                                 while (nb_used > txq->nb_tx_free) {
 698                                         if (ixgbe_xmit_cleanup(txq) != 0) {
 699                                                 /*
 700                                                  * Could not clean any
 701                                                  * descriptors
 702                                                  */
 703                                                 if (nb_tx == 0)
 704                                                         return (0);
 705                                                 goto end_of_tx;
 706                                         }
 707                                 }
 708                         }
 709                 }
 710
 711                 /*
 712                  * By now there are enough free TX descriptors to transmit
 713                  * the packet.
 714                  */
 715
 716                 /*
 717                  * Set common flags of all TX Data Descriptors.
 718                  *
 719                  * The following bits must be set in all Data Descriptors:
 720                  *   - IXGBE_ADVTXD_DTYP_DATA
 721                  *   - IXGBE_ADVTXD_DCMD_DEXT
 722                  *
 723                  * The following bits must be set in the first Data Descriptor
 724                  * and are ignored in the other ones:
 725                  *   - IXGBE_ADVTXD_DCMD_IFCS
 726                  *   - IXGBE_ADVTXD_MAC_1588
 727                  *   - IXGBE_ADVTXD_DCMD_VLE
 728                  *
 729                  * The following bits must only be set in the last Data
 730                  * Descriptor:
 731                  *   - IXGBE_TXD_CMD_EOP
 732                  *
 733                  * The following bits can be set in any Data Descriptor, but
 734                  * are only set in the last Data Descriptor:
 735                  *   - IXGBE_TXD_CMD_RS
 736                  */
 737                 cmd_type_len = IXGBE_ADVTXD_DTYP_DATA |
 738                         IXGBE_ADVTXD_DCMD_IFCS | IXGBE_ADVTXD_DCMD_DEXT;
 739
 740 #ifdef RTE_LIBRTE_IEEE1588
 741                 if (ol_flags & PKT_TX_IEEE1588_TMST)
 742                         cmd_type_len |= IXGBE_ADVTXD_MAC_1588;
 743 #endif
 744
 745                 olinfo_status = 0;
 746                 if (tx_ol_req) {
 747
 748                         if (ol_flags & PKT_TX_TCP_SEG) {
 749                                 /* when TSO is on, paylen in descriptor is the
 750                                  * not the packet len but the tcp payload len */
 751                                 pkt_len -= (tx_offload.l2_len +
 752                                         tx_offload.l3_len + tx_offload.l4_len);
 753                         }
 754
 755                         /*
 756                          * Setup the TX Advanced Context Descriptor if required
 757                          */
 758                         if (new_ctx) {
 759                                 volatile struct ixgbe_adv_tx_context_desc *
 760                                     ctx_txd;
 761
 762                                 ctx_txd = (volatile struct
 763                                     ixgbe_adv_tx_context_desc *)
 764                                     &txr[tx_id];
 765
 766                                 txn = &sw_ring[txe->next_id];
 767                                 rte_prefetch0(&txn->mbuf->pool);
 768
 769                                 if (txe->mbuf != NULL) {
 770                                         rte_pktmbuf_free_seg(txe->mbuf);
 771                                         txe->mbuf = NULL;
 772                                 }
 773
 774                                 ixgbe_set_xmit_ctx(txq, ctx_txd, tx_ol_req,
 775                                         tx_offload);
 776
 777                                 txe->last_id = tx_last;
 778                                 tx_id = txe->next_id;
 779                                 txe = txn;
 780                         }
 781
 782                         /*
 783                          * Setup the TX Advanced Data Descriptor,
 784                          * This path will go through
 785                          * whatever new/reuse the context descriptor
 786                          */
 787                         cmd_type_len  |= tx_desc_ol_flags_to_cmdtype(ol_flags);
 788                         olinfo_status |= tx_desc_cksum_flags_to_olinfo(ol_flags);
 789                         olinfo_status |= ctx << IXGBE_ADVTXD_IDX_SHIFT;
 790                 }
 791
 792                 olinfo_status |= (pkt_len << IXGBE_ADVTXD_PAYLEN_SHIFT);
 793
 794                 m_seg = tx_pkt;
 795                 do {
 796                         txd = &txr[tx_id];
 797                         txn = &sw_ring[txe->next_id];
 798                         rte_prefetch0(&txn->mbuf->pool);
 799
 800                         if (txe->mbuf != NULL)
 801                                 rte_pktmbuf_free_seg(txe->mbuf);
 802                         txe->mbuf = m_seg;
 803
 804                         /*
 805                          * Set up Transmit Data Descriptor.
 806                          */
 807                         slen = m_seg->data_len;
 808                         buf_dma_addr = RTE_MBUF_DATA_DMA_ADDR(m_seg);
 809                         txd->read.buffer_addr =
 810                                 rte_cpu_to_le_64(buf_dma_addr);
 811                         txd->read.cmd_type_len =
 812                                 rte_cpu_to_le_32(cmd_type_len | slen);
 813                         txd->read.olinfo_status =
 814                                 rte_cpu_to_le_32(olinfo_status);
 815                         txe->last_id = tx_last;
 816                         tx_id = txe->next_id;
 817                         txe = txn;
 818                         m_seg = m_seg->next;
 819                 } while (m_seg != NULL);
 820
 821                 /*
 822                  * The last packet data descriptor needs End Of Packet (EOP)
 823                  */
 824                 cmd_type_len |= IXGBE_TXD_CMD_EOP;
 825                 txq->nb_tx_used = (uint16_t)(txq->nb_tx_used + nb_used);
 826                 txq->nb_tx_free = (uint16_t)(txq->nb_tx_free - nb_used);
 827
 828                 /* Set RS bit only on threshold packets' last descriptor */
 829                 if (txq->nb_tx_used >= txq->tx_rs_thresh) {
 830                         PMD_TX_FREE_LOG(DEBUG,
 831                                         "Setting RS bit on TXD id="
 832                                         "%4u (port=%d queue=%d)",
 833                                         tx_last, txq->port_id, txq->queue_id);
 834
 835                         cmd_type_len |= IXGBE_TXD_CMD_RS;
 836
 837                         /* Update txq RS bit counters */
 838                         txq->nb_tx_used = 0;
 839                 }
 840                 txd->read.cmd_type_len |= rte_cpu_to_le_32(cmd_type_len);
 841         }
 842 end_of_tx:
 843         rte_wmb();
 844
 845         /*
 846          * Set the Transmit Descriptor Tail (TDT)
 847          */
 848         PMD_TX_LOG(DEBUG, "port_id=%u queue_id=%u tx_tail=%u nb_tx=%u",
 849                    (unsigned) txq->port_id, (unsigned) txq->queue_id,
 850                    (unsigned) tx_id, (unsigned) nb_tx);
 851         IXGBE_PCI_REG_WRITE(txq->tdt_reg_addr, tx_id);
 852         txq->tx_tail = tx_id;
 853
 854         return (nb_tx);
 855 }
 856
 857 /*********************************************************************
 858  *
 859  *  RX functions
 860  *
 861  **********************************************************************/
 862 #ifdef RTE_NEXT_ABI
 863 #define IXGBE_PACKET_TYPE_IPV4              0X01
 864 #define IXGBE_PACKET_TYPE_IPV4_TCP          0X11
 865 #define IXGBE_PACKET_TYPE_IPV4_UDP          0X21
 866 #define IXGBE_PACKET_TYPE_IPV4_SCTP         0X41
 867 #define IXGBE_PACKET_TYPE_IPV4_EXT          0X03
 868 #define IXGBE_PACKET_TYPE_IPV4_EXT_SCTP     0X43
 869 #define IXGBE_PACKET_TYPE_IPV6              0X04
 870 #define IXGBE_PACKET_TYPE_IPV6_TCP          0X14
 871 #define IXGBE_PACKET_TYPE_IPV6_UDP          0X24
 872 #define IXGBE_PACKET_TYPE_IPV6_EXT          0X0C
 873 #define IXGBE_PACKET_TYPE_IPV6_EXT_TCP      0X1C
 874 #define IXGBE_PACKET_TYPE_IPV6_EXT_UDP      0X2C
 875 #define IXGBE_PACKET_TYPE_IPV4_IPV6         0X05
 876 #define IXGBE_PACKET_TYPE_IPV4_IPV6_TCP     0X15
 877 #define IXGBE_PACKET_TYPE_IPV4_IPV6_UDP     0X25
 878 #define IXGBE_PACKET_TYPE_IPV4_IPV6_EXT     0X0D
 879 #define IXGBE_PACKET_TYPE_IPV4_IPV6_EXT_TCP 0X1D
 880 #define IXGBE_PACKET_TYPE_IPV4_IPV6_EXT_UDP 0X2D
 881 #define IXGBE_PACKET_TYPE_MAX               0X80
 882 #define IXGBE_PACKET_TYPE_MASK              0X7F
 883 #define IXGBE_PACKET_TYPE_SHIFT             0X04
 884 static inline uint32_t
 885 ixgbe_rxd_pkt_info_to_pkt_type(uint16_t pkt_info)
 886 {
 887         static const uint32_t
 888                 ptype_table[IXGBE_PACKET_TYPE_MAX] __rte_cache_aligned = {
 889                 [IXGBE_PACKET_TYPE_IPV4] = RTE_PTYPE_L2_ETHER |
 890                         RTE_PTYPE_L3_IPV4,
 891                 [IXGBE_PACKET_TYPE_IPV4_EXT] = RTE_PTYPE_L2_ETHER |
 892                         RTE_PTYPE_L3_IPV4_EXT,
 893                 [IXGBE_PACKET_TYPE_IPV6] = RTE_PTYPE_L2_ETHER |
 894                         RTE_PTYPE_L3_IPV6,
 895                 [IXGBE_PACKET_TYPE_IPV4_IPV6] = RTE_PTYPE_L2_ETHER |
 896                         RTE_PTYPE_L3_IPV4 | RTE_PTYPE_TUNNEL_IP |
 897                         RTE_PTYPE_INNER_L3_IPV6,
 898                 [IXGBE_PACKET_TYPE_IPV6_EXT] = RTE_PTYPE_L2_ETHER |
 899                         RTE_PTYPE_L3_IPV6_EXT,
 900                 [IXGBE_PACKET_TYPE_IPV4_IPV6_EXT] = RTE_PTYPE_L2_ETHER |
 901                         RTE_PTYPE_L3_IPV4 | RTE_PTYPE_TUNNEL_IP |
 902                         RTE_PTYPE_INNER_L3_IPV6_EXT,
 903                 [IXGBE_PACKET_TYPE_IPV4_TCP] = RTE_PTYPE_L2_ETHER |
 904                         RTE_PTYPE_L3_IPV4 | RTE_PTYPE_L4_TCP,
 905                 [IXGBE_PACKET_TYPE_IPV6_TCP] = RTE_PTYPE_L2_ETHER |
 906                         RTE_PTYPE_L3_IPV6 | RTE_PTYPE_L4_TCP,
 907                 [IXGBE_PACKET_TYPE_IPV4_IPV6_TCP] = RTE_PTYPE_L2_ETHER |
 908                         RTE_PTYPE_L3_IPV4 | RTE_PTYPE_TUNNEL_IP |
 909                         RTE_PTYPE_INNER_L3_IPV6 | RTE_PTYPE_INNER_L4_TCP,
 910                 [IXGBE_PACKET_TYPE_IPV6_EXT_TCP] = RTE_PTYPE_L2_ETHER |
 911                         RTE_PTYPE_L3_IPV6_EXT | RTE_PTYPE_L4_TCP,
 912                 [IXGBE_PACKET_TYPE_IPV4_IPV6_EXT_TCP] = RTE_PTYPE_L2_ETHER |
 913                         RTE_PTYPE_L3_IPV4 | RTE_PTYPE_TUNNEL_IP |
 914                         RTE_PTYPE_INNER_L3_IPV6_EXT | RTE_PTYPE_INNER_L4_TCP,
 915                 [IXGBE_PACKET_TYPE_IPV4_UDP] = RTE_PTYPE_L2_ETHER |
 916                         RTE_PTYPE_L3_IPV4 | RTE_PTYPE_L4_UDP,
 917                 [IXGBE_PACKET_TYPE_IPV6_UDP] = RTE_PTYPE_L2_ETHER |
 918                         RTE_PTYPE_L3_IPV6 | RTE_PTYPE_L4_UDP,
 919                 [IXGBE_PACKET_TYPE_IPV4_IPV6_UDP] = RTE_PTYPE_L2_ETHER |
 920                         RTE_PTYPE_L3_IPV4 | RTE_PTYPE_TUNNEL_IP |
 921                         RTE_PTYPE_INNER_L3_IPV6 | RTE_PTYPE_INNER_L4_UDP,
 922                 [IXGBE_PACKET_TYPE_IPV6_EXT_UDP] = RTE_PTYPE_L2_ETHER |
 923                         RTE_PTYPE_L3_IPV6_EXT | RTE_PTYPE_L4_UDP,
 924                 [IXGBE_PACKET_TYPE_IPV4_IPV6_EXT_UDP] = RTE_PTYPE_L2_ETHER |
 925                         RTE_PTYPE_L3_IPV4 | RTE_PTYPE_TUNNEL_IP |
 926                         RTE_PTYPE_INNER_L3_IPV6_EXT | RTE_PTYPE_INNER_L4_UDP,
 927                 [IXGBE_PACKET_TYPE_IPV4_SCTP] = RTE_PTYPE_L2_ETHER |
 928                         RTE_PTYPE_L3_IPV4 | RTE_PTYPE_L4_SCTP,
 929                 [IXGBE_PACKET_TYPE_IPV4_EXT_SCTP] = RTE_PTYPE_L2_ETHER |
 930                         RTE_PTYPE_L3_IPV4_EXT | RTE_PTYPE_L4_SCTP,
 931         };
 932         if (unlikely(pkt_info & IXGBE_RXDADV_PKTTYPE_ETQF))
 933                 return RTE_PTYPE_UNKNOWN;
 934
 935         pkt_info = (pkt_info >> IXGBE_PACKET_TYPE_SHIFT) &
 936                                 IXGBE_PACKET_TYPE_MASK;
 937
 938         return ptype_table[pkt_info];
 939 }
 940
 941 static inline uint64_t
 942 ixgbe_rxd_pkt_info_to_pkt_flags(uint16_t pkt_info)
 943 {
 944         static uint64_t ip_rss_types_map[16] __rte_cache_aligned = {
 945                 0, PKT_RX_RSS_HASH, PKT_RX_RSS_HASH, PKT_RX_RSS_HASH,
 946                 0, PKT_RX_RSS_HASH, 0, PKT_RX_RSS_HASH,
 947                 PKT_RX_RSS_HASH, 0, 0, 0,
 948                 0, 0, 0,  PKT_RX_FDIR,
 949         };
 950 #ifdef RTE_LIBRTE_IEEE1588
 951         static uint64_t ip_pkt_etqf_map[8] = {
 952                 0, 0, 0, PKT_RX_IEEE1588_PTP,
 953                 0, 0, 0, 0,
 954         };
 955
 956         if (likely(pkt_info & IXGBE_RXDADV_PKTTYPE_ETQF))
 957                 return ip_pkt_etqf_map[(pkt_info >> 4) & 0X07] |
 958                                 ip_rss_types_map[pkt_info & 0XF];
 959         else
 960                 return ip_rss_types_map[pkt_info & 0XF];
 961 #else
 962         return ip_rss_types_map[pkt_info & 0XF];
 963 #endif
 964 }
 965 #else /* RTE_NEXT_ABI */
 966 static inline uint64_t
 967 rx_desc_hlen_type_rss_to_pkt_flags(uint32_t hl_tp_rs)
 968 {
 969         uint64_t pkt_flags;
 970
 971         static const uint64_t ip_pkt_types_map[16] = {
 972                 0, PKT_RX_IPV4_HDR, PKT_RX_IPV4_HDR_EXT, PKT_RX_IPV4_HDR_EXT,
 973                 PKT_RX_IPV6_HDR, 0, 0, 0,
 974                 PKT_RX_IPV6_HDR_EXT, 0, 0, 0,
 975                 PKT_RX_IPV6_HDR_EXT, 0, 0, 0,
 976         };
 977
 978         static const uint64_t ip_rss_types_map[16] = {
 979                 0, PKT_RX_RSS_HASH, PKT_RX_RSS_HASH, PKT_RX_RSS_HASH,
 980                 0, PKT_RX_RSS_HASH, 0, PKT_RX_RSS_HASH,
 981                 PKT_RX_RSS_HASH, 0, 0, 0,
 982                 0, 0, 0,  PKT_RX_FDIR,
 983         };
 984
 985 #ifdef RTE_LIBRTE_IEEE1588
 986         static uint64_t ip_pkt_etqf_map[8] = {
 987                 0, 0, 0, PKT_RX_IEEE1588_PTP,
 988                 0, 0, 0, 0,
 989         };
 990
 991         pkt_flags = (hl_tp_rs & IXGBE_RXDADV_PKTTYPE_ETQF) ?
 992                         ip_pkt_etqf_map[(hl_tp_rs >> 4) & 0x07] :
 993                         ip_pkt_types_map[(hl_tp_rs >> 4) & 0x0F];
 994 #else
 995         pkt_flags = (hl_tp_rs & IXGBE_RXDADV_PKTTYPE_ETQF) ? 0 :
 996                         ip_pkt_types_map[(hl_tp_rs >> 4) & 0x0F];
 997
 998 #endif
 999         return pkt_flags | ip_rss_types_map[hl_tp_rs & 0xF];
1000 }
1001 #endif /* RTE_NEXT_ABI */
1002
1003 static inline uint64_t
1004 rx_desc_status_to_pkt_flags(uint32_t rx_status)
1005 {
1006         uint64_t pkt_flags;
1007
1008         /*
1009          * Check if VLAN present only.
1010          * Do not check whether L3/L4 rx checksum done by NIC or not,
1011          * That can be found from rte_eth_rxmode.hw_ip_checksum flag
1012          */
1013         pkt_flags = (rx_status & IXGBE_RXD_STAT_VP) ?  PKT_RX_VLAN_PKT : 0;
1014
1015 #ifdef RTE_LIBRTE_IEEE1588
1016         if (rx_status & IXGBE_RXD_STAT_TMST)
1017                 pkt_flags = pkt_flags | PKT_RX_IEEE1588_TMST;
1018 #endif
1019         return pkt_flags;
1020 }
1021
1022 static inline uint64_t
1023 rx_desc_error_to_pkt_flags(uint32_t rx_status)
1024 {
1025         /*
1026          * Bit 31: IPE, IPv4 checksum error
1027          * Bit 30: L4I, L4I integrity error
1028          */
1029         static uint64_t error_to_pkt_flags_map[4] = {
1030                 0,  PKT_RX_L4_CKSUM_BAD, PKT_RX_IP_CKSUM_BAD,
1031                 PKT_RX_IP_CKSUM_BAD | PKT_RX_L4_CKSUM_BAD
1032         };
1033         return error_to_pkt_flags_map[(rx_status >>
1034                 IXGBE_RXDADV_ERR_CKSUM_BIT) & IXGBE_RXDADV_ERR_CKSUM_MSK];
1035 }
1036
1037 #ifdef RTE_LIBRTE_IXGBE_RX_ALLOW_BULK_ALLOC
1038 /*
1039  * LOOK_AHEAD defines how many desc statuses to check beyond the
1040  * current descriptor.
1041  * It must be a pound define for optimal performance.
1042  * Do not change the value of LOOK_AHEAD, as the ixgbe_rx_scan_hw_ring
1043  * function only works with LOOK_AHEAD=8.
1044  */
1045 #define LOOK_AHEAD 8
1046 #if (LOOK_AHEAD != 8)
1047 #error "PMD IXGBE: LOOK_AHEAD must be 8\n"
1048 #endif
1049 static inline int
1050 ixgbe_rx_scan_hw_ring(struct ixgbe_rx_queue *rxq)
1051 {
1052         volatile union ixgbe_adv_rx_desc *rxdp;
1053         struct ixgbe_rx_entry *rxep;
1054         struct rte_mbuf *mb;
1055         uint16_t pkt_len;
1056         uint64_t pkt_flags;
1057 #ifdef RTE_NEXT_ABI
1058         int nb_dd;
1059         uint32_t s[LOOK_AHEAD];
1060         uint16_t pkt_info[LOOK_AHEAD];
1061 #else
1062         int s[LOOK_AHEAD], nb_dd;
1063 #endif /* RTE_NEXT_ABI */
1064         int i, j, nb_rx = 0;
1065
1066
1067         /* get references to current descriptor and S/W ring entry */
1068         rxdp = &rxq->rx_ring[rxq->rx_tail];
1069         rxep = &rxq->sw_ring[rxq->rx_tail];
1070
1071         /* check to make sure there is at least 1 packet to receive */
1072         if (! (rxdp->wb.upper.status_error & IXGBE_RXDADV_STAT_DD))
1073                 return 0;
1074
1075         /*
1076          * Scan LOOK_AHEAD descriptors at a time to determine which descriptors
1077          * reference packets that are ready to be received.
1078          */
1079         for (i = 0; i < RTE_PMD_IXGBE_RX_MAX_BURST;
1080              i += LOOK_AHEAD, rxdp += LOOK_AHEAD, rxep += LOOK_AHEAD)
1081         {
1082                 /* Read desc statuses backwards to avoid race condition */
1083                 for (j = LOOK_AHEAD-1; j >= 0; --j)
1084                         s[j] = rxdp[j].wb.upper.status_error;
1085
1086 #ifdef RTE_NEXT_ABI
1087                 for (j = LOOK_AHEAD - 1; j >= 0; --j)
1088                         pkt_info[j] = rxdp[j].wb.lower.lo_dword.
1089                                                 hs_rss.pkt_info;
1090 #endif /* RTE_NEXT_ABI */
1091
1092                 /* Compute how many status bits were set */
1093                 nb_dd = 0;
1094                 for (j = 0; j < LOOK_AHEAD; ++j)
1095                         nb_dd += s[j] & IXGBE_RXDADV_STAT_DD;
1096
1097                 nb_rx += nb_dd;
1098
1099                 /* Translate descriptor info to mbuf format */
1100                 for (j = 0; j < nb_dd; ++j) {
1101                         mb = rxep[j].mbuf;
1102                         pkt_len = (uint16_t)(rxdp[j].wb.upper.length - rxq->crc_len);
1103                         mb->data_len = pkt_len;
1104                         mb->pkt_len = pkt_len;
1105                         mb->vlan_tci = rte_le_to_cpu_16(rxdp[j].wb.upper.vlan);
1106
1107                         /* convert descriptor fields to rte mbuf flags */
1108 #ifdef RTE_NEXT_ABI
1109                         pkt_flags = rx_desc_status_to_pkt_flags(s[j]);
1110                         pkt_flags |= rx_desc_error_to_pkt_flags(s[j]);
1111                         pkt_flags |=
1112                                 ixgbe_rxd_pkt_info_to_pkt_flags(pkt_info[j]);
1113                         mb->ol_flags = pkt_flags;
1114                         mb->packet_type =
1115                                 ixgbe_rxd_pkt_info_to_pkt_type(pkt_info[j]);
1116 #else /* RTE_NEXT_ABI */
1117                         pkt_flags  = rx_desc_hlen_type_rss_to_pkt_flags(
1118                                         rxdp[j].wb.lower.lo_dword.data);
1119                         /* reuse status field from scan list */
1120                         pkt_flags |= rx_desc_status_to_pkt_flags(s[j]);
1121                         pkt_flags |= rx_desc_error_to_pkt_flags(s[j]);
1122                         mb->ol_flags = pkt_flags;
1123 #endif /* RTE_NEXT_ABI */
1124
1125                         if (likely(pkt_flags & PKT_RX_RSS_HASH))
1126                                 mb->hash.rss = rxdp[j].wb.lower.hi_dword.rss;
1127                         else if (pkt_flags & PKT_RX_FDIR) {
1128                                 mb->hash.fdir.hash =
1129                                         (uint16_t)((rxdp[j].wb.lower.hi_dword.csum_ip.csum)
1130                                                 & IXGBE_ATR_HASH_MASK);
1131                                 mb->hash.fdir.id = rxdp[j].wb.lower.hi_dword.csum_ip.ip_id;
1132                         }
1133                 }
1134
1135                 /* Move mbuf pointers from the S/W ring to the stage */
1136                 for (j = 0; j < LOOK_AHEAD; ++j) {
1137                         rxq->rx_stage[i + j] = rxep[j].mbuf;
1138                 }
1139
1140                 /* stop if all requested packets could not be received */
1141                 if (nb_dd != LOOK_AHEAD)
1142                         break;
1143         }
1144
1145         /* clear software ring entries so we can cleanup correctly */
1146         for (i = 0; i < nb_rx; ++i) {
1147                 rxq->sw_ring[rxq->rx_tail + i].mbuf = NULL;
1148         }
1149
1150
1151         return nb_rx;
1152 }
1153
1154 static inline int
1155 ixgbe_rx_alloc_bufs(struct ixgbe_rx_queue *rxq, bool reset_mbuf)
1156 {
1157         volatile union ixgbe_adv_rx_desc *rxdp;
1158         struct ixgbe_rx_entry *rxep;
1159         struct rte_mbuf *mb;
1160         uint16_t alloc_idx;
1161         __le64 dma_addr;
1162         int diag, i;
1163
1164         /* allocate buffers in bulk directly into the S/W ring */
1165         alloc_idx = rxq->rx_free_trigger - (rxq->rx_free_thresh - 1);
1166         rxep = &rxq->sw_ring[alloc_idx];
1167         diag = rte_mempool_get_bulk(rxq->mb_pool, (void *)rxep,
1168                                     rxq->rx_free_thresh);
1169         if (unlikely(diag != 0))
1170                 return (-ENOMEM);
1171
1172         rxdp = &rxq->rx_ring[alloc_idx];
1173         for (i = 0; i < rxq->rx_free_thresh; ++i) {
1174                 /* populate the static rte mbuf fields */
1175                 mb = rxep[i].mbuf;
1176                 if (reset_mbuf) {
1177                         mb->next = NULL;
1178                         mb->nb_segs = 1;
1179                         mb->port = rxq->port_id;
1180                 }
1181
1182                 rte_mbuf_refcnt_set(mb, 1);
1183                 mb->data_off = RTE_PKTMBUF_HEADROOM;
1184
1185                 /* populate the descriptors */
1186                 dma_addr = rte_cpu_to_le_64(RTE_MBUF_DATA_DMA_ADDR_DEFAULT(mb));
1187                 rxdp[i].read.hdr_addr = dma_addr;
1188                 rxdp[i].read.pkt_addr = dma_addr;
1189         }
1190
1191         /* update state of internal queue structure */
1192         rxq->rx_free_trigger = rxq->rx_free_trigger + rxq->rx_free_thresh;
1193         if (rxq->rx_free_trigger >= rxq->nb_rx_desc)
1194                 rxq->rx_free_trigger = rxq->rx_free_thresh - 1;
1195
1196         /* no errors */
1197         return 0;
1198 }
1199
1200 static inline uint16_t
1201 ixgbe_rx_fill_from_stage(struct ixgbe_rx_queue *rxq, struct rte_mbuf **rx_pkts,
1202                          uint16_t nb_pkts)
1203 {
1204         struct rte_mbuf **stage = &rxq->rx_stage[rxq->rx_next_avail];
1205         int i;
1206
1207         /* how many packets are ready to return? */
1208         nb_pkts = (uint16_t)RTE_MIN(nb_pkts, rxq->rx_nb_avail);
1209
1210         /* copy mbuf pointers to the application's packet list */
1211         for (i = 0; i < nb_pkts; ++i)
1212                 rx_pkts[i] = stage[i];
1213
1214         /* update internal queue state */
1215         rxq->rx_nb_avail = (uint16_t)(rxq->rx_nb_avail - nb_pkts);
1216         rxq->rx_next_avail = (uint16_t)(rxq->rx_next_avail + nb_pkts);
1217
1218         return nb_pkts;
1219 }
1220
1221 static inline uint16_t
1222 rx_recv_pkts(void *rx_queue, struct rte_mbuf **rx_pkts,
1223              uint16_t nb_pkts)
1224 {
1225         struct ixgbe_rx_queue *rxq = (struct ixgbe_rx_queue *)rx_queue;
1226         uint16_t nb_rx = 0;
1227
1228         /* Any previously recv'd pkts will be returned from the Rx stage */
1229         if (rxq->rx_nb_avail)
1230                 return ixgbe_rx_fill_from_stage(rxq, rx_pkts, nb_pkts);
1231
1232         /* Scan the H/W ring for packets to receive */
1233         nb_rx = (uint16_t)ixgbe_rx_scan_hw_ring(rxq);
1234
1235         /* update internal queue state */
1236         rxq->rx_next_avail = 0;
1237         rxq->rx_nb_avail = nb_rx;
1238         rxq->rx_tail = (uint16_t)(rxq->rx_tail + nb_rx);
1239
1240         /* if required, allocate new buffers to replenish descriptors */
1241         if (rxq->rx_tail > rxq->rx_free_trigger) {
1242                 uint16_t cur_free_trigger = rxq->rx_free_trigger;
1243
1244                 if (ixgbe_rx_alloc_bufs(rxq, true) != 0) {
1245                         int i, j;
1246                         PMD_RX_LOG(DEBUG, "RX mbuf alloc failed port_id=%u "
1247                                    "queue_id=%u", (unsigned) rxq->port_id,
1248                                    (unsigned) rxq->queue_id);
1249
1250                         rte_eth_devices[rxq->port_id].data->rx_mbuf_alloc_failed +=
1251                                 rxq->rx_free_thresh;
1252
1253                         /*
1254                          * Need to rewind any previous receives if we cannot
1255                          * allocate new buffers to replenish the old ones.
1256                          */
1257                         rxq->rx_nb_avail = 0;
1258                         rxq->rx_tail = (uint16_t)(rxq->rx_tail - nb_rx);
1259                         for (i = 0, j = rxq->rx_tail; i < nb_rx; ++i, ++j)
1260                                 rxq->sw_ring[j].mbuf = rxq->rx_stage[i];
1261
1262                         return 0;
1263                 }
1264
1265                 /* update tail pointer */
1266                 rte_wmb();
1267                 IXGBE_PCI_REG_WRITE(rxq->rdt_reg_addr, cur_free_trigger);
1268         }
1269
1270         if (rxq->rx_tail >= rxq->nb_rx_desc)
1271                 rxq->rx_tail = 0;
1272
1273         /* received any packets this loop? */
1274         if (rxq->rx_nb_avail)
1275                 return ixgbe_rx_fill_from_stage(rxq, rx_pkts, nb_pkts);
1276
1277         return 0;
1278 }
1279
1280 /* split requests into chunks of size RTE_PMD_IXGBE_RX_MAX_BURST */
1281 static uint16_t
1282 ixgbe_recv_pkts_bulk_alloc(void *rx_queue, struct rte_mbuf **rx_pkts,
1283                            uint16_t nb_pkts)
1284 {
1285         uint16_t nb_rx;
1286
1287         if (unlikely(nb_pkts == 0))
1288                 return 0;
1289
1290         if (likely(nb_pkts <= RTE_PMD_IXGBE_RX_MAX_BURST))
1291                 return rx_recv_pkts(rx_queue, rx_pkts, nb_pkts);
1292
1293         /* request is relatively large, chunk it up */
1294         nb_rx = 0;
1295         while (nb_pkts) {
1296                 uint16_t ret, n;
1297                 n = (uint16_t)RTE_MIN(nb_pkts, RTE_PMD_IXGBE_RX_MAX_BURST);
1298                 ret = rx_recv_pkts(rx_queue, &rx_pkts[nb_rx], n);
1299                 nb_rx = (uint16_t)(nb_rx + ret);
1300                 nb_pkts = (uint16_t)(nb_pkts - ret);
1301                 if (ret < n)
1302                         break;
1303         }
1304
1305         return nb_rx;
1306 }
1307
1308 #else
1309
1310 /* Stub to avoid extra ifdefs */
1311 static uint16_t
1312 ixgbe_recv_pkts_bulk_alloc(__rte_unused void *rx_queue,
1313         __rte_unused struct rte_mbuf **rx_pkts, __rte_unused uint16_t nb_pkts)
1314 {
1315         return 0;
1316 }
1317
1318 static inline int
1319 ixgbe_rx_alloc_bufs(__rte_unused struct ixgbe_rx_queue *rxq,
1320                     __rte_unused bool reset_mbuf)
1321 {
1322         return -ENOMEM;
1323 }
1324 #endif /* RTE_LIBRTE_IXGBE_RX_ALLOW_BULK_ALLOC */
1325
1326 uint16_t
1327 ixgbe_recv_pkts(void *rx_queue, struct rte_mbuf **rx_pkts,
1328                 uint16_t nb_pkts)
1329 {
1330         struct ixgbe_rx_queue *rxq;
1331         volatile union ixgbe_adv_rx_desc *rx_ring;
1332         volatile union ixgbe_adv_rx_desc *rxdp;
1333         struct ixgbe_rx_entry *sw_ring;
1334         struct ixgbe_rx_entry *rxe;
1335         struct rte_mbuf *rxm;
1336         struct rte_mbuf *nmb;
1337         union ixgbe_adv_rx_desc rxd;
1338         uint64_t dma_addr;
1339         uint32_t staterr;
1340 #ifdef RTE_NEXT_ABI
1341         uint32_t pkt_info;
1342 #else
1343         uint32_t hlen_type_rss;
1344 #endif
1345         uint16_t pkt_len;
1346         uint16_t rx_id;
1347         uint16_t nb_rx;
1348         uint16_t nb_hold;
1349         uint64_t pkt_flags;
1350
1351         nb_rx = 0;
1352         nb_hold = 0;
1353         rxq = rx_queue;
1354         rx_id = rxq->rx_tail;
1355         rx_ring = rxq->rx_ring;
1356         sw_ring = rxq->sw_ring;
1357         while (nb_rx < nb_pkts) {
1358                 /*
1359                  * The order of operations here is important as the DD status
1360                  * bit must not be read after any other descriptor fields.
1361                  * rx_ring and rxdp are pointing to volatile data so the order
1362                  * of accesses cannot be reordered by the compiler. If they were
1363                  * not volatile, they could be reordered which could lead to
1364                  * using invalid descriptor fields when read from rxd.
1365                  */
1366                 rxdp = &rx_ring[rx_id];
1367                 staterr = rxdp->wb.upper.status_error;
1368                 if (! (staterr & rte_cpu_to_le_32(IXGBE_RXDADV_STAT_DD)))
1369                         break;
1370                 rxd = *rxdp;
1371
1372                 /*
1373                  * End of packet.
1374                  *
1375                  * If the IXGBE_RXDADV_STAT_EOP flag is not set, the RX packet
1376                  * is likely to be invalid and to be dropped by the various
1377                  * validation checks performed by the network stack.
1378                  *
1379                  * Allocate a new mbuf to replenish the RX ring descriptor.
1380                  * If the allocation fails:
1381                  *    - arrange for that RX descriptor to be the first one
1382                  *      being parsed the next time the receive function is
1383                  *      invoked [on the same queue].
1384                  *
1385                  *    - Stop parsing the RX ring and return immediately.
1386                  *
1387                  * This policy do not drop the packet received in the RX
1388                  * descriptor for which the allocation of a new mbuf failed.
1389                  * Thus, it allows that packet to be later retrieved if
1390                  * mbuf have been freed in the mean time.
1391                  * As a side effect, holding RX descriptors instead of
1392                  * systematically giving them back to the NIC may lead to
1393                  * RX ring exhaustion situations.
1394                  * However, the NIC can gracefully prevent such situations
1395                  * to happen by sending specific "back-pressure" flow control
1396                  * frames to its peer(s).
1397                  */
1398                 PMD_RX_LOG(DEBUG, "port_id=%u queue_id=%u rx_id=%u "
1399                            "ext_err_stat=0x%08x pkt_len=%u",
1400                            (unsigned) rxq->port_id, (unsigned) rxq->queue_id,
1401                            (unsigned) rx_id, (unsigned) staterr,
1402                            (unsigned) rte_le_to_cpu_16(rxd.wb.upper.length));
1403
1404                 nmb = rte_rxmbuf_alloc(rxq->mb_pool);
1405                 if (nmb == NULL) {
1406                         PMD_RX_LOG(DEBUG, "RX mbuf alloc failed port_id=%u "
1407                                    "queue_id=%u", (unsigned) rxq->port_id,
1408                                    (unsigned) rxq->queue_id);
1409                         rte_eth_devices[rxq->port_id].data->rx_mbuf_alloc_failed++;
1410                         break;
1411                 }
1412
1413                 nb_hold++;
1414                 rxe = &sw_ring[rx_id];
1415                 rx_id++;
1416                 if (rx_id == rxq->nb_rx_desc)
1417                         rx_id = 0;
1418
1419                 /* Prefetch next mbuf while processing current one. */
1420                 rte_ixgbe_prefetch(sw_ring[rx_id].mbuf);
1421
1422                 /*
1423                  * When next RX descriptor is on a cache-line boundary,
1424                  * prefetch the next 4 RX descriptors and the next 8 pointers
1425                  * to mbufs.
1426                  */
1427                 if ((rx_id & 0x3) == 0) {
1428                         rte_ixgbe_prefetch(&rx_ring[rx_id]);
1429                         rte_ixgbe_prefetch(&sw_ring[rx_id]);
1430                 }
1431
1432                 rxm = rxe->mbuf;
1433                 rxe->mbuf = nmb;
1434                 dma_addr =
1435                         rte_cpu_to_le_64(RTE_MBUF_DATA_DMA_ADDR_DEFAULT(nmb));
1436                 rxdp->read.hdr_addr = dma_addr;
1437                 rxdp->read.pkt_addr = dma_addr;
1438
1439                 /*
1440                  * Initialize the returned mbuf.
1441                  * 1) setup generic mbuf fields:
1442                  *    - number of segments,
1443                  *    - next segment,
1444                  *    - packet length,
1445                  *    - RX port identifier.
1446                  * 2) integrate hardware offload data, if any:
1447                  *    - RSS flag & hash,
1448                  *    - IP checksum flag,
1449                  *    - VLAN TCI, if any,
1450                  *    - error flags.
1451                  */
1452                 pkt_len = (uint16_t) (rte_le_to_cpu_16(rxd.wb.upper.length) -
1453                                       rxq->crc_len);
1454                 rxm->data_off = RTE_PKTMBUF_HEADROOM;
1455                 rte_packet_prefetch((char *)rxm->buf_addr + rxm->data_off);
1456                 rxm->nb_segs = 1;
1457                 rxm->next = NULL;
1458                 rxm->pkt_len = pkt_len;
1459                 rxm->data_len = pkt_len;
1460                 rxm->port = rxq->port_id;
1461
1462 #ifdef RTE_NEXT_ABI
1463                 pkt_info = rte_le_to_cpu_32(rxd.wb.lower.lo_dword.hs_rss.
1464                                                                 pkt_info);
1465                 /* Only valid if PKT_RX_VLAN_PKT set in pkt_flags */
1466                 rxm->vlan_tci = rte_le_to_cpu_16(rxd.wb.upper.vlan);
1467
1468                 pkt_flags = rx_desc_status_to_pkt_flags(staterr);
1469                 pkt_flags = pkt_flags | rx_desc_error_to_pkt_flags(staterr);
1470                 pkt_flags = pkt_flags |
1471                         ixgbe_rxd_pkt_info_to_pkt_flags(pkt_info);
1472                 rxm->ol_flags = pkt_flags;
1473                 rxm->packet_type = ixgbe_rxd_pkt_info_to_pkt_type(pkt_info);
1474 #else /* RTE_NEXT_ABI */
1475                 hlen_type_rss = rte_le_to_cpu_32(rxd.wb.lower.lo_dword.data);
1476                 /* Only valid if PKT_RX_VLAN_PKT set in pkt_flags */
1477                 rxm->vlan_tci = rte_le_to_cpu_16(rxd.wb.upper.vlan);
1478
1479                 pkt_flags = rx_desc_hlen_type_rss_to_pkt_flags(hlen_type_rss);
1480                 pkt_flags = pkt_flags | rx_desc_status_to_pkt_flags(staterr);
1481                 pkt_flags = pkt_flags | rx_desc_error_to_pkt_flags(staterr);
1482                 rxm->ol_flags = pkt_flags;
1483 #endif /* RTE_NEXT_ABI */
1484
1485                 if (likely(pkt_flags & PKT_RX_RSS_HASH))
1486                         rxm->hash.rss = rxd.wb.lower.hi_dword.rss;
1487                 else if (pkt_flags & PKT_RX_FDIR) {
1488                         rxm->hash.fdir.hash =
1489                                 (uint16_t)((rxd.wb.lower.hi_dword.csum_ip.csum)
1490                                            & IXGBE_ATR_HASH_MASK);
1491                         rxm->hash.fdir.id = rxd.wb.lower.hi_dword.csum_ip.ip_id;
1492                 }
1493                 /*
1494                  * Store the mbuf address into the next entry of the array
1495                  * of returned packets.
1496                  */
1497                 rx_pkts[nb_rx++] = rxm;
1498         }
1499         rxq->rx_tail = rx_id;
1500
1501         /*
1502          * If the number of free RX descriptors is greater than the RX free
1503          * threshold of the queue, advance the Receive Descriptor Tail (RDT)
1504          * register.
1505          * Update the RDT with the value of the last processed RX descriptor
1506          * minus 1, to guarantee that the RDT register is never equal to the
1507          * RDH register, which creates a "full" ring situtation from the
1508          * hardware point of view...
1509          */
1510         nb_hold = (uint16_t) (nb_hold + rxq->nb_rx_hold);
1511         if (nb_hold > rxq->rx_free_thresh) {
1512                 PMD_RX_LOG(DEBUG, "port_id=%u queue_id=%u rx_tail=%u "
1513                            "nb_hold=%u nb_rx=%u",
1514                            (unsigned) rxq->port_id, (unsigned) rxq->queue_id,
1515                            (unsigned) rx_id, (unsigned) nb_hold,
1516                            (unsigned) nb_rx);
1517                 rx_id = (uint16_t) ((rx_id == 0) ?
1518                                      (rxq->nb_rx_desc - 1) : (rx_id - 1));
1519                 IXGBE_PCI_REG_WRITE(rxq->rdt_reg_addr, rx_id);
1520                 nb_hold = 0;
1521         }
1522         rxq->nb_rx_hold = nb_hold;
1523         return (nb_rx);
1524 }
1525
1526 /**
1527  * Detect an RSC descriptor.
1528  */
1529 static inline uint32_t
1530 ixgbe_rsc_count(union ixgbe_adv_rx_desc *rx)
1531 {
1532         return (rte_le_to_cpu_32(rx->wb.lower.lo_dword.data) &
1533                 IXGBE_RXDADV_RSCCNT_MASK) >> IXGBE_RXDADV_RSCCNT_SHIFT;
1534 }
1535
1536 /**
1537  * ixgbe_fill_cluster_head_buf - fill the first mbuf of the returned packet
1538  *
1539  * Fill the following info in the HEAD buffer of the Rx cluster:
1540  *    - RX port identifier
1541  *    - hardware offload data, if any:
1542  *      - RSS flag & hash
1543  *      - IP checksum flag
1544  *      - VLAN TCI, if any
1545  *      - error flags
1546  * @head HEAD of the packet cluster
1547  * @desc HW descriptor to get data from
1548  * @port_id Port ID of the Rx queue
1549  */
1550 static inline void
1551 ixgbe_fill_cluster_head_buf(
1552         struct rte_mbuf *head,
1553         union ixgbe_adv_rx_desc *desc,
1554         uint8_t port_id,
1555         uint32_t staterr)
1556 {
1557 #ifdef RTE_NEXT_ABI
1558         uint16_t pkt_info;
1559         uint64_t pkt_flags;
1560
1561         head->port = port_id;
1562
1563         /* The vlan_tci field is only valid when PKT_RX_VLAN_PKT is
1564          * set in the pkt_flags field.
1565          */
1566         head->vlan_tci = rte_le_to_cpu_16(desc->wb.upper.vlan);
1567         pkt_info = rte_le_to_cpu_32(desc->wb.lower.lo_dword.hs_rss.pkt_info);
1568         pkt_flags = rx_desc_status_to_pkt_flags(staterr);
1569         pkt_flags |= rx_desc_error_to_pkt_flags(staterr);
1570         pkt_flags |= ixgbe_rxd_pkt_info_to_pkt_flags(pkt_info);
1571         head->ol_flags = pkt_flags;
1572         head->packet_type = ixgbe_rxd_pkt_info_to_pkt_type(pkt_info);
1573 #else /* RTE_NEXT_ABI */
1574         uint32_t hlen_type_rss;
1575         uint64_t pkt_flags;
1576
1577         head->port = port_id;
1578
1579         /*
1580          * The vlan_tci field is only valid when PKT_RX_VLAN_PKT is
1581          * set in the pkt_flags field.
1582          */
1583         head->vlan_tci = rte_le_to_cpu_16(desc->wb.upper.vlan);
1584         hlen_type_rss = rte_le_to_cpu_32(desc->wb.lower.lo_dword.data);
1585         pkt_flags = rx_desc_hlen_type_rss_to_pkt_flags(hlen_type_rss);
1586         pkt_flags |= rx_desc_status_to_pkt_flags(staterr);
1587         pkt_flags |= rx_desc_error_to_pkt_flags(staterr);
1588         head->ol_flags = pkt_flags;
1589 #endif /* RTE_NEXT_ABI */
1590
1591         if (likely(pkt_flags & PKT_RX_RSS_HASH))
1592                 head->hash.rss = rte_le_to_cpu_32(desc->wb.lower.hi_dword.rss);
1593         else if (pkt_flags & PKT_RX_FDIR) {
1594                 head->hash.fdir.hash =
1595                         rte_le_to_cpu_16(desc->wb.lower.hi_dword.csum_ip.csum)
1596                                                           & IXGBE_ATR_HASH_MASK;
1597                 head->hash.fdir.id =
1598                         rte_le_to_cpu_16(desc->wb.lower.hi_dword.csum_ip.ip_id);
1599         }
1600 }
1601
1602 /**
1603  * ixgbe_recv_pkts_lro - receive handler for and LRO case.
1604  *
1605  * @rx_queue Rx queue handle
1606  * @rx_pkts table of received packets
1607  * @nb_pkts size of rx_pkts table
1608  * @bulk_alloc if TRUE bulk allocation is used for a HW ring refilling
1609  *
1610  * Handles the Rx HW ring completions when RSC feature is configured. Uses an
1611  * additional ring of ixgbe_rsc_entry's that will hold the relevant RSC info.
1612  *
1613  * We use the same logic as in Linux and in FreeBSD ixgbe drivers:
1614  * 1) When non-EOP RSC completion arrives:
1615  *    a) Update the HEAD of the current RSC aggregation cluster with the new
1616  *       segment's data length.
1617  *    b) Set the "next" pointer of the current segment to point to the segment
1618  *       at the NEXTP index.
1619  *    c) Pass the HEAD of RSC aggregation cluster on to the next NEXTP entry
1620  *       in the sw_rsc_ring.
1621  * 2) When EOP arrives we just update the cluster's total length and offload
1622  *    flags and deliver the cluster up to the upper layers. In our case - put it
1623  *    in the rx_pkts table.
1624  *
1625  * Returns the number of received packets/clusters (according to the "bulk
1626  * receive" interface).
1627  */
1628 static inline uint16_t
1629 ixgbe_recv_pkts_lro(void *rx_queue, struct rte_mbuf **rx_pkts, uint16_t nb_pkts,
1630                     bool bulk_alloc)
1631 {
1632         struct ixgbe_rx_queue *rxq = rx_queue;
1633         volatile union ixgbe_adv_rx_desc *rx_ring = rxq->rx_ring;
1634         struct ixgbe_rx_entry *sw_ring = rxq->sw_ring;
1635         struct ixgbe_scattered_rx_entry *sw_sc_ring = rxq->sw_sc_ring;
1636         uint16_t rx_id = rxq->rx_tail;
1637         uint16_t nb_rx = 0;
1638         uint16_t nb_hold = rxq->nb_rx_hold;
1639         uint16_t prev_id = rxq->rx_tail;
1640
1641         while (nb_rx < nb_pkts) {
1642                 bool eop;
1643                 struct ixgbe_rx_entry *rxe;
1644                 struct ixgbe_scattered_rx_entry *sc_entry;
1645                 struct ixgbe_scattered_rx_entry *next_sc_entry;
1646                 struct ixgbe_rx_entry *next_rxe;
1647                 struct rte_mbuf *first_seg;
1648                 struct rte_mbuf *rxm;
1649                 struct rte_mbuf *nmb;
1650                 union ixgbe_adv_rx_desc rxd;
1651                 uint16_t data_len;
1652                 uint16_t next_id;
1653                 volatile union ixgbe_adv_rx_desc *rxdp;
1654                 uint32_t staterr;
1655
1656 next_desc:
1657                 /*
1658                  * The code in this whole file uses the volatile pointer to
1659                  * ensure the read ordering of the status and the rest of the
1660                  * descriptor fields (on the compiler level only!!!). This is so
1661                  * UGLY - why not to just use the compiler barrier instead? DPDK
1662                  * even has the rte_compiler_barrier() for that.
1663                  *
1664                  * But most importantly this is just wrong because this doesn't
1665                  * ensure memory ordering in a general case at all. For
1666                  * instance, DPDK is supposed to work on Power CPUs where
1667                  * compiler barrier may just not be enough!
1668                  *
1669                  * I tried to write only this function properly to have a
1670                  * starting point (as a part of an LRO/RSC series) but the
1671                  * compiler cursed at me when I tried to cast away the
1672                  * "volatile" from rx_ring (yes, it's volatile too!!!). So, I'm
1673                  * keeping it the way it is for now.
1674                  *
1675                  * The code in this file is broken in so many other places and
1676                  * will just not work on a big endian CPU anyway therefore the
1677                  * lines below will have to be revisited together with the rest
1678                  * of the ixgbe PMD.
1679                  *
1680                  * TODO:
1681                  *    - Get rid of "volatile" crap and let the compiler do its
1682                  *      job.
1683                  *    - Use the proper memory barrier (rte_rmb()) to ensure the
1684                  *      memory ordering below.
1685                  */
1686                 rxdp = &rx_ring[rx_id];
1687                 staterr = rte_le_to_cpu_32(rxdp->wb.upper.status_error);
1688
1689                 if (!(staterr & IXGBE_RXDADV_STAT_DD))
1690                         break;
1691
1692                 rxd = *rxdp;
1693
1694                 PMD_RX_LOG(DEBUG, "port_id=%u queue_id=%u rx_id=%u "
1695                                   "staterr=0x%x data_len=%u",
1696                            rxq->port_id, rxq->queue_id, rx_id, staterr,
1697                            rte_le_to_cpu_16(rxd.wb.upper.length));
1698
1699                 if (!bulk_alloc) {
1700                         nmb = rte_rxmbuf_alloc(rxq->mb_pool);
1701                         if (nmb == NULL) {
1702                                 PMD_RX_LOG(DEBUG, "RX mbuf alloc failed "
1703                                                   "port_id=%u queue_id=%u",
1704                                            rxq->port_id, rxq->queue_id);
1705
1706                                 rte_eth_devices[rxq->port_id].data->
1707                                                         rx_mbuf_alloc_failed++;
1708                                 break;
1709                         }
1710                 } else if (nb_hold > rxq->rx_free_thresh) {
1711                         uint16_t next_rdt = rxq->rx_free_trigger;
1712
1713                         if (!ixgbe_rx_alloc_bufs(rxq, false)) {
1714                                 rte_wmb();
1715                                 IXGBE_PCI_REG_WRITE(rxq->rdt_reg_addr,
1716                                                     next_rdt);
1717                                 nb_hold -= rxq->rx_free_thresh;
1718                         } else {
1719                                 PMD_RX_LOG(DEBUG, "RX bulk alloc failed "
1720                                                   "port_id=%u queue_id=%u",
1721                                            rxq->port_id, rxq->queue_id);
1722
1723                                 rte_eth_devices[rxq->port_id].data->
1724                                                         rx_mbuf_alloc_failed++;
1725                                 break;
1726                         }
1727                 }
1728
1729                 nb_hold++;
1730                 rxe = &sw_ring[rx_id];
1731                 eop = staterr & IXGBE_RXDADV_STAT_EOP;
1732
1733                 next_id = rx_id + 1;
1734                 if (next_id == rxq->nb_rx_desc)
1735                         next_id = 0;
1736
1737                 /* Prefetch next mbuf while processing current one. */
1738                 rte_ixgbe_prefetch(sw_ring[next_id].mbuf);
1739
1740                 /*
1741                  * When next RX descriptor is on a cache-line boundary,
1742                  * prefetch the next 4 RX descriptors and the next 4 pointers
1743                  * to mbufs.
1744                  */
1745                 if ((next_id & 0x3) == 0) {
1746                         rte_ixgbe_prefetch(&rx_ring[next_id]);
1747                         rte_ixgbe_prefetch(&sw_ring[next_id]);
1748                 }
1749
1750                 rxm = rxe->mbuf;
1751
1752                 if (!bulk_alloc) {
1753                         __le64 dma =
1754                           rte_cpu_to_le_64(RTE_MBUF_DATA_DMA_ADDR_DEFAULT(nmb));
1755                         /*
1756                          * Update RX descriptor with the physical address of the
1757                          * new data buffer of the new allocated mbuf.
1758                          */
1759                         rxe->mbuf = nmb;
1760
1761                         rxm->data_off = RTE_PKTMBUF_HEADROOM;
1762                         rxdp->read.hdr_addr = dma;
1763                         rxdp->read.pkt_addr = dma;
1764                 } else
1765                         rxe->mbuf = NULL;
1766
1767                 /*
1768                  * Set data length & data buffer address of mbuf.
1769                  */
1770                 data_len = rte_le_to_cpu_16(rxd.wb.upper.length);
1771                 rxm->data_len = data_len;
1772
1773                 if (!eop) {
1774                         uint16_t nextp_id;
1775                         /*
1776                          * Get next descriptor index:
1777                          *  - For RSC it's in the NEXTP field.
1778                          *  - For a scattered packet - it's just a following
1779                          *    descriptor.
1780                          */
1781                         if (ixgbe_rsc_count(&rxd))
1782                                 nextp_id =
1783                                         (staterr & IXGBE_RXDADV_NEXTP_MASK) >>
1784                                                        IXGBE_RXDADV_NEXTP_SHIFT;
1785                         else
1786                                 nextp_id = next_id;
1787
1788                         next_sc_entry = &sw_sc_ring[nextp_id];
1789                         next_rxe = &sw_ring[nextp_id];
1790                         rte_ixgbe_prefetch(next_rxe);
1791                 }
1792
1793                 sc_entry = &sw_sc_ring[rx_id];
1794                 first_seg = sc_entry->fbuf;
1795                 sc_entry->fbuf = NULL;
1796
1797                 /*
1798                  * If this is the first buffer of the received packet,
1799                  * set the pointer to the first mbuf of the packet and
1800                  * initialize its context.
1801                  * Otherwise, update the total length and the number of segments
1802                  * of the current scattered packet, and update the pointer to
1803                  * the last mbuf of the current packet.
1804                  */
1805                 if (first_seg == NULL) {
1806                         first_seg = rxm;
1807                         first_seg->pkt_len = data_len;
1808                         first_seg->nb_segs = 1;
1809                 } else {
1810                         first_seg->pkt_len += data_len;
1811                         first_seg->nb_segs++;
1812                 }
1813
1814                 prev_id = rx_id;
1815                 rx_id = next_id;
1816
1817                 /*
1818                  * If this is not the last buffer of the received packet, update
1819                  * the pointer to the first mbuf at the NEXTP entry in the
1820                  * sw_sc_ring and continue to parse the RX ring.
1821                  */
1822                 if (!eop) {
1823                         rxm->next = next_rxe->mbuf;
1824                         next_sc_entry->fbuf = first_seg;
1825                         goto next_desc;
1826                 }
1827
1828                 /*
1829                  * This is the last buffer of the received packet - return
1830                  * the current cluster to the user.
1831                  */
1832                 rxm->next = NULL;
1833
1834                 /* Initialize the first mbuf of the returned packet */
1835                 ixgbe_fill_cluster_head_buf(first_seg, &rxd, rxq->port_id,
1836                                             staterr);
1837
1838                 /* Prefetch data of first segment, if configured to do so. */
1839                 rte_packet_prefetch((char *)first_seg->buf_addr +
1840                         first_seg->data_off);
1841
1842                 /*
1843                  * Store the mbuf address into the next entry of the array
1844                  * of returned packets.
1845                  */
1846                 rx_pkts[nb_rx++] = first_seg;
1847         }
1848
1849         /*
1850          * Record index of the next RX descriptor to probe.
1851          */
1852         rxq->rx_tail = rx_id;
1853
1854         /*
1855          * If the number of free RX descriptors is greater than the RX free
1856          * threshold of the queue, advance the Receive Descriptor Tail (RDT)
1857          * register.
1858          * Update the RDT with the value of the last processed RX descriptor
1859          * minus 1, to guarantee that the RDT register is never equal to the
1860          * RDH register, which creates a "full" ring situtation from the
1861          * hardware point of view...
1862          */
1863         if (!bulk_alloc && nb_hold > rxq->rx_free_thresh) {
1864                 PMD_RX_LOG(DEBUG, "port_id=%u queue_id=%u rx_tail=%u "
1865                            "nb_hold=%u nb_rx=%u",
1866                            rxq->port_id, rxq->queue_id, rx_id, nb_hold, nb_rx);
1867
1868                 rte_wmb();
1869                 IXGBE_PCI_REG_WRITE(rxq->rdt_reg_addr, prev_id);
1870                 nb_hold = 0;
1871         }
1872
1873         rxq->nb_rx_hold = nb_hold;
1874         return nb_rx;
1875 }
1876
1877 uint16_t
1878 ixgbe_recv_pkts_lro_single_alloc(void *rx_queue, struct rte_mbuf **rx_pkts,
1879                                  uint16_t nb_pkts)
1880 {
1881         return ixgbe_recv_pkts_lro(rx_queue, rx_pkts, nb_pkts, false);
1882 }
1883
1884 uint16_t
1885 ixgbe_recv_pkts_lro_bulk_alloc(void *rx_queue, struct rte_mbuf **rx_pkts,
1886                                uint16_t nb_pkts)
1887 {
1888         return ixgbe_recv_pkts_lro(rx_queue, rx_pkts, nb_pkts, true);
1889 }
1890
1891 /*********************************************************************
1892  *
1893  *  Queue management functions
1894  *
1895  **********************************************************************/
1896
1897 /*
1898  * Rings setup and release.
1899  *
1900  * TDBA/RDBA should be aligned on 16 byte boundary. But TDLEN/RDLEN should be
1901  * multiple of 128 bytes. So we align TDBA/RDBA on 128 byte boundary. This will
1902  * also optimize cache line size effect. H/W supports up to cache line size 128.
1903  */
1904 #define IXGBE_ALIGN 128
1905
1906 /*
1907  * Maximum number of Ring Descriptors.
1908  *
1909  * Since RDLEN/TDLEN should be multiple of 128 bytes, the number of ring
1910  * descriptors should meet the following condition:
1911  *      (num_ring_desc * sizeof(rx/tx descriptor)) % 128 == 0
1912  */
1913 #define IXGBE_MIN_RING_DESC 32
1914 #define IXGBE_MAX_RING_DESC 4096
1915
1916 /*
1917  * Create memzone for HW rings. malloc can't be used as the physical address is
1918  * needed. If the memzone is already created, then this function returns a ptr
1919  * to the old one.
1920  */
1921 static const struct rte_memzone * __attribute__((cold))
1922 ring_dma_zone_reserve(struct rte_eth_dev *dev, const char *ring_name,
1923                       uint16_t queue_id, uint32_t ring_size, int socket_id)
1924 {
1925         char z_name[RTE_MEMZONE_NAMESIZE];
1926         const struct rte_memzone *mz;
1927
1928         snprintf(z_name, sizeof(z_name), "%s_%s_%d_%d",
1929                         dev->driver->pci_drv.name, ring_name,
1930                         dev->data->port_id, queue_id);
1931
1932         mz = rte_memzone_lookup(z_name);
1933         if (mz)
1934                 return mz;
1935
1936 #ifdef RTE_LIBRTE_XEN_DOM0
1937         return rte_memzone_reserve_bounded(z_name, ring_size,
1938                 socket_id, 0, IXGBE_ALIGN, RTE_PGSIZE_2M);
1939 #else
1940         return rte_memzone_reserve_aligned(z_name, ring_size,
1941                 socket_id, 0, IXGBE_ALIGN);
1942 #endif
1943 }
1944
1945 static void __attribute__((cold))
1946 ixgbe_tx_queue_release_mbufs(struct ixgbe_tx_queue *txq)
1947 {
1948         unsigned i;
1949
1950         if (txq->sw_ring != NULL) {
1951                 for (i = 0; i < txq->nb_tx_desc; i++) {
1952                         if (txq->sw_ring[i].mbuf != NULL) {
1953                                 rte_pktmbuf_free_seg(txq->sw_ring[i].mbuf);
1954                                 txq->sw_ring[i].mbuf = NULL;
1955                         }
1956                 }
1957         }
1958 }
1959
1960 static void __attribute__((cold))
1961 ixgbe_tx_free_swring(struct ixgbe_tx_queue *txq)
1962 {
1963         if (txq != NULL &&
1964             txq->sw_ring != NULL)
1965                 rte_free(txq->sw_ring);
1966 }
1967
1968 static void __attribute__((cold))
1969 ixgbe_tx_queue_release(struct ixgbe_tx_queue *txq)
1970 {
1971         if (txq != NULL && txq->ops != NULL) {
1972                 txq->ops->release_mbufs(txq);
1973                 txq->ops->free_swring(txq);
1974                 rte_free(txq);
1975         }
1976 }
1977
1978 void __attribute__((cold))
1979 ixgbe_dev_tx_queue_release(void *txq)
1980 {
1981         ixgbe_tx_queue_release(txq);
1982 }
1983
1984 /* (Re)set dynamic ixgbe_tx_queue fields to defaults */
1985 static void __attribute__((cold))
1986 ixgbe_reset_tx_queue(struct ixgbe_tx_queue *txq)
1987 {
1988         static const union ixgbe_adv_tx_desc zeroed_desc = {{0}};
1989         struct ixgbe_tx_entry *txe = txq->sw_ring;
1990         uint16_t prev, i;
1991
1992         /* Zero out HW ring memory */
1993         for (i = 0; i < txq->nb_tx_desc; i++) {
1994                 txq->tx_ring[i] = zeroed_desc;
1995         }
1996
1997         /* Initialize SW ring entries */
1998         prev = (uint16_t) (txq->nb_tx_desc - 1);
1999         for (i = 0; i < txq->nb_tx_desc; i++) {
2000                 volatile union ixgbe_adv_tx_desc *txd = &txq->tx_ring[i];
2001                 txd->wb.status = IXGBE_TXD_STAT_DD;
2002                 txe[i].mbuf = NULL;
2003                 txe[i].last_id = i;
2004                 txe[prev].next_id = i;
2005                 prev = i;
2006         }
2007
2008         txq->tx_next_dd = (uint16_t)(txq->tx_rs_thresh - 1);
2009         txq->tx_next_rs = (uint16_t)(txq->tx_rs_thresh - 1);
2010
2011         txq->tx_tail = 0;
2012         txq->nb_tx_used = 0;
2013         /*
2014          * Always allow 1 descriptor to be un-allocated to avoid
2015          * a H/W race condition
2016          */
2017         txq->last_desc_cleaned = (uint16_t)(txq->nb_tx_desc - 1);
2018         txq->nb_tx_free = (uint16_t)(txq->nb_tx_desc - 1);
2019         txq->ctx_curr = 0;
2020         memset((void*)&txq->ctx_cache, 0,
2021                 IXGBE_CTX_NUM * sizeof(struct ixgbe_advctx_info));
2022 }
2023
2024 static const struct ixgbe_txq_ops def_txq_ops = {
2025         .release_mbufs = ixgbe_tx_queue_release_mbufs,
2026         .free_swring = ixgbe_tx_free_swring,
2027         .reset = ixgbe_reset_tx_queue,
2028 };
2029
2030 /* Takes an ethdev and a queue and sets up the tx function to be used based on
2031  * the queue parameters. Used in tx_queue_setup by primary process and then
2032  * in dev_init by secondary process when attaching to an existing ethdev.
2033  */
2034 void __attribute__((cold))
2035 ixgbe_set_tx_function(struct rte_eth_dev *dev, struct ixgbe_tx_queue *txq)
2036 {
2037         /* Use a simple Tx queue (no offloads, no multi segs) if possible */
2038         if (((txq->txq_flags & IXGBE_SIMPLE_FLAGS) == IXGBE_SIMPLE_FLAGS)
2039                         && (txq->tx_rs_thresh >= RTE_PMD_IXGBE_TX_MAX_BURST)) {
2040                 PMD_INIT_LOG(INFO, "Using simple tx code path");
2041 #ifdef RTE_IXGBE_INC_VECTOR
2042                 if (txq->tx_rs_thresh <= RTE_IXGBE_TX_MAX_FREE_BUF_SZ &&
2043                                 (rte_eal_process_type() != RTE_PROC_PRIMARY ||
2044                                         ixgbe_txq_vec_setup(txq) == 0)) {
2045                         PMD_INIT_LOG(INFO, "Vector tx enabled.");
2046                         dev->tx_pkt_burst = ixgbe_xmit_pkts_vec;
2047                 } else
2048 #endif
2049                 dev->tx_pkt_burst = ixgbe_xmit_pkts_simple;
2050         } else {
2051                 PMD_INIT_LOG(INFO, "Using full-featured tx code path");
2052                 PMD_INIT_LOG(INFO,
2053                                 " - txq_flags = %lx " "[IXGBE_SIMPLE_FLAGS=%lx]",
2054                                 (unsigned long)txq->txq_flags,
2055                                 (unsigned long)IXGBE_SIMPLE_FLAGS);
2056                 PMD_INIT_LOG(INFO,
2057                                 " - tx_rs_thresh = %lu " "[RTE_PMD_IXGBE_TX_MAX_BURST=%lu]",
2058                                 (unsigned long)txq->tx_rs_thresh,
2059                                 (unsigned long)RTE_PMD_IXGBE_TX_MAX_BURST);
2060                 dev->tx_pkt_burst = ixgbe_xmit_pkts;
2061         }
2062 }
2063
2064 int __attribute__((cold))
2065 ixgbe_dev_tx_queue_setup(struct rte_eth_dev *dev,
2066                          uint16_t queue_idx,
2067                          uint16_t nb_desc,
2068                          unsigned int socket_id,
2069                          const struct rte_eth_txconf *tx_conf)
2070 {
2071         const struct rte_memzone *tz;
2072         struct ixgbe_tx_queue *txq;
2073         struct ixgbe_hw     *hw;
2074         uint16_t tx_rs_thresh, tx_free_thresh;
2075
2076         PMD_INIT_FUNC_TRACE();
2077         hw = IXGBE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
2078
2079         /*
2080          * Validate number of transmit descriptors.
2081          * It must not exceed hardware maximum, and must be multiple
2082          * of IXGBE_ALIGN.
2083          */
2084         if (((nb_desc * sizeof(union ixgbe_adv_tx_desc)) % IXGBE_ALIGN) != 0 ||
2085             (nb_desc > IXGBE_MAX_RING_DESC) ||
2086             (nb_desc < IXGBE_MIN_RING_DESC)) {
2087                 return -EINVAL;
2088         }
2089
2090         /*
2091          * The following two parameters control the setting of the RS bit on
2092          * transmit descriptors.
2093          * TX descriptors will have their RS bit set after txq->tx_rs_thresh
2094          * descriptors have been used.
2095          * The TX descriptor ring will be cleaned after txq->tx_free_thresh
2096          * descriptors are used or if the number of descriptors required
2097          * to transmit a packet is greater than the number of free TX
2098          * descriptors.
2099          * The following constraints must be satisfied:
2100          *  tx_rs_thresh must be greater than 0.
2101          *  tx_rs_thresh must be less than the size of the ring minus 2.
2102          *  tx_rs_thresh must be less than or equal to tx_free_thresh.
2103          *  tx_rs_thresh must be a divisor of the ring size.
2104          *  tx_free_thresh must be greater than 0.
2105          *  tx_free_thresh must be less than the size of the ring minus 3.
2106          * One descriptor in the TX ring is used as a sentinel to avoid a
2107          * H/W race condition, hence the maximum threshold constraints.
2108          * When set to zero use default values.
2109          */
2110         tx_rs_thresh = (uint16_t)((tx_conf->tx_rs_thresh) ?
2111                         tx_conf->tx_rs_thresh : DEFAULT_TX_RS_THRESH);
2112         tx_free_thresh = (uint16_t)((tx_conf->tx_free_thresh) ?
2113                         tx_conf->tx_free_thresh : DEFAULT_TX_FREE_THRESH);
2114         if (tx_rs_thresh >= (nb_desc - 2)) {
2115                 PMD_INIT_LOG(ERR, "tx_rs_thresh must be less than the number "
2116                              "of TX descriptors minus 2. (tx_rs_thresh=%u "
2117                              "port=%d queue=%d)", (unsigned int)tx_rs_thresh,
2118                              (int)dev->data->port_id, (int)queue_idx);
2119                 return -(EINVAL);
2120         }
2121         if (tx_free_thresh >= (nb_desc - 3)) {
2122                 PMD_INIT_LOG(ERR, "tx_rs_thresh must be less than the "
2123                              "tx_free_thresh must be less than the number of "
2124                              "TX descriptors minus 3. (tx_free_thresh=%u "
2125                              "port=%d queue=%d)",
2126                              (unsigned int)tx_free_thresh,
2127                              (int)dev->data->port_id, (int)queue_idx);
2128                 return -(EINVAL);
2129         }
2130         if (tx_rs_thresh > tx_free_thresh) {
2131                 PMD_INIT_LOG(ERR, "tx_rs_thresh must be less than or equal to "
2132                              "tx_free_thresh. (tx_free_thresh=%u "
2133                              "tx_rs_thresh=%u port=%d queue=%d)",
2134                              (unsigned int)tx_free_thresh,
2135                              (unsigned int)tx_rs_thresh,
2136                              (int)dev->data->port_id,
2137                              (int)queue_idx);
2138                 return -(EINVAL);
2139         }
2140         if ((nb_desc % tx_rs_thresh) != 0) {
2141                 PMD_INIT_LOG(ERR, "tx_rs_thresh must be a divisor of the "
2142                              "number of TX descriptors. (tx_rs_thresh=%u "
2143                              "port=%d queue=%d)", (unsigned int)tx_rs_thresh,
2144                              (int)dev->data->port_id, (int)queue_idx);
2145                 return -(EINVAL);
2146         }
2147
2148         /*
2149          * If rs_bit_thresh is greater than 1, then TX WTHRESH should be
2150          * set to 0. If WTHRESH is greater than zero, the RS bit is ignored
2151          * by the NIC and all descriptors are written back after the NIC
2152          * accumulates WTHRESH descriptors.
2153          */
2154         if ((tx_rs_thresh > 1) && (tx_conf->tx_thresh.wthresh != 0)) {
2155                 PMD_INIT_LOG(ERR, "TX WTHRESH must be set to 0 if "
2156                              "tx_rs_thresh is greater than 1. (tx_rs_thresh=%u "
2157                              "port=%d queue=%d)", (unsigned int)tx_rs_thresh,
2158                              (int)dev->data->port_id, (int)queue_idx);
2159                 return -(EINVAL);
2160         }
2161
2162         /* Free memory prior to re-allocation if needed... */
2163         if (dev->data->tx_queues[queue_idx] != NULL) {
2164                 ixgbe_tx_queue_release(dev->data->tx_queues[queue_idx]);
2165                 dev->data->tx_queues[queue_idx] = NULL;
2166         }
2167
2168         /* First allocate the tx queue data structure */
2169         txq = rte_zmalloc_socket("ethdev TX queue", sizeof(struct ixgbe_tx_queue),
2170                                  RTE_CACHE_LINE_SIZE, socket_id);
2171         if (txq == NULL)
2172                 return (-ENOMEM);
2173
2174         /*
2175          * Allocate TX ring hardware descriptors. A memzone large enough to
2176          * handle the maximum ring size is allocated in order to allow for
2177          * resizing in later calls to the queue setup function.
2178          */
2179         tz = ring_dma_zone_reserve(dev, "tx_ring", queue_idx,
2180                         sizeof(union ixgbe_adv_tx_desc) * IXGBE_MAX_RING_DESC,
2181                         socket_id);
2182         if (tz == NULL) {
2183                 ixgbe_tx_queue_release(txq);
2184                 return (-ENOMEM);
2185         }
2186
2187         txq->nb_tx_desc = nb_desc;
2188         txq->tx_rs_thresh = tx_rs_thresh;
2189         txq->tx_free_thresh = tx_free_thresh;
2190         txq->pthresh = tx_conf->tx_thresh.pthresh;
2191         txq->hthresh = tx_conf->tx_thresh.hthresh;
2192         txq->wthresh = tx_conf->tx_thresh.wthresh;
2193         txq->queue_id = queue_idx;
2194         txq->reg_idx = (uint16_t)((RTE_ETH_DEV_SRIOV(dev).active == 0) ?
2195                 queue_idx : RTE_ETH_DEV_SRIOV(dev).def_pool_q_idx + queue_idx);
2196         txq->port_id = dev->data->port_id;
2197         txq->txq_flags = tx_conf->txq_flags;
2198         txq->ops = &def_txq_ops;
2199         txq->tx_deferred_start = tx_conf->tx_deferred_start;
2200
2201         /*
2202          * Modification to set VFTDT for virtual function if vf is detected
2203          */
2204         if (hw->mac.type == ixgbe_mac_82599_vf ||
2205             hw->mac.type == ixgbe_mac_X540_vf ||
2206             hw->mac.type == ixgbe_mac_X550_vf ||
2207             hw->mac.type == ixgbe_mac_X550EM_x_vf)
2208                 txq->tdt_reg_addr = IXGBE_PCI_REG_ADDR(hw, IXGBE_VFTDT(queue_idx));
2209         else
2210                 txq->tdt_reg_addr = IXGBE_PCI_REG_ADDR(hw, IXGBE_TDT(txq->reg_idx));
2211 #ifndef RTE_LIBRTE_XEN_DOM0
2212         txq->tx_ring_phys_addr = (uint64_t) tz->phys_addr;
2213 #else
2214         txq->tx_ring_phys_addr = rte_mem_phy2mch(tz->memseg_id, tz->phys_addr);
2215 #endif
2216         txq->tx_ring = (union ixgbe_adv_tx_desc *) tz->addr;
2217
2218         /* Allocate software ring */
2219         txq->sw_ring = rte_zmalloc_socket("txq->sw_ring",
2220                                 sizeof(struct ixgbe_tx_entry) * nb_desc,
2221                                 RTE_CACHE_LINE_SIZE, socket_id);
2222         if (txq->sw_ring == NULL) {
2223                 ixgbe_tx_queue_release(txq);
2224                 return (-ENOMEM);
2225         }
2226         PMD_INIT_LOG(DEBUG, "sw_ring=%p hw_ring=%p dma_addr=0x%"PRIx64,
2227                      txq->sw_ring, txq->tx_ring, txq->tx_ring_phys_addr);
2228
2229         /* set up vector or scalar TX function as appropriate */
2230         ixgbe_set_tx_function(dev, txq);
2231
2232         txq->ops->reset(txq);
2233
2234         dev->data->tx_queues[queue_idx] = txq;
2235
2236
2237         return (0);
2238 }
2239
2240 /**
2241  * ixgbe_free_sc_cluster - free the not-yet-completed scattered cluster
2242  *
2243  * The "next" pointer of the last segment of (not-yet-completed) RSC clusters
2244  * in the sw_rsc_ring is not set to NULL but rather points to the next
2245  * mbuf of this RSC aggregation (that has not been completed yet and still
2246  * resides on the HW ring). So, instead of calling for rte_pktmbuf_free() we
2247  * will just free first "nb_segs" segments of the cluster explicitly by calling
2248  * an rte_pktmbuf_free_seg().
2249  *
2250  * @m scattered cluster head
2251  */
2252 static void __attribute__((cold))
2253 ixgbe_free_sc_cluster(struct rte_mbuf *m)
2254 {
2255         uint8_t i, nb_segs = m->nb_segs;
2256         struct rte_mbuf *next_seg;
2257
2258         for (i = 0; i < nb_segs; i++) {
2259                 next_seg = m->next;
2260                 rte_pktmbuf_free_seg(m);
2261                 m = next_seg;
2262         }
2263 }
2264
2265 static void __attribute__((cold))
2266 ixgbe_rx_queue_release_mbufs(struct ixgbe_rx_queue *rxq)
2267 {
2268         unsigned i;
2269
2270         if (rxq->sw_ring != NULL) {
2271                 for (i = 0; i < rxq->nb_rx_desc; i++) {
2272                         if (rxq->sw_ring[i].mbuf != NULL &&
2273                                         rte_mbuf_refcnt_read(rxq->sw_ring[i].mbuf)) {
2274                                 rte_pktmbuf_free_seg(rxq->sw_ring[i].mbuf);
2275                                 rxq->sw_ring[i].mbuf = NULL;
2276                         }
2277                 }
2278 #ifdef RTE_LIBRTE_IXGBE_RX_ALLOW_BULK_ALLOC
2279                 if (rxq->rx_nb_avail) {
2280                         for (i = 0; i < rxq->rx_nb_avail; ++i) {
2281                                 struct rte_mbuf *mb;
2282                                 mb = rxq->rx_stage[rxq->rx_next_avail + i];
2283                                 rte_pktmbuf_free_seg(mb);
2284                         }
2285                         rxq->rx_nb_avail = 0;
2286                 }
2287 #endif
2288         }
2289
2290         if (rxq->sw_sc_ring)
2291                 for (i = 0; i < rxq->nb_rx_desc; i++)
2292                         if (rxq->sw_sc_ring[i].fbuf) {
2293                                 ixgbe_free_sc_cluster(rxq->sw_sc_ring[i].fbuf);
2294                                 rxq->sw_sc_ring[i].fbuf = NULL;
2295                         }
2296 }
2297
2298 static void __attribute__((cold))
2299 ixgbe_rx_queue_release(struct ixgbe_rx_queue *rxq)
2300 {
2301         if (rxq != NULL) {
2302                 ixgbe_rx_queue_release_mbufs(rxq);
2303                 rte_free(rxq->sw_ring);
2304                 rte_free(rxq->sw_sc_ring);
2305                 rte_free(rxq);
2306         }
2307 }
2308
2309 void __attribute__((cold))
2310 ixgbe_dev_rx_queue_release(void *rxq)
2311 {
2312         ixgbe_rx_queue_release(rxq);
2313 }
2314
2315 /*
2316  * Check if Rx Burst Bulk Alloc function can be used.
2317  * Return
2318  *        0: the preconditions are satisfied and the bulk allocation function
2319  *           can be used.
2320  *  -EINVAL: the preconditions are NOT satisfied and the default Rx burst
2321  *           function must be used.
2322  */
2323 static inline int __attribute__((cold))
2324 #ifdef RTE_LIBRTE_IXGBE_RX_ALLOW_BULK_ALLOC
2325 check_rx_burst_bulk_alloc_preconditions(struct ixgbe_rx_queue *rxq)
2326 #else
2327 check_rx_burst_bulk_alloc_preconditions(__rte_unused struct ixgbe_rx_queue *rxq)
2328 #endif
2329 {
2330         int ret = 0;
2331
2332         /*
2333          * Make sure the following pre-conditions are satisfied:
2334          *   rxq->rx_free_thresh >= RTE_PMD_IXGBE_RX_MAX_BURST
2335          *   rxq->rx_free_thresh < rxq->nb_rx_desc
2336          *   (rxq->nb_rx_desc % rxq->rx_free_thresh) == 0
2337          *   rxq->nb_rx_desc<(IXGBE_MAX_RING_DESC-RTE_PMD_IXGBE_RX_MAX_BURST)
2338          * Scattered packets are not supported.  This should be checked
2339          * outside of this function.
2340          */
2341 #ifdef RTE_LIBRTE_IXGBE_RX_ALLOW_BULK_ALLOC
2342         if (!(rxq->rx_free_thresh >= RTE_PMD_IXGBE_RX_MAX_BURST)) {
2343                 PMD_INIT_LOG(DEBUG, "Rx Burst Bulk Alloc Preconditions: "
2344                              "rxq->rx_free_thresh=%d, "
2345                              "RTE_PMD_IXGBE_RX_MAX_BURST=%d",
2346                              rxq->rx_free_thresh, RTE_PMD_IXGBE_RX_MAX_BURST);
2347                 ret = -EINVAL;
2348         } else if (!(rxq->rx_free_thresh < rxq->nb_rx_desc)) {
2349                 PMD_INIT_LOG(DEBUG, "Rx Burst Bulk Alloc Preconditions: "
2350                              "rxq->rx_free_thresh=%d, "
2351                              "rxq->nb_rx_desc=%d",
2352                              rxq->rx_free_thresh, rxq->nb_rx_desc);
2353                 ret = -EINVAL;
2354         } else if (!((rxq->nb_rx_desc % rxq->rx_free_thresh) == 0)) {
2355                 PMD_INIT_LOG(DEBUG, "Rx Burst Bulk Alloc Preconditions: "
2356                              "rxq->nb_rx_desc=%d, "
2357                              "rxq->rx_free_thresh=%d",
2358                              rxq->nb_rx_desc, rxq->rx_free_thresh);
2359                 ret = -EINVAL;
2360         } else if (!(rxq->nb_rx_desc <
2361                (IXGBE_MAX_RING_DESC - RTE_PMD_IXGBE_RX_MAX_BURST))) {
2362                 PMD_INIT_LOG(DEBUG, "Rx Burst Bulk Alloc Preconditions: "
2363                              "rxq->nb_rx_desc=%d, "
2364                              "IXGBE_MAX_RING_DESC=%d, "
2365                              "RTE_PMD_IXGBE_RX_MAX_BURST=%d",
2366                              rxq->nb_rx_desc, IXGBE_MAX_RING_DESC,
2367                              RTE_PMD_IXGBE_RX_MAX_BURST);
2368                 ret = -EINVAL;
2369         }
2370 #else
2371         ret = -EINVAL;
2372 #endif
2373
2374         return ret;
2375 }
2376
2377 /* Reset dynamic ixgbe_rx_queue fields back to defaults */
2378 static void __attribute__((cold))
2379 ixgbe_reset_rx_queue(struct ixgbe_adapter *adapter, struct ixgbe_rx_queue *rxq)
2380 {
2381         static const union ixgbe_adv_rx_desc zeroed_desc = {{0}};
2382         unsigned i;
2383         uint16_t len = rxq->nb_rx_desc;
2384
2385         /*
2386          * By default, the Rx queue setup function allocates enough memory for
2387          * IXGBE_MAX_RING_DESC.  The Rx Burst bulk allocation function requires
2388          * extra memory at the end of the descriptor ring to be zero'd out. A
2389          * pre-condition for using the Rx burst bulk alloc function is that the
2390          * number of descriptors is less than or equal to
2391          * (IXGBE_MAX_RING_DESC - RTE_PMD_IXGBE_RX_MAX_BURST). Check all the
2392          * constraints here to see if we need to zero out memory after the end
2393          * of the H/W descriptor ring.
2394          */
2395         if (adapter->rx_bulk_alloc_allowed)
2396                 /* zero out extra memory */
2397                 len += RTE_PMD_IXGBE_RX_MAX_BURST;
2398
2399         /*
2400          * Zero out HW ring memory. Zero out extra memory at the end of
2401          * the H/W ring so look-ahead logic in Rx Burst bulk alloc function
2402          * reads extra memory as zeros.
2403          */
2404         for (i = 0; i < len; i++) {
2405                 rxq->rx_ring[i] = zeroed_desc;
2406         }
2407
2408 #ifdef RTE_LIBRTE_IXGBE_RX_ALLOW_BULK_ALLOC
2409         /*
2410          * initialize extra software ring entries. Space for these extra
2411          * entries is always allocated
2412          */
2413         memset(&rxq->fake_mbuf, 0x0, sizeof(rxq->fake_mbuf));
2414         for (i = rxq->nb_rx_desc; i < len; ++i) {
2415                 rxq->sw_ring[i].mbuf = &rxq->fake_mbuf;
2416         }
2417
2418         rxq->rx_nb_avail = 0;
2419         rxq->rx_next_avail = 0;
2420         rxq->rx_free_trigger = (uint16_t)(rxq->rx_free_thresh - 1);
2421 #endif /* RTE_LIBRTE_IXGBE_RX_ALLOW_BULK_ALLOC */
2422         rxq->rx_tail = 0;
2423         rxq->nb_rx_hold = 0;
2424         rxq->pkt_first_seg = NULL;
2425         rxq->pkt_last_seg = NULL;
2426 }
2427
2428 int __attribute__((cold))
2429 ixgbe_dev_rx_queue_setup(struct rte_eth_dev *dev,
2430                          uint16_t queue_idx,
2431                          uint16_t nb_desc,
2432                          unsigned int socket_id,
2433                          const struct rte_eth_rxconf *rx_conf,
2434                          struct rte_mempool *mp)
2435 {
2436         const struct rte_memzone *rz;
2437         struct ixgbe_rx_queue *rxq;
2438         struct ixgbe_hw     *hw;
2439         uint16_t len;
2440         struct ixgbe_adapter *adapter =
2441                 (struct ixgbe_adapter *)dev->data->dev_private;
2442
2443         PMD_INIT_FUNC_TRACE();
2444         hw = IXGBE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
2445
2446         /*
2447          * Validate number of receive descriptors.
2448          * It must not exceed hardware maximum, and must be multiple
2449          * of IXGBE_ALIGN.
2450          */
2451         if (((nb_desc * sizeof(union ixgbe_adv_rx_desc)) % IXGBE_ALIGN) != 0 ||
2452             (nb_desc > IXGBE_MAX_RING_DESC) ||
2453             (nb_desc < IXGBE_MIN_RING_DESC)) {
2454                 return (-EINVAL);
2455         }
2456
2457         /* Free memory prior to re-allocation if needed... */
2458         if (dev->data->rx_queues[queue_idx] != NULL) {
2459                 ixgbe_rx_queue_release(dev->data->rx_queues[queue_idx]);
2460                 dev->data->rx_queues[queue_idx] = NULL;
2461         }
2462
2463         /* First allocate the rx queue data structure */
2464         rxq = rte_zmalloc_socket("ethdev RX queue", sizeof(struct ixgbe_rx_queue),
2465                                  RTE_CACHE_LINE_SIZE, socket_id);
2466         if (rxq == NULL)
2467                 return (-ENOMEM);
2468         rxq->mb_pool = mp;
2469         rxq->nb_rx_desc = nb_desc;
2470         rxq->rx_free_thresh = rx_conf->rx_free_thresh;
2471         rxq->queue_id = queue_idx;
2472         rxq->reg_idx = (uint16_t)((RTE_ETH_DEV_SRIOV(dev).active == 0) ?
2473                 queue_idx : RTE_ETH_DEV_SRIOV(dev).def_pool_q_idx + queue_idx);
2474         rxq->port_id = dev->data->port_id;
2475         rxq->crc_len = (uint8_t) ((dev->data->dev_conf.rxmode.hw_strip_crc) ?
2476                                                         0 : ETHER_CRC_LEN);
2477         rxq->drop_en = rx_conf->rx_drop_en;
2478         rxq->rx_deferred_start = rx_conf->rx_deferred_start;
2479
2480         /*
2481          * Allocate RX ring hardware descriptors. A memzone large enough to
2482          * handle the maximum ring size is allocated in order to allow for
2483          * resizing in later calls to the queue setup function.
2484          */
2485         rz = ring_dma_zone_reserve(dev, "rx_ring", queue_idx,
2486                                    RX_RING_SZ, socket_id);
2487         if (rz == NULL) {
2488                 ixgbe_rx_queue_release(rxq);
2489                 return (-ENOMEM);
2490         }
2491
2492         /*
2493          * Zero init all the descriptors in the ring.
2494          */
2495         memset (rz->addr, 0, RX_RING_SZ);
2496
2497         /*
2498          * Modified to setup VFRDT for Virtual Function
2499          */
2500         if (hw->mac.type == ixgbe_mac_82599_vf ||
2501             hw->mac.type == ixgbe_mac_X540_vf ||
2502             hw->mac.type == ixgbe_mac_X550_vf ||
2503             hw->mac.type == ixgbe_mac_X550EM_x_vf) {
2504                 rxq->rdt_reg_addr =
2505                         IXGBE_PCI_REG_ADDR(hw, IXGBE_VFRDT(queue_idx));
2506                 rxq->rdh_reg_addr =
2507                         IXGBE_PCI_REG_ADDR(hw, IXGBE_VFRDH(queue_idx));
2508         }
2509         else {
2510                 rxq->rdt_reg_addr =
2511                         IXGBE_PCI_REG_ADDR(hw, IXGBE_RDT(rxq->reg_idx));
2512                 rxq->rdh_reg_addr =
2513                         IXGBE_PCI_REG_ADDR(hw, IXGBE_RDH(rxq->reg_idx));
2514         }
2515 #ifndef RTE_LIBRTE_XEN_DOM0
2516         rxq->rx_ring_phys_addr = (uint64_t) rz->phys_addr;
2517 #else
2518         rxq->rx_ring_phys_addr = rte_mem_phy2mch(rz->memseg_id, rz->phys_addr);
2519 #endif
2520         rxq->rx_ring = (union ixgbe_adv_rx_desc *) rz->addr;
2521
2522         /*
2523          * Certain constraints must be met in order to use the bulk buffer
2524          * allocation Rx burst function. If any of Rx queues doesn't meet them
2525          * the feature should be disabled for the whole port.
2526          */
2527         if (check_rx_burst_bulk_alloc_preconditions(rxq)) {
2528                 PMD_INIT_LOG(DEBUG, "queue[%d] doesn't meet Rx Bulk Alloc "
2529                                     "preconditions - canceling the feature for "
2530                                     "the whole port[%d]",
2531                              rxq->queue_id, rxq->port_id);
2532                 adapter->rx_bulk_alloc_allowed = false;
2533         }
2534
2535         /*
2536          * Allocate software ring. Allow for space at the end of the
2537          * S/W ring to make sure look-ahead logic in bulk alloc Rx burst
2538          * function does not access an invalid memory region.
2539          */
2540         len = nb_desc;
2541         if (adapter->rx_bulk_alloc_allowed)
2542                 len += RTE_PMD_IXGBE_RX_MAX_BURST;
2543
2544         rxq->sw_ring = rte_zmalloc_socket("rxq->sw_ring",
2545                                           sizeof(struct ixgbe_rx_entry) * len,
2546                                           RTE_CACHE_LINE_SIZE, socket_id);
2547         if (!rxq->sw_ring) {
2548                 ixgbe_rx_queue_release(rxq);
2549                 return (-ENOMEM);
2550         }
2551
2552         /*
2553          * Always allocate even if it's not going to be needed in order to
2554          * simplify the code.
2555          *
2556          * This ring is used in LRO and Scattered Rx cases and Scattered Rx may
2557          * be requested in ixgbe_dev_rx_init(), which is called later from
2558          * dev_start() flow.
2559          */
2560         rxq->sw_sc_ring =
2561                 rte_zmalloc_socket("rxq->sw_sc_ring",
2562                                    sizeof(struct ixgbe_scattered_rx_entry) * len,
2563                                    RTE_CACHE_LINE_SIZE, socket_id);
2564         if (!rxq->sw_sc_ring) {
2565                 ixgbe_rx_queue_release(rxq);
2566                 return (-ENOMEM);
2567         }
2568
2569         PMD_INIT_LOG(DEBUG, "sw_ring=%p sw_sc_ring=%p hw_ring=%p "
2570                             "dma_addr=0x%"PRIx64,
2571                      rxq->sw_ring, rxq->sw_sc_ring, rxq->rx_ring,
2572                      rxq->rx_ring_phys_addr);
2573
2574         if (!rte_is_power_of_2(nb_desc)) {
2575                 PMD_INIT_LOG(DEBUG, "queue[%d] doesn't meet Vector Rx "
2576                                     "preconditions - canceling the feature for "
2577                                     "the whole port[%d]",
2578                              rxq->queue_id, rxq->port_id);
2579                 adapter->rx_vec_allowed = false;
2580         } else
2581                 ixgbe_rxq_vec_setup(rxq);
2582
2583         dev->data->rx_queues[queue_idx] = rxq;
2584
2585         ixgbe_reset_rx_queue(adapter, rxq);
2586
2587         return 0;
2588 }
2589
2590 uint32_t
2591 ixgbe_dev_rx_queue_count(struct rte_eth_dev *dev, uint16_t rx_queue_id)
2592 {
2593 #define IXGBE_RXQ_SCAN_INTERVAL 4
2594         volatile union ixgbe_adv_rx_desc *rxdp;
2595         struct ixgbe_rx_queue *rxq;
2596         uint32_t desc = 0;
2597
2598         if (rx_queue_id >= dev->data->nb_rx_queues) {
2599                 PMD_RX_LOG(ERR, "Invalid RX queue id=%d", rx_queue_id);
2600                 return 0;
2601         }
2602
2603         rxq = dev->data->rx_queues[rx_queue_id];
2604         rxdp = &(rxq->rx_ring[rxq->rx_tail]);
2605
2606         while ((desc < rxq->nb_rx_desc) &&
2607                 (rxdp->wb.upper.status_error & IXGBE_RXDADV_STAT_DD)) {
2608                 desc += IXGBE_RXQ_SCAN_INTERVAL;
2609                 rxdp += IXGBE_RXQ_SCAN_INTERVAL;
2610                 if (rxq->rx_tail + desc >= rxq->nb_rx_desc)
2611                         rxdp = &(rxq->rx_ring[rxq->rx_tail +
2612                                 desc - rxq->nb_rx_desc]);
2613         }
2614
2615         return desc;
2616 }
2617
2618 int
2619 ixgbe_dev_rx_descriptor_done(void *rx_queue, uint16_t offset)
2620 {
2621         volatile union ixgbe_adv_rx_desc *rxdp;
2622         struct ixgbe_rx_queue *rxq = rx_queue;
2623         uint32_t desc;
2624
2625         if (unlikely(offset >= rxq->nb_rx_desc))
2626                 return 0;
2627         desc = rxq->rx_tail + offset;
2628         if (desc >= rxq->nb_rx_desc)
2629                 desc -= rxq->nb_rx_desc;
2630
2631         rxdp = &rxq->rx_ring[desc];
2632         return !!(rxdp->wb.upper.status_error & IXGBE_RXDADV_STAT_DD);
2633 }
2634
2635 void __attribute__((cold))
2636 ixgbe_dev_clear_queues(struct rte_eth_dev *dev)
2637 {
2638         unsigned i;
2639         struct ixgbe_adapter *adapter =
2640                 (struct ixgbe_adapter *)dev->data->dev_private;
2641
2642         PMD_INIT_FUNC_TRACE();
2643
2644         for (i = 0; i < dev->data->nb_tx_queues; i++) {
2645                 struct ixgbe_tx_queue *txq = dev->data->tx_queues[i];
2646                 if (txq != NULL) {
2647                         txq->ops->release_mbufs(txq);
2648                         txq->ops->reset(txq);
2649                 }
2650         }
2651
2652         for (i = 0; i < dev->data->nb_rx_queues; i++) {
2653                 struct ixgbe_rx_queue *rxq = dev->data->rx_queues[i];
2654                 if (rxq != NULL) {
2655                         ixgbe_rx_queue_release_mbufs(rxq);
2656                         ixgbe_reset_rx_queue(adapter, rxq);
2657                 }
2658         }
2659 }
2660
2661 /*********************************************************************
2662  *
2663  *  Device RX/TX init functions
2664  *
2665  **********************************************************************/
2666
2667 /**
2668  * Receive Side Scaling (RSS)
2669  * See section 7.1.2.8 in the following document:
2670  *     "Intel 82599 10 GbE Controller Datasheet" - Revision 2.1 October 2009
2671  *
2672  * Principles:
2673  * The source and destination IP addresses of the IP header and the source
2674  * and destination ports of TCP/UDP headers, if any, of received packets are
2675  * hashed against a configurable random key to compute a 32-bit RSS hash result.
2676  * The seven (7) LSBs of the 32-bit hash result are used as an index into a
2677  * 128-entry redirection table (RETA).  Each entry of the RETA provides a 3-bit
2678  * RSS output index which is used as the RX queue index where to store the
2679  * received packets.
2680  * The following output is supplied in the RX write-back descriptor:
2681  *     - 32-bit result of the Microsoft RSS hash function,
2682  *     - 4-bit RSS type field.
2683  */
2684
2685 /*
2686  * RSS random key supplied in section 7.1.2.8.3 of the Intel 82599 datasheet.
2687  * Used as the default key.
2688  */
2689 static uint8_t rss_intel_key[40] = {
2690         0x6D, 0x5A, 0x56, 0xDA, 0x25, 0x5B, 0x0E, 0xC2,
2691         0x41, 0x67, 0x25, 0x3D, 0x43, 0xA3, 0x8F, 0xB0,
2692         0xD0, 0xCA, 0x2B, 0xCB, 0xAE, 0x7B, 0x30, 0xB4,
2693         0x77, 0xCB, 0x2D, 0xA3, 0x80, 0x30, 0xF2, 0x0C,
2694         0x6A, 0x42, 0xB7, 0x3B, 0xBE, 0xAC, 0x01, 0xFA,
2695 };
2696
2697 static void
2698 ixgbe_rss_disable(struct rte_eth_dev *dev)
2699 {
2700         struct ixgbe_hw *hw;
2701         uint32_t mrqc;
2702
2703         hw = IXGBE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
2704         mrqc = IXGBE_READ_REG(hw, IXGBE_MRQC);
2705         mrqc &= ~IXGBE_MRQC_RSSEN;
2706         IXGBE_WRITE_REG(hw, IXGBE_MRQC, mrqc);
2707 }
2708
2709 static void
2710 ixgbe_hw_rss_hash_set(struct ixgbe_hw *hw, struct rte_eth_rss_conf *rss_conf)
2711 {
2712         uint8_t  *hash_key;
2713         uint32_t mrqc;
2714         uint32_t rss_key;
2715         uint64_t rss_hf;
2716         uint16_t i;
2717
2718         hash_key = rss_conf->rss_key;
2719         if (hash_key != NULL) {
2720                 /* Fill in RSS hash key */
2721                 for (i = 0; i < 10; i++) {
2722                         rss_key  = hash_key[(i * 4)];
2723                         rss_key |= hash_key[(i * 4) + 1] << 8;
2724                         rss_key |= hash_key[(i * 4) + 2] << 16;
2725                         rss_key |= hash_key[(i * 4) + 3] << 24;
2726                         IXGBE_WRITE_REG_ARRAY(hw, IXGBE_RSSRK(0), i, rss_key);
2727                 }
2728         }
2729
2730         /* Set configured hashing protocols in MRQC register */
2731         rss_hf = rss_conf->rss_hf;
2732         mrqc = IXGBE_MRQC_RSSEN; /* Enable RSS */
2733         if (rss_hf & ETH_RSS_IPV4)
2734                 mrqc |= IXGBE_MRQC_RSS_FIELD_IPV4;
2735         if (rss_hf & ETH_RSS_NONFRAG_IPV4_TCP)
2736                 mrqc |= IXGBE_MRQC_RSS_FIELD_IPV4_TCP;
2737         if (rss_hf & ETH_RSS_IPV6)
2738                 mrqc |= IXGBE_MRQC_RSS_FIELD_IPV6;
2739         if (rss_hf & ETH_RSS_IPV6_EX)
2740                 mrqc |= IXGBE_MRQC_RSS_FIELD_IPV6_EX;
2741         if (rss_hf & ETH_RSS_NONFRAG_IPV6_TCP)
2742                 mrqc |= IXGBE_MRQC_RSS_FIELD_IPV6_TCP;
2743         if (rss_hf & ETH_RSS_IPV6_TCP_EX)
2744                 mrqc |= IXGBE_MRQC_RSS_FIELD_IPV6_EX_TCP;
2745         if (rss_hf & ETH_RSS_NONFRAG_IPV4_UDP)
2746                 mrqc |= IXGBE_MRQC_RSS_FIELD_IPV4_UDP;
2747         if (rss_hf & ETH_RSS_NONFRAG_IPV6_UDP)
2748                 mrqc |= IXGBE_MRQC_RSS_FIELD_IPV6_UDP;
2749         if (rss_hf & ETH_RSS_IPV6_UDP_EX)
2750                 mrqc |= IXGBE_MRQC_RSS_FIELD_IPV6_EX_UDP;
2751         IXGBE_WRITE_REG(hw, IXGBE_MRQC, mrqc);
2752 }
2753
2754 int
2755 ixgbe_dev_rss_hash_update(struct rte_eth_dev *dev,
2756                           struct rte_eth_rss_conf *rss_conf)
2757 {
2758         struct ixgbe_hw *hw;
2759         uint32_t mrqc;
2760         uint64_t rss_hf;
2761
2762         hw = IXGBE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
2763
2764         /*
2765          * Excerpt from section 7.1.2.8 Receive-Side Scaling (RSS):
2766          *     "RSS enabling cannot be done dynamically while it must be
2767          *      preceded by a software reset"
2768          * Before changing anything, first check that the update RSS operation
2769          * does not attempt to disable RSS, if RSS was enabled at
2770          * initialization time, or does not attempt to enable RSS, if RSS was
2771          * disabled at initialization time.
2772          */
2773         rss_hf = rss_conf->rss_hf & IXGBE_RSS_OFFLOAD_ALL;
2774         mrqc = IXGBE_READ_REG(hw, IXGBE_MRQC);
2775         if (!(mrqc & IXGBE_MRQC_RSSEN)) { /* RSS disabled */
2776                 if (rss_hf != 0) /* Enable RSS */
2777                         return -(EINVAL);
2778                 return 0; /* Nothing to do */
2779         }
2780         /* RSS enabled */
2781         if (rss_hf == 0) /* Disable RSS */
2782                 return -(EINVAL);
2783         ixgbe_hw_rss_hash_set(hw, rss_conf);
2784         return 0;
2785 }
2786
2787 int
2788 ixgbe_dev_rss_hash_conf_get(struct rte_eth_dev *dev,
2789                             struct rte_eth_rss_conf *rss_conf)
2790 {
2791         struct ixgbe_hw *hw;
2792         uint8_t *hash_key;
2793         uint32_t mrqc;
2794         uint32_t rss_key;
2795         uint64_t rss_hf;
2796         uint16_t i;
2797
2798         hw = IXGBE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
2799         hash_key = rss_conf->rss_key;
2800         if (hash_key != NULL) {
2801                 /* Return RSS hash key */
2802                 for (i = 0; i < 10; i++) {
2803                         rss_key = IXGBE_READ_REG_ARRAY(hw, IXGBE_RSSRK(0), i);
2804                         hash_key[(i * 4)] = rss_key & 0x000000FF;
2805                         hash_key[(i * 4) + 1] = (rss_key >> 8) & 0x000000FF;
2806                         hash_key[(i * 4) + 2] = (rss_key >> 16) & 0x000000FF;
2807                         hash_key[(i * 4) + 3] = (rss_key >> 24) & 0x000000FF;
2808                 }
2809         }
2810
2811         /* Get RSS functions configured in MRQC register */
2812         mrqc = IXGBE_READ_REG(hw, IXGBE_MRQC);
2813         if ((mrqc & IXGBE_MRQC_RSSEN) == 0) { /* RSS is disabled */
2814                 rss_conf->rss_hf = 0;
2815                 return 0;
2816         }
2817         rss_hf = 0;
2818         if (mrqc & IXGBE_MRQC_RSS_FIELD_IPV4)
2819                 rss_hf |= ETH_RSS_IPV4;
2820         if (mrqc & IXGBE_MRQC_RSS_FIELD_IPV4_TCP)
2821                 rss_hf |= ETH_RSS_NONFRAG_IPV4_TCP;
2822         if (mrqc & IXGBE_MRQC_RSS_FIELD_IPV6)
2823                 rss_hf |= ETH_RSS_IPV6;
2824         if (mrqc & IXGBE_MRQC_RSS_FIELD_IPV6_EX)
2825                 rss_hf |= ETH_RSS_IPV6_EX;
2826         if (mrqc & IXGBE_MRQC_RSS_FIELD_IPV6_TCP)
2827                 rss_hf |= ETH_RSS_NONFRAG_IPV6_TCP;
2828         if (mrqc & IXGBE_MRQC_RSS_FIELD_IPV6_EX_TCP)
2829                 rss_hf |= ETH_RSS_IPV6_TCP_EX;
2830         if (mrqc & IXGBE_MRQC_RSS_FIELD_IPV4_UDP)
2831                 rss_hf |= ETH_RSS_NONFRAG_IPV4_UDP;
2832         if (mrqc & IXGBE_MRQC_RSS_FIELD_IPV6_UDP)
2833                 rss_hf |= ETH_RSS_NONFRAG_IPV6_UDP;
2834         if (mrqc & IXGBE_MRQC_RSS_FIELD_IPV6_EX_UDP)
2835                 rss_hf |= ETH_RSS_IPV6_UDP_EX;
2836         rss_conf->rss_hf = rss_hf;
2837         return 0;
2838 }
2839
2840 static void
2841 ixgbe_rss_configure(struct rte_eth_dev *dev)
2842 {
2843         struct rte_eth_rss_conf rss_conf;
2844         struct ixgbe_hw *hw;
2845         uint32_t reta;
2846         uint16_t i;
2847         uint16_t j;
2848
2849         PMD_INIT_FUNC_TRACE();
2850         hw = IXGBE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
2851
2852         /*
2853          * Fill in redirection table
2854          * The byte-swap is needed because NIC registers are in
2855          * little-endian order.
2856          */
2857         reta = 0;
2858         for (i = 0, j = 0; i < 128; i++, j++) {
2859                 if (j == dev->data->nb_rx_queues)
2860                         j = 0;
2861                 reta = (reta << 8) | j;
2862                 if ((i & 3) == 3)
2863                         IXGBE_WRITE_REG(hw, IXGBE_RETA(i >> 2),
2864                                         rte_bswap32(reta));
2865         }
2866
2867         /*
2868          * Configure the RSS key and the RSS protocols used to compute
2869          * the RSS hash of input packets.
2870          */
2871         rss_conf = dev->data->dev_conf.rx_adv_conf.rss_conf;
2872         if ((rss_conf.rss_hf & IXGBE_RSS_OFFLOAD_ALL) == 0) {
2873                 ixgbe_rss_disable(dev);
2874                 return;
2875         }
2876         if (rss_conf.rss_key == NULL)
2877                 rss_conf.rss_key = rss_intel_key; /* Default hash key */
2878         ixgbe_hw_rss_hash_set(hw, &rss_conf);
2879 }
2880
2881 #define NUM_VFTA_REGISTERS 128
2882 #define NIC_RX_BUFFER_SIZE 0x200
2883
2884 static void
2885 ixgbe_vmdq_dcb_configure(struct rte_eth_dev *dev)
2886 {
2887         struct rte_eth_vmdq_dcb_conf *cfg;
2888         struct ixgbe_hw *hw;
2889         enum rte_eth_nb_pools num_pools;
2890         uint32_t mrqc, vt_ctl, queue_mapping, vlanctrl;
2891         uint16_t pbsize;
2892         uint8_t nb_tcs; /* number of traffic classes */
2893         int i;
2894
2895         PMD_INIT_FUNC_TRACE();
2896         hw = IXGBE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
2897         cfg = &dev->data->dev_conf.rx_adv_conf.vmdq_dcb_conf;
2898         num_pools = cfg->nb_queue_pools;
2899         /* Check we have a valid number of pools */
2900         if (num_pools != ETH_16_POOLS && num_pools != ETH_32_POOLS) {
2901                 ixgbe_rss_disable(dev);
2902                 return;
2903         }
2904         /* 16 pools -> 8 traffic classes, 32 pools -> 4 traffic classes */
2905         nb_tcs = (uint8_t)(ETH_VMDQ_DCB_NUM_QUEUES / (int)num_pools);
2906
2907         /*
2908          * RXPBSIZE
2909          * split rx buffer up into sections, each for 1 traffic class
2910          */
2911         pbsize = (uint16_t)(NIC_RX_BUFFER_SIZE / nb_tcs);
2912         for (i = 0 ; i < nb_tcs; i++) {
2913                 uint32_t rxpbsize = IXGBE_READ_REG(hw, IXGBE_RXPBSIZE(i));
2914                 rxpbsize &= (~(0x3FF << IXGBE_RXPBSIZE_SHIFT));
2915                 /* clear 10 bits. */
2916                 rxpbsize |= (pbsize << IXGBE_RXPBSIZE_SHIFT); /* set value */
2917                 IXGBE_WRITE_REG(hw, IXGBE_RXPBSIZE(i), rxpbsize);
2918         }
2919         /* zero alloc all unused TCs */
2920         for (i = nb_tcs; i < ETH_DCB_NUM_USER_PRIORITIES; i++) {
2921                 uint32_t rxpbsize = IXGBE_READ_REG(hw, IXGBE_RXPBSIZE(i));
2922                 rxpbsize &= (~( 0x3FF << IXGBE_RXPBSIZE_SHIFT ));
2923                 /* clear 10 bits. */
2924                 IXGBE_WRITE_REG(hw, IXGBE_RXPBSIZE(i), rxpbsize);
2925         }
2926
2927         /* MRQC: enable vmdq and dcb */
2928         mrqc = ((num_pools == ETH_16_POOLS) ? \
2929                 IXGBE_MRQC_VMDQRT8TCEN : IXGBE_MRQC_VMDQRT4TCEN );
2930         IXGBE_WRITE_REG(hw, IXGBE_MRQC, mrqc);
2931
2932         /* PFVTCTL: turn on virtualisation and set the default pool */
2933         vt_ctl = IXGBE_VT_CTL_VT_ENABLE | IXGBE_VT_CTL_REPLEN;
2934         if (cfg->enable_default_pool) {
2935                 vt_ctl |= (cfg->default_pool << IXGBE_VT_CTL_POOL_SHIFT);
2936         } else {
2937                 vt_ctl |= IXGBE_VT_CTL_DIS_DEFPL;
2938         }
2939
2940         IXGBE_WRITE_REG(hw, IXGBE_VT_CTL, vt_ctl);
2941
2942         /* RTRUP2TC: mapping user priorities to traffic classes (TCs) */
2943         queue_mapping = 0;
2944         for (i = 0; i < ETH_DCB_NUM_USER_PRIORITIES; i++)
2945                 /*
2946                  * mapping is done with 3 bits per priority,
2947                  * so shift by i*3 each time
2948                  */
2949                 queue_mapping |= ((cfg->dcb_queue[i] & 0x07) << (i * 3));
2950
2951         IXGBE_WRITE_REG(hw, IXGBE_RTRUP2TC, queue_mapping);
2952
2953         /* RTRPCS: DCB related */
2954         IXGBE_WRITE_REG(hw, IXGBE_RTRPCS, IXGBE_RMCS_RRM);
2955
2956         /* VLNCTRL: enable vlan filtering and allow all vlan tags through */
2957         vlanctrl = IXGBE_READ_REG(hw, IXGBE_VLNCTRL);
2958         vlanctrl |= IXGBE_VLNCTRL_VFE ; /* enable vlan filters */
2959         IXGBE_WRITE_REG(hw, IXGBE_VLNCTRL, vlanctrl);
2960
2961         /* VFTA - enable all vlan filters */
2962         for (i = 0; i < NUM_VFTA_REGISTERS; i++) {
2963                 IXGBE_WRITE_REG(hw, IXGBE_VFTA(i), 0xFFFFFFFF);
2964         }
2965
2966         /* VFRE: pool enabling for receive - 16 or 32 */
2967         IXGBE_WRITE_REG(hw, IXGBE_VFRE(0), \
2968                         num_pools == ETH_16_POOLS ? 0xFFFF : 0xFFFFFFFF);
2969
2970         /*
2971          * MPSAR - allow pools to read specific mac addresses
2972          * In this case, all pools should be able to read from mac addr 0
2973          */
2974         IXGBE_WRITE_REG(hw, IXGBE_MPSAR_LO(0), 0xFFFFFFFF);
2975         IXGBE_WRITE_REG(hw, IXGBE_MPSAR_HI(0), 0xFFFFFFFF);
2976
2977         /* PFVLVF, PFVLVFB: set up filters for vlan tags as configured */
2978         for (i = 0; i < cfg->nb_pool_maps; i++) {
2979                 /* set vlan id in VF register and set the valid bit */
2980                 IXGBE_WRITE_REG(hw, IXGBE_VLVF(i), (IXGBE_VLVF_VIEN | \
2981                                 (cfg->pool_map[i].vlan_id & 0xFFF)));
2982                 /*
2983                  * Put the allowed pools in VFB reg. As we only have 16 or 32
2984                  * pools, we only need to use the first half of the register
2985                  * i.e. bits 0-31
2986                  */
2987                 IXGBE_WRITE_REG(hw, IXGBE_VLVFB(i*2), cfg->pool_map[i].pools);
2988         }
2989 }
2990
2991 /**
2992  * ixgbe_dcb_config_tx_hw_config - Configure general DCB TX parameters
2993  * @hw: pointer to hardware structure
2994  * @dcb_config: pointer to ixgbe_dcb_config structure
2995  */
2996 static void
2997 ixgbe_dcb_tx_hw_config(struct ixgbe_hw *hw,
2998                struct ixgbe_dcb_config *dcb_config)
2999 {
3000         uint32_t reg;
3001         uint32_t q;
3002
3003         PMD_INIT_FUNC_TRACE();
3004         if (hw->mac.type != ixgbe_mac_82598EB) {
3005                 /* Disable the Tx desc arbiter so that MTQC can be changed */
3006                 reg = IXGBE_READ_REG(hw, IXGBE_RTTDCS);
3007                 reg |= IXGBE_RTTDCS_ARBDIS;
3008                 IXGBE_WRITE_REG(hw, IXGBE_RTTDCS, reg);
3009
3010                 /* Enable DCB for Tx with 8 TCs */
3011                 if (dcb_config->num_tcs.pg_tcs == 8) {
3012                         reg = IXGBE_MTQC_RT_ENA | IXGBE_MTQC_8TC_8TQ;
3013                 }
3014                 else {
3015                         reg = IXGBE_MTQC_RT_ENA | IXGBE_MTQC_4TC_4TQ;
3016                 }
3017                 if (dcb_config->vt_mode)
3018                     reg |= IXGBE_MTQC_VT_ENA;
3019                 IXGBE_WRITE_REG(hw, IXGBE_MTQC, reg);
3020
3021                 /* Disable drop for all queues */
3022                 for (q = 0; q < 128; q++)
3023                         IXGBE_WRITE_REG(hw, IXGBE_QDE,
3024                      (IXGBE_QDE_WRITE | (q << IXGBE_QDE_IDX_SHIFT)));
3025
3026                 /* Enable the Tx desc arbiter */
3027                 reg = IXGBE_READ_REG(hw, IXGBE_RTTDCS);
3028                 reg &= ~IXGBE_RTTDCS_ARBDIS;
3029                 IXGBE_WRITE_REG(hw, IXGBE_RTTDCS, reg);
3030
3031                 /* Enable Security TX Buffer IFG for DCB */
3032                 reg = IXGBE_READ_REG(hw, IXGBE_SECTXMINIFG);
3033                 reg |= IXGBE_SECTX_DCB;
3034                 IXGBE_WRITE_REG(hw, IXGBE_SECTXMINIFG, reg);
3035         }
3036         return;
3037 }
3038
3039 /**
3040  * ixgbe_vmdq_dcb_hw_tx_config - Configure general VMDQ+DCB TX parameters
3041  * @dev: pointer to rte_eth_dev structure
3042  * @dcb_config: pointer to ixgbe_dcb_config structure
3043  */
3044 static void
3045 ixgbe_vmdq_dcb_hw_tx_config(struct rte_eth_dev *dev,
3046                         struct ixgbe_dcb_config *dcb_config)
3047 {
3048         struct rte_eth_vmdq_dcb_tx_conf *vmdq_tx_conf =
3049                         &dev->data->dev_conf.tx_adv_conf.vmdq_dcb_tx_conf;
3050         struct ixgbe_hw *hw =
3051                         IXGBE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
3052
3053         PMD_INIT_FUNC_TRACE();
3054         if (hw->mac.type != ixgbe_mac_82598EB)
3055                 /*PF VF Transmit Enable*/
3056                 IXGBE_WRITE_REG(hw, IXGBE_VFTE(0),
3057                         vmdq_tx_conf->nb_queue_pools == ETH_16_POOLS ? 0xFFFF : 0xFFFFFFFF);
3058
3059         /*Configure general DCB TX parameters*/
3060         ixgbe_dcb_tx_hw_config(hw,dcb_config);
3061         return;
3062 }
3063
3064 static void
3065 ixgbe_vmdq_dcb_rx_config(struct rte_eth_dev *dev,
3066                         struct ixgbe_dcb_config *dcb_config)
3067 {
3068         struct rte_eth_vmdq_dcb_conf *vmdq_rx_conf =
3069                         &dev->data->dev_conf.rx_adv_conf.vmdq_dcb_conf;
3070         struct ixgbe_dcb_tc_config *tc;
3071         uint8_t i,j;
3072
3073         /* convert rte_eth_conf.rx_adv_conf to struct ixgbe_dcb_config */
3074         if (vmdq_rx_conf->nb_queue_pools == ETH_16_POOLS ) {
3075                 dcb_config->num_tcs.pg_tcs = ETH_8_TCS;
3076                 dcb_config->num_tcs.pfc_tcs = ETH_8_TCS;
3077         }
3078         else {
3079                 dcb_config->num_tcs.pg_tcs = ETH_4_TCS;
3080                 dcb_config->num_tcs.pfc_tcs = ETH_4_TCS;
3081         }
3082         /* User Priority to Traffic Class mapping */
3083         for (i = 0; i < ETH_DCB_NUM_USER_PRIORITIES; i++) {
3084                 j = vmdq_rx_conf->dcb_queue[i];
3085                 tc = &dcb_config->tc_config[j];
3086                 tc->path[IXGBE_DCB_RX_CONFIG].up_to_tc_bitmap =
3087                                                 (uint8_t)(1 << j);
3088         }
3089 }
3090
3091 static void
3092 ixgbe_dcb_vt_tx_config(struct rte_eth_dev *dev,
3093                         struct ixgbe_dcb_config *dcb_config)
3094 {
3095         struct rte_eth_vmdq_dcb_tx_conf *vmdq_tx_conf =
3096                         &dev->data->dev_conf.tx_adv_conf.vmdq_dcb_tx_conf;
3097         struct ixgbe_dcb_tc_config *tc;
3098         uint8_t i,j;
3099
3100         /* convert rte_eth_conf.rx_adv_conf to struct ixgbe_dcb_config */
3101         if (vmdq_tx_conf->nb_queue_pools == ETH_16_POOLS ) {
3102                 dcb_config->num_tcs.pg_tcs = ETH_8_TCS;
3103                 dcb_config->num_tcs.pfc_tcs = ETH_8_TCS;
3104         }
3105         else {
3106                 dcb_config->num_tcs.pg_tcs = ETH_4_TCS;
3107                 dcb_config->num_tcs.pfc_tcs = ETH_4_TCS;
3108         }
3109
3110         /* User Priority to Traffic Class mapping */
3111         for (i = 0; i < ETH_DCB_NUM_USER_PRIORITIES; i++) {
3112                 j = vmdq_tx_conf->dcb_queue[i];
3113                 tc = &dcb_config->tc_config[j];
3114                 tc->path[IXGBE_DCB_TX_CONFIG].up_to_tc_bitmap =
3115                                                 (uint8_t)(1 << j);
3116         }
3117         return;
3118 }
3119
3120 static void
3121 ixgbe_dcb_rx_config(struct rte_eth_dev *dev,
3122                 struct ixgbe_dcb_config *dcb_config)
3123 {
3124         struct rte_eth_dcb_rx_conf *rx_conf =
3125                         &dev->data->dev_conf.rx_adv_conf.dcb_rx_conf;
3126         struct ixgbe_dcb_tc_config *tc;
3127         uint8_t i,j;
3128
3129         dcb_config->num_tcs.pg_tcs = (uint8_t)rx_conf->nb_tcs;
3130         dcb_config->num_tcs.pfc_tcs = (uint8_t)rx_conf->nb_tcs;
3131
3132         /* User Priority to Traffic Class mapping */
3133         for (i = 0; i < ETH_DCB_NUM_USER_PRIORITIES; i++) {
3134                 j = rx_conf->dcb_queue[i];
3135                 tc = &dcb_config->tc_config[j];
3136                 tc->path[IXGBE_DCB_RX_CONFIG].up_to_tc_bitmap =
3137                                                 (uint8_t)(1 << j);
3138         }
3139 }
3140
3141 static void
3142 ixgbe_dcb_tx_config(struct rte_eth_dev *dev,
3143                 struct ixgbe_dcb_config *dcb_config)
3144 {
3145         struct rte_eth_dcb_tx_conf *tx_conf =
3146                         &dev->data->dev_conf.tx_adv_conf.dcb_tx_conf;
3147         struct ixgbe_dcb_tc_config *tc;
3148         uint8_t i,j;
3149
3150         dcb_config->num_tcs.pg_tcs = (uint8_t)tx_conf->nb_tcs;
3151         dcb_config->num_tcs.pfc_tcs = (uint8_t)tx_conf->nb_tcs;
3152
3153         /* User Priority to Traffic Class mapping */
3154         for (i = 0; i < ETH_DCB_NUM_USER_PRIORITIES; i++) {
3155                 j = tx_conf->dcb_queue[i];
3156                 tc = &dcb_config->tc_config[j];
3157                 tc->path[IXGBE_DCB_TX_CONFIG].up_to_tc_bitmap =
3158                                                 (uint8_t)(1 << j);
3159         }
3160 }
3161
3162 /**
3163  * ixgbe_dcb_rx_hw_config - Configure general DCB RX HW parameters
3164  * @hw: pointer to hardware structure
3165  * @dcb_config: pointer to ixgbe_dcb_config structure
3166  */
3167 static void
3168 ixgbe_dcb_rx_hw_config(struct ixgbe_hw *hw,
3169                struct ixgbe_dcb_config *dcb_config)
3170 {
3171         uint32_t reg;
3172         uint32_t vlanctrl;
3173         uint8_t i;
3174
3175         PMD_INIT_FUNC_TRACE();
3176         /*
3177          * Disable the arbiter before changing parameters
3178          * (always enable recycle mode; WSP)
3179          */
3180         reg = IXGBE_RTRPCS_RRM | IXGBE_RTRPCS_RAC | IXGBE_RTRPCS_ARBDIS;
3181         IXGBE_WRITE_REG(hw, IXGBE_RTRPCS, reg);
3182
3183         if (hw->mac.type != ixgbe_mac_82598EB) {
3184                 reg = IXGBE_READ_REG(hw, IXGBE_MRQC);
3185                 if (dcb_config->num_tcs.pg_tcs == 4) {
3186                         if (dcb_config->vt_mode)
3187                                 reg = (reg & ~IXGBE_MRQC_MRQE_MASK) |
3188                                         IXGBE_MRQC_VMDQRT4TCEN;
3189                         else {
3190                                 IXGBE_WRITE_REG(hw, IXGBE_VT_CTL, 0);
3191                                 reg = (reg & ~IXGBE_MRQC_MRQE_MASK) |
3192                                         IXGBE_MRQC_RT4TCEN;
3193                         }
3194                 }
3195                 if (dcb_config->num_tcs.pg_tcs == 8) {
3196                         if (dcb_config->vt_mode)
3197                                 reg = (reg & ~IXGBE_MRQC_MRQE_MASK) |
3198                                         IXGBE_MRQC_VMDQRT8TCEN;
3199                         else {
3200                                 IXGBE_WRITE_REG(hw, IXGBE_VT_CTL, 0);
3201                                 reg = (reg & ~IXGBE_MRQC_MRQE_MASK) |
3202                                         IXGBE_MRQC_RT8TCEN;
3203                         }
3204                 }
3205
3206                 IXGBE_WRITE_REG(hw, IXGBE_MRQC, reg);
3207         }
3208
3209         /* VLNCTRL: enable vlan filtering and allow all vlan tags through */
3210         vlanctrl = IXGBE_READ_REG(hw, IXGBE_VLNCTRL);
3211         vlanctrl |= IXGBE_VLNCTRL_VFE ; /* enable vlan filters */
3212         IXGBE_WRITE_REG(hw, IXGBE_VLNCTRL, vlanctrl);
3213
3214         /* VFTA - enable all vlan filters */
3215         for (i = 0; i < NUM_VFTA_REGISTERS; i++) {
3216                 IXGBE_WRITE_REG(hw, IXGBE_VFTA(i), 0xFFFFFFFF);
3217         }
3218
3219         /*
3220          * Configure Rx packet plane (recycle mode; WSP) and
3221          * enable arbiter
3222          */
3223         reg = IXGBE_RTRPCS_RRM | IXGBE_RTRPCS_RAC;
3224         IXGBE_WRITE_REG(hw, IXGBE_RTRPCS, reg);
3225
3226         return;
3227 }
3228
3229 static void
3230 ixgbe_dcb_hw_arbite_rx_config(struct ixgbe_hw *hw, uint16_t *refill,
3231                         uint16_t *max,uint8_t *bwg_id, uint8_t *tsa, uint8_t *map)
3232 {
3233         switch (hw->mac.type) {
3234         case ixgbe_mac_82598EB:
3235                 ixgbe_dcb_config_rx_arbiter_82598(hw, refill, max, tsa);
3236                 break;
3237         case ixgbe_mac_82599EB:
3238         case ixgbe_mac_X540:
3239         case ixgbe_mac_X550:
3240         case ixgbe_mac_X550EM_x:
3241                 ixgbe_dcb_config_rx_arbiter_82599(hw, refill, max, bwg_id,
3242                                                   tsa, map);
3243                 break;
3244         default:
3245                 break;
3246         }
3247 }
3248
3249 static void
3250 ixgbe_dcb_hw_arbite_tx_config(struct ixgbe_hw *hw, uint16_t *refill, uint16_t *max,
3251                             uint8_t *bwg_id, uint8_t *tsa, uint8_t *map)
3252 {
3253         switch (hw->mac.type) {
3254         case ixgbe_mac_82598EB:
3255                 ixgbe_dcb_config_tx_desc_arbiter_82598(hw, refill, max, bwg_id,tsa);
3256                 ixgbe_dcb_config_tx_data_arbiter_82598(hw, refill, max, bwg_id,tsa);
3257                 break;
3258         case ixgbe_mac_82599EB:
3259         case ixgbe_mac_X540:
3260         case ixgbe_mac_X550:
3261         case ixgbe_mac_X550EM_x:
3262                 ixgbe_dcb_config_tx_desc_arbiter_82599(hw, refill, max, bwg_id,tsa);
3263                 ixgbe_dcb_config_tx_data_arbiter_82599(hw, refill, max, bwg_id,tsa, map);
3264                 break;
3265         default:
3266                 break;
3267         }
3268 }
3269
3270 #define DCB_RX_CONFIG  1
3271 #define DCB_TX_CONFIG  1
3272 #define DCB_TX_PB      1024
3273 /**
3274  * ixgbe_dcb_hw_configure - Enable DCB and configure
3275  * general DCB in VT mode and non-VT mode parameters
3276  * @dev: pointer to rte_eth_dev structure
3277  * @dcb_config: pointer to ixgbe_dcb_config structure
3278  */
3279 static int
3280 ixgbe_dcb_hw_configure(struct rte_eth_dev *dev,
3281                         struct ixgbe_dcb_config *dcb_config)
3282 {
3283         int     ret = 0;
3284         uint8_t i,pfc_en,nb_tcs;
3285         uint16_t pbsize;
3286         uint8_t config_dcb_rx = 0;
3287         uint8_t config_dcb_tx = 0;
3288         uint8_t tsa[IXGBE_DCB_MAX_TRAFFIC_CLASS] = {0};
3289         uint8_t bwgid[IXGBE_DCB_MAX_TRAFFIC_CLASS] = {0};
3290         uint16_t refill[IXGBE_DCB_MAX_TRAFFIC_CLASS] = {0};
3291         uint16_t max[IXGBE_DCB_MAX_TRAFFIC_CLASS] = {0};
3292         uint8_t map[IXGBE_DCB_MAX_TRAFFIC_CLASS] = {0};
3293         struct ixgbe_dcb_tc_config *tc;
3294         uint32_t max_frame = dev->data->mtu + ETHER_HDR_LEN + ETHER_CRC_LEN;
3295         struct ixgbe_hw *hw =
3296                         IXGBE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
3297
3298         switch(dev->data->dev_conf.rxmode.mq_mode){
3299         case ETH_MQ_RX_VMDQ_DCB:
3300                 dcb_config->vt_mode = true;
3301                 if (hw->mac.type != ixgbe_mac_82598EB) {
3302                         config_dcb_rx = DCB_RX_CONFIG;
3303                         /*
3304                          *get dcb and VT rx configuration parameters
3305                          *from rte_eth_conf
3306                          */
3307                         ixgbe_vmdq_dcb_rx_config(dev,dcb_config);
3308                         /*Configure general VMDQ and DCB RX parameters*/
3309                         ixgbe_vmdq_dcb_configure(dev);
3310                 }
3311                 break;
3312         case ETH_MQ_RX_DCB:
3313                 dcb_config->vt_mode = false;
3314                 config_dcb_rx = DCB_RX_CONFIG;
3315                 /* Get dcb TX configuration parameters from rte_eth_conf */
3316                 ixgbe_dcb_rx_config(dev,dcb_config);
3317                 /*Configure general DCB RX parameters*/
3318                 ixgbe_dcb_rx_hw_config(hw, dcb_config);
3319                 break;
3320         default:
3321                 PMD_INIT_LOG(ERR, "Incorrect DCB RX mode configuration");
3322                 break;
3323         }
3324         switch (dev->data->dev_conf.txmode.mq_mode) {
3325         case ETH_MQ_TX_VMDQ_DCB:
3326                 dcb_config->vt_mode = true;
3327                 config_dcb_tx = DCB_TX_CONFIG;
3328                 /* get DCB and VT TX configuration parameters from rte_eth_conf */
3329                 ixgbe_dcb_vt_tx_config(dev,dcb_config);
3330                 /*Configure general VMDQ and DCB TX parameters*/
3331                 ixgbe_vmdq_dcb_hw_tx_config(dev,dcb_config);
3332                 break;
3333
3334         case ETH_MQ_TX_DCB:
3335                 dcb_config->vt_mode = false;
3336                 config_dcb_tx = DCB_TX_CONFIG;
3337                 /*get DCB TX configuration parameters from rte_eth_conf*/
3338                 ixgbe_dcb_tx_config(dev,dcb_config);
3339                 /*Configure general DCB TX parameters*/
3340                 ixgbe_dcb_tx_hw_config(hw, dcb_config);
3341                 break;
3342         default:
3343                 PMD_INIT_LOG(ERR, "Incorrect DCB TX mode configuration");
3344                 break;
3345         }
3346
3347         nb_tcs = dcb_config->num_tcs.pfc_tcs;
3348         /* Unpack map */
3349         ixgbe_dcb_unpack_map_cee(dcb_config, IXGBE_DCB_RX_CONFIG, map);
3350         if(nb_tcs == ETH_4_TCS) {
3351                 /* Avoid un-configured priority mapping to TC0 */
3352                 uint8_t j = 4;
3353                 uint8_t mask = 0xFF;
3354                 for (i = 0; i < ETH_DCB_NUM_USER_PRIORITIES - 4; i++)
3355                         mask = (uint8_t)(mask & (~ (1 << map[i])));
3356                 for (i = 0; mask && (i < IXGBE_DCB_MAX_TRAFFIC_CLASS); i++) {
3357                         if ((mask & 0x1) && (j < ETH_DCB_NUM_USER_PRIORITIES))
3358                                 map[j++] = i;
3359                         mask >>= 1;
3360                 }
3361                 /* Re-configure 4 TCs BW */
3362                 for (i = 0; i < nb_tcs; i++) {
3363                         tc = &dcb_config->tc_config[i];
3364                         tc->path[IXGBE_DCB_TX_CONFIG].bwg_percent =
3365                                                 (uint8_t)(100 / nb_tcs);
3366                         tc->path[IXGBE_DCB_RX_CONFIG].bwg_percent =
3367                                                 (uint8_t)(100 / nb_tcs);
3368                 }
3369                 for (; i < IXGBE_DCB_MAX_TRAFFIC_CLASS; i++) {
3370                         tc = &dcb_config->tc_config[i];
3371                         tc->path[IXGBE_DCB_TX_CONFIG].bwg_percent = 0;
3372                         tc->path[IXGBE_DCB_RX_CONFIG].bwg_percent = 0;
3373                 }
3374         }
3375
3376         if(config_dcb_rx) {
3377                 /* Set RX buffer size */
3378                 pbsize = (uint16_t)(NIC_RX_BUFFER_SIZE / nb_tcs);
3379                 uint32_t rxpbsize = pbsize << IXGBE_RXPBSIZE_SHIFT;
3380                 for (i = 0 ; i < nb_tcs; i++) {
3381                         IXGBE_WRITE_REG(hw, IXGBE_RXPBSIZE(i), rxpbsize);
3382                 }
3383                 /* zero alloc all unused TCs */
3384                 for (; i < ETH_DCB_NUM_USER_PRIORITIES; i++) {
3385                         IXGBE_WRITE_REG(hw, IXGBE_RXPBSIZE(i), 0);
3386                 }
3387         }
3388         if(config_dcb_tx) {
3389                 /* Only support an equally distributed Tx packet buffer strategy. */
3390                 uint32_t txpktsize = IXGBE_TXPBSIZE_MAX / nb_tcs;
3391                 uint32_t txpbthresh = (txpktsize / DCB_TX_PB) - IXGBE_TXPKT_SIZE_MAX;
3392                 for (i = 0; i < nb_tcs; i++) {
3393                         IXGBE_WRITE_REG(hw, IXGBE_TXPBSIZE(i), txpktsize);
3394                         IXGBE_WRITE_REG(hw, IXGBE_TXPBTHRESH(i), txpbthresh);
3395                 }
3396                 /* Clear unused TCs, if any, to zero buffer size*/
3397                 for (; i < ETH_DCB_NUM_USER_PRIORITIES; i++) {
3398                         IXGBE_WRITE_REG(hw, IXGBE_TXPBSIZE(i), 0);
3399                         IXGBE_WRITE_REG(hw, IXGBE_TXPBTHRESH(i), 0);
3400                 }
3401         }
3402
3403         /*Calculates traffic class credits*/
3404         ixgbe_dcb_calculate_tc_credits_cee(hw, dcb_config,max_frame,
3405                                 IXGBE_DCB_TX_CONFIG);
3406         ixgbe_dcb_calculate_tc_credits_cee(hw, dcb_config,max_frame,
3407                                 IXGBE_DCB_RX_CONFIG);
3408
3409         if(config_dcb_rx) {
3410                 /* Unpack CEE standard containers */
3411                 ixgbe_dcb_unpack_refill_cee(dcb_config, IXGBE_DCB_RX_CONFIG, refill);
3412                 ixgbe_dcb_unpack_max_cee(dcb_config, max);
3413                 ixgbe_dcb_unpack_bwgid_cee(dcb_config, IXGBE_DCB_RX_CONFIG, bwgid);
3414                 ixgbe_dcb_unpack_tsa_cee(dcb_config, IXGBE_DCB_RX_CONFIG, tsa);
3415                 /* Configure PG(ETS) RX */
3416                 ixgbe_dcb_hw_arbite_rx_config(hw,refill,max,bwgid,tsa,map);
3417         }
3418
3419         if(config_dcb_tx) {
3420                 /* Unpack CEE standard containers */
3421                 ixgbe_dcb_unpack_refill_cee(dcb_config, IXGBE_DCB_TX_CONFIG, refill);
3422                 ixgbe_dcb_unpack_max_cee(dcb_config, max);
3423                 ixgbe_dcb_unpack_bwgid_cee(dcb_config, IXGBE_DCB_TX_CONFIG, bwgid);
3424                 ixgbe_dcb_unpack_tsa_cee(dcb_config, IXGBE_DCB_TX_CONFIG, tsa);
3425                 /* Configure PG(ETS) TX */
3426                 ixgbe_dcb_hw_arbite_tx_config(hw,refill,max,bwgid,tsa,map);
3427         }
3428
3429         /*Configure queue statistics registers*/
3430         ixgbe_dcb_config_tc_stats_82599(hw, dcb_config);
3431
3432         /* Check if the PFC is supported */
3433         if(dev->data->dev_conf.dcb_capability_en & ETH_DCB_PFC_SUPPORT) {
3434                 pbsize = (uint16_t) (NIC_RX_BUFFER_SIZE / nb_tcs);
3435                 for (i = 0; i < nb_tcs; i++) {
3436                         /*
3437                         * If the TC count is 8,and the default high_water is 48,
3438                         * the low_water is 16 as default.
3439                         */
3440                         hw->fc.high_water[i] = (pbsize * 3 ) / 4;
3441                         hw->fc.low_water[i] = pbsize / 4;
3442                         /* Enable pfc for this TC */
3443                         tc = &dcb_config->tc_config[i];
3444                         tc->pfc = ixgbe_dcb_pfc_enabled;
3445                 }
3446                 ixgbe_dcb_unpack_pfc_cee(dcb_config, map, &pfc_en);
3447                 if(dcb_config->num_tcs.pfc_tcs == ETH_4_TCS)
3448                         pfc_en &= 0x0F;
3449                 ret = ixgbe_dcb_config_pfc(hw, pfc_en, map);
3450         }
3451
3452         return ret;
3453 }
3454
3455 /**
3456  * ixgbe_configure_dcb - Configure DCB  Hardware
3457  * @dev: pointer to rte_eth_dev
3458  */
3459 void ixgbe_configure_dcb(struct rte_eth_dev *dev)
3460 {
3461         struct ixgbe_dcb_config *dcb_cfg =
3462                         IXGBE_DEV_PRIVATE_TO_DCB_CFG(dev->data->dev_private);
3463         struct rte_eth_conf *dev_conf = &(dev->data->dev_conf);
3464
3465         PMD_INIT_FUNC_TRACE();
3466
3467         /* check support mq_mode for DCB */
3468         if ((dev_conf->rxmode.mq_mode != ETH_MQ_RX_VMDQ_DCB) &&
3469             (dev_conf->rxmode.mq_mode != ETH_MQ_RX_DCB))
3470                 return;
3471
3472         if (dev->data->nb_rx_queues != ETH_DCB_NUM_QUEUES)
3473                 return;
3474
3475         /** Configure DCB hardware **/
3476         ixgbe_dcb_hw_configure(dev,dcb_cfg);
3477
3478         return;
3479 }
3480
3481 /*
3482  * VMDq only support for 10 GbE NIC.
3483  */
3484 static void
3485 ixgbe_vmdq_rx_hw_configure(struct rte_eth_dev *dev)
3486 {
3487         struct rte_eth_vmdq_rx_conf *cfg;
3488         struct ixgbe_hw *hw;
3489         enum rte_eth_nb_pools num_pools;
3490         uint32_t mrqc, vt_ctl, vlanctrl;
3491         uint32_t vmolr = 0;
3492         int i;
3493
3494         PMD_INIT_FUNC_TRACE();
3495         hw = IXGBE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
3496         cfg = &dev->data->dev_conf.rx_adv_conf.vmdq_rx_conf;
3497         num_pools = cfg->nb_queue_pools;
3498
3499         ixgbe_rss_disable(dev);
3500
3501         /* MRQC: enable vmdq */
3502         mrqc = IXGBE_MRQC_VMDQEN;
3503         IXGBE_WRITE_REG(hw, IXGBE_MRQC, mrqc);
3504
3505         /* PFVTCTL: turn on virtualisation and set the default pool */
3506         vt_ctl = IXGBE_VT_CTL_VT_ENABLE | IXGBE_VT_CTL_REPLEN;
3507         if (cfg->enable_default_pool)
3508                 vt_ctl |= (cfg->default_pool << IXGBE_VT_CTL_POOL_SHIFT);
3509         else
3510                 vt_ctl |= IXGBE_VT_CTL_DIS_DEFPL;
3511
3512         IXGBE_WRITE_REG(hw, IXGBE_VT_CTL, vt_ctl);
3513
3514         for (i = 0; i < (int)num_pools; i++) {
3515                 vmolr = ixgbe_convert_vm_rx_mask_to_val(cfg->rx_mode, vmolr);
3516                 IXGBE_WRITE_REG(hw, IXGBE_VMOLR(i), vmolr);
3517         }
3518
3519         /* VLNCTRL: enable vlan filtering and allow all vlan tags through */
3520         vlanctrl = IXGBE_READ_REG(hw, IXGBE_VLNCTRL);
3521         vlanctrl |= IXGBE_VLNCTRL_VFE ; /* enable vlan filters */
3522         IXGBE_WRITE_REG(hw, IXGBE_VLNCTRL, vlanctrl);
3523
3524         /* VFTA - enable all vlan filters */
3525         for (i = 0; i < NUM_VFTA_REGISTERS; i++)
3526                 IXGBE_WRITE_REG(hw, IXGBE_VFTA(i), UINT32_MAX);
3527
3528         /* VFRE: pool enabling for receive - 64 */
3529         IXGBE_WRITE_REG(hw, IXGBE_VFRE(0), UINT32_MAX);
3530         if (num_pools == ETH_64_POOLS)
3531                 IXGBE_WRITE_REG(hw, IXGBE_VFRE(1), UINT32_MAX);
3532
3533         /*
3534          * MPSAR - allow pools to read specific mac addresses
3535          * In this case, all pools should be able to read from mac addr 0
3536          */
3537         IXGBE_WRITE_REG(hw, IXGBE_MPSAR_LO(0), UINT32_MAX);
3538         IXGBE_WRITE_REG(hw, IXGBE_MPSAR_HI(0), UINT32_MAX);
3539
3540         /* PFVLVF, PFVLVFB: set up filters for vlan tags as configured */
3541         for (i = 0; i < cfg->nb_pool_maps; i++) {
3542                 /* set vlan id in VF register and set the valid bit */
3543                 IXGBE_WRITE_REG(hw, IXGBE_VLVF(i), (IXGBE_VLVF_VIEN | \
3544                                 (cfg->pool_map[i].vlan_id & IXGBE_RXD_VLAN_ID_MASK)));
3545                 /*
3546                  * Put the allowed pools in VFB reg. As we only have 16 or 64
3547                  * pools, we only need to use the first half of the register
3548                  * i.e. bits 0-31
3549                  */
3550                 if (((cfg->pool_map[i].pools >> 32) & UINT32_MAX) == 0)
3551                         IXGBE_WRITE_REG(hw, IXGBE_VLVFB(i*2), \
3552                                         (cfg->pool_map[i].pools & UINT32_MAX));
3553                 else
3554                         IXGBE_WRITE_REG(hw, IXGBE_VLVFB((i*2+1)), \
3555                                         ((cfg->pool_map[i].pools >> 32) \
3556                                         & UINT32_MAX));
3557
3558         }
3559
3560         /* PFDMA Tx General Switch Control Enables VMDQ loopback */
3561         if (cfg->enable_loop_back) {
3562                 IXGBE_WRITE_REG(hw, IXGBE_PFDTXGSWC, IXGBE_PFDTXGSWC_VT_LBEN);
3563                 for (i = 0; i < RTE_IXGBE_VMTXSW_REGISTER_COUNT; i++)
3564                         IXGBE_WRITE_REG(hw, IXGBE_VMTXSW(i), UINT32_MAX);
3565         }
3566
3567         IXGBE_WRITE_FLUSH(hw);
3568 }
3569
3570 /*
3571  * ixgbe_dcb_config_tx_hw_config - Configure general VMDq TX parameters
3572  * @hw: pointer to hardware structure
3573  */
3574 static void
3575 ixgbe_vmdq_tx_hw_configure(struct ixgbe_hw *hw)
3576 {
3577         uint32_t reg;
3578         uint32_t q;
3579
3580         PMD_INIT_FUNC_TRACE();
3581         /*PF VF Transmit Enable*/
3582         IXGBE_WRITE_REG(hw, IXGBE_VFTE(0), UINT32_MAX);
3583         IXGBE_WRITE_REG(hw, IXGBE_VFTE(1), UINT32_MAX);
3584
3585         /* Disable the Tx desc arbiter so that MTQC can be changed */
3586         reg = IXGBE_READ_REG(hw, IXGBE_RTTDCS);
3587         reg |= IXGBE_RTTDCS_ARBDIS;
3588         IXGBE_WRITE_REG(hw, IXGBE_RTTDCS, reg);
3589
3590         reg = IXGBE_MTQC_VT_ENA | IXGBE_MTQC_64VF;
3591         IXGBE_WRITE_REG(hw, IXGBE_MTQC, reg);
3592
3593         /* Disable drop for all queues */
3594         for (q = 0; q < IXGBE_MAX_RX_QUEUE_NUM; q++)
3595                 IXGBE_WRITE_REG(hw, IXGBE_QDE,
3596                   (IXGBE_QDE_WRITE | (q << IXGBE_QDE_IDX_SHIFT)));
3597
3598         /* Enable the Tx desc arbiter */
3599         reg = IXGBE_READ_REG(hw, IXGBE_RTTDCS);
3600         reg &= ~IXGBE_RTTDCS_ARBDIS;
3601         IXGBE_WRITE_REG(hw, IXGBE_RTTDCS, reg);
3602
3603         IXGBE_WRITE_FLUSH(hw);
3604
3605         return;
3606 }
3607
3608 static int __attribute__((cold))
3609 ixgbe_alloc_rx_queue_mbufs(struct ixgbe_rx_queue *rxq)
3610 {
3611         struct ixgbe_rx_entry *rxe = rxq->sw_ring;
3612         uint64_t dma_addr;
3613         unsigned i;
3614
3615         /* Initialize software ring entries */
3616         for (i = 0; i < rxq->nb_rx_desc; i++) {
3617                 volatile union ixgbe_adv_rx_desc *rxd;
3618                 struct rte_mbuf *mbuf = rte_rxmbuf_alloc(rxq->mb_pool);
3619                 if (mbuf == NULL) {
3620                         PMD_INIT_LOG(ERR, "RX mbuf alloc failed queue_id=%u",
3621                                      (unsigned) rxq->queue_id);
3622                         return (-ENOMEM);
3623                 }
3624
3625                 rte_mbuf_refcnt_set(mbuf, 1);
3626                 mbuf->next = NULL;
3627                 mbuf->data_off = RTE_PKTMBUF_HEADROOM;
3628                 mbuf->nb_segs = 1;
3629                 mbuf->port = rxq->port_id;
3630
3631                 dma_addr =
3632                         rte_cpu_to_le_64(RTE_MBUF_DATA_DMA_ADDR_DEFAULT(mbuf));
3633                 rxd = &rxq->rx_ring[i];
3634                 rxd->read.hdr_addr = dma_addr;
3635                 rxd->read.pkt_addr = dma_addr;
3636                 rxe[i].mbuf = mbuf;
3637         }
3638
3639         return 0;
3640 }
3641
3642 static int
3643 ixgbe_config_vf_rss(struct rte_eth_dev *dev)
3644 {
3645         struct ixgbe_hw *hw;
3646         uint32_t mrqc;
3647
3648         ixgbe_rss_configure(dev);
3649
3650         hw = IXGBE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
3651
3652         /* MRQC: enable VF RSS */
3653         mrqc = IXGBE_READ_REG(hw, IXGBE_MRQC);
3654         mrqc &= ~IXGBE_MRQC_MRQE_MASK;
3655         switch (RTE_ETH_DEV_SRIOV(dev).active) {
3656         case ETH_64_POOLS:
3657                 mrqc |= IXGBE_MRQC_VMDQRSS64EN;
3658                 break;
3659
3660         case ETH_32_POOLS:
3661                 mrqc |= IXGBE_MRQC_VMDQRSS32EN;
3662                 break;
3663
3664         default:
3665                 PMD_INIT_LOG(ERR, "Invalid pool number in IOV mode with VMDQ RSS");
3666                 return -EINVAL;
3667         }
3668
3669         IXGBE_WRITE_REG(hw, IXGBE_MRQC, mrqc);
3670
3671         return 0;
3672 }
3673
3674 static int
3675 ixgbe_config_vf_default(struct rte_eth_dev *dev)
3676 {
3677         struct ixgbe_hw *hw =
3678                 IXGBE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
3679
3680         switch (RTE_ETH_DEV_SRIOV(dev).active) {
3681         case ETH_64_POOLS:
3682                 IXGBE_WRITE_REG(hw, IXGBE_MRQC,
3683                         IXGBE_MRQC_VMDQEN);
3684                 break;
3685
3686         case ETH_32_POOLS:
3687                 IXGBE_WRITE_REG(hw, IXGBE_MRQC,
3688                         IXGBE_MRQC_VMDQRT4TCEN);
3689                 break;
3690
3691         case ETH_16_POOLS:
3692                 IXGBE_WRITE_REG(hw, IXGBE_MRQC,
3693                         IXGBE_MRQC_VMDQRT8TCEN);
3694                 break;
3695         default:
3696                 PMD_INIT_LOG(ERR,
3697                         "invalid pool number in IOV mode");
3698                 break;
3699         }
3700         return 0;
3701 }
3702
3703 static int
3704 ixgbe_dev_mq_rx_configure(struct rte_eth_dev *dev)
3705 {
3706         struct ixgbe_hw *hw =
3707                 IXGBE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
3708
3709         if (hw->mac.type == ixgbe_mac_82598EB)
3710                 return 0;
3711
3712         if (RTE_ETH_DEV_SRIOV(dev).active == 0) {
3713                 /*
3714                  * SRIOV inactive scheme
3715                  * any DCB/RSS w/o VMDq multi-queue setting
3716                  */
3717                 switch (dev->data->dev_conf.rxmode.mq_mode) {
3718                         case ETH_MQ_RX_RSS:
3719                                 ixgbe_rss_configure(dev);
3720                                 break;
3721
3722                         case ETH_MQ_RX_VMDQ_DCB:
3723                                 ixgbe_vmdq_dcb_configure(dev);
3724                                 break;
3725
3726                         case ETH_MQ_RX_VMDQ_ONLY:
3727                                 ixgbe_vmdq_rx_hw_configure(dev);
3728                                 break;
3729
3730                         case ETH_MQ_RX_NONE:
3731                                 /* if mq_mode is none, disable rss mode.*/
3732                         default: ixgbe_rss_disable(dev);
3733                 }
3734         } else {
3735                 /*
3736                  * SRIOV active scheme
3737                  * Support RSS together with VMDq & SRIOV
3738                  */
3739                 switch (dev->data->dev_conf.rxmode.mq_mode) {
3740                 case ETH_MQ_RX_RSS:
3741                 case ETH_MQ_RX_VMDQ_RSS:
3742                         ixgbe_config_vf_rss(dev);
3743                         break;
3744
3745                 /* FIXME if support DCB/RSS together with VMDq & SRIOV */
3746                 case ETH_MQ_RX_VMDQ_DCB:
3747                 case ETH_MQ_RX_VMDQ_DCB_RSS:
3748                         PMD_INIT_LOG(ERR,
3749                                 "Could not support DCB with VMDq & SRIOV");
3750                         return -1;
3751                 default:
3752                         ixgbe_config_vf_default(dev);
3753                         break;
3754                 }
3755         }
3756
3757         return 0;
3758 }
3759
3760 static int
3761 ixgbe_dev_mq_tx_configure(struct rte_eth_dev *dev)
3762 {
3763         struct ixgbe_hw *hw =
3764                 IXGBE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
3765         uint32_t mtqc;
3766         uint32_t rttdcs;
3767
3768         if (hw->mac.type == ixgbe_mac_82598EB)
3769                 return 0;
3770
3771         /* disable arbiter before setting MTQC */
3772         rttdcs = IXGBE_READ_REG(hw, IXGBE_RTTDCS);
3773         rttdcs |= IXGBE_RTTDCS_ARBDIS;
3774         IXGBE_WRITE_REG(hw, IXGBE_RTTDCS, rttdcs);
3775
3776         if (RTE_ETH_DEV_SRIOV(dev).active == 0) {
3777                 /*
3778                  * SRIOV inactive scheme
3779                  * any DCB w/o VMDq multi-queue setting
3780                  */
3781                 if (dev->data->dev_conf.txmode.mq_mode == ETH_MQ_TX_VMDQ_ONLY)
3782                         ixgbe_vmdq_tx_hw_configure(hw);
3783                 else {
3784                         mtqc = IXGBE_MTQC_64Q_1PB;
3785                         IXGBE_WRITE_REG(hw, IXGBE_MTQC, mtqc);
3786                 }
3787         } else {
3788                 switch (RTE_ETH_DEV_SRIOV(dev).active) {
3789
3790                 /*
3791                  * SRIOV active scheme
3792                  * FIXME if support DCB together with VMDq & SRIOV
3793                  */
3794                 case ETH_64_POOLS:
3795                         mtqc = IXGBE_MTQC_VT_ENA | IXGBE_MTQC_64VF;
3796                         break;
3797                 case ETH_32_POOLS:
3798                         mtqc = IXGBE_MTQC_VT_ENA | IXGBE_MTQC_32VF;
3799                         break;
3800                 case ETH_16_POOLS:
3801                         mtqc = IXGBE_MTQC_VT_ENA | IXGBE_MTQC_RT_ENA |
3802                                 IXGBE_MTQC_8TC_8TQ;
3803                         break;
3804                 default:
3805                         mtqc = IXGBE_MTQC_64Q_1PB;
3806                         PMD_INIT_LOG(ERR, "invalid pool number in IOV mode");
3807                 }
3808                 IXGBE_WRITE_REG(hw, IXGBE_MTQC, mtqc);
3809         }
3810
3811         /* re-enable arbiter */
3812         rttdcs &= ~IXGBE_RTTDCS_ARBDIS;
3813         IXGBE_WRITE_REG(hw, IXGBE_RTTDCS, rttdcs);
3814
3815         return 0;
3816 }
3817
3818 /**
3819  * ixgbe_get_rscctl_maxdesc - Calculate the RSCCTL[n].MAXDESC for PF
3820  *
3821  * Return the RSCCTL[n].MAXDESC for 82599 and x540 PF devices according to the
3822  * spec rev. 3.0 chapter 8.2.3.8.13.
3823  *
3824  * @pool Memory pool of the Rx queue
3825  */
3826 static inline uint32_t
3827 ixgbe_get_rscctl_maxdesc(struct rte_mempool *pool)
3828 {
3829         struct rte_pktmbuf_pool_private *mp_priv = rte_mempool_get_priv(pool);
3830
3831         /* MAXDESC * SRRCTL.BSIZEPKT must not exceed 64 KB minus one */
3832         uint16_t maxdesc =
3833                 IPV4_MAX_PKT_LEN /
3834                         (mp_priv->mbuf_data_room_size - RTE_PKTMBUF_HEADROOM);
3835
3836         if (maxdesc >= 16)
3837                 return IXGBE_RSCCTL_MAXDESC_16;
3838         else if (maxdesc >= 8)
3839                 return IXGBE_RSCCTL_MAXDESC_8;
3840         else if (maxdesc >= 4)
3841                 return IXGBE_RSCCTL_MAXDESC_4;
3842         else
3843                 return IXGBE_RSCCTL_MAXDESC_1;
3844 }
3845
3846 /**
3847  * ixgbe_set_ivar - Setup the correct IVAR register for a particular MSIX
3848  * interrupt
3849  *
3850  * (Taken from FreeBSD tree)
3851  * (yes this is all very magic and confusing :)
3852  *
3853  * @dev port handle
3854  * @entry the register array entry
3855  * @vector the MSIX vector for this queue
3856  * @type RX/TX/MISC
3857  */
3858 static void
3859 ixgbe_set_ivar(struct rte_eth_dev *dev, u8 entry, u8 vector, s8 type)
3860 {
3861         struct ixgbe_hw *hw = IXGBE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
3862         u32 ivar, index;
3863
3864         vector |= IXGBE_IVAR_ALLOC_VAL;
3865
3866         switch (hw->mac.type) {
3867
3868         case ixgbe_mac_82598EB:
3869                 if (type == -1)
3870                         entry = IXGBE_IVAR_OTHER_CAUSES_INDEX;
3871                 else
3872                         entry += (type * 64);
3873                 index = (entry >> 2) & 0x1F;
3874                 ivar = IXGBE_READ_REG(hw, IXGBE_IVAR(index));
3875                 ivar &= ~(0xFF << (8 * (entry & 0x3)));
3876                 ivar |= (vector << (8 * (entry & 0x3)));
3877                 IXGBE_WRITE_REG(hw, IXGBE_IVAR(index), ivar);
3878                 break;
3879
3880         case ixgbe_mac_82599EB:
3881         case ixgbe_mac_X540:
3882                 if (type == -1) { /* MISC IVAR */
3883                         index = (entry & 1) * 8;
3884                         ivar = IXGBE_READ_REG(hw, IXGBE_IVAR_MISC);
3885                         ivar &= ~(0xFF << index);
3886                         ivar |= (vector << index);
3887                         IXGBE_WRITE_REG(hw, IXGBE_IVAR_MISC, ivar);
3888                 } else {        /* RX/TX IVARS */
3889                         index = (16 * (entry & 1)) + (8 * type);
3890                         ivar = IXGBE_READ_REG(hw, IXGBE_IVAR(entry >> 1));
3891                         ivar &= ~(0xFF << index);
3892                         ivar |= (vector << index);
3893                         IXGBE_WRITE_REG(hw, IXGBE_IVAR(entry >> 1), ivar);
3894                 }
3895
3896                 break;
3897
3898         default:
3899                 break;
3900         }
3901 }
3902
3903 void __attribute__((cold))
3904 ixgbe_set_rx_function(struct rte_eth_dev *dev)
3905 {
3906         struct ixgbe_adapter *adapter =
3907                 (struct ixgbe_adapter *)dev->data->dev_private;
3908
3909         /*
3910          * In order to allow Vector Rx there are a few configuration
3911          * conditions to be met and Rx Bulk Allocation should be allowed.
3912          */
3913         if (ixgbe_rx_vec_dev_conf_condition_check(dev) ||
3914             !adapter->rx_bulk_alloc_allowed) {
3915                 PMD_INIT_LOG(DEBUG, "Port[%d] doesn't meet Vector Rx "
3916                                     "preconditions or RTE_IXGBE_INC_VECTOR is "
3917                                     "not enabled",
3918                              dev->data->port_id);
3919
3920                 adapter->rx_vec_allowed = false;
3921         }
3922
3923         /*
3924          * Initialize the appropriate LRO callback.
3925          *
3926          * If all queues satisfy the bulk allocation preconditions
3927          * (hw->rx_bulk_alloc_allowed is TRUE) then we may use bulk allocation.
3928          * Otherwise use a single allocation version.
3929          */
3930         if (dev->data->lro) {
3931                 if (adapter->rx_bulk_alloc_allowed) {
3932                         PMD_INIT_LOG(INFO, "LRO is requested. Using a bulk "
3933                                            "allocation version");
3934                         dev->rx_pkt_burst = ixgbe_recv_pkts_lro_bulk_alloc;
3935                 } else {
3936                         PMD_INIT_LOG(INFO, "LRO is requested. Using a single "
3937                                            "allocation version");
3938                         dev->rx_pkt_burst = ixgbe_recv_pkts_lro_single_alloc;
3939                 }
3940         } else if (dev->data->scattered_rx) {
3941                 /*
3942                  * Set the non-LRO scattered callback: there are Vector and
3943                  * single allocation versions.
3944                  */
3945                 if (adapter->rx_vec_allowed) {
3946                         PMD_INIT_LOG(DEBUG, "Using Vector Scattered Rx "
3947                                             "callback (port=%d).",
3948                                      dev->data->port_id);
3949
3950                         dev->rx_pkt_burst = ixgbe_recv_scattered_pkts_vec;
3951                 } else if (adapter->rx_bulk_alloc_allowed) {
3952                         PMD_INIT_LOG(INFO, "Using a Scattered with bulk "
3953                                            "allocation callback (port=%d).",
3954                                      dev->data->port_id);
3955                         dev->rx_pkt_burst = ixgbe_recv_pkts_lro_bulk_alloc;
3956                 } else {
3957                         PMD_INIT_LOG(DEBUG, "Using Regualr (non-vector, "
3958                                             "single allocation) "
3959                                             "Scattered Rx callback "
3960                                             "(port=%d).",
3961                                      dev->data->port_id);
3962
3963                         dev->rx_pkt_burst = ixgbe_recv_pkts_lro_single_alloc;
3964                 }
3965         /*
3966          * Below we set "simple" callbacks according to port/queues parameters.
3967          * If parameters allow we are going to choose between the following
3968          * callbacks:
3969          *    - Vector
3970          *    - Bulk Allocation
3971          *    - Single buffer allocation (the simplest one)
3972          */
3973         } else if (adapter->rx_vec_allowed) {
3974                 PMD_INIT_LOG(INFO, "Vector rx enabled, please make sure RX "
3975                                    "burst size no less than 32.");
3976
3977                 dev->rx_pkt_burst = ixgbe_recv_pkts_vec;
3978         } else if (adapter->rx_bulk_alloc_allowed) {
3979                 PMD_INIT_LOG(DEBUG, "Rx Burst Bulk Alloc Preconditions are "
3980                                     "satisfied. Rx Burst Bulk Alloc function "
3981                                     "will be used on port=%d.",
3982                              dev->data->port_id);
3983
3984                 dev->rx_pkt_burst = ixgbe_recv_pkts_bulk_alloc;
3985         } else {
3986                 PMD_INIT_LOG(DEBUG, "Rx Burst Bulk Alloc Preconditions are not "
3987                                     "satisfied, or Scattered Rx is requested, "
3988                                     "or RTE_LIBRTE_IXGBE_RX_ALLOW_BULK_ALLOC "
3989                                     "is not enabled (port=%d).",
3990                              dev->data->port_id);
3991
3992                 dev->rx_pkt_burst = ixgbe_recv_pkts;
3993         }
3994 }
3995
3996 /**
3997  * ixgbe_set_rsc - configure RSC related port HW registers
3998  *
3999  * Configures the port's RSC related registers according to the 4.6.7.2 chapter
4000  * of 82599 Spec (x540 configuration is virtually the same).
4001  *
4002  * @dev port handle
4003  *
4004  * Returns 0 in case of success or a non-zero error code
4005  */
4006 static int
4007 ixgbe_set_rsc(struct rte_eth_dev *dev)
4008 {
4009         struct rte_eth_rxmode *rx_conf = &dev->data->dev_conf.rxmode;
4010         struct ixgbe_hw *hw = IXGBE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
4011         struct rte_eth_dev_info dev_info = { 0 };
4012         bool rsc_capable = false;
4013         uint16_t i;
4014         uint32_t rdrxctl;
4015
4016         /* Sanity check */
4017         dev->dev_ops->dev_infos_get(dev, &dev_info);
4018         if (dev_info.rx_offload_capa & DEV_RX_OFFLOAD_TCP_LRO)
4019                 rsc_capable = true;
4020
4021         if (!rsc_capable && rx_conf->enable_lro) {
4022                 PMD_INIT_LOG(CRIT, "LRO is requested on HW that doesn't "
4023                                    "support it");
4024                 return -EINVAL;
4025         }
4026
4027         /* RSC global configuration (chapter 4.6.7.2.1 of 82599 Spec) */
4028
4029         if (!rx_conf->hw_strip_crc && rx_conf->enable_lro) {
4030                 /*
4031                  * According to chapter of 4.6.7.2.1 of the Spec Rev.
4032                  * 3.0 RSC configuration requires HW CRC stripping being
4033                  * enabled. If user requested both HW CRC stripping off
4034                  * and RSC on - return an error.
4035                  */
4036                 PMD_INIT_LOG(CRIT, "LRO can't be enabled when HW CRC "
4037                                     "is disabled");
4038                 return -EINVAL;
4039         }
4040
4041         /* RFCTL configuration  */
4042         if (rsc_capable) {
4043                 uint32_t rfctl = IXGBE_READ_REG(hw, IXGBE_RFCTL);
4044                 if (rx_conf->enable_lro)
4045                         /*
4046                          * Since NFS packets coalescing is not supported - clear
4047                          * RFCTL.NFSW_DIS and RFCTL.NFSR_DIS when RSC is
4048                          * enabled.
4049                          */
4050                         rfctl &= ~(IXGBE_RFCTL_RSC_DIS | IXGBE_RFCTL_NFSW_DIS |
4051                                    IXGBE_RFCTL_NFSR_DIS);
4052                 else
4053                         rfctl |= IXGBE_RFCTL_RSC_DIS;
4054
4055                 IXGBE_WRITE_REG(hw, IXGBE_RFCTL, rfctl);
4056         }
4057
4058         /* If LRO hasn't been requested - we are done here. */
4059         if (!rx_conf->enable_lro)
4060                 return 0;
4061
4062         /* Set RDRXCTL.RSCACKC bit */
4063         rdrxctl = IXGBE_READ_REG(hw, IXGBE_RDRXCTL);
4064         rdrxctl |= IXGBE_RDRXCTL_RSCACKC;
4065         IXGBE_WRITE_REG(hw, IXGBE_RDRXCTL, rdrxctl);
4066
4067         /* Per-queue RSC configuration (chapter 4.6.7.2.2 of 82599 Spec) */
4068         for (i = 0; i < dev->data->nb_rx_queues; i++) {
4069                 struct ixgbe_rx_queue *rxq = dev->data->rx_queues[i];
4070                 uint32_t srrctl =
4071                         IXGBE_READ_REG(hw, IXGBE_SRRCTL(rxq->reg_idx));
4072                 uint32_t rscctl =
4073                         IXGBE_READ_REG(hw, IXGBE_RSCCTL(rxq->reg_idx));
4074                 uint32_t psrtype =
4075                         IXGBE_READ_REG(hw, IXGBE_PSRTYPE(rxq->reg_idx));
4076                 uint32_t eitr =
4077                         IXGBE_READ_REG(hw, IXGBE_EITR(rxq->reg_idx));
4078
4079                 /*
4080                  * ixgbe PMD doesn't support header-split at the moment.
4081                  *
4082                  * Following the 4.6.7.2.1 chapter of the 82599/x540
4083                  * Spec if RSC is enabled the SRRCTL[n].BSIZEHEADER
4084                  * should be configured even if header split is not
4085                  * enabled. We will configure it 128 bytes following the
4086                  * recommendation in the spec.
4087                  */
4088                 srrctl &= ~IXGBE_SRRCTL_BSIZEHDR_MASK;
4089                 srrctl |= (128 << IXGBE_SRRCTL_BSIZEHDRSIZE_SHIFT) &
4090                                             IXGBE_SRRCTL_BSIZEHDR_MASK;
4091
4092                 /*
4093                  * TODO: Consider setting the Receive Descriptor Minimum
4094                  * Threshold Size for an RSC case. This is not an obviously
4095                  * beneficiary option but the one worth considering...
4096                  */
4097
4098                 rscctl |= IXGBE_RSCCTL_RSCEN;
4099                 rscctl |= ixgbe_get_rscctl_maxdesc(rxq->mb_pool);
4100                 psrtype |= IXGBE_PSRTYPE_TCPHDR;
4101
4102                 /*
4103                  * RSC: Set ITR interval corresponding to 2K ints/s.
4104                  *
4105                  * Full-sized RSC aggregations for a 10Gb/s link will
4106                  * arrive at about 20K aggregation/s rate.
4107                  *
4108                  * 2K inst/s rate will make only 10% of the
4109                  * aggregations to be closed due to the interrupt timer
4110                  * expiration for a streaming at wire-speed case.
4111                  *
4112                  * For a sparse streaming case this setting will yield
4113                  * at most 500us latency for a single RSC aggregation.
4114                  */
4115                 eitr &= ~IXGBE_EITR_ITR_INT_MASK;
4116                 eitr |= IXGBE_EITR_INTERVAL_US(500) | IXGBE_EITR_CNT_WDIS;
4117
4118                 IXGBE_WRITE_REG(hw, IXGBE_SRRCTL(rxq->reg_idx), srrctl);
4119                 IXGBE_WRITE_REG(hw, IXGBE_RSCCTL(rxq->reg_idx), rscctl);
4120                 IXGBE_WRITE_REG(hw, IXGBE_PSRTYPE(rxq->reg_idx), psrtype);
4121                 IXGBE_WRITE_REG(hw, IXGBE_EITR(rxq->reg_idx), eitr);
4122
4123                 /*
4124                  * RSC requires the mapping of the queue to the
4125                  * interrupt vector.
4126                  */
4127                 ixgbe_set_ivar(dev, rxq->reg_idx, i, 0);
4128         }
4129
4130         dev->data->lro = 1;
4131
4132         PMD_INIT_LOG(INFO, "enabling LRO mode");
4133
4134         return 0;
4135 }
4136
4137 /*
4138  * Initializes Receive Unit.
4139  */
4140 int __attribute__((cold))
4141 ixgbe_dev_rx_init(struct rte_eth_dev *dev)
4142 {
4143         struct ixgbe_hw     *hw;
4144         struct ixgbe_rx_queue *rxq;
4145         uint64_t bus_addr;
4146         uint32_t rxctrl;
4147         uint32_t fctrl;
4148         uint32_t hlreg0;
4149         uint32_t maxfrs;
4150         uint32_t srrctl;
4151         uint32_t rdrxctl;
4152         uint32_t rxcsum;
4153         uint16_t buf_size;
4154         uint16_t i;
4155         struct rte_eth_rxmode *rx_conf = &dev->data->dev_conf.rxmode;
4156         int rc;
4157
4158         PMD_INIT_FUNC_TRACE();
4159         hw = IXGBE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
4160
4161         /*
4162          * Make sure receives are disabled while setting
4163          * up the RX context (registers, descriptor rings, etc.).
4164          */
4165         rxctrl = IXGBE_READ_REG(hw, IXGBE_RXCTRL);
4166         IXGBE_WRITE_REG(hw, IXGBE_RXCTRL, rxctrl & ~IXGBE_RXCTRL_RXEN);
4167
4168         /* Enable receipt of broadcasted frames */
4169         fctrl = IXGBE_READ_REG(hw, IXGBE_FCTRL);
4170         fctrl |= IXGBE_FCTRL_BAM;
4171         fctrl |= IXGBE_FCTRL_DPF;
4172         fctrl |= IXGBE_FCTRL_PMCF;
4173         IXGBE_WRITE_REG(hw, IXGBE_FCTRL, fctrl);
4174
4175         /*
4176          * Configure CRC stripping, if any.
4177          */
4178         hlreg0 = IXGBE_READ_REG(hw, IXGBE_HLREG0);
4179         if (rx_conf->hw_strip_crc)
4180                 hlreg0 |= IXGBE_HLREG0_RXCRCSTRP;
4181         else
4182                 hlreg0 &= ~IXGBE_HLREG0_RXCRCSTRP;
4183
4184         /*
4185          * Configure jumbo frame support, if any.
4186          */
4187         if (rx_conf->jumbo_frame == 1) {
4188                 hlreg0 |= IXGBE_HLREG0_JUMBOEN;
4189                 maxfrs = IXGBE_READ_REG(hw, IXGBE_MAXFRS);
4190                 maxfrs &= 0x0000FFFF;
4191                 maxfrs |= (rx_conf->max_rx_pkt_len << 16);
4192                 IXGBE_WRITE_REG(hw, IXGBE_MAXFRS, maxfrs);
4193         } else
4194                 hlreg0 &= ~IXGBE_HLREG0_JUMBOEN;
4195
4196         /*
4197          * If loopback mode is configured for 82599, set LPBK bit.
4198          */
4199         if (hw->mac.type == ixgbe_mac_82599EB &&
4200                         dev->data->dev_conf.lpbk_mode == IXGBE_LPBK_82599_TX_RX)
4201                 hlreg0 |= IXGBE_HLREG0_LPBK;
4202         else
4203                 hlreg0 &= ~IXGBE_HLREG0_LPBK;
4204
4205         IXGBE_WRITE_REG(hw, IXGBE_HLREG0, hlreg0);
4206
4207         /* Setup RX queues */
4208         for (i = 0; i < dev->data->nb_rx_queues; i++) {
4209                 rxq = dev->data->rx_queues[i];
4210
4211                 /*
4212                  * Reset crc_len in case it was changed after queue setup by a
4213                  * call to configure.
4214                  */
4215                 rxq->crc_len = rx_conf->hw_strip_crc ? 0 : ETHER_CRC_LEN;
4216
4217                 /* Setup the Base and Length of the Rx Descriptor Rings */
4218                 bus_addr = rxq->rx_ring_phys_addr;
4219                 IXGBE_WRITE_REG(hw, IXGBE_RDBAL(rxq->reg_idx),
4220                                 (uint32_t)(bus_addr & 0x00000000ffffffffULL));
4221                 IXGBE_WRITE_REG(hw, IXGBE_RDBAH(rxq->reg_idx),
4222                                 (uint32_t)(bus_addr >> 32));
4223                 IXGBE_WRITE_REG(hw, IXGBE_RDLEN(rxq->reg_idx),
4224                                 rxq->nb_rx_desc * sizeof(union ixgbe_adv_rx_desc));
4225                 IXGBE_WRITE_REG(hw, IXGBE_RDH(rxq->reg_idx), 0);
4226                 IXGBE_WRITE_REG(hw, IXGBE_RDT(rxq->reg_idx), 0);
4227
4228                 /* Configure the SRRCTL register */
4229 #ifdef RTE_HEADER_SPLIT_ENABLE
4230                 /*
4231                  * Configure Header Split
4232                  */
4233                 if (rx_conf->header_split) {
4234                         if (hw->mac.type == ixgbe_mac_82599EB) {
4235                                 /* Must setup the PSRTYPE register */
4236                                 uint32_t psrtype;
4237                                 psrtype = IXGBE_PSRTYPE_TCPHDR |
4238                                         IXGBE_PSRTYPE_UDPHDR   |
4239                                         IXGBE_PSRTYPE_IPV4HDR  |
4240                                         IXGBE_PSRTYPE_IPV6HDR;
4241                                 IXGBE_WRITE_REG(hw, IXGBE_PSRTYPE(rxq->reg_idx), psrtype);
4242                         }
4243                         srrctl = ((rx_conf->split_hdr_size <<
4244                                 IXGBE_SRRCTL_BSIZEHDRSIZE_SHIFT) &
4245                                 IXGBE_SRRCTL_BSIZEHDR_MASK);
4246                         srrctl |= IXGBE_SRRCTL_DESCTYPE_HDR_SPLIT_ALWAYS;
4247                 } else
4248 #endif
4249                         srrctl = IXGBE_SRRCTL_DESCTYPE_ADV_ONEBUF;
4250
4251                 /* Set if packets are dropped when no descriptors available */
4252                 if (rxq->drop_en)
4253                         srrctl |= IXGBE_SRRCTL_DROP_EN;
4254
4255                 /*
4256                  * Configure the RX buffer size in the BSIZEPACKET field of
4257                  * the SRRCTL register of the queue.
4258                  * The value is in 1 KB resolution. Valid values can be from
4259                  * 1 KB to 16 KB.
4260                  */
4261                 buf_size = (uint16_t)(rte_pktmbuf_data_room_size(rxq->mb_pool) -
4262                         RTE_PKTMBUF_HEADROOM);
4263                 srrctl |= ((buf_size >> IXGBE_SRRCTL_BSIZEPKT_SHIFT) &
4264                            IXGBE_SRRCTL_BSIZEPKT_MASK);
4265
4266                 IXGBE_WRITE_REG(hw, IXGBE_SRRCTL(rxq->reg_idx), srrctl);
4267
4268                 buf_size = (uint16_t) ((srrctl & IXGBE_SRRCTL_BSIZEPKT_MASK) <<
4269                                        IXGBE_SRRCTL_BSIZEPKT_SHIFT);
4270
4271                 /* It adds dual VLAN length for supporting dual VLAN */
4272                 if (dev->data->dev_conf.rxmode.max_rx_pkt_len +
4273                                             2 * IXGBE_VLAN_TAG_SIZE > buf_size)
4274                         dev->data->scattered_rx = 1;
4275         }
4276
4277         if (rx_conf->enable_scatter)
4278                 dev->data->scattered_rx = 1;
4279
4280         /*
4281          * Device configured with multiple RX queues.
4282          */
4283         ixgbe_dev_mq_rx_configure(dev);
4284
4285         /*
4286          * Setup the Checksum Register.
4287          * Disable Full-Packet Checksum which is mutually exclusive with RSS.
4288          * Enable IP/L4 checkum computation by hardware if requested to do so.
4289          */
4290         rxcsum = IXGBE_READ_REG(hw, IXGBE_RXCSUM);
4291         rxcsum |= IXGBE_RXCSUM_PCSD;
4292         if (rx_conf->hw_ip_checksum)
4293                 rxcsum |= IXGBE_RXCSUM_IPPCSE;
4294         else
4295                 rxcsum &= ~IXGBE_RXCSUM_IPPCSE;
4296
4297         IXGBE_WRITE_REG(hw, IXGBE_RXCSUM, rxcsum);
4298
4299         if (hw->mac.type == ixgbe_mac_82599EB ||
4300             hw->mac.type == ixgbe_mac_X540) {
4301                 rdrxctl = IXGBE_READ_REG(hw, IXGBE_RDRXCTL);
4302                 if (rx_conf->hw_strip_crc)
4303                         rdrxctl |= IXGBE_RDRXCTL_CRCSTRIP;
4304                 else
4305                         rdrxctl &= ~IXGBE_RDRXCTL_CRCSTRIP;
4306                 rdrxctl &= ~IXGBE_RDRXCTL_RSCFRSTSIZE;
4307                 IXGBE_WRITE_REG(hw, IXGBE_RDRXCTL, rdrxctl);
4308         }
4309
4310         rc = ixgbe_set_rsc(dev);
4311         if (rc)
4312                 return rc;
4313
4314         ixgbe_set_rx_function(dev);
4315
4316         return 0;
4317 }
4318
4319 /*
4320  * Initializes Transmit Unit.
4321  */
4322 void __attribute__((cold))
4323 ixgbe_dev_tx_init(struct rte_eth_dev *dev)
4324 {
4325         struct ixgbe_hw     *hw;
4326         struct ixgbe_tx_queue *txq;
4327         uint64_t bus_addr;
4328         uint32_t hlreg0;
4329         uint32_t txctrl;
4330         uint16_t i;
4331
4332         PMD_INIT_FUNC_TRACE();
4333         hw = IXGBE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
4334
4335         /* Enable TX CRC (checksum offload requirement) and hw padding
4336          * (TSO requirement) */
4337         hlreg0 = IXGBE_READ_REG(hw, IXGBE_HLREG0);
4338         hlreg0 |= (IXGBE_HLREG0_TXCRCEN | IXGBE_HLREG0_TXPADEN);
4339         IXGBE_WRITE_REG(hw, IXGBE_HLREG0, hlreg0);
4340
4341         /* Setup the Base and Length of the Tx Descriptor Rings */
4342         for (i = 0; i < dev->data->nb_tx_queues; i++) {
4343                 txq = dev->data->tx_queues[i];
4344
4345                 bus_addr = txq->tx_ring_phys_addr;
4346                 IXGBE_WRITE_REG(hw, IXGBE_TDBAL(txq->reg_idx),
4347                                 (uint32_t)(bus_addr & 0x00000000ffffffffULL));
4348                 IXGBE_WRITE_REG(hw, IXGBE_TDBAH(txq->reg_idx),
4349                                 (uint32_t)(bus_addr >> 32));
4350                 IXGBE_WRITE_REG(hw, IXGBE_TDLEN(txq->reg_idx),
4351                                 txq->nb_tx_desc * sizeof(union ixgbe_adv_tx_desc));
4352                 /* Setup the HW Tx Head and TX Tail descriptor pointers */
4353                 IXGBE_WRITE_REG(hw, IXGBE_TDH(txq->reg_idx), 0);
4354                 IXGBE_WRITE_REG(hw, IXGBE_TDT(txq->reg_idx), 0);
4355
4356                 /*
4357                  * Disable Tx Head Writeback RO bit, since this hoses
4358                  * bookkeeping if things aren't delivered in order.
4359                  */
4360                 switch (hw->mac.type) {
4361                         case ixgbe_mac_82598EB:
4362                                 txctrl = IXGBE_READ_REG(hw,
4363                                                         IXGBE_DCA_TXCTRL(txq->reg_idx));
4364                                 txctrl &= ~IXGBE_DCA_TXCTRL_DESC_WRO_EN;
4365                                 IXGBE_WRITE_REG(hw, IXGBE_DCA_TXCTRL(txq->reg_idx),
4366                                                 txctrl);
4367                                 break;
4368
4369                         case ixgbe_mac_82599EB:
4370                         case ixgbe_mac_X540:
4371                         case ixgbe_mac_X550:
4372                         case ixgbe_mac_X550EM_x:
4373                         default:
4374                                 txctrl = IXGBE_READ_REG(hw,
4375                                                 IXGBE_DCA_TXCTRL_82599(txq->reg_idx));
4376                                 txctrl &= ~IXGBE_DCA_TXCTRL_DESC_WRO_EN;
4377                                 IXGBE_WRITE_REG(hw, IXGBE_DCA_TXCTRL_82599(txq->reg_idx),
4378                                                 txctrl);
4379                                 break;
4380                 }
4381         }
4382
4383         /* Device configured with multiple TX queues. */
4384         ixgbe_dev_mq_tx_configure(dev);
4385 }
4386
4387 /*
4388  * Set up link for 82599 loopback mode Tx->Rx.
4389  */
4390 static inline void __attribute__((cold))
4391 ixgbe_setup_loopback_link_82599(struct ixgbe_hw *hw)
4392 {
4393         PMD_INIT_FUNC_TRACE();
4394
4395         if (ixgbe_verify_lesm_fw_enabled_82599(hw)) {
4396                 if (hw->mac.ops.acquire_swfw_sync(hw, IXGBE_GSSR_MAC_CSR_SM) !=
4397                                 IXGBE_SUCCESS) {
4398                         PMD_INIT_LOG(ERR, "Could not enable loopback mode");
4399                         /* ignore error */
4400                         return;
4401                 }
4402         }
4403
4404         /* Restart link */
4405         IXGBE_WRITE_REG(hw,
4406                         IXGBE_AUTOC,
4407                         IXGBE_AUTOC_LMS_10G_LINK_NO_AN | IXGBE_AUTOC_FLU);
4408         ixgbe_reset_pipeline_82599(hw);
4409
4410         hw->mac.ops.release_swfw_sync(hw, IXGBE_GSSR_MAC_CSR_SM);
4411         msec_delay(50);
4412 }
4413
4414
4415 /*
4416  * Start Transmit and Receive Units.
4417  */
4418 int __attribute__((cold))
4419 ixgbe_dev_rxtx_start(struct rte_eth_dev *dev)
4420 {
4421         struct ixgbe_hw     *hw;
4422         struct ixgbe_tx_queue *txq;
4423         struct ixgbe_rx_queue *rxq;
4424         uint32_t txdctl;
4425         uint32_t dmatxctl;
4426         uint32_t rxctrl;
4427         uint16_t i;
4428         int ret = 0;
4429
4430         PMD_INIT_FUNC_TRACE();
4431         hw = IXGBE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
4432
4433         for (i = 0; i < dev->data->nb_tx_queues; i++) {
4434                 txq = dev->data->tx_queues[i];
4435                 /* Setup Transmit Threshold Registers */
4436                 txdctl = IXGBE_READ_REG(hw, IXGBE_TXDCTL(txq->reg_idx));
4437                 txdctl |= txq->pthresh & 0x7F;
4438                 txdctl |= ((txq->hthresh & 0x7F) << 8);
4439                 txdctl |= ((txq->wthresh & 0x7F) << 16);
4440                 IXGBE_WRITE_REG(hw, IXGBE_TXDCTL(txq->reg_idx), txdctl);
4441         }
4442
4443         if (hw->mac.type != ixgbe_mac_82598EB) {
4444                 dmatxctl = IXGBE_READ_REG(hw, IXGBE_DMATXCTL);
4445                 dmatxctl |= IXGBE_DMATXCTL_TE;
4446                 IXGBE_WRITE_REG(hw, IXGBE_DMATXCTL, dmatxctl);
4447         }
4448
4449         for (i = 0; i < dev->data->nb_tx_queues; i++) {
4450                 txq = dev->data->tx_queues[i];
4451                 if (!txq->tx_deferred_start) {
4452                         ret = ixgbe_dev_tx_queue_start(dev, i);
4453                         if (ret < 0)
4454                                 return ret;
4455                 }
4456         }
4457
4458         for (i = 0; i < dev->data->nb_rx_queues; i++) {
4459                 rxq = dev->data->rx_queues[i];
4460                 if (!rxq->rx_deferred_start) {
4461                         ret = ixgbe_dev_rx_queue_start(dev, i);
4462                         if (ret < 0)
4463                                 return ret;
4464                 }
4465         }
4466
4467         /* Enable Receive engine */
4468         rxctrl = IXGBE_READ_REG(hw, IXGBE_RXCTRL);
4469         if (hw->mac.type == ixgbe_mac_82598EB)
4470                 rxctrl |= IXGBE_RXCTRL_DMBYPS;
4471         rxctrl |= IXGBE_RXCTRL_RXEN;
4472         hw->mac.ops.enable_rx_dma(hw, rxctrl);
4473
4474         /* If loopback mode is enabled for 82599, set up the link accordingly */
4475         if (hw->mac.type == ixgbe_mac_82599EB &&
4476                         dev->data->dev_conf.lpbk_mode == IXGBE_LPBK_82599_TX_RX)
4477                 ixgbe_setup_loopback_link_82599(hw);
4478
4479         return 0;
4480 }
4481
4482 /*
4483  * Start Receive Units for specified queue.
4484  */
4485 int __attribute__((cold))
4486 ixgbe_dev_rx_queue_start(struct rte_eth_dev *dev, uint16_t rx_queue_id)
4487 {
4488         struct ixgbe_hw     *hw;
4489         struct ixgbe_rx_queue *rxq;
4490         uint32_t rxdctl;
4491         int poll_ms;
4492
4493         PMD_INIT_FUNC_TRACE();
4494         hw = IXGBE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
4495
4496         if (rx_queue_id < dev->data->nb_rx_queues) {
4497                 rxq = dev->data->rx_queues[rx_queue_id];
4498
4499                 /* Allocate buffers for descriptor rings */
4500                 if (ixgbe_alloc_rx_queue_mbufs(rxq) != 0) {
4501                         PMD_INIT_LOG(ERR, "Could not alloc mbuf for queue:%d",
4502                                      rx_queue_id);
4503                         return -1;
4504                 }
4505                 rxdctl = IXGBE_READ_REG(hw, IXGBE_RXDCTL(rxq->reg_idx));
4506                 rxdctl |= IXGBE_RXDCTL_ENABLE;
4507                 IXGBE_WRITE_REG(hw, IXGBE_RXDCTL(rxq->reg_idx), rxdctl);
4508
4509                 /* Wait until RX Enable ready */
4510                 poll_ms = RTE_IXGBE_REGISTER_POLL_WAIT_10_MS;
4511                 do {
4512                         rte_delay_ms(1);
4513                         rxdctl = IXGBE_READ_REG(hw, IXGBE_RXDCTL(rxq->reg_idx));
4514                 } while (--poll_ms && !(rxdctl & IXGBE_RXDCTL_ENABLE));
4515                 if (!poll_ms)
4516                         PMD_INIT_LOG(ERR, "Could not enable Rx Queue %d",
4517                                      rx_queue_id);
4518                 rte_wmb();
4519                 IXGBE_WRITE_REG(hw, IXGBE_RDH(rxq->reg_idx), 0);
4520                 IXGBE_WRITE_REG(hw, IXGBE_RDT(rxq->reg_idx), rxq->nb_rx_desc - 1);
4521         } else
4522                 return -1;
4523
4524         return 0;
4525 }
4526
4527 /*
4528  * Stop Receive Units for specified queue.
4529  */
4530 int __attribute__((cold))
4531 ixgbe_dev_rx_queue_stop(struct rte_eth_dev *dev, uint16_t rx_queue_id)
4532 {
4533         struct ixgbe_hw     *hw;
4534         struct ixgbe_adapter *adapter =
4535                 (struct ixgbe_adapter *)dev->data->dev_private;
4536         struct ixgbe_rx_queue *rxq;
4537         uint32_t rxdctl;
4538         int poll_ms;
4539
4540         PMD_INIT_FUNC_TRACE();
4541         hw = IXGBE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
4542
4543         if (rx_queue_id < dev->data->nb_rx_queues) {
4544                 rxq = dev->data->rx_queues[rx_queue_id];
4545
4546                 rxdctl = IXGBE_READ_REG(hw, IXGBE_RXDCTL(rxq->reg_idx));
4547                 rxdctl &= ~IXGBE_RXDCTL_ENABLE;
4548                 IXGBE_WRITE_REG(hw, IXGBE_RXDCTL(rxq->reg_idx), rxdctl);
4549
4550                 /* Wait until RX Enable ready */
4551                 poll_ms = RTE_IXGBE_REGISTER_POLL_WAIT_10_MS;
4552                 do {
4553                         rte_delay_ms(1);
4554                         rxdctl = IXGBE_READ_REG(hw, IXGBE_RXDCTL(rxq->reg_idx));
4555                 } while (--poll_ms && (rxdctl | IXGBE_RXDCTL_ENABLE));
4556                 if (!poll_ms)
4557                         PMD_INIT_LOG(ERR, "Could not disable Rx Queue %d",
4558                                      rx_queue_id);
4559
4560                 rte_delay_us(RTE_IXGBE_WAIT_100_US);
4561
4562                 ixgbe_rx_queue_release_mbufs(rxq);
4563                 ixgbe_reset_rx_queue(adapter, rxq);
4564         } else
4565                 return -1;
4566
4567         return 0;
4568 }
4569
4570
4571 /*
4572  * Start Transmit Units for specified queue.
4573  */
4574 int __attribute__((cold))
4575 ixgbe_dev_tx_queue_start(struct rte_eth_dev *dev, uint16_t tx_queue_id)
4576 {
4577         struct ixgbe_hw     *hw;
4578         struct ixgbe_tx_queue *txq;
4579         uint32_t txdctl;
4580         int poll_ms;
4581
4582         PMD_INIT_FUNC_TRACE();
4583         hw = IXGBE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
4584
4585         if (tx_queue_id < dev->data->nb_tx_queues) {
4586                 txq = dev->data->tx_queues[tx_queue_id];
4587                 txdctl = IXGBE_READ_REG(hw, IXGBE_TXDCTL(txq->reg_idx));
4588                 txdctl |= IXGBE_TXDCTL_ENABLE;
4589                 IXGBE_WRITE_REG(hw, IXGBE_TXDCTL(txq->reg_idx), txdctl);
4590
4591                 /* Wait until TX Enable ready */
4592                 if (hw->mac.type == ixgbe_mac_82599EB) {
4593                         poll_ms = RTE_IXGBE_REGISTER_POLL_WAIT_10_MS;
4594                         do {
4595                                 rte_delay_ms(1);
4596                                 txdctl = IXGBE_READ_REG(hw,
4597                                         IXGBE_TXDCTL(txq->reg_idx));
4598                         } while (--poll_ms && !(txdctl & IXGBE_TXDCTL_ENABLE));
4599                         if (!poll_ms)
4600                                 PMD_INIT_LOG(ERR, "Could not enable "
4601                                              "Tx Queue %d", tx_queue_id);
4602                 }
4603                 rte_wmb();
4604                 IXGBE_WRITE_REG(hw, IXGBE_TDH(txq->reg_idx), 0);
4605                 IXGBE_WRITE_REG(hw, IXGBE_TDT(txq->reg_idx), 0);
4606         } else
4607                 return -1;
4608
4609         return 0;
4610 }
4611
4612 /*
4613  * Stop Transmit Units for specified queue.
4614  */
4615 int __attribute__((cold))
4616 ixgbe_dev_tx_queue_stop(struct rte_eth_dev *dev, uint16_t tx_queue_id)
4617 {
4618         struct ixgbe_hw     *hw;
4619         struct ixgbe_tx_queue *txq;
4620         uint32_t txdctl;
4621         uint32_t txtdh, txtdt;
4622         int poll_ms;
4623
4624         PMD_INIT_FUNC_TRACE();
4625         hw = IXGBE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
4626
4627         if (tx_queue_id < dev->data->nb_tx_queues) {
4628                 txq = dev->data->tx_queues[tx_queue_id];
4629
4630                 /* Wait until TX queue is empty */
4631                 if (hw->mac.type == ixgbe_mac_82599EB) {
4632                         poll_ms = RTE_IXGBE_REGISTER_POLL_WAIT_10_MS;
4633                         do {
4634                                 rte_delay_us(RTE_IXGBE_WAIT_100_US);
4635                                 txtdh = IXGBE_READ_REG(hw,
4636                                                 IXGBE_TDH(txq->reg_idx));
4637                                 txtdt = IXGBE_READ_REG(hw,
4638                                                 IXGBE_TDT(txq->reg_idx));
4639                         } while (--poll_ms && (txtdh != txtdt));
4640                         if (!poll_ms)
4641                                 PMD_INIT_LOG(ERR, "Tx Queue %d is not empty "
4642                                              "when stopping.", tx_queue_id);
4643                 }
4644
4645                 txdctl = IXGBE_READ_REG(hw, IXGBE_TXDCTL(txq->reg_idx));
4646                 txdctl &= ~IXGBE_TXDCTL_ENABLE;
4647                 IXGBE_WRITE_REG(hw, IXGBE_TXDCTL(txq->reg_idx), txdctl);
4648
4649                 /* Wait until TX Enable ready */
4650                 if (hw->mac.type == ixgbe_mac_82599EB) {
4651                         poll_ms = RTE_IXGBE_REGISTER_POLL_WAIT_10_MS;
4652                         do {
4653                                 rte_delay_ms(1);
4654                                 txdctl = IXGBE_READ_REG(hw,
4655                                                 IXGBE_TXDCTL(txq->reg_idx));
4656                         } while (--poll_ms && (txdctl | IXGBE_TXDCTL_ENABLE));
4657                         if (!poll_ms)
4658                                 PMD_INIT_LOG(ERR, "Could not disable "
4659                                              "Tx Queue %d", tx_queue_id);
4660                 }
4661
4662                 if (txq->ops != NULL) {
4663                         txq->ops->release_mbufs(txq);
4664                         txq->ops->reset(txq);
4665                 }
4666         } else
4667                 return -1;
4668
4669         return 0;
4670 }
4671
4672 /*
4673  * [VF] Initializes Receive Unit.
4674  */
4675 int __attribute__((cold))
4676 ixgbevf_dev_rx_init(struct rte_eth_dev *dev)
4677 {
4678         struct ixgbe_hw     *hw;
4679         struct ixgbe_rx_queue *rxq;
4680         uint64_t bus_addr;
4681         uint32_t srrctl, psrtype = 0;
4682         uint16_t buf_size;
4683         uint16_t i;
4684         int ret;
4685
4686         PMD_INIT_FUNC_TRACE();
4687         hw = IXGBE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
4688
4689         if (rte_is_power_of_2(dev->data->nb_rx_queues) == 0) {
4690                 PMD_INIT_LOG(ERR, "The number of Rx queue invalid, "
4691                         "it should be power of 2");
4692                 return -1;
4693         }
4694
4695         if (dev->data->nb_rx_queues > hw->mac.max_rx_queues) {
4696                 PMD_INIT_LOG(ERR, "The number of Rx queue invalid, "
4697                         "it should be equal to or less than %d",
4698                         hw->mac.max_rx_queues);
4699                 return -1;
4700         }
4701
4702         /*
4703          * When the VF driver issues a IXGBE_VF_RESET request, the PF driver
4704          * disables the VF receipt of packets if the PF MTU is > 1500.
4705          * This is done to deal with 82599 limitations that imposes
4706          * the PF and all VFs to share the same MTU.
4707          * Then, the PF driver enables again the VF receipt of packet when
4708          * the VF driver issues a IXGBE_VF_SET_LPE request.
4709          * In the meantime, the VF device cannot be used, even if the VF driver
4710          * and the Guest VM network stack are ready to accept packets with a
4711          * size up to the PF MTU.
4712          * As a work-around to this PF behaviour, force the call to
4713          * ixgbevf_rlpml_set_vf even if jumbo frames are not used. This way,
4714          * VF packets received can work in all cases.
4715          */
4716         ixgbevf_rlpml_set_vf(hw,
4717                 (uint16_t)dev->data->dev_conf.rxmode.max_rx_pkt_len);
4718
4719         /* Setup RX queues */
4720         for (i = 0; i < dev->data->nb_rx_queues; i++) {
4721                 rxq = dev->data->rx_queues[i];
4722
4723                 /* Allocate buffers for descriptor rings */
4724                 ret = ixgbe_alloc_rx_queue_mbufs(rxq);
4725                 if (ret)
4726                         return ret;
4727
4728                 /* Setup the Base and Length of the Rx Descriptor Rings */
4729                 bus_addr = rxq->rx_ring_phys_addr;
4730
4731                 IXGBE_WRITE_REG(hw, IXGBE_VFRDBAL(i),
4732                                 (uint32_t)(bus_addr & 0x00000000ffffffffULL));
4733                 IXGBE_WRITE_REG(hw, IXGBE_VFRDBAH(i),
4734                                 (uint32_t)(bus_addr >> 32));
4735                 IXGBE_WRITE_REG(hw, IXGBE_VFRDLEN(i),
4736                                 rxq->nb_rx_desc * sizeof(union ixgbe_adv_rx_desc));
4737                 IXGBE_WRITE_REG(hw, IXGBE_VFRDH(i), 0);
4738                 IXGBE_WRITE_REG(hw, IXGBE_VFRDT(i), 0);
4739
4740
4741                 /* Configure the SRRCTL register */
4742 #ifdef RTE_HEADER_SPLIT_ENABLE
4743                 /*
4744                  * Configure Header Split
4745                  */
4746                 if (dev->data->dev_conf.rxmode.header_split) {
4747                         srrctl = ((dev->data->dev_conf.rxmode.split_hdr_size <<
4748                                 IXGBE_SRRCTL_BSIZEHDRSIZE_SHIFT) &
4749                                 IXGBE_SRRCTL_BSIZEHDR_MASK);
4750                         srrctl |= IXGBE_SRRCTL_DESCTYPE_HDR_SPLIT_ALWAYS;
4751                 } else
4752 #endif
4753                         srrctl = IXGBE_SRRCTL_DESCTYPE_ADV_ONEBUF;
4754
4755                 /* Set if packets are dropped when no descriptors available */
4756                 if (rxq->drop_en)
4757                         srrctl |= IXGBE_SRRCTL_DROP_EN;
4758
4759                 /*
4760                  * Configure the RX buffer size in the BSIZEPACKET field of
4761                  * the SRRCTL register of the queue.
4762                  * The value is in 1 KB resolution. Valid values can be from
4763                  * 1 KB to 16 KB.
4764                  */
4765                 buf_size = (uint16_t)(rte_pktmbuf_data_room_size(rxq->mb_pool) -
4766                         RTE_PKTMBUF_HEADROOM);
4767                 srrctl |= ((buf_size >> IXGBE_SRRCTL_BSIZEPKT_SHIFT) &
4768                            IXGBE_SRRCTL_BSIZEPKT_MASK);
4769
4770                 /*
4771                  * VF modification to write virtual function SRRCTL register
4772                  */
4773                 IXGBE_WRITE_REG(hw, IXGBE_VFSRRCTL(i), srrctl);
4774
4775                 buf_size = (uint16_t) ((srrctl & IXGBE_SRRCTL_BSIZEPKT_MASK) <<
4776                                        IXGBE_SRRCTL_BSIZEPKT_SHIFT);
4777
4778                 if (dev->data->dev_conf.rxmode.enable_scatter ||
4779                     /* It adds dual VLAN length for supporting dual VLAN */
4780                     (dev->data->dev_conf.rxmode.max_rx_pkt_len +
4781                                 2 * IXGBE_VLAN_TAG_SIZE) > buf_size) {
4782                         if (!dev->data->scattered_rx)
4783                                 PMD_INIT_LOG(DEBUG, "forcing scatter mode");
4784                         dev->data->scattered_rx = 1;
4785                 }
4786         }
4787
4788 #ifdef RTE_HEADER_SPLIT_ENABLE
4789         if (dev->data->dev_conf.rxmode.header_split)
4790                 /* Must setup the PSRTYPE register */
4791                 psrtype = IXGBE_PSRTYPE_TCPHDR |
4792                         IXGBE_PSRTYPE_UDPHDR   |
4793                         IXGBE_PSRTYPE_IPV4HDR  |
4794                         IXGBE_PSRTYPE_IPV6HDR;
4795 #endif
4796
4797         /* Set RQPL for VF RSS according to max Rx queue */
4798         psrtype |= (dev->data->nb_rx_queues >> 1) <<
4799                 IXGBE_PSRTYPE_RQPL_SHIFT;
4800         IXGBE_WRITE_REG(hw, IXGBE_VFPSRTYPE, psrtype);
4801
4802         ixgbe_set_rx_function(dev);
4803
4804         return 0;
4805 }
4806
4807 /*
4808  * [VF] Initializes Transmit Unit.
4809  */
4810 void __attribute__((cold))
4811 ixgbevf_dev_tx_init(struct rte_eth_dev *dev)
4812 {
4813         struct ixgbe_hw     *hw;
4814         struct ixgbe_tx_queue *txq;
4815         uint64_t bus_addr;
4816         uint32_t txctrl;
4817         uint16_t i;
4818
4819         PMD_INIT_FUNC_TRACE();
4820         hw = IXGBE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
4821
4822         /* Setup the Base and Length of the Tx Descriptor Rings */
4823         for (i = 0; i < dev->data->nb_tx_queues; i++) {
4824                 txq = dev->data->tx_queues[i];
4825                 bus_addr = txq->tx_ring_phys_addr;
4826                 IXGBE_WRITE_REG(hw, IXGBE_VFTDBAL(i),
4827                                 (uint32_t)(bus_addr & 0x00000000ffffffffULL));
4828                 IXGBE_WRITE_REG(hw, IXGBE_VFTDBAH(i),
4829                                 (uint32_t)(bus_addr >> 32));
4830                 IXGBE_WRITE_REG(hw, IXGBE_VFTDLEN(i),
4831                                 txq->nb_tx_desc * sizeof(union ixgbe_adv_tx_desc));
4832                 /* Setup the HW Tx Head and TX Tail descriptor pointers */
4833                 IXGBE_WRITE_REG(hw, IXGBE_VFTDH(i), 0);
4834                 IXGBE_WRITE_REG(hw, IXGBE_VFTDT(i), 0);
4835
4836                 /*
4837                  * Disable Tx Head Writeback RO bit, since this hoses
4838                  * bookkeeping if things aren't delivered in order.
4839                  */
4840                 txctrl = IXGBE_READ_REG(hw,
4841                                 IXGBE_VFDCA_TXCTRL(i));
4842                 txctrl &= ~IXGBE_DCA_TXCTRL_DESC_WRO_EN;
4843                 IXGBE_WRITE_REG(hw, IXGBE_VFDCA_TXCTRL(i),
4844                                 txctrl);
4845         }
4846 }
4847
4848 /*
4849  * [VF] Start Transmit and Receive Units.
4850  */
4851 void __attribute__((cold))
4852 ixgbevf_dev_rxtx_start(struct rte_eth_dev *dev)
4853 {
4854         struct ixgbe_hw     *hw;
4855         struct ixgbe_tx_queue *txq;
4856         struct ixgbe_rx_queue *rxq;
4857         uint32_t txdctl;
4858         uint32_t rxdctl;
4859         uint16_t i;
4860         int poll_ms;
4861
4862         PMD_INIT_FUNC_TRACE();
4863         hw = IXGBE_DEV_PRIVATE_TO_HW(dev->data->dev_private);
4864
4865         for (i = 0; i < dev->data->nb_tx_queues; i++) {
4866                 txq = dev->data->tx_queues[i];
4867                 /* Setup Transmit Threshold Registers */
4868                 txdctl = IXGBE_READ_REG(hw, IXGBE_VFTXDCTL(i));
4869                 txdctl |= txq->pthresh & 0x7F;
4870                 txdctl |= ((txq->hthresh & 0x7F) << 8);
4871                 txdctl |= ((txq->wthresh & 0x7F) << 16);
4872                 IXGBE_WRITE_REG(hw, IXGBE_VFTXDCTL(i), txdctl);
4873         }
4874
4875         for (i = 0; i < dev->data->nb_tx_queues; i++) {
4876
4877                 txdctl = IXGBE_READ_REG(hw, IXGBE_VFTXDCTL(i));
4878                 txdctl |= IXGBE_TXDCTL_ENABLE;
4879                 IXGBE_WRITE_REG(hw, IXGBE_VFTXDCTL(i), txdctl);
4880
4881                 poll_ms = 10;
4882                 /* Wait until TX Enable ready */
4883                 do {
4884                         rte_delay_ms(1);
4885                         txdctl = IXGBE_READ_REG(hw, IXGBE_VFTXDCTL(i));
4886                 } while (--poll_ms && !(txdctl & IXGBE_TXDCTL_ENABLE));
4887                 if (!poll_ms)
4888                         PMD_INIT_LOG(ERR, "Could not enable Tx Queue %d", i);
4889         }
4890         for (i = 0; i < dev->data->nb_rx_queues; i++) {
4891
4892                 rxq = dev->data->rx_queues[i];
4893
4894                 rxdctl = IXGBE_READ_REG(hw, IXGBE_VFRXDCTL(i));
4895                 rxdctl |= IXGBE_RXDCTL_ENABLE;
4896                 IXGBE_WRITE_REG(hw, IXGBE_VFRXDCTL(i), rxdctl);
4897
4898                 /* Wait until RX Enable ready */
4899                 poll_ms = 10;
4900                 do {
4901                         rte_delay_ms(1);
4902                         rxdctl = IXGBE_READ_REG(hw, IXGBE_VFRXDCTL(i));
4903                 } while (--poll_ms && !(rxdctl & IXGBE_RXDCTL_ENABLE));
4904                 if (!poll_ms)
4905                         PMD_INIT_LOG(ERR, "Could not enable Rx Queue %d", i);
4906                 rte_wmb();
4907                 IXGBE_WRITE_REG(hw, IXGBE_VFRDT(i), rxq->nb_rx_desc - 1);
4908
4909         }
4910 }
4911
4912 /* Stubs needed for linkage when CONFIG_RTE_IXGBE_INC_VECTOR is set to 'n' */
4913 int __attribute__((weak))
4914 ixgbe_rx_vec_dev_conf_condition_check(struct rte_eth_dev __rte_unused *dev)
4915 {
4916         return -1;
4917 }
4918
4919 uint16_t __attribute__((weak))
4920 ixgbe_recv_pkts_vec(
4921         void __rte_unused *rx_queue,
4922         struct rte_mbuf __rte_unused **rx_pkts,
4923         uint16_t __rte_unused nb_pkts)
4924 {
4925         return 0;
4926 }
4927
4928 uint16_t __attribute__((weak))
4929 ixgbe_recv_scattered_pkts_vec(
4930         void __rte_unused *rx_queue,
4931         struct rte_mbuf __rte_unused **rx_pkts,
4932         uint16_t __rte_unused nb_pkts)
4933 {
4934         return 0;
4935 }
4936
4937 int __attribute__((weak))
4938 ixgbe_rxq_vec_setup(struct ixgbe_rx_queue __rte_unused *rxq)
4939 {
4940         return -1;
4941 }