drivers/net/mlx5/mlx5.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright 2015 6WIND S.A.
   3  * Copyright 2015 Mellanox Technologies, Ltd
   4  */
   5
   6 #ifndef RTE_PMD_MLX5_H_
   7 #define RTE_PMD_MLX5_H_
   8
   9 #include <stddef.h>
  10 #include <stdbool.h>
  11 #include <stdint.h>
  12 #include <limits.h>
  13 #include <netinet/in.h>
  14 #include <sys/queue.h>
  15
  16 #include <rte_pci.h>
  17 #include <rte_ether.h>
  18 #include <rte_ethdev_driver.h>
  19 #include <rte_rwlock.h>
  20 #include <rte_interrupts.h>
  21 #include <rte_errno.h>
  22 #include <rte_flow.h>
  23
  24 #include <mlx5_glue.h>
  25 #include <mlx5_devx_cmds.h>
  26 #include <mlx5_prm.h>
  27 #include <mlx5_nl.h>
  28 #include <mlx5_common_mp.h>
  29 #include <mlx5_common_mr.h>
  30
  31 #include "mlx5_defs.h"
  32 #include "mlx5_utils.h"
  33 #include "mlx5_os.h"
  34 #include "mlx5_autoconf.h"
  35
  36 enum mlx5_ipool_index {
  37 #ifdef HAVE_IBV_FLOW_DV_SUPPORT
  38         MLX5_IPOOL_DECAP_ENCAP = 0, /* Pool for encap/decap resource. */
  39         MLX5_IPOOL_PUSH_VLAN, /* Pool for push vlan resource. */
  40         MLX5_IPOOL_TAG, /* Pool for tag resource. */
  41         MLX5_IPOOL_PORT_ID, /* Pool for port id resource. */
  42         MLX5_IPOOL_JUMP, /* Pool for jump resource. */
  43 #endif
  44         MLX5_IPOOL_MTR, /* Pool for meter resource. */
  45         MLX5_IPOOL_MCP, /* Pool for metadata resource. */
  46         MLX5_IPOOL_HRXQ, /* Pool for hrxq resource. */
  47         MLX5_IPOOL_MLX5_FLOW, /* Pool for mlx5 flow handle. */
  48         MLX5_IPOOL_RTE_FLOW, /* Pool for rte_flow. */
  49         MLX5_IPOOL_MAX,
  50 };
  51
  52 /*
  53  * There are three reclaim memory mode supported.
  54  * 0(none) means no memory reclaim.
  55  * 1(light) means only PMD level reclaim.
  56  * 2(aggressive) means both PMD and rdma-core level reclaim.
  57  */
  58 enum mlx5_reclaim_mem_mode {
  59         MLX5_RCM_NONE, /* Don't reclaim memory. */
  60         MLX5_RCM_LIGHT, /* Reclaim PMD level. */
  61         MLX5_RCM_AGGR, /* Reclaim PMD and rdma-core level. */
  62 };
  63
  64 /* Device attributes used in mlx5 PMD */
  65 struct mlx5_dev_attr {
  66         uint64_t        device_cap_flags_ex;
  67         int             max_qp_wr;
  68         int             max_sge;
  69         int             max_cq;
  70         int             max_qp;
  71         uint32_t        raw_packet_caps;
  72         uint32_t        max_rwq_indirection_table_size;
  73         uint32_t        max_tso;
  74         uint32_t        tso_supported_qpts;
  75         uint64_t        flags;
  76         uint64_t        comp_mask;
  77         uint32_t        sw_parsing_offloads;
  78         uint32_t        min_single_stride_log_num_of_bytes;
  79         uint32_t        max_single_stride_log_num_of_bytes;
  80         uint32_t        min_single_wqe_log_num_of_strides;
  81         uint32_t        max_single_wqe_log_num_of_strides;
  82         uint32_t        stride_supported_qpts;
  83         uint32_t        tunnel_offloads_caps;
  84         char            fw_ver[64];
  85 };
  86
  87 /** Data associated with devices to spawn. */
  88 struct mlx5_dev_spawn_data {
  89         uint32_t ifindex; /**< Network interface index. */
  90         uint32_t max_port; /**< Device maximal port index. */
  91         uint32_t phys_port; /**< Device physical port index. */
  92         int pf_bond; /**< bonding device PF index. < 0 - no bonding */
  93         struct mlx5_switch_info info; /**< Switch information. */
  94         void *phys_dev; /**< Associated physical device. */
  95         struct rte_eth_dev *eth_dev; /**< Associated Ethernet device. */
  96         struct rte_pci_device *pci_dev; /**< Backend PCI device. */
  97 };
  98
  99 /** Key string for IPC. */
 100 #define MLX5_MP_NAME "net_mlx5_mp"
 101
 102
 103 LIST_HEAD(mlx5_dev_list, mlx5_dev_ctx_shared);
 104
 105 /* Shared data between primary and secondary processes. */
 106 struct mlx5_shared_data {
 107         rte_spinlock_t lock;
 108         /* Global spinlock for primary and secondary processes. */
 109         int init_done; /* Whether primary has done initialization. */
 110         unsigned int secondary_cnt; /* Number of secondary processes init'd. */
 111         struct mlx5_dev_list mem_event_cb_list;
 112         rte_rwlock_t mem_event_rwlock;
 113 };
 114
 115 /* Per-process data structure, not visible to other processes. */
 116 struct mlx5_local_data {
 117         int init_done; /* Whether a secondary has done initialization. */
 118 };
 119
 120 extern struct mlx5_shared_data *mlx5_shared_data;
 121
 122 /* Dev ops structs */
 123 extern const struct eth_dev_ops mlx5_os_dev_ops;
 124 extern const struct eth_dev_ops mlx5_os_dev_sec_ops;
 125 extern const struct eth_dev_ops mlx5_os_dev_ops_isolate;
 126
 127 struct mlx5_counter_ctrl {
 128         /* Name of the counter. */
 129         char dpdk_name[RTE_ETH_XSTATS_NAME_SIZE];
 130         /* Name of the counter on the device table. */
 131         char ctr_name[RTE_ETH_XSTATS_NAME_SIZE];
 132         uint32_t dev:1; /**< Nonzero for dev counters. */
 133 };
 134
 135 struct mlx5_xstats_ctrl {
 136         /* Number of device stats. */
 137         uint16_t stats_n;
 138         /* Number of device stats identified by PMD. */
 139         uint16_t  mlx5_stats_n;
 140         /* Index in the device counters table. */
 141         uint16_t dev_table_idx[MLX5_MAX_XSTATS];
 142         uint64_t base[MLX5_MAX_XSTATS];
 143         uint64_t xstats[MLX5_MAX_XSTATS];
 144         uint64_t hw_stats[MLX5_MAX_XSTATS];
 145         struct mlx5_counter_ctrl info[MLX5_MAX_XSTATS];
 146 };
 147
 148 struct mlx5_stats_ctrl {
 149         /* Base for imissed counter. */
 150         uint64_t imissed_base;
 151         uint64_t imissed;
 152 };
 153
 154 /* Default PMD specific parameter value. */
 155 #define MLX5_ARG_UNSET (-1)
 156
 157 #define MLX5_LRO_SUPPORTED(dev) \
 158         (((struct mlx5_priv *)((dev)->data->dev_private))->config.lro.supported)
 159
 160 /* Maximal size of coalesced segment for LRO is set in chunks of 256 Bytes. */
 161 #define MLX5_LRO_SEG_CHUNK_SIZE 256u
 162
 163 /* Maximal size of aggregated LRO packet. */
 164 #define MLX5_MAX_LRO_SIZE (UINT8_MAX * MLX5_LRO_SEG_CHUNK_SIZE)
 165
 166 /* LRO configurations structure. */
 167 struct mlx5_lro_config {
 168         uint32_t supported:1; /* Whether LRO is supported. */
 169         uint32_t timeout; /* User configuration. */
 170 };
 171
 172 /*
 173  * Device configuration structure.
 174  *
 175  * Merged configuration from:
 176  *
 177  *  - Device capabilities,
 178  *  - User device parameters disabled features.
 179  */
 180 struct mlx5_dev_config {
 181         unsigned int hw_csum:1; /* Checksum offload is supported. */
 182         unsigned int hw_vlan_strip:1; /* VLAN stripping is supported. */
 183         unsigned int hw_vlan_insert:1; /* VLAN insertion in WQE is supported. */
 184         unsigned int hw_fcs_strip:1; /* FCS stripping is supported. */
 185         unsigned int hw_padding:1; /* End alignment padding is supported. */
 186         unsigned int vf:1; /* This is a VF. */
 187         unsigned int tunnel_en:1;
 188         /* Whether tunnel stateless offloads are supported. */
 189         unsigned int mpls_en:1; /* MPLS over GRE/UDP is enabled. */
 190         unsigned int cqe_comp:1; /* CQE compression is enabled. */
 191         unsigned int cqe_pad:1; /* CQE padding is enabled. */
 192         unsigned int tso:1; /* Whether TSO is supported. */
 193         unsigned int rx_vec_en:1; /* Rx vector is enabled. */
 194         unsigned int mr_ext_memseg_en:1;
 195         /* Whether memseg should be extended for MR creation. */
 196         unsigned int l3_vxlan_en:1; /* Enable L3 VXLAN flow creation. */
 197         unsigned int vf_nl_en:1; /* Enable Netlink requests in VF mode. */
 198         unsigned int dv_esw_en:1; /* Enable E-Switch DV flow. */
 199         unsigned int dv_flow_en:1; /* Enable DV flow. */
 200         unsigned int dv_xmeta_en:2; /* Enable extensive flow metadata. */
 201         unsigned int lacp_by_user:1;
 202         /* Enable user to manage LACP traffic. */
 203         unsigned int swp:1; /* Tx generic tunnel checksum and TSO offload. */
 204         unsigned int devx:1; /* Whether devx interface is available or not. */
 205         unsigned int dest_tir:1; /* Whether advanced DR API is available. */
 206         unsigned int reclaim_mode:2; /* Memory reclaim mode. */
 207         unsigned int rt_timestamp:1; /* realtime timestamp format. */
 208         unsigned int sys_mem_en:1; /* The default memory allocator. */
 209         unsigned int decap_en:1; /* Whether decap will be used or not. */
 210         struct {
 211                 unsigned int enabled:1; /* Whether MPRQ is enabled. */
 212                 unsigned int stride_num_n; /* Number of strides. */
 213                 unsigned int stride_size_n; /* Size of a stride. */
 214                 unsigned int min_stride_size_n; /* Min size of a stride. */
 215                 unsigned int max_stride_size_n; /* Max size of a stride. */
 216                 unsigned int max_memcpy_len;
 217                 /* Maximum packet size to memcpy Rx packets. */
 218                 unsigned int min_rxqs_num;
 219                 /* Rx queue count threshold to enable MPRQ. */
 220         } mprq; /* Configurations for Multi-Packet RQ. */
 221         int mps; /* Multi-packet send supported mode. */
 222         int dbnc; /* Skip doorbell register write barrier. */
 223         unsigned int flow_prio; /* Number of flow priorities. */
 224         enum modify_reg flow_mreg_c[MLX5_MREG_C_NUM];
 225         /* Availibility of mreg_c's. */
 226         unsigned int tso_max_payload_sz; /* Maximum TCP payload for TSO. */
 227         unsigned int ind_table_max_size; /* Maximum indirection table size. */
 228         unsigned int max_dump_files_num; /* Maximum dump files per queue. */
 229         unsigned int log_hp_size; /* Single hairpin queue data size in total. */
 230         int txqs_inline; /* Queue number threshold for inlining. */
 231         int txq_inline_min; /* Minimal amount of data bytes to inline. */
 232         int txq_inline_max; /* Max packet size for inlining with SEND. */
 233         int txq_inline_mpw; /* Max packet size for inlining with eMPW. */
 234         int tx_pp; /* Timestamp scheduling granularity in nanoseconds. */
 235         int tx_skew; /* Tx scheduling skew between WQE and data on wire. */
 236         struct mlx5_hca_attr hca_attr; /* HCA attributes. */
 237         struct mlx5_lro_config lro; /* LRO configuration. */
 238 };
 239
 240
 241 /**
 242  * Type of object being allocated.
 243  */
 244 enum mlx5_verbs_alloc_type {
 245         MLX5_VERBS_ALLOC_TYPE_NONE,
 246         MLX5_VERBS_ALLOC_TYPE_TX_QUEUE,
 247         MLX5_VERBS_ALLOC_TYPE_RX_QUEUE,
 248 };
 249
 250 /* Structure for VF VLAN workaround. */
 251 struct mlx5_vf_vlan {
 252         uint32_t tag:12;
 253         uint32_t created:1;
 254 };
 255
 256 /**
 257  * Verbs allocator needs a context to know in the callback which kind of
 258  * resources it is allocating.
 259  */
 260 struct mlx5_verbs_alloc_ctx {
 261         enum mlx5_verbs_alloc_type type; /* Kind of object being allocated. */
 262         const void *obj; /* Pointer to the DPDK object. */
 263 };
 264
 265 /* Flow drop context necessary due to Verbs API. */
 266 struct mlx5_drop {
 267         struct mlx5_hrxq *hrxq; /* Hash Rx queue queue. */
 268         struct mlx5_rxq_obj *rxq; /* Rx queue object. */
 269 };
 270
 271 #define MLX5_COUNTERS_PER_POOL 512
 272 #define MLX5_MAX_PENDING_QUERIES 4
 273 #define MLX5_CNT_CONTAINER_RESIZE 64
 274 #define MLX5_CNT_AGE_OFFSET 0x80000000
 275 #define CNT_SIZE (sizeof(struct mlx5_flow_counter))
 276 #define CNTEXT_SIZE (sizeof(struct mlx5_flow_counter_ext))
 277 #define AGE_SIZE (sizeof(struct mlx5_age_param))
 278 #define MLX5_AGING_TIME_DELAY   7
 279 #define CNT_POOL_TYPE_EXT       (1 << 0)
 280 #define CNT_POOL_TYPE_AGE       (1 << 1)
 281 #define IS_EXT_POOL(pool) (((pool)->type) & CNT_POOL_TYPE_EXT)
 282 #define IS_AGE_POOL(pool) (((pool)->type) & CNT_POOL_TYPE_AGE)
 283 #define MLX_CNT_IS_AGE(counter) ((counter) & MLX5_CNT_AGE_OFFSET ? 1 : 0)
 284 #define MLX5_CNT_LEN(pool) \
 285         (CNT_SIZE + \
 286         (IS_AGE_POOL(pool) ? AGE_SIZE : 0) + \
 287         (IS_EXT_POOL(pool) ? CNTEXT_SIZE : 0))
 288 #define MLX5_POOL_GET_CNT(pool, index) \
 289         ((struct mlx5_flow_counter *) \
 290         ((uint8_t *)((pool) + 1) + (index) * (MLX5_CNT_LEN(pool))))
 291 #define MLX5_CNT_ARRAY_IDX(pool, cnt) \
 292         ((int)(((uint8_t *)(cnt) - (uint8_t *)((pool) + 1)) / \
 293         MLX5_CNT_LEN(pool)))
 294 /*
 295  * The pool index and offset of counter in the pool array makes up the
 296  * counter index. In case the counter is from pool 0 and offset 0, it
 297  * should plus 1 to avoid index 0, since 0 means invalid counter index
 298  * currently.
 299  */
 300 #define MLX5_MAKE_CNT_IDX(pi, offset) \
 301         ((pi) * MLX5_COUNTERS_PER_POOL + (offset) + 1)
 302 #define MLX5_CNT_TO_CNT_EXT(pool, cnt) \
 303         ((struct mlx5_flow_counter_ext *)\
 304         ((uint8_t *)((cnt) + 1) + \
 305         (IS_AGE_POOL(pool) ? AGE_SIZE : 0)))
 306 #define MLX5_GET_POOL_CNT_EXT(pool, offset) \
 307         MLX5_CNT_TO_CNT_EXT(pool, MLX5_POOL_GET_CNT((pool), (offset)))
 308 #define MLX5_CNT_TO_AGE(cnt) \
 309         ((struct mlx5_age_param *)((cnt) + 1))
 310 /*
 311  * The maximum single counter is 0x800000 as MLX5_CNT_BATCH_OFFSET
 312  * defines. The pool size is 512, pool index should never reach
 313  * INT16_MAX.
 314  */
 315 #define POOL_IDX_INVALID UINT16_MAX
 316
 317 struct mlx5_flow_counter_pool;
 318
 319 /*age status*/
 320 enum {
 321         AGE_FREE, /* Initialized state. */
 322         AGE_CANDIDATE, /* Counter assigned to flows. */
 323         AGE_TMOUT, /* Timeout, wait for rte_flow_get_aged_flows and destroy. */
 324 };
 325
 326 #define MLX5_CNT_CONTAINER(sh, batch, age) (&(sh)->cmng.ccont \
 327                                             [(batch) * 2 + (age)])
 328
 329 enum {
 330         MLX5_CCONT_TYPE_SINGLE,
 331         MLX5_CCONT_TYPE_SINGLE_FOR_AGE,
 332         MLX5_CCONT_TYPE_BATCH,
 333         MLX5_CCONT_TYPE_BATCH_FOR_AGE,
 334         MLX5_CCONT_TYPE_MAX,
 335 };
 336
 337 /* Counter age parameter. */
 338 struct mlx5_age_param {
 339         rte_atomic16_t state; /**< Age state. */
 340         uint16_t port_id; /**< Port id of the counter. */
 341         uint32_t timeout:15; /**< Age timeout in unit of 0.1sec. */
 342         uint32_t expire:16; /**< Expire time(0.1sec) in the future. */
 343         void *context; /**< Flow counter age context. */
 344 };
 345
 346 struct flow_counter_stats {
 347         uint64_t hits;
 348         uint64_t bytes;
 349 };
 350
 351 struct mlx5_flow_counter_pool;
 352 /* Generic counters information. */
 353 struct mlx5_flow_counter {
 354         TAILQ_ENTRY(mlx5_flow_counter) next;
 355         /**< Pointer to the next flow counter structure. */
 356         union {
 357                 uint64_t hits; /**< Reset value of hits packets. */
 358                 struct mlx5_flow_counter_pool *pool; /**< Counter pool. */
 359         };
 360         uint64_t bytes; /**< Reset value of bytes. */
 361         void *action; /**< Pointer to the dv action. */
 362 };
 363
 364 /* Extend counters information for none batch counters. */
 365 struct mlx5_flow_counter_ext {
 366         uint32_t shared:1; /**< Share counter ID with other flow rules. */
 367         uint32_t batch: 1;
 368         uint32_t skipped:1; /* This counter is skipped or not. */
 369         /**< Whether the counter was allocated by batch command. */
 370         uint32_t ref_cnt:29; /**< Reference counter. */
 371         uint32_t id; /**< User counter ID. */
 372         union {  /**< Holds the counters for the rule. */
 373 #if defined(HAVE_IBV_DEVICE_COUNTERS_SET_V42)
 374                 struct ibv_counter_set *cs;
 375 #elif defined(HAVE_IBV_DEVICE_COUNTERS_SET_V45)
 376                 struct ibv_counters *cs;
 377 #endif
 378                 struct mlx5_devx_obj *dcs; /**< Counter Devx object. */
 379         };
 380 };
 381
 382 TAILQ_HEAD(mlx5_counters, mlx5_flow_counter);
 383
 384 /* Generic counter pool structure - query is in pool resolution. */
 385 struct mlx5_flow_counter_pool {
 386         TAILQ_ENTRY(mlx5_flow_counter_pool) next;
 387         struct mlx5_counters counters[2]; /* Free counter list. */
 388         union {
 389                 struct mlx5_devx_obj *min_dcs;
 390                 rte_atomic64_t a64_dcs;
 391         };
 392         /* The devx object of the minimum counter ID. */
 393         uint32_t index:28; /* Pool index in container. */
 394         uint32_t type:2; /* Memory type behind the counter array. */
 395         uint32_t skip_cnt:1; /* Pool contains skipped counter. */
 396         volatile uint32_t query_gen:1; /* Query round. */
 397         rte_spinlock_t sl; /* The pool lock. */
 398         struct mlx5_counter_stats_raw *raw;
 399         struct mlx5_counter_stats_raw *raw_hw; /* The raw on HW working. */
 400 };
 401
 402 struct mlx5_counter_stats_raw;
 403
 404 /* Memory management structure for group of counter statistics raws. */
 405 struct mlx5_counter_stats_mem_mng {
 406         LIST_ENTRY(mlx5_counter_stats_mem_mng) next;
 407         struct mlx5_counter_stats_raw *raws;
 408         struct mlx5_devx_obj *dm;
 409         void *umem;
 410 };
 411
 412 /* Raw memory structure for the counter statistics values of a pool. */
 413 struct mlx5_counter_stats_raw {
 414         LIST_ENTRY(mlx5_counter_stats_raw) next;
 415         int min_dcs_id;
 416         struct mlx5_counter_stats_mem_mng *mem_mng;
 417         volatile struct flow_counter_stats *data;
 418 };
 419
 420 TAILQ_HEAD(mlx5_counter_pools, mlx5_flow_counter_pool);
 421
 422 /* Container structure for counter pools. */
 423 struct mlx5_pools_container {
 424         rte_atomic16_t n_valid; /* Number of valid pools. */
 425         uint16_t n; /* Number of pools. */
 426         uint16_t last_pool_idx; /* Last used pool index */
 427         int min_id; /* The minimum counter ID in the pools. */
 428         int max_id; /* The maximum counter ID in the pools. */
 429         rte_spinlock_t resize_sl; /* The resize lock. */
 430         rte_spinlock_t csl; /* The counter free list lock. */
 431         struct mlx5_counters counters; /* Free counter list. */
 432         struct mlx5_counter_pools pool_list; /* Counter pool list. */
 433         struct mlx5_flow_counter_pool **pools; /* Counter pool array. */
 434         struct mlx5_counter_stats_mem_mng *mem_mng;
 435         /* Hold the memory management for the next allocated pools raws. */
 436 };
 437
 438 /* Counter global management structure. */
 439 struct mlx5_flow_counter_mng {
 440         struct mlx5_pools_container ccont[MLX5_CCONT_TYPE_MAX];
 441         struct mlx5_counters flow_counters; /* Legacy flow counter list. */
 442         uint8_t pending_queries;
 443         uint8_t batch;
 444         uint16_t pool_index;
 445         uint8_t age;
 446         uint8_t query_thread_on;
 447         LIST_HEAD(mem_mngs, mlx5_counter_stats_mem_mng) mem_mngs;
 448         LIST_HEAD(stat_raws, mlx5_counter_stats_raw) free_stat_raws;
 449 };
 450
 451 /* Default miss action resource structure. */
 452 struct mlx5_flow_default_miss_resource {
 453         void *action; /* Pointer to the rdma-core action. */
 454         rte_atomic32_t refcnt; /* Default miss action reference counter. */
 455 };
 456
 457 #define MLX5_AGE_EVENT_NEW              1
 458 #define MLX5_AGE_TRIGGER                2
 459 #define MLX5_AGE_SET(age_info, BIT) \
 460         ((age_info)->flags |= (1 << (BIT)))
 461 #define MLX5_AGE_GET(age_info, BIT) \
 462         ((age_info)->flags & (1 << (BIT)))
 463 #define GET_PORT_AGE_INFO(priv) \
 464         (&((priv)->sh->port[(priv)->dev_port - 1].age_info))
 465
 466 /* Aging information for per port. */
 467 struct mlx5_age_info {
 468         uint8_t flags; /*Indicate if is new event or need be trigered*/
 469         struct mlx5_counters aged_counters; /* Aged flow counter list. */
 470         rte_spinlock_t aged_sl; /* Aged flow counter list lock. */
 471 };
 472
 473 /* Per port data of shared IB device. */
 474 struct mlx5_dev_shared_port {
 475         uint32_t ih_port_id;
 476         uint32_t devx_ih_port_id;
 477         /*
 478          * Interrupt handler port_id. Used by shared interrupt
 479          * handler to find the corresponding rte_eth device
 480          * by IB port index. If value is equal or greater
 481          * RTE_MAX_ETHPORTS it means there is no subhandler
 482          * installed for specified IB port index.
 483          */
 484         struct mlx5_age_info age_info;
 485         /* Aging information for per port. */
 486 };
 487
 488 /* Table key of the hash organization. */
 489 union mlx5_flow_tbl_key {
 490         struct {
 491                 /* Table ID should be at the lowest address. */
 492                 uint32_t table_id;      /**< ID of the table. */
 493                 uint16_t reserved;      /**< must be zero for comparison. */
 494                 uint8_t domain;         /**< 1 - FDB, 0 - NIC TX/RX. */
 495                 uint8_t direction;      /**< 1 - egress, 0 - ingress. */
 496         };
 497         uint64_t v64;                   /**< full 64bits value of key */
 498 };
 499
 500 /* Table structure. */
 501 struct mlx5_flow_tbl_resource {
 502         void *obj; /**< Pointer to DR table object. */
 503         rte_atomic32_t refcnt; /**< Reference counter. */
 504 };
 505
 506 #define MLX5_MAX_TABLES UINT16_MAX
 507 #define MLX5_FLOW_TABLE_LEVEL_METER (UINT16_MAX - 3)
 508 #define MLX5_FLOW_TABLE_LEVEL_SUFFIX (UINT16_MAX - 2)
 509 #define MLX5_HAIRPIN_TX_TABLE (UINT16_MAX - 1)
 510 /* Reserve the last two tables for metadata register copy. */
 511 #define MLX5_FLOW_MREG_ACT_TABLE_GROUP (MLX5_MAX_TABLES - 1)
 512 #define MLX5_FLOW_MREG_CP_TABLE_GROUP (MLX5_MAX_TABLES - 2)
 513 /* Tables for metering splits should be added here. */
 514 #define MLX5_MAX_TABLES_EXTERNAL (MLX5_MAX_TABLES - 3)
 515 #define MLX5_MAX_TABLES_FDB UINT16_MAX
 516
 517 /* ID generation structure. */
 518 struct mlx5_flow_id_pool {
 519         uint32_t *free_arr; /**< Pointer to the a array of free values. */
 520         uint32_t base_index;
 521         /**< The next index that can be used without any free elements. */
 522         uint32_t *curr; /**< Pointer to the index to pop. */
 523         uint32_t *last; /**< Pointer to the last element in the empty arrray. */
 524         uint32_t max_id; /**< Maximum id can be allocated from the pool. */
 525 };
 526
 527 /* Tx pacing queue structure - for Clock and Rearm queues. */
 528 struct mlx5_txpp_wq {
 529         /* Completion Queue related data.*/
 530         struct mlx5_devx_obj *cq;
 531         struct mlx5dv_devx_umem *cq_umem;
 532         union {
 533                 volatile void *cq_buf;
 534                 volatile struct mlx5_cqe *cqes;
 535         };
 536         volatile uint32_t *cq_dbrec;
 537         uint32_t cq_ci:24;
 538         uint32_t arm_sn:2;
 539         /* Send Queue related data.*/
 540         struct mlx5_devx_obj *sq;
 541         struct mlx5dv_devx_umem *sq_umem;
 542         union {
 543                 volatile void *sq_buf;
 544                 volatile struct mlx5_wqe *wqes;
 545         };
 546         uint16_t sq_size; /* Number of WQEs in the queue. */
 547         uint16_t sq_ci; /* Next WQE to execute. */
 548         volatile uint32_t *sq_dbrec;
 549 };
 550
 551 /* Tx packet pacing internal timestamp. */
 552 struct mlx5_txpp_ts {
 553         rte_atomic64_t ci_ts;
 554         rte_atomic64_t ts;
 555 };
 556
 557 /* Tx packet pacing structure. */
 558 struct mlx5_dev_txpp {
 559         pthread_mutex_t mutex; /* Pacing create/destroy mutex. */
 560         uint32_t refcnt; /* Pacing reference counter. */
 561         uint32_t freq; /* Timestamp frequency, Hz. */
 562         uint32_t tick; /* Completion tick duration in nanoseconds. */
 563         uint32_t test; /* Packet pacing test mode. */
 564         int32_t skew; /* Scheduling skew. */
 565         uint32_t eqn; /* Event Queue number. */
 566         struct rte_intr_handle intr_handle; /* Periodic interrupt. */
 567         struct mlx5dv_devx_event_channel *echan; /* Event Channel. */
 568         struct mlx5_txpp_wq clock_queue; /* Clock Queue. */
 569         struct mlx5_txpp_wq rearm_queue; /* Clock Queue. */
 570         struct mlx5dv_pp *pp; /* Packet pacing context. */
 571         uint16_t pp_id; /* Packet pacing context index. */
 572         uint16_t ts_n; /* Number of captured timestamps. */
 573         uint16_t ts_p; /* Pointer to statisticks timestamp. */
 574         struct mlx5_txpp_ts *tsa; /* Timestamps sliding window stats. */
 575         struct mlx5_txpp_ts ts; /* Cached completion id/timestamp. */
 576         uint32_t sync_lost:1; /* ci/timestamp synchronization lost. */
 577         /* Statistics counters. */
 578         rte_atomic32_t err_miss_int; /* Missed service interrupt. */
 579         rte_atomic32_t err_rearm_queue; /* Rearm Queue errors. */
 580         rte_atomic32_t err_clock_queue; /* Clock Queue errors. */
 581         rte_atomic32_t err_ts_past; /* Timestamp in the past. */
 582         rte_atomic32_t err_ts_future; /* Timestamp in the distant future. */
 583 };
 584
 585 /* Supported flex parser profile ID. */
 586 enum mlx5_flex_parser_profile_id {
 587         MLX5_FLEX_PARSER_ECPRI_0 = 0,
 588         MLX5_FLEX_PARSER_MAX = 8,
 589 };
 590
 591 /* Sample ID information of flex parser structure. */
 592 struct mlx5_flex_parser_profiles {
 593         uint32_t num;           /* Actual number of samples. */
 594         uint32_t ids[8];        /* Sample IDs for this profile. */
 595         uint8_t offset[8];      /* Bytes offset of each parser. */
 596         void *obj;              /* Flex parser node object. */
 597 };
 598
 599 /*
 600  * Shared Infiniband device context for Master/Representors
 601  * which belong to same IB device with multiple IB ports.
 602  **/
 603 struct mlx5_dev_ctx_shared {
 604         LIST_ENTRY(mlx5_dev_ctx_shared) next;
 605         uint32_t refcnt;
 606         uint32_t devx:1; /* Opened with DV. */
 607         uint32_t max_port; /* Maximal IB device port index. */
 608         void *ctx; /* Verbs/DV/DevX context. */
 609         void *pd; /* Protection Domain. */
 610         uint32_t pdn; /* Protection Domain number. */
 611         uint32_t tdn; /* Transport Domain number. */
 612         char ibdev_name[DEV_SYSFS_NAME_MAX]; /* SYSFS dev name. */
 613         char ibdev_path[DEV_SYSFS_PATH_MAX]; /* SYSFS dev path for secondary */
 614         struct mlx5_dev_attr device_attr; /* Device properties. */
 615         int numa_node; /* Numa node of backing physical device. */
 616         LIST_ENTRY(mlx5_dev_ctx_shared) mem_event_cb;
 617         /**< Called by memory event callback. */
 618         struct mlx5_mr_share_cache share_cache;
 619         /* Packet pacing related structure. */
 620         struct mlx5_dev_txpp txpp;
 621         /* Shared DV/DR flow data section. */
 622         pthread_mutex_t dv_mutex; /* DV context mutex. */
 623         uint32_t dv_meta_mask; /* flow META metadata supported mask. */
 624         uint32_t dv_mark_mask; /* flow MARK metadata supported mask. */
 625         uint32_t dv_regc0_mask; /* available bits of metatada reg_c[0]. */
 626         uint32_t dv_refcnt; /* DV/DR data reference counter. */
 627         void *fdb_domain; /* FDB Direct Rules name space handle. */
 628         void *rx_domain; /* RX Direct Rules name space handle. */
 629         void *tx_domain; /* TX Direct Rules name space handle. */
 630 #ifndef RTE_ARCH_64
 631         rte_spinlock_t uar_lock_cq; /* CQs share a common distinct UAR */
 632         rte_spinlock_t uar_lock[MLX5_UAR_PAGE_NUM_MAX];
 633         /* UAR same-page access control required in 32bit implementations. */
 634 #endif
 635         struct mlx5_hlist *flow_tbls;
 636         /* Direct Rules tables for FDB, NIC TX+RX */
 637         void *esw_drop_action; /* Pointer to DR E-Switch drop action. */
 638         void *pop_vlan_action; /* Pointer to DR pop VLAN action. */
 639         uint32_t encaps_decaps; /* Encap/decap action indexed memory list. */
 640         struct mlx5_hlist *modify_cmds;
 641         struct mlx5_hlist *tag_table;
 642         uint32_t port_id_action_list; /* List of port ID actions. */
 643         uint32_t push_vlan_action_list; /* List of push VLAN actions. */
 644         struct mlx5_flow_counter_mng cmng; /* Counters management structure. */
 645         struct mlx5_flow_default_miss_resource default_miss;
 646         /* Default miss action resource structure. */
 647         struct mlx5_indexed_pool *ipool[MLX5_IPOOL_MAX];
 648         /* Memory Pool for mlx5 flow resources. */
 649         struct mlx5_l3t_tbl *cnt_id_tbl; /* Shared counter lookup table. */
 650         /* Shared interrupt handler section. */
 651         struct rte_intr_handle intr_handle; /* Interrupt handler for device. */
 652         struct rte_intr_handle intr_handle_devx; /* DEVX interrupt handler. */
 653         void *devx_comp; /* DEVX async comp obj. */
 654         struct mlx5_devx_obj *tis; /* TIS object. */
 655         struct mlx5_devx_obj *td; /* Transport domain. */
 656         struct mlx5_flow_id_pool *flow_id_pool; /* Flow ID pool. */
 657         struct mlx5dv_devx_uar *tx_uar; /* Tx/packer pacing shared UAR. */
 658         struct mlx5_flex_parser_profiles fp[MLX5_FLEX_PARSER_MAX];
 659         /* Flex parser profiles information. */
 660         struct mlx5dv_devx_uar *devx_rx_uar; /* DevX UAR for Rx. */
 661         struct mlx5_dev_shared_port port[]; /* per device port data array. */
 662 };
 663
 664 /* Per-process private structure. */
 665 struct mlx5_proc_priv {
 666         size_t uar_table_sz;
 667         /* Size of UAR register table. */
 668         void *uar_table[];
 669         /* Table of UAR registers for each process. */
 670 };
 671
 672 /* MTR profile list. */
 673 TAILQ_HEAD(mlx5_mtr_profiles, mlx5_flow_meter_profile);
 674 /* MTR list. */
 675 TAILQ_HEAD(mlx5_flow_meters, mlx5_flow_meter);
 676
 677 #define MLX5_PROC_PRIV(port_id) \
 678         ((struct mlx5_proc_priv *)rte_eth_devices[port_id].process_private)
 679
 680 struct mlx5_priv {
 681         struct rte_eth_dev_data *dev_data;  /* Pointer to device data. */
 682         struct mlx5_dev_ctx_shared *sh; /* Shared device context. */
 683         uint32_t dev_port; /* Device port number. */
 684         struct rte_pci_device *pci_dev; /* Backend PCI device. */
 685         struct rte_ether_addr mac[MLX5_MAX_MAC_ADDRESSES]; /* MAC addresses. */
 686         BITFIELD_DECLARE(mac_own, uint64_t, MLX5_MAX_MAC_ADDRESSES);
 687         /* Bit-field of MAC addresses owned by the PMD. */
 688         uint16_t vlan_filter[MLX5_MAX_VLAN_IDS]; /* VLAN filters table. */
 689         unsigned int vlan_filter_n; /* Number of configured VLAN filters. */
 690         /* Device properties. */
 691         uint16_t mtu; /* Configured MTU. */
 692         unsigned int isolated:1; /* Whether isolated mode is enabled. */
 693         unsigned int representor:1; /* Device is a port representor. */
 694         unsigned int master:1; /* Device is a E-Switch master. */
 695         unsigned int dr_shared:1; /* DV/DR data is shared. */
 696         unsigned int txpp_en:1; /* Tx packet pacing enabled. */
 697         unsigned int counter_fallback:1; /* Use counter fallback management. */
 698         unsigned int mtr_en:1; /* Whether support meter. */
 699         unsigned int mtr_reg_share:1; /* Whether support meter REG_C share. */
 700         uint16_t domain_id; /* Switch domain identifier. */
 701         uint16_t vport_id; /* Associated VF vport index (if any). */
 702         uint32_t vport_meta_tag; /* Used for vport index match ove VF LAG. */
 703         uint32_t vport_meta_mask; /* Used for vport index field match mask. */
 704         int32_t representor_id; /* Port representor identifier. */
 705         int32_t pf_bond; /* >=0 means PF index in bonding configuration. */
 706         unsigned int if_index; /* Associated kernel network device index. */
 707         /* RX/TX queues. */
 708         unsigned int rxqs_n; /* RX queues array size. */
 709         unsigned int txqs_n; /* TX queues array size. */
 710         struct mlx5_rxq_data *(*rxqs)[]; /* RX queues. */
 711         struct mlx5_txq_data *(*txqs)[]; /* TX queues. */
 712         struct rte_mempool *mprq_mp; /* Mempool for Multi-Packet RQ. */
 713         struct rte_eth_rss_conf rss_conf; /* RSS configuration. */
 714         unsigned int (*reta_idx)[]; /* RETA index table. */
 715         unsigned int reta_idx_n; /* RETA index size. */
 716         struct mlx5_drop drop_queue; /* Flow drop queues. */
 717         uint32_t flows; /* RTE Flow rules. */
 718         uint32_t ctrl_flows; /* Control flow rules. */
 719         void *inter_flows; /* Intermediate resources for flow creation. */
 720         void *rss_desc; /* Intermediate rss description resources. */
 721         int flow_idx; /* Intermediate device flow index. */
 722         int flow_nested_idx; /* Intermediate device flow index, nested. */
 723         LIST_HEAD(rxq, mlx5_rxq_ctrl) rxqsctrl; /* DPDK Rx queues. */
 724         LIST_HEAD(rxqobj, mlx5_rxq_obj) rxqsobj; /* Verbs/DevX Rx queues. */
 725         uint32_t hrxqs; /* Verbs Hash Rx queues. */
 726         LIST_HEAD(txq, mlx5_txq_ctrl) txqsctrl; /* DPDK Tx queues. */
 727         LIST_HEAD(txqobj, mlx5_txq_obj) txqsobj; /* Verbs/DevX Tx queues. */
 728         /* Indirection tables. */
 729         LIST_HEAD(ind_tables, mlx5_ind_table_obj) ind_tbls;
 730         /* Pointer to next element. */
 731         rte_atomic32_t refcnt; /**< Reference counter. */
 732         /**< Verbs modify header action object. */
 733         uint8_t ft_type; /**< Flow table type, Rx or Tx. */
 734         uint8_t max_lro_msg_size;
 735         /* Tags resources cache. */
 736         uint32_t link_speed_capa; /* Link speed capabilities. */
 737         struct mlx5_xstats_ctrl xstats_ctrl; /* Extended stats control. */
 738         struct mlx5_stats_ctrl stats_ctrl; /* Stats control. */
 739         struct mlx5_dev_config config; /* Device configuration. */
 740         struct mlx5_verbs_alloc_ctx verbs_alloc_ctx;
 741         /* Context for Verbs allocator. */
 742         int nl_socket_rdma; /* Netlink socket (NETLINK_RDMA). */
 743         int nl_socket_route; /* Netlink socket (NETLINK_ROUTE). */
 744         struct mlx5_dbr_page_list dbrpgs; /* Door-bell pages. */
 745         struct mlx5_nl_vlan_vmwa_context *vmwa_context; /* VLAN WA context. */
 746         struct mlx5_flow_id_pool *qrss_id_pool;
 747         struct mlx5_hlist *mreg_cp_tbl;
 748         /* Hash table of Rx metadata register copy table. */
 749         uint8_t mtr_sfx_reg; /* Meter prefix-suffix flow match REG_C. */
 750         uint8_t mtr_color_reg; /* Meter color match REG_C. */
 751         struct mlx5_mtr_profiles flow_meter_profiles; /* MTR profile list. */
 752         struct mlx5_flow_meters flow_meters; /* MTR list. */
 753         uint8_t skip_default_rss_reta; /* Skip configuration of default reta. */
 754         uint8_t fdb_def_rule; /* Whether fdb jump to table 1 is configured. */
 755         struct mlx5_mp_id mp_id; /* ID of a multi-process process */
 756         LIST_HEAD(fdir, mlx5_fdir_flow) fdir_flows; /* fdir flows. */
 757 };
 758
 759 #define PORT_ID(priv) ((priv)->dev_data->port_id)
 760 #define ETH_DEV(priv) (&rte_eth_devices[PORT_ID(priv)])
 761
 762 /* mlx5.c */
 763
 764 int mlx5_getenv_int(const char *);
 765 int mlx5_proc_priv_init(struct rte_eth_dev *dev);
 766 int mlx5_udp_tunnel_port_add(struct rte_eth_dev *dev,
 767                               struct rte_eth_udp_tunnel *udp_tunnel);
 768 uint16_t mlx5_eth_find_next(uint16_t port_id, struct rte_pci_device *pci_dev);
 769 void mlx5_dev_close(struct rte_eth_dev *dev);
 770
 771 /* Macro to iterate over all valid ports for mlx5 driver. */
 772 #define MLX5_ETH_FOREACH_DEV(port_id, pci_dev) \
 773         for (port_id = mlx5_eth_find_next(0, pci_dev); \
 774              port_id < RTE_MAX_ETHPORTS; \
 775              port_id = mlx5_eth_find_next(port_id + 1, pci_dev))
 776 int mlx5_args(struct mlx5_dev_config *config, struct rte_devargs *devargs);
 777 struct mlx5_dev_ctx_shared *
 778 mlx5_alloc_shared_dev_ctx(const struct mlx5_dev_spawn_data *spawn,
 779                            const struct mlx5_dev_config *config);
 780 void mlx5_free_shared_dev_ctx(struct mlx5_dev_ctx_shared *sh);
 781 void mlx5_free_table_hash_list(struct mlx5_priv *priv);
 782 int mlx5_alloc_table_hash_list(struct mlx5_priv *priv);
 783 void mlx5_set_min_inline(struct mlx5_dev_spawn_data *spawn,
 784                          struct mlx5_dev_config *config);
 785 void mlx5_set_metadata_mask(struct rte_eth_dev *dev);
 786 int mlx5_dev_check_sibling_config(struct mlx5_priv *priv,
 787                                   struct mlx5_dev_config *config);
 788 int mlx5_dev_configure(struct rte_eth_dev *dev);
 789 int mlx5_dev_infos_get(struct rte_eth_dev *dev, struct rte_eth_dev_info *info);
 790 int mlx5_fw_version_get(struct rte_eth_dev *dev, char *fw_ver, size_t fw_size);
 791 int mlx5_dev_set_mtu(struct rte_eth_dev *dev, uint16_t mtu);
 792 int mlx5_hairpin_cap_get(struct rte_eth_dev *dev,
 793                          struct rte_eth_hairpin_cap *cap);
 794 bool mlx5_flex_parser_ecpri_exist(struct rte_eth_dev *dev);
 795 int mlx5_flex_parser_ecpri_alloc(struct rte_eth_dev *dev);
 796
 797 /* mlx5_ethdev.c */
 798
 799 int mlx5_dev_configure(struct rte_eth_dev *dev);
 800 int mlx5_fw_version_get(struct rte_eth_dev *dev, char *fw_ver,
 801                         size_t fw_size);
 802 int mlx5_dev_infos_get(struct rte_eth_dev *dev,
 803                        struct rte_eth_dev_info *info);
 804 const uint32_t *mlx5_dev_supported_ptypes_get(struct rte_eth_dev *dev);
 805 int mlx5_dev_set_mtu(struct rte_eth_dev *dev, uint16_t mtu);
 806 int mlx5_hairpin_cap_get(struct rte_eth_dev *dev,
 807                          struct rte_eth_hairpin_cap *cap);
 808 eth_rx_burst_t mlx5_select_rx_function(struct rte_eth_dev *dev);
 809 struct mlx5_priv *mlx5_port_to_eswitch_info(uint16_t port, bool valid);
 810 struct mlx5_priv *mlx5_dev_to_eswitch_info(struct rte_eth_dev *dev);
 811 int mlx5_dev_configure_rss_reta(struct rte_eth_dev *dev);
 812
 813 /* mlx5_ethdev_os.c */
 814
 815 unsigned int mlx5_ifindex(const struct rte_eth_dev *dev);
 816 int mlx5_get_mac(struct rte_eth_dev *dev, uint8_t (*mac)[RTE_ETHER_ADDR_LEN]);
 817 int mlx5_get_mtu(struct rte_eth_dev *dev, uint16_t *mtu);
 818 int mlx5_set_mtu(struct rte_eth_dev *dev, uint16_t mtu);
 819 int mlx5_read_clock(struct rte_eth_dev *dev, uint64_t *clock);
 820 int mlx5_link_update(struct rte_eth_dev *dev, int wait_to_complete);
 821 int mlx5_dev_get_flow_ctrl(struct rte_eth_dev *dev,
 822                            struct rte_eth_fc_conf *fc_conf);
 823 int mlx5_dev_set_flow_ctrl(struct rte_eth_dev *dev,
 824                            struct rte_eth_fc_conf *fc_conf);
 825 void mlx5_dev_interrupt_handler(void *arg);
 826 void mlx5_dev_interrupt_handler_devx(void *arg);
 827 int mlx5_set_link_down(struct rte_eth_dev *dev);
 828 int mlx5_set_link_up(struct rte_eth_dev *dev);
 829 int mlx5_is_removed(struct rte_eth_dev *dev);
 830 int mlx5_sysfs_switch_info(unsigned int ifindex,
 831                            struct mlx5_switch_info *info);
 832 void mlx5_translate_port_name(const char *port_name_in,
 833                               struct mlx5_switch_info *port_info_out);
 834 void mlx5_intr_callback_unregister(const struct rte_intr_handle *handle,
 835                                    rte_intr_callback_fn cb_fn, void *cb_arg);
 836 int mlx5_get_module_info(struct rte_eth_dev *dev,
 837                          struct rte_eth_dev_module_info *modinfo);
 838 int mlx5_get_module_eeprom(struct rte_eth_dev *dev,
 839                            struct rte_dev_eeprom_info *info);
 840 int mlx5_os_read_dev_stat(struct mlx5_priv *priv,
 841                           const char *ctr_name, uint64_t *stat);
 842 int mlx5_os_read_dev_counters(struct rte_eth_dev *dev, uint64_t *stats);
 843 int mlx5_os_get_stats_n(struct rte_eth_dev *dev);
 844 void mlx5_os_stats_init(struct rte_eth_dev *dev);
 845
 846 /* mlx5_mac.c */
 847
 848 void mlx5_mac_addr_remove(struct rte_eth_dev *dev, uint32_t index);
 849 int mlx5_mac_addr_add(struct rte_eth_dev *dev, struct rte_ether_addr *mac,
 850                       uint32_t index, uint32_t vmdq);
 851 struct mlx5_nl_vlan_vmwa_context *mlx5_vlan_vmwa_init
 852                                     (struct rte_eth_dev *dev, uint32_t ifindex);
 853 int mlx5_mac_addr_set(struct rte_eth_dev *dev, struct rte_ether_addr *mac_addr);
 854 int mlx5_set_mc_addr_list(struct rte_eth_dev *dev,
 855                         struct rte_ether_addr *mc_addr_set,
 856                         uint32_t nb_mc_addr);
 857
 858 /* mlx5_rss.c */
 859
 860 int mlx5_rss_hash_update(struct rte_eth_dev *dev,
 861                          struct rte_eth_rss_conf *rss_conf);
 862 int mlx5_rss_hash_conf_get(struct rte_eth_dev *dev,
 863                            struct rte_eth_rss_conf *rss_conf);
 864 int mlx5_rss_reta_index_resize(struct rte_eth_dev *dev, unsigned int reta_size);
 865 int mlx5_dev_rss_reta_query(struct rte_eth_dev *dev,
 866                             struct rte_eth_rss_reta_entry64 *reta_conf,
 867                             uint16_t reta_size);
 868 int mlx5_dev_rss_reta_update(struct rte_eth_dev *dev,
 869                              struct rte_eth_rss_reta_entry64 *reta_conf,
 870                              uint16_t reta_size);
 871
 872 /* mlx5_rxmode.c */
 873
 874 int mlx5_promiscuous_enable(struct rte_eth_dev *dev);
 875 int mlx5_promiscuous_disable(struct rte_eth_dev *dev);
 876 int mlx5_allmulticast_enable(struct rte_eth_dev *dev);
 877 int mlx5_allmulticast_disable(struct rte_eth_dev *dev);
 878
 879 /* mlx5_stats.c */
 880
 881 int mlx5_stats_get(struct rte_eth_dev *dev, struct rte_eth_stats *stats);
 882 int mlx5_stats_reset(struct rte_eth_dev *dev);
 883 int mlx5_xstats_get(struct rte_eth_dev *dev, struct rte_eth_xstat *stats,
 884                     unsigned int n);
 885 int mlx5_xstats_reset(struct rte_eth_dev *dev);
 886 int mlx5_xstats_get_names(struct rte_eth_dev *dev __rte_unused,
 887                           struct rte_eth_xstat_name *xstats_names,
 888                           unsigned int n);
 889
 890 /* mlx5_vlan.c */
 891
 892 int mlx5_vlan_filter_set(struct rte_eth_dev *dev, uint16_t vlan_id, int on);
 893 void mlx5_vlan_strip_queue_set(struct rte_eth_dev *dev, uint16_t queue, int on);
 894 int mlx5_vlan_offload_set(struct rte_eth_dev *dev, int mask);
 895 void mlx5_vlan_vmwa_exit(struct mlx5_nl_vlan_vmwa_context *ctx);
 896 void mlx5_vlan_vmwa_release(struct rte_eth_dev *dev,
 897                             struct mlx5_vf_vlan *vf_vlan);
 898 void mlx5_vlan_vmwa_acquire(struct rte_eth_dev *dev,
 899                             struct mlx5_vf_vlan *vf_vlan);
 900
 901 /* mlx5_trigger.c */
 902
 903 int mlx5_dev_start(struct rte_eth_dev *dev);
 904 void mlx5_dev_stop(struct rte_eth_dev *dev);
 905 int mlx5_traffic_enable(struct rte_eth_dev *dev);
 906 void mlx5_traffic_disable(struct rte_eth_dev *dev);
 907 int mlx5_traffic_restart(struct rte_eth_dev *dev);
 908
 909 /* mlx5_flow.c */
 910
 911 int mlx5_flow_discover_mreg_c(struct rte_eth_dev *eth_dev);
 912 bool mlx5_flow_ext_mreg_supported(struct rte_eth_dev *dev);
 913 void mlx5_flow_print(struct rte_flow *flow);
 914 int mlx5_flow_validate(struct rte_eth_dev *dev,
 915                        const struct rte_flow_attr *attr,
 916                        const struct rte_flow_item items[],
 917                        const struct rte_flow_action actions[],
 918                        struct rte_flow_error *error);
 919 struct rte_flow *mlx5_flow_create(struct rte_eth_dev *dev,
 920                                   const struct rte_flow_attr *attr,
 921                                   const struct rte_flow_item items[],
 922                                   const struct rte_flow_action actions[],
 923                                   struct rte_flow_error *error);
 924 int mlx5_flow_destroy(struct rte_eth_dev *dev, struct rte_flow *flow,
 925                       struct rte_flow_error *error);
 926 void mlx5_flow_list_flush(struct rte_eth_dev *dev, uint32_t *list, bool active);
 927 int mlx5_flow_flush(struct rte_eth_dev *dev, struct rte_flow_error *error);
 928 int mlx5_flow_query(struct rte_eth_dev *dev, struct rte_flow *flow,
 929                     const struct rte_flow_action *action, void *data,
 930                     struct rte_flow_error *error);
 931 int mlx5_flow_isolate(struct rte_eth_dev *dev, int enable,
 932                       struct rte_flow_error *error);
 933 int mlx5_dev_filter_ctrl(struct rte_eth_dev *dev,
 934                          enum rte_filter_type filter_type,
 935                          enum rte_filter_op filter_op,
 936                          void *arg);
 937 int mlx5_flow_start(struct rte_eth_dev *dev, uint32_t *list);
 938 void mlx5_flow_stop(struct rte_eth_dev *dev, uint32_t *list);
 939 int mlx5_flow_start_default(struct rte_eth_dev *dev);
 940 void mlx5_flow_stop_default(struct rte_eth_dev *dev);
 941 void mlx5_flow_alloc_intermediate(struct rte_eth_dev *dev);
 942 void mlx5_flow_free_intermediate(struct rte_eth_dev *dev);
 943 int mlx5_flow_verify(struct rte_eth_dev *dev);
 944 int mlx5_ctrl_flow_source_queue(struct rte_eth_dev *dev, uint32_t queue);
 945 int mlx5_ctrl_flow_vlan(struct rte_eth_dev *dev,
 946                         struct rte_flow_item_eth *eth_spec,
 947                         struct rte_flow_item_eth *eth_mask,
 948                         struct rte_flow_item_vlan *vlan_spec,
 949                         struct rte_flow_item_vlan *vlan_mask);
 950 int mlx5_ctrl_flow(struct rte_eth_dev *dev,
 951                    struct rte_flow_item_eth *eth_spec,
 952                    struct rte_flow_item_eth *eth_mask);
 953 int mlx5_flow_lacp_miss(struct rte_eth_dev *dev);
 954 struct rte_flow *mlx5_flow_create_esw_table_zero_flow(struct rte_eth_dev *dev);
 955 int mlx5_flow_create_drop_queue(struct rte_eth_dev *dev);
 956 void mlx5_flow_delete_drop_queue(struct rte_eth_dev *dev);
 957 void mlx5_flow_async_pool_query_handle(struct mlx5_dev_ctx_shared *sh,
 958                                        uint64_t async_id, int status);
 959 void mlx5_set_query_alarm(struct mlx5_dev_ctx_shared *sh);
 960 void mlx5_flow_query_alarm(void *arg);
 961 uint32_t mlx5_counter_alloc(struct rte_eth_dev *dev);
 962 void mlx5_counter_free(struct rte_eth_dev *dev, uint32_t cnt);
 963 int mlx5_counter_query(struct rte_eth_dev *dev, uint32_t cnt,
 964                        bool clear, uint64_t *pkts, uint64_t *bytes);
 965 int mlx5_flow_dev_dump(struct rte_eth_dev *dev, FILE *file,
 966                        struct rte_flow_error *error);
 967 void mlx5_flow_rxq_dynf_metadata_set(struct rte_eth_dev *dev);
 968 int mlx5_flow_get_aged_flows(struct rte_eth_dev *dev, void **contexts,
 969                         uint32_t nb_contexts, struct rte_flow_error *error);
 970
 971 /* mlx5_mp_os.c */
 972
 973 int mlx5_mp_os_primary_handle(const struct rte_mp_msg *mp_msg,
 974                               const void *peer);
 975 int mlx5_mp_os_secondary_handle(const struct rte_mp_msg *mp_msg,
 976                                 const void *peer);
 977 void mlx5_mp_os_req_start_rxtx(struct rte_eth_dev *dev);
 978 void mlx5_mp_os_req_stop_rxtx(struct rte_eth_dev *dev);
 979 int mlx5_mp_os_req_queue_control(struct rte_eth_dev *dev, uint16_t queue_id,
 980                                  enum mlx5_mp_req_type req_type);
 981
 982 /* mlx5_socket.c */
 983
 984 int mlx5_pmd_socket_init(void);
 985
 986 /* mlx5_flow_meter.c */
 987
 988 int mlx5_flow_meter_ops_get(struct rte_eth_dev *dev, void *arg);
 989 struct mlx5_flow_meter *mlx5_flow_meter_find(struct mlx5_priv *priv,
 990                                              uint32_t meter_id);
 991 struct mlx5_flow_meter *mlx5_flow_meter_attach
 992                                         (struct mlx5_priv *priv,
 993                                          uint32_t meter_id,
 994                                          const struct rte_flow_attr *attr,
 995                                          struct rte_flow_error *error);
 996 void mlx5_flow_meter_detach(struct mlx5_flow_meter *fm);
 997
 998 /* mlx5_os.c */
 999 struct rte_pci_driver;
1000 int mlx5_os_get_dev_attr(void *ctx, struct mlx5_dev_attr *dev_attr);
1001 void mlx5_os_free_shared_dr(struct mlx5_priv *priv);
1002 int mlx5_os_open_device(const struct mlx5_dev_spawn_data *spawn,
1003                          const struct mlx5_dev_config *config,
1004                          struct mlx5_dev_ctx_shared *sh);
1005 int mlx5_os_get_pdn(void *pd, uint32_t *pdn);
1006 int mlx5_os_pci_probe(struct rte_pci_driver *pci_drv __rte_unused,
1007                        struct rte_pci_device *pci_dev);
1008 void mlx5_os_dev_shared_handler_install(struct mlx5_dev_ctx_shared *sh);
1009 void mlx5_os_dev_shared_handler_uninstall(struct mlx5_dev_ctx_shared *sh);
1010 void mlx5_os_set_reg_mr_cb(mlx5_reg_mr_t *reg_mr_cb,
1011                            mlx5_dereg_mr_t *dereg_mr_cb);
1012 void mlx5_os_mac_addr_remove(struct rte_eth_dev *dev, uint32_t index);
1013 int mlx5_os_mac_addr_add(struct rte_eth_dev *dev, struct rte_ether_addr *mac,
1014                          uint32_t index);
1015 int mlx5_os_vf_mac_addr_modify(struct mlx5_priv *priv, unsigned int iface_idx,
1016                                struct rte_ether_addr *mac_addr,
1017                                int vf_index);
1018 int mlx5_os_set_promisc(struct rte_eth_dev *dev, int enable);
1019 int mlx5_os_set_allmulti(struct rte_eth_dev *dev, int enable);
1020 int mlx5_os_set_nonblock_channel_fd(int fd);
1021
1022 /* mlx5_txpp.c */
1023
1024 int mlx5_txpp_start(struct rte_eth_dev *dev);
1025 void mlx5_txpp_stop(struct rte_eth_dev *dev);
1026 int mlx5_txpp_read_clock(struct rte_eth_dev *dev, uint64_t *timestamp);
1027 int mlx5_txpp_xstats_get(struct rte_eth_dev *dev,
1028                          struct rte_eth_xstat *stats,
1029                          unsigned int n, unsigned int n_used);
1030 int mlx5_txpp_xstats_reset(struct rte_eth_dev *dev);
1031 int mlx5_txpp_xstats_get_names(struct rte_eth_dev *dev,
1032                                struct rte_eth_xstat_name *xstats_names,
1033                                unsigned int n, unsigned int n_used);
1034 void mlx5_txpp_interrupt_handler(void *cb_arg);
1035
1036 /* mlx5_rxtx.c */
1037
1038 eth_tx_burst_t mlx5_select_tx_function(struct rte_eth_dev *dev);
1039
1040 #endif /* RTE_PMD_MLX5_H_ */