drivers/net/mlx5/mlx5.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright 2015 6WIND S.A.
   3  * Copyright 2015 Mellanox Technologies, Ltd
   4  */
   5
   6 #ifndef RTE_PMD_MLX5_H_
   7 #define RTE_PMD_MLX5_H_
   8
   9 #include <stddef.h>
  10 #include <stdbool.h>
  11 #include <stdint.h>
  12 #include <limits.h>
  13 #include <net/if.h>
  14 #include <netinet/in.h>
  15 #include <sys/queue.h>
  16
  17 /* Verbs header. */
  18 /* ISO C doesn't support unnamed structs/unions, disabling -pedantic. */
  19 #ifdef PEDANTIC
  20 #pragma GCC diagnostic ignored "-Wpedantic"
  21 #endif
  22 #include <infiniband/verbs.h>
  23 #ifdef PEDANTIC
  24 #pragma GCC diagnostic error "-Wpedantic"
  25 #endif
  26
  27 #include <rte_pci.h>
  28 #include <rte_ether.h>
  29 #include <rte_ethdev_driver.h>
  30 #include <rte_rwlock.h>
  31 #include <rte_interrupts.h>
  32 #include <rte_errno.h>
  33 #include <rte_flow.h>
  34
  35 #include "mlx5_utils.h"
  36 #include "mlx5_mr.h"
  37 #include "mlx5_autoconf.h"
  38 #include "mlx5_defs.h"
  39
  40 enum {
  41         PCI_VENDOR_ID_MELLANOX = 0x15b3,
  42 };
  43
  44 enum {
  45         PCI_DEVICE_ID_MELLANOX_CONNECTX4 = 0x1013,
  46         PCI_DEVICE_ID_MELLANOX_CONNECTX4VF = 0x1014,
  47         PCI_DEVICE_ID_MELLANOX_CONNECTX4LX = 0x1015,
  48         PCI_DEVICE_ID_MELLANOX_CONNECTX4LXVF = 0x1016,
  49         PCI_DEVICE_ID_MELLANOX_CONNECTX5 = 0x1017,
  50         PCI_DEVICE_ID_MELLANOX_CONNECTX5VF = 0x1018,
  51         PCI_DEVICE_ID_MELLANOX_CONNECTX5EX = 0x1019,
  52         PCI_DEVICE_ID_MELLANOX_CONNECTX5EXVF = 0x101a,
  53         PCI_DEVICE_ID_MELLANOX_CONNECTX5BF = 0xa2d2,
  54         PCI_DEVICE_ID_MELLANOX_CONNECTX5BFVF = 0xa2d3,
  55         PCI_DEVICE_ID_MELLANOX_CONNECTX6 = 0x101b,
  56         PCI_DEVICE_ID_MELLANOX_CONNECTX6VF = 0x101c,
  57 };
  58
  59 /* Request types for IPC. */
  60 enum mlx5_mp_req_type {
  61         MLX5_MP_REQ_VERBS_CMD_FD = 1,
  62         MLX5_MP_REQ_CREATE_MR,
  63         MLX5_MP_REQ_START_RXTX,
  64         MLX5_MP_REQ_STOP_RXTX,
  65         MLX5_MP_REQ_QUEUE_STATE_MODIFY,
  66 };
  67
  68 struct mlx5_mp_arg_queue_state_modify {
  69         uint8_t is_wq; /* Set if WQ. */
  70         uint16_t queue_id; /* DPDK queue ID. */
  71         enum ibv_wq_state state; /* WQ requested state. */
  72 };
  73
  74 /* Pameters for IPC. */
  75 struct mlx5_mp_param {
  76         enum mlx5_mp_req_type type;
  77         int port_id;
  78         int result;
  79         RTE_STD_C11
  80         union {
  81                 uintptr_t addr; /* MLX5_MP_REQ_CREATE_MR */
  82                 struct mlx5_mp_arg_queue_state_modify state_modify;
  83                 /* MLX5_MP_REQ_QUEUE_STATE_MODIFY */
  84         } args;
  85 };
  86
  87 /** Request timeout for IPC. */
  88 #define MLX5_MP_REQ_TIMEOUT_SEC 5
  89
  90 /** Key string for IPC. */
  91 #define MLX5_MP_NAME "net_mlx5_mp"
  92
  93 /* Recognized Infiniband device physical port name types. */
  94 enum mlx5_phys_port_name_type {
  95         MLX5_PHYS_PORT_NAME_TYPE_NOTSET = 0, /* Not set. */
  96         MLX5_PHYS_PORT_NAME_TYPE_LEGACY, /* before kernel ver < 5.0 */
  97         MLX5_PHYS_PORT_NAME_TYPE_UPLINK, /* p0, kernel ver >= 5.0 */
  98         MLX5_PHYS_PORT_NAME_TYPE_PFVF, /* pf0vf0, kernel ver >= 5.0 */
  99         MLX5_PHYS_PORT_NAME_TYPE_UNKNOWN, /* Unrecognized. */
 100 };
 101
 102 /** Switch information returned by mlx5_nl_switch_info(). */
 103 struct mlx5_switch_info {
 104         uint32_t master:1; /**< Master device. */
 105         uint32_t representor:1; /**< Representor device. */
 106         enum mlx5_phys_port_name_type name_type; /** < Port name type. */
 107         int32_t pf_num; /**< PF number (valid for pfxvfx format only). */
 108         int32_t port_name; /**< Representor port name. */
 109         uint64_t switch_id; /**< Switch identifier. */
 110 };
 111
 112 LIST_HEAD(mlx5_dev_list, mlx5_ibv_shared);
 113
 114 /* Shared data between primary and secondary processes. */
 115 struct mlx5_shared_data {
 116         rte_spinlock_t lock;
 117         /* Global spinlock for primary and secondary processes. */
 118         int init_done; /* Whether primary has done initialization. */
 119         unsigned int secondary_cnt; /* Number of secondary processes init'd. */
 120         struct mlx5_dev_list mem_event_cb_list;
 121         rte_rwlock_t mem_event_rwlock;
 122 };
 123
 124 /* Per-process data structure, not visible to other processes. */
 125 struct mlx5_local_data {
 126         int init_done; /* Whether a secondary has done initialization. */
 127 };
 128
 129 extern struct mlx5_shared_data *mlx5_shared_data;
 130
 131 struct mlx5_counter_ctrl {
 132         /* Name of the counter. */
 133         char dpdk_name[RTE_ETH_XSTATS_NAME_SIZE];
 134         /* Name of the counter on the device table. */
 135         char ctr_name[RTE_ETH_XSTATS_NAME_SIZE];
 136         uint32_t ib:1; /**< Nonzero for IB counters. */
 137 };
 138
 139 struct mlx5_xstats_ctrl {
 140         /* Number of device stats. */
 141         uint16_t stats_n;
 142         /* Number of device stats identified by PMD. */
 143         uint16_t  mlx5_stats_n;
 144         /* Index in the device counters table. */
 145         uint16_t dev_table_idx[MLX5_MAX_XSTATS];
 146         uint64_t base[MLX5_MAX_XSTATS];
 147         struct mlx5_counter_ctrl info[MLX5_MAX_XSTATS];
 148 };
 149
 150 struct mlx5_stats_ctrl {
 151         /* Base for imissed counter. */
 152         uint64_t imissed_base;
 153 };
 154
 155 /* devX creation object */
 156 struct mlx5_devx_obj {
 157         struct mlx5dv_devx_obj *obj; /* The DV object. */
 158         int id; /* The object ID. */
 159 };
 160
 161 struct mlx5_devx_mkey_attr {
 162         uint64_t addr;
 163         uint64_t size;
 164         uint32_t umem_id;
 165         uint32_t pd;
 166 };
 167
 168 /* HCA supports this number of time periods for LRO. */
 169 #define MLX5_LRO_NUM_SUPP_PERIODS 4
 170
 171 /* HCA attributes. */
 172 struct mlx5_hca_attr {
 173         uint32_t eswitch_manager:1;
 174         uint32_t flow_counters_dump:1;
 175         uint8_t flow_counter_bulk_alloc_bitmap;
 176         uint32_t eth_net_offloads:1;
 177         uint32_t eth_virt:1;
 178         uint32_t wqe_vlan_insert:1;
 179         uint32_t wqe_inline_mode:2;
 180         uint32_t vport_inline_mode:3;
 181         uint32_t lro_cap:1;
 182         uint32_t tunnel_lro_gre:1;
 183         uint32_t tunnel_lro_vxlan:1;
 184         uint32_t lro_max_msg_sz_mode:2;
 185         uint32_t lro_timer_supported_periods[MLX5_LRO_NUM_SUPP_PERIODS];
 186 };
 187
 188 /* Flow list . */
 189 TAILQ_HEAD(mlx5_flows, rte_flow);
 190
 191 /* Default PMD specific parameter value. */
 192 #define MLX5_ARG_UNSET (-1)
 193
 194 #define MLX5_LRO_SUPPORTED(dev) \
 195         (((struct mlx5_priv *)((dev)->data->dev_private))->config.lro.supported)
 196
 197 #define MLX5_LRO_ENABLED(dev) \
 198         ((dev)->data->dev_conf.rxmode.offloads & DEV_RX_OFFLOAD_TCP_LRO)
 199
 200 #define MLX5_FLOW_IPV4_LRO      (1 << 0)
 201 #define MLX5_FLOW_IPV6_LRO      (1 << 1)
 202
 203 /* LRO configurations structure. */
 204 struct mlx5_lro_config {
 205         uint32_t supported:1; /* Whether LRO is supported. */
 206         uint32_t timeout; /* User configuration. */
 207 };
 208
 209 /*
 210  * Device configuration structure.
 211  *
 212  * Merged configuration from:
 213  *
 214  *  - Device capabilities,
 215  *  - User device parameters disabled features.
 216  */
 217 struct mlx5_dev_config {
 218         unsigned int hw_csum:1; /* Checksum offload is supported. */
 219         unsigned int hw_vlan_strip:1; /* VLAN stripping is supported. */
 220         unsigned int hw_vlan_insert:1; /* VLAN insertion in WQE is supported. */
 221         unsigned int hw_fcs_strip:1; /* FCS stripping is supported. */
 222         unsigned int hw_padding:1; /* End alignment padding is supported. */
 223         unsigned int vf:1; /* This is a VF. */
 224         unsigned int tunnel_en:1;
 225         /* Whether tunnel stateless offloads are supported. */
 226         unsigned int mpls_en:1; /* MPLS over GRE/UDP is enabled. */
 227         unsigned int cqe_comp:1; /* CQE compression is enabled. */
 228         unsigned int cqe_pad:1; /* CQE padding is enabled. */
 229         unsigned int tso:1; /* Whether TSO is supported. */
 230         unsigned int rx_vec_en:1; /* Rx vector is enabled. */
 231         unsigned int mr_ext_memseg_en:1;
 232         /* Whether memseg should be extended for MR creation. */
 233         unsigned int l3_vxlan_en:1; /* Enable L3 VXLAN flow creation. */
 234         unsigned int vf_nl_en:1; /* Enable Netlink requests in VF mode. */
 235         unsigned int dv_esw_en:1; /* Enable E-Switch DV flow. */
 236         unsigned int dv_flow_en:1; /* Enable DV flow. */
 237         unsigned int swp:1; /* Tx generic tunnel checksum and TSO offload. */
 238         unsigned int devx:1; /* Whether devx interface is available or not. */
 239         unsigned int dest_tir:1; /* Whether advanced DR API is available. */
 240         struct {
 241                 unsigned int enabled:1; /* Whether MPRQ is enabled. */
 242                 unsigned int stride_num_n; /* Number of strides. */
 243                 unsigned int min_stride_size_n; /* Min size of a stride. */
 244                 unsigned int max_stride_size_n; /* Max size of a stride. */
 245                 unsigned int max_memcpy_len;
 246                 /* Maximum packet size to memcpy Rx packets. */
 247                 unsigned int min_rxqs_num;
 248                 /* Rx queue count threshold to enable MPRQ. */
 249         } mprq; /* Configurations for Multi-Packet RQ. */
 250         int mps; /* Multi-packet send supported mode. */
 251         unsigned int flow_prio; /* Number of flow priorities. */
 252         unsigned int tso_max_payload_sz; /* Maximum TCP payload for TSO. */
 253         unsigned int ind_table_max_size; /* Maximum indirection table size. */
 254         unsigned int max_dump_files_num; /* Maximum dump files per queue. */
 255         int txqs_inline; /* Queue number threshold for inlining. */
 256         int txq_inline_min; /* Minimal amount of data bytes to inline. */
 257         int txq_inline_max; /* Max packet size for inlining with SEND. */
 258         int txq_inline_mpw; /* Max packet size for inlining with eMPW. */
 259         struct mlx5_hca_attr hca_attr; /* HCA attributes. */
 260         struct mlx5_lro_config lro; /* LRO configuration. */
 261 };
 262
 263 struct mlx5_devx_wq_attr {
 264         uint32_t wq_type:4;
 265         uint32_t wq_signature:1;
 266         uint32_t end_padding_mode:2;
 267         uint32_t cd_slave:1;
 268         uint32_t hds_skip_first_sge:1;
 269         uint32_t log2_hds_buf_size:3;
 270         uint32_t page_offset:5;
 271         uint32_t lwm:16;
 272         uint32_t pd:24;
 273         uint32_t uar_page:24;
 274         uint64_t dbr_addr;
 275         uint32_t hw_counter;
 276         uint32_t sw_counter;
 277         uint32_t log_wq_stride:4;
 278         uint32_t log_wq_pg_sz:5;
 279         uint32_t log_wq_sz:5;
 280         uint32_t dbr_umem_valid:1;
 281         uint32_t wq_umem_valid:1;
 282         uint32_t log_hairpin_num_packets:5;
 283         uint32_t log_hairpin_data_sz:5;
 284         uint32_t single_wqe_log_num_of_strides:4;
 285         uint32_t two_byte_shift_en:1;
 286         uint32_t single_stride_log_num_of_bytes:3;
 287         uint32_t dbr_umem_id;
 288         uint32_t wq_umem_id;
 289         uint64_t wq_umem_offset;
 290 };
 291
 292 /* Create RQ attributes structure, used by create RQ operation. */
 293 struct mlx5_devx_create_rq_attr {
 294         uint32_t rlky:1;
 295         uint32_t delay_drop_en:1;
 296         uint32_t scatter_fcs:1;
 297         uint32_t vsd:1;
 298         uint32_t mem_rq_type:4;
 299         uint32_t state:4;
 300         uint32_t flush_in_error_en:1;
 301         uint32_t hairpin:1;
 302         uint32_t user_index:24;
 303         uint32_t cqn:24;
 304         uint32_t counter_set_id:8;
 305         uint32_t rmpn:24;
 306         struct mlx5_devx_wq_attr wq_attr;
 307 };
 308
 309 /* Modify RQ attributes structure, used by modify RQ operation. */
 310 struct mlx5_devx_modify_rq_attr {
 311         uint32_t rqn:24;
 312         uint32_t rq_state:4; /* Current RQ state. */
 313         uint32_t state:4; /* Required RQ state. */
 314         uint32_t scatter_fcs:1;
 315         uint32_t vsd:1;
 316         uint32_t counter_set_id:8;
 317         uint32_t hairpin_peer_sq:24;
 318         uint32_t hairpin_peer_vhca:16;
 319         uint64_t modify_bitmask;
 320         uint32_t lwm:16; /* Contained WQ lwm. */
 321 };
 322
 323 /**
 324  * Type of object being allocated.
 325  */
 326 enum mlx5_verbs_alloc_type {
 327         MLX5_VERBS_ALLOC_TYPE_NONE,
 328         MLX5_VERBS_ALLOC_TYPE_TX_QUEUE,
 329         MLX5_VERBS_ALLOC_TYPE_RX_QUEUE,
 330 };
 331
 332 /**
 333  * Verbs allocator needs a context to know in the callback which kind of
 334  * resources it is allocating.
 335  */
 336 struct mlx5_verbs_alloc_ctx {
 337         enum mlx5_verbs_alloc_type type; /* Kind of object being allocated. */
 338         const void *obj; /* Pointer to the DPDK object. */
 339 };
 340
 341 LIST_HEAD(mlx5_mr_list, mlx5_mr);
 342
 343 /* Flow drop context necessary due to Verbs API. */
 344 struct mlx5_drop {
 345         struct mlx5_hrxq *hrxq; /* Hash Rx queue queue. */
 346         struct mlx5_rxq_ibv *rxq; /* Verbs Rx queue. */
 347 };
 348
 349 #define MLX5_COUNTERS_PER_POOL 512
 350 #define MLX5_MAX_PENDING_QUERIES 4
 351
 352 struct mlx5_flow_counter_pool;
 353
 354 struct flow_counter_stats {
 355         uint64_t hits;
 356         uint64_t bytes;
 357 };
 358
 359 /* Counters information. */
 360 struct mlx5_flow_counter {
 361         TAILQ_ENTRY(mlx5_flow_counter) next;
 362         /**< Pointer to the next flow counter structure. */
 363         uint32_t shared:1; /**< Share counter ID with other flow rules. */
 364         uint32_t batch: 1;
 365         /**< Whether the counter was allocated by batch command. */
 366         uint32_t ref_cnt:30; /**< Reference counter. */
 367         uint32_t id; /**< Counter ID. */
 368         union {  /**< Holds the counters for the rule. */
 369 #if defined(HAVE_IBV_DEVICE_COUNTERS_SET_V42)
 370                 struct ibv_counter_set *cs;
 371 #elif defined(HAVE_IBV_DEVICE_COUNTERS_SET_V45)
 372                 struct ibv_counters *cs;
 373 #endif
 374                 struct mlx5_devx_obj *dcs; /**< Counter Devx object. */
 375                 struct mlx5_flow_counter_pool *pool; /**< The counter pool. */
 376         };
 377         union {
 378                 uint64_t hits; /**< Reset value of hits packets. */
 379                 int64_t query_gen; /**< Generation of the last release. */
 380         };
 381         uint64_t bytes; /**< Reset value of bytes. */
 382         void *action; /**< Pointer to the dv action. */
 383 };
 384
 385 TAILQ_HEAD(mlx5_counters, mlx5_flow_counter);
 386
 387 /* Counter pool structure - query is in pool resolution. */
 388 struct mlx5_flow_counter_pool {
 389         TAILQ_ENTRY(mlx5_flow_counter_pool) next;
 390         struct mlx5_counters counters; /* Free counter list. */
 391         union {
 392                 struct mlx5_devx_obj *min_dcs;
 393                 rte_atomic64_t a64_dcs;
 394         };
 395         /* The devx object of the minimum counter ID. */
 396         rte_atomic64_t query_gen;
 397         uint32_t n_counters: 16; /* Number of devx allocated counters. */
 398         rte_spinlock_t sl; /* The pool lock. */
 399         struct mlx5_counter_stats_raw *raw;
 400         struct mlx5_counter_stats_raw *raw_hw; /* The raw on HW working. */
 401         struct mlx5_flow_counter counters_raw[]; /* The pool counters memory. */
 402 };
 403
 404 struct mlx5_counter_stats_raw;
 405
 406 /* Memory management structure for group of counter statistics raws. */
 407 struct mlx5_counter_stats_mem_mng {
 408         LIST_ENTRY(mlx5_counter_stats_mem_mng) next;
 409         struct mlx5_counter_stats_raw *raws;
 410         struct mlx5_devx_obj *dm;
 411         struct mlx5dv_devx_umem *umem;
 412 };
 413
 414 /* Raw memory structure for the counter statistics values of a pool. */
 415 struct mlx5_counter_stats_raw {
 416         LIST_ENTRY(mlx5_counter_stats_raw) next;
 417         int min_dcs_id;
 418         struct mlx5_counter_stats_mem_mng *mem_mng;
 419         volatile struct flow_counter_stats *data;
 420 };
 421
 422 TAILQ_HEAD(mlx5_counter_pools, mlx5_flow_counter_pool);
 423
 424 /* Container structure for counter pools. */
 425 struct mlx5_pools_container {
 426         rte_atomic16_t n_valid; /* Number of valid pools. */
 427         uint16_t n; /* Number of pools. */
 428         struct mlx5_counter_pools pool_list; /* Counter pool list. */
 429         struct mlx5_flow_counter_pool **pools; /* Counter pool array. */
 430         struct mlx5_counter_stats_mem_mng *init_mem_mng;
 431         /* Hold the memory management for the next allocated pools raws. */
 432 };
 433
 434 /* Counter global management structure. */
 435 struct mlx5_flow_counter_mng {
 436         uint8_t mhi[2]; /* master \ host container index. */
 437         struct mlx5_pools_container ccont[2 * 2];
 438         /* 2 containers for single and for batch for double-buffer. */
 439         struct mlx5_counters flow_counters; /* Legacy flow counter list. */
 440         uint8_t pending_queries;
 441         uint8_t batch;
 442         uint16_t pool_index;
 443         uint8_t query_thread_on;
 444         LIST_HEAD(mem_mngs, mlx5_counter_stats_mem_mng) mem_mngs;
 445         LIST_HEAD(stat_raws, mlx5_counter_stats_raw) free_stat_raws;
 446 };
 447
 448 /* Per port data of shared IB device. */
 449 struct mlx5_ibv_shared_port {
 450         uint32_t ih_port_id;
 451         /*
 452          * Interrupt handler port_id. Used by shared interrupt
 453          * handler to find the corresponding rte_eth device
 454          * by IB port index. If value is equal or greater
 455          * RTE_MAX_ETHPORTS it means there is no subhandler
 456          * installed for specified IB port index.
 457          */
 458 };
 459
 460 /* Table structure. */
 461 struct mlx5_flow_tbl_resource {
 462         void *obj; /**< Pointer to DR table object. */
 463         rte_atomic32_t refcnt; /**< Reference counter. */
 464 };
 465
 466 #define MLX5_MAX_TABLES 1024
 467 #define MLX5_MAX_TABLES_FDB 32
 468 #define MLX5_GROUP_FACTOR 1
 469
 470 /*
 471  * Shared Infiniband device context for Master/Representors
 472  * which belong to same IB device with multiple IB ports.
 473  **/
 474 struct mlx5_ibv_shared {
 475         LIST_ENTRY(mlx5_ibv_shared) next;
 476         uint32_t refcnt;
 477         uint32_t devx:1; /* Opened with DV. */
 478         uint32_t max_port; /* Maximal IB device port index. */
 479         struct ibv_context *ctx; /* Verbs/DV context. */
 480         struct ibv_pd *pd; /* Protection Domain. */
 481         uint32_t tdn; /* Transport Domain number. */
 482         char ibdev_name[IBV_SYSFS_NAME_MAX]; /* IB device name. */
 483         char ibdev_path[IBV_SYSFS_PATH_MAX]; /* IB device path for secondary */
 484         struct ibv_device_attr_ex device_attr; /* Device properties. */
 485         struct rte_pci_device *pci_dev; /* Backend PCI device. */
 486         LIST_ENTRY(mlx5_ibv_shared) mem_event_cb;
 487         /**< Called by memory event callback. */
 488         struct {
 489                 uint32_t dev_gen; /* Generation number to flush local caches. */
 490                 rte_rwlock_t rwlock; /* MR Lock. */
 491                 struct mlx5_mr_btree cache; /* Global MR cache table. */
 492                 struct mlx5_mr_list mr_list; /* Registered MR list. */
 493                 struct mlx5_mr_list mr_free_list; /* Freed MR list. */
 494         } mr;
 495         /* Shared DV/DR flow data section. */
 496         pthread_mutex_t dv_mutex; /* DV context mutex. */
 497         uint32_t dv_refcnt; /* DV/DR data reference counter. */
 498         void *fdb_domain; /* FDB Direct Rules name space handle. */
 499         struct mlx5_flow_tbl_resource fdb_tbl[MLX5_MAX_TABLES_FDB];
 500         /* FDB Direct Rules tables. */
 501         void *rx_domain; /* RX Direct Rules name space handle. */
 502         struct mlx5_flow_tbl_resource rx_tbl[MLX5_MAX_TABLES];
 503         /* RX Direct Rules tables. */
 504         void *tx_domain; /* TX Direct Rules name space handle. */
 505         struct mlx5_flow_tbl_resource tx_tbl[MLX5_MAX_TABLES];
 506         void *esw_drop_action; /* Pointer to DR E-Switch drop action. */
 507         /* TX Direct Rules tables/ */
 508         LIST_HEAD(matchers, mlx5_flow_dv_matcher) matchers;
 509         LIST_HEAD(encap_decap, mlx5_flow_dv_encap_decap_resource) encaps_decaps;
 510         LIST_HEAD(modify_cmd, mlx5_flow_dv_modify_hdr_resource) modify_cmds;
 511         LIST_HEAD(tag, mlx5_flow_dv_tag_resource) tags;
 512         LIST_HEAD(jump, mlx5_flow_dv_jump_tbl_resource) jump_tbl;
 513         LIST_HEAD(port_id_action_list, mlx5_flow_dv_port_id_action_resource)
 514                 port_id_action_list; /* List of port ID actions. */
 515         struct mlx5_flow_counter_mng cmng; /* Counters management structure. */
 516         /* Shared interrupt handler section. */
 517         pthread_mutex_t intr_mutex; /* Interrupt config mutex. */
 518         uint32_t intr_cnt; /* Interrupt handler reference counter. */
 519         struct rte_intr_handle intr_handle; /* Interrupt handler for device. */
 520         struct rte_intr_handle intr_handle_devx; /* DEVX interrupt handler. */
 521         struct mlx5dv_devx_cmd_comp *devx_comp; /* DEVX async comp obj. */
 522         struct mlx5_ibv_shared_port port[]; /* per device port data array. */
 523 };
 524
 525 /* Per-process private structure. */
 526 struct mlx5_proc_priv {
 527         size_t uar_table_sz;
 528         /* Size of UAR register table. */
 529         void *uar_table[];
 530         /* Table of UAR registers for each process. */
 531 };
 532
 533 #define MLX5_PROC_PRIV(port_id) \
 534         ((struct mlx5_proc_priv *)rte_eth_devices[port_id].process_private)
 535
 536 struct mlx5_priv {
 537         struct rte_eth_dev_data *dev_data;  /* Pointer to device data. */
 538         struct mlx5_ibv_shared *sh; /* Shared IB device context. */
 539         uint32_t ibv_port; /* IB device port number. */
 540         struct rte_ether_addr mac[MLX5_MAX_MAC_ADDRESSES]; /* MAC addresses. */
 541         BITFIELD_DECLARE(mac_own, uint64_t, MLX5_MAX_MAC_ADDRESSES);
 542         /* Bit-field of MAC addresses owned by the PMD. */
 543         uint16_t vlan_filter[MLX5_MAX_VLAN_IDS]; /* VLAN filters table. */
 544         unsigned int vlan_filter_n; /* Number of configured VLAN filters. */
 545         /* Device properties. */
 546         uint16_t mtu; /* Configured MTU. */
 547         unsigned int isolated:1; /* Whether isolated mode is enabled. */
 548         unsigned int representor:1; /* Device is a port representor. */
 549         unsigned int master:1; /* Device is a E-Switch master. */
 550         unsigned int dr_shared:1; /* DV/DR data is shared. */
 551         unsigned int counter_fallback:1; /* Use counter fallback management. */
 552         uint16_t domain_id; /* Switch domain identifier. */
 553         uint16_t vport_id; /* Associated VF vport index (if any). */
 554         int32_t representor_id; /* Port representor identifier. */
 555         unsigned int if_index; /* Associated kernel network device index. */
 556         /* RX/TX queues. */
 557         unsigned int rxqs_n; /* RX queues array size. */
 558         unsigned int txqs_n; /* TX queues array size. */
 559         struct mlx5_rxq_data *(*rxqs)[]; /* RX queues. */
 560         struct mlx5_txq_data *(*txqs)[]; /* TX queues. */
 561         struct rte_mempool *mprq_mp; /* Mempool for Multi-Packet RQ. */
 562         struct rte_eth_rss_conf rss_conf; /* RSS configuration. */
 563         unsigned int (*reta_idx)[]; /* RETA index table. */
 564         unsigned int reta_idx_n; /* RETA index size. */
 565         struct mlx5_drop drop_queue; /* Flow drop queues. */
 566         struct mlx5_flows flows; /* RTE Flow rules. */
 567         struct mlx5_flows ctrl_flows; /* Control flow rules. */
 568         LIST_HEAD(rxq, mlx5_rxq_ctrl) rxqsctrl; /* DPDK Rx queues. */
 569         LIST_HEAD(rxqibv, mlx5_rxq_ibv) rxqsibv; /* Verbs Rx queues. */
 570         LIST_HEAD(hrxq, mlx5_hrxq) hrxqs; /* Verbs Hash Rx queues. */
 571         LIST_HEAD(txq, mlx5_txq_ctrl) txqsctrl; /* DPDK Tx queues. */
 572         LIST_HEAD(txqibv, mlx5_txq_ibv) txqsibv; /* Verbs Tx queues. */
 573         /* Verbs Indirection tables. */
 574         LIST_HEAD(ind_tables, mlx5_ind_table_ibv) ind_tbls;
 575         /* Pointer to next element. */
 576         rte_atomic32_t refcnt; /**< Reference counter. */
 577         struct ibv_flow_action *verbs_action;
 578         /**< Verbs modify header action object. */
 579         uint8_t ft_type; /**< Flow table type, Rx or Tx. */
 580         /* Tags resources cache. */
 581         uint32_t link_speed_capa; /* Link speed capabilities. */
 582         struct mlx5_xstats_ctrl xstats_ctrl; /* Extended stats control. */
 583         struct mlx5_stats_ctrl stats_ctrl; /* Stats control. */
 584         struct mlx5_dev_config config; /* Device configuration. */
 585         struct mlx5_verbs_alloc_ctx verbs_alloc_ctx;
 586         /* Context for Verbs allocator. */
 587         int nl_socket_rdma; /* Netlink socket (NETLINK_RDMA). */
 588         int nl_socket_route; /* Netlink socket (NETLINK_ROUTE). */
 589         uint32_t nl_sn; /* Netlink message sequence number. */
 590 #ifndef RTE_ARCH_64
 591         rte_spinlock_t uar_lock_cq; /* CQs share a common distinct UAR */
 592         rte_spinlock_t uar_lock[MLX5_UAR_PAGE_NUM_MAX];
 593         /* UAR same-page access control required in 32bit implementations. */
 594 #endif
 595 };
 596
 597 #define PORT_ID(priv) ((priv)->dev_data->port_id)
 598 #define ETH_DEV(priv) (&rte_eth_devices[PORT_ID(priv)])
 599
 600 /* mlx5.c */
 601
 602 int mlx5_getenv_int(const char *);
 603 int mlx5_proc_priv_init(struct rte_eth_dev *dev);
 604
 605 /* mlx5_ethdev.c */
 606
 607 int mlx5_get_ifname(const struct rte_eth_dev *dev, char (*ifname)[IF_NAMESIZE]);
 608 int mlx5_get_master_ifname(const char *ibdev_path, char (*ifname)[IF_NAMESIZE]);
 609 unsigned int mlx5_ifindex(const struct rte_eth_dev *dev);
 610 int mlx5_ifreq(const struct rte_eth_dev *dev, int req, struct ifreq *ifr);
 611 int mlx5_get_mtu(struct rte_eth_dev *dev, uint16_t *mtu);
 612 int mlx5_set_flags(struct rte_eth_dev *dev, unsigned int keep,
 613                    unsigned int flags);
 614 int mlx5_dev_configure(struct rte_eth_dev *dev);
 615 void mlx5_dev_infos_get(struct rte_eth_dev *dev, struct rte_eth_dev_info *info);
 616 int mlx5_read_clock(struct rte_eth_dev *dev, uint64_t *clock);
 617 int mlx5_fw_version_get(struct rte_eth_dev *dev, char *fw_ver, size_t fw_size);
 618 const uint32_t *mlx5_dev_supported_ptypes_get(struct rte_eth_dev *dev);
 619 int mlx5_link_update(struct rte_eth_dev *dev, int wait_to_complete);
 620 int mlx5_force_link_status_change(struct rte_eth_dev *dev, int status);
 621 int mlx5_dev_set_mtu(struct rte_eth_dev *dev, uint16_t mtu);
 622 int mlx5_dev_get_flow_ctrl(struct rte_eth_dev *dev,
 623                            struct rte_eth_fc_conf *fc_conf);
 624 int mlx5_dev_set_flow_ctrl(struct rte_eth_dev *dev,
 625                            struct rte_eth_fc_conf *fc_conf);
 626 int mlx5_ibv_device_to_pci_addr(const struct ibv_device *device,
 627                                 struct rte_pci_addr *pci_addr);
 628 void mlx5_dev_link_status_handler(void *arg);
 629 void mlx5_dev_interrupt_handler(void *arg);
 630 void mlx5_dev_interrupt_handler_devx(void *arg);
 631 void mlx5_dev_interrupt_handler_uninstall(struct rte_eth_dev *dev);
 632 void mlx5_dev_interrupt_handler_install(struct rte_eth_dev *dev);
 633 int mlx5_set_link_down(struct rte_eth_dev *dev);
 634 int mlx5_set_link_up(struct rte_eth_dev *dev);
 635 int mlx5_is_removed(struct rte_eth_dev *dev);
 636 eth_tx_burst_t mlx5_select_tx_function(struct rte_eth_dev *dev);
 637 eth_rx_burst_t mlx5_select_rx_function(struct rte_eth_dev *dev);
 638 unsigned int mlx5_dev_to_port_id(const struct rte_device *dev,
 639                                  uint16_t *port_list,
 640                                  unsigned int port_list_n);
 641 int mlx5_port_to_eswitch_info(uint16_t port, uint16_t *es_domain_id,
 642                               uint16_t *es_port_id);
 643 int mlx5_sysfs_switch_info(unsigned int ifindex,
 644                            struct mlx5_switch_info *info);
 645 void mlx5_sysfs_check_switch_info(bool device_dir,
 646                                   struct mlx5_switch_info *switch_info);
 647 void mlx5_nl_check_switch_info(bool nun_vf_set,
 648                                struct mlx5_switch_info *switch_info);
 649 void mlx5_translate_port_name(const char *port_name_in,
 650                               struct mlx5_switch_info *port_info_out);
 651 void mlx5_intr_callback_unregister(const struct rte_intr_handle *handle,
 652                                    rte_intr_callback_fn cb_fn, void *cb_arg);
 653
 654 /* mlx5_mac.c */
 655
 656 int mlx5_get_mac(struct rte_eth_dev *dev, uint8_t (*mac)[RTE_ETHER_ADDR_LEN]);
 657 void mlx5_mac_addr_remove(struct rte_eth_dev *dev, uint32_t index);
 658 int mlx5_mac_addr_add(struct rte_eth_dev *dev, struct rte_ether_addr *mac,
 659                       uint32_t index, uint32_t vmdq);
 660 int mlx5_mac_addr_set(struct rte_eth_dev *dev, struct rte_ether_addr *mac_addr);
 661 int mlx5_set_mc_addr_list(struct rte_eth_dev *dev,
 662                         struct rte_ether_addr *mc_addr_set,
 663                         uint32_t nb_mc_addr);
 664
 665 /* mlx5_rss.c */
 666
 667 int mlx5_rss_hash_update(struct rte_eth_dev *dev,
 668                          struct rte_eth_rss_conf *rss_conf);
 669 int mlx5_rss_hash_conf_get(struct rte_eth_dev *dev,
 670                            struct rte_eth_rss_conf *rss_conf);
 671 int mlx5_rss_reta_index_resize(struct rte_eth_dev *dev, unsigned int reta_size);
 672 int mlx5_dev_rss_reta_query(struct rte_eth_dev *dev,
 673                             struct rte_eth_rss_reta_entry64 *reta_conf,
 674                             uint16_t reta_size);
 675 int mlx5_dev_rss_reta_update(struct rte_eth_dev *dev,
 676                              struct rte_eth_rss_reta_entry64 *reta_conf,
 677                              uint16_t reta_size);
 678
 679 /* mlx5_rxmode.c */
 680
 681 void mlx5_promiscuous_enable(struct rte_eth_dev *dev);
 682 void mlx5_promiscuous_disable(struct rte_eth_dev *dev);
 683 void mlx5_allmulticast_enable(struct rte_eth_dev *dev);
 684 void mlx5_allmulticast_disable(struct rte_eth_dev *dev);
 685
 686 /* mlx5_stats.c */
 687
 688 void mlx5_stats_init(struct rte_eth_dev *dev);
 689 int mlx5_stats_get(struct rte_eth_dev *dev, struct rte_eth_stats *stats);
 690 void mlx5_stats_reset(struct rte_eth_dev *dev);
 691 int mlx5_xstats_get(struct rte_eth_dev *dev, struct rte_eth_xstat *stats,
 692                     unsigned int n);
 693 void mlx5_xstats_reset(struct rte_eth_dev *dev);
 694 int mlx5_xstats_get_names(struct rte_eth_dev *dev __rte_unused,
 695                           struct rte_eth_xstat_name *xstats_names,
 696                           unsigned int n);
 697
 698 /* mlx5_vlan.c */
 699
 700 int mlx5_vlan_filter_set(struct rte_eth_dev *dev, uint16_t vlan_id, int on);
 701 void mlx5_vlan_strip_queue_set(struct rte_eth_dev *dev, uint16_t queue, int on);
 702 int mlx5_vlan_offload_set(struct rte_eth_dev *dev, int mask);
 703
 704 /* mlx5_trigger.c */
 705
 706 int mlx5_dev_start(struct rte_eth_dev *dev);
 707 void mlx5_dev_stop(struct rte_eth_dev *dev);
 708 int mlx5_traffic_enable(struct rte_eth_dev *dev);
 709 void mlx5_traffic_disable(struct rte_eth_dev *dev);
 710 int mlx5_traffic_restart(struct rte_eth_dev *dev);
 711
 712 /* mlx5_flow.c */
 713
 714 int mlx5_flow_discover_priorities(struct rte_eth_dev *dev);
 715 void mlx5_flow_print(struct rte_flow *flow);
 716 int mlx5_flow_validate(struct rte_eth_dev *dev,
 717                        const struct rte_flow_attr *attr,
 718                        const struct rte_flow_item items[],
 719                        const struct rte_flow_action actions[],
 720                        struct rte_flow_error *error);
 721 struct rte_flow *mlx5_flow_create(struct rte_eth_dev *dev,
 722                                   const struct rte_flow_attr *attr,
 723                                   const struct rte_flow_item items[],
 724                                   const struct rte_flow_action actions[],
 725                                   struct rte_flow_error *error);
 726 int mlx5_flow_destroy(struct rte_eth_dev *dev, struct rte_flow *flow,
 727                       struct rte_flow_error *error);
 728 void mlx5_flow_list_flush(struct rte_eth_dev *dev, struct mlx5_flows *list);
 729 int mlx5_flow_flush(struct rte_eth_dev *dev, struct rte_flow_error *error);
 730 int mlx5_flow_query(struct rte_eth_dev *dev, struct rte_flow *flow,
 731                     const struct rte_flow_action *action, void *data,
 732                     struct rte_flow_error *error);
 733 int mlx5_flow_isolate(struct rte_eth_dev *dev, int enable,
 734                       struct rte_flow_error *error);
 735 int mlx5_dev_filter_ctrl(struct rte_eth_dev *dev,
 736                          enum rte_filter_type filter_type,
 737                          enum rte_filter_op filter_op,
 738                          void *arg);
 739 int mlx5_flow_start(struct rte_eth_dev *dev, struct mlx5_flows *list);
 740 void mlx5_flow_stop(struct rte_eth_dev *dev, struct mlx5_flows *list);
 741 int mlx5_flow_verify(struct rte_eth_dev *dev);
 742 int mlx5_ctrl_flow_vlan(struct rte_eth_dev *dev,
 743                         struct rte_flow_item_eth *eth_spec,
 744                         struct rte_flow_item_eth *eth_mask,
 745                         struct rte_flow_item_vlan *vlan_spec,
 746                         struct rte_flow_item_vlan *vlan_mask);
 747 int mlx5_ctrl_flow(struct rte_eth_dev *dev,
 748                    struct rte_flow_item_eth *eth_spec,
 749                    struct rte_flow_item_eth *eth_mask);
 750 int mlx5_flow_create_drop_queue(struct rte_eth_dev *dev);
 751 void mlx5_flow_delete_drop_queue(struct rte_eth_dev *dev);
 752 void mlx5_flow_async_pool_query_handle(struct mlx5_ibv_shared *sh,
 753                                        uint64_t async_id, int status);
 754 void mlx5_set_query_alarm(struct mlx5_ibv_shared *sh);
 755 void mlx5_flow_query_alarm(void *arg);
 756
 757 /* mlx5_mp.c */
 758 void mlx5_mp_req_start_rxtx(struct rte_eth_dev *dev);
 759 void mlx5_mp_req_stop_rxtx(struct rte_eth_dev *dev);
 760 int mlx5_mp_req_mr_create(struct rte_eth_dev *dev, uintptr_t addr);
 761 int mlx5_mp_req_verbs_cmd_fd(struct rte_eth_dev *dev);
 762 int mlx5_mp_req_queue_state_modify(struct rte_eth_dev *dev,
 763                                    struct mlx5_mp_arg_queue_state_modify *sm);
 764 int mlx5_mp_init_primary(void);
 765 void mlx5_mp_uninit_primary(void);
 766 int mlx5_mp_init_secondary(void);
 767 void mlx5_mp_uninit_secondary(void);
 768
 769 /* mlx5_nl.c */
 770
 771 int mlx5_nl_init(int protocol);
 772 int mlx5_nl_mac_addr_add(struct rte_eth_dev *dev, struct rte_ether_addr *mac,
 773                          uint32_t index);
 774 int mlx5_nl_mac_addr_remove(struct rte_eth_dev *dev, struct rte_ether_addr *mac,
 775                             uint32_t index);
 776 void mlx5_nl_mac_addr_sync(struct rte_eth_dev *dev);
 777 void mlx5_nl_mac_addr_flush(struct rte_eth_dev *dev);
 778 int mlx5_nl_promisc(struct rte_eth_dev *dev, int enable);
 779 int mlx5_nl_allmulti(struct rte_eth_dev *dev, int enable);
 780 unsigned int mlx5_nl_portnum(int nl, const char *name);
 781 unsigned int mlx5_nl_ifindex(int nl, const char *name, uint32_t pindex);
 782 int mlx5_nl_switch_info(int nl, unsigned int ifindex,
 783                         struct mlx5_switch_info *info);
 784
 785 /* mlx5_devx_cmds.c */
 786
 787 struct mlx5_devx_obj *mlx5_devx_cmd_flow_counter_alloc(struct ibv_context *ctx,
 788                                                        uint32_t bulk_sz);
 789 int mlx5_devx_cmd_destroy(struct mlx5_devx_obj *obj);
 790 int mlx5_devx_cmd_flow_counter_query(struct mlx5_devx_obj *dcs,
 791                                      int clear, uint32_t n_counters,
 792                                      uint64_t *pkts, uint64_t *bytes,
 793                                      uint32_t mkey, void *addr,
 794                                      struct mlx5dv_devx_cmd_comp *cmd_comp,
 795                                      uint64_t async_id);
 796 int mlx5_devx_cmd_query_hca_attr(struct ibv_context *ctx,
 797                                  struct mlx5_hca_attr *attr);
 798 struct mlx5_devx_obj *mlx5_devx_cmd_mkey_create(struct ibv_context *ctx,
 799                                              struct mlx5_devx_mkey_attr *attr);
 800 int mlx5_devx_get_out_command_status(void *out);
 801 int mlx5_devx_cmd_qp_query_tis_td(struct ibv_qp *qp, uint32_t tis_num,
 802                                   uint32_t *tis_td);
 803 struct mlx5_devx_obj *mlx5_devx_cmd_create_rq(struct ibv_context *ctx,
 804                                 struct mlx5_devx_create_rq_attr *rq_attr,
 805                                 int socket);
 806 int mlx5_devx_cmd_modify_rq(struct mlx5_devx_obj *rq,
 807                             struct mlx5_devx_modify_rq_attr *rq_attr);
 808
 809 #endif /* RTE_PMD_MLX5_H_ */