drivers/net/mlx5/mlx5.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright 2015 6WIND S.A.
   3  * Copyright 2015 Mellanox Technologies, Ltd
   4  */
   5
   6 #ifndef RTE_PMD_MLX5_H_
   7 #define RTE_PMD_MLX5_H_
   8
   9 #include <stddef.h>
  10 #include <stdbool.h>
  11 #include <stdint.h>
  12 #include <limits.h>
  13 #include <net/if.h>
  14 #include <netinet/in.h>
  15 #include <sys/queue.h>
  16
  17 /* Verbs header. */
  18 /* ISO C doesn't support unnamed structs/unions, disabling -pedantic. */
  19 #ifdef PEDANTIC
  20 #pragma GCC diagnostic ignored "-Wpedantic"
  21 #endif
  22 #include <infiniband/verbs.h>
  23 #ifdef PEDANTIC
  24 #pragma GCC diagnostic error "-Wpedantic"
  25 #endif
  26
  27 #include <rte_pci.h>
  28 #include <rte_ether.h>
  29 #include <rte_ethdev_driver.h>
  30 #include <rte_rwlock.h>
  31 #include <rte_interrupts.h>
  32 #include <rte_errno.h>
  33 #include <rte_flow.h>
  34
  35 #include "mlx5_utils.h"
  36 #include "mlx5_mr.h"
  37 #include "mlx5_autoconf.h"
  38 #include "mlx5_defs.h"
  39 #include "mlx5_glue.h"
  40
  41 enum {
  42         PCI_VENDOR_ID_MELLANOX = 0x15b3,
  43 };
  44
  45 enum {
  46         PCI_DEVICE_ID_MELLANOX_CONNECTX4 = 0x1013,
  47         PCI_DEVICE_ID_MELLANOX_CONNECTX4VF = 0x1014,
  48         PCI_DEVICE_ID_MELLANOX_CONNECTX4LX = 0x1015,
  49         PCI_DEVICE_ID_MELLANOX_CONNECTX4LXVF = 0x1016,
  50         PCI_DEVICE_ID_MELLANOX_CONNECTX5 = 0x1017,
  51         PCI_DEVICE_ID_MELLANOX_CONNECTX5VF = 0x1018,
  52         PCI_DEVICE_ID_MELLANOX_CONNECTX5EX = 0x1019,
  53         PCI_DEVICE_ID_MELLANOX_CONNECTX5EXVF = 0x101a,
  54         PCI_DEVICE_ID_MELLANOX_CONNECTX5BF = 0xa2d2,
  55         PCI_DEVICE_ID_MELLANOX_CONNECTX5BFVF = 0xa2d3,
  56         PCI_DEVICE_ID_MELLANOX_CONNECTX6 = 0x101b,
  57         PCI_DEVICE_ID_MELLANOX_CONNECTX6VF = 0x101c,
  58 };
  59
  60 /* Request types for IPC. */
  61 enum mlx5_mp_req_type {
  62         MLX5_MP_REQ_VERBS_CMD_FD = 1,
  63         MLX5_MP_REQ_CREATE_MR,
  64         MLX5_MP_REQ_START_RXTX,
  65         MLX5_MP_REQ_STOP_RXTX,
  66         MLX5_MP_REQ_QUEUE_STATE_MODIFY,
  67 };
  68
  69 struct mlx5_mp_arg_queue_state_modify {
  70         uint8_t is_wq; /* Set if WQ. */
  71         uint16_t queue_id; /* DPDK queue ID. */
  72         enum ibv_wq_state state; /* WQ requested state. */
  73 };
  74
  75 /* Pameters for IPC. */
  76 struct mlx5_mp_param {
  77         enum mlx5_mp_req_type type;
  78         int port_id;
  79         int result;
  80         RTE_STD_C11
  81         union {
  82                 uintptr_t addr; /* MLX5_MP_REQ_CREATE_MR */
  83                 struct mlx5_mp_arg_queue_state_modify state_modify;
  84                 /* MLX5_MP_REQ_QUEUE_STATE_MODIFY */
  85         } args;
  86 };
  87
  88 /** Request timeout for IPC. */
  89 #define MLX5_MP_REQ_TIMEOUT_SEC 5
  90
  91 /** Key string for IPC. */
  92 #define MLX5_MP_NAME "net_mlx5_mp"
  93
  94 /* Recognized Infiniband device physical port name types. */
  95 enum mlx5_phys_port_name_type {
  96         MLX5_PHYS_PORT_NAME_TYPE_NOTSET = 0, /* Not set. */
  97         MLX5_PHYS_PORT_NAME_TYPE_LEGACY, /* before kernel ver < 5.0 */
  98         MLX5_PHYS_PORT_NAME_TYPE_UPLINK, /* p0, kernel ver >= 5.0 */
  99         MLX5_PHYS_PORT_NAME_TYPE_PFVF, /* pf0vf0, kernel ver >= 5.0 */
 100         MLX5_PHYS_PORT_NAME_TYPE_UNKNOWN, /* Unrecognized. */
 101 };
 102
 103 /** Switch information returned by mlx5_nl_switch_info(). */
 104 struct mlx5_switch_info {
 105         uint32_t master:1; /**< Master device. */
 106         uint32_t representor:1; /**< Representor device. */
 107         enum mlx5_phys_port_name_type name_type; /** < Port name type. */
 108         int32_t pf_num; /**< PF number (valid for pfxvfx format only). */
 109         int32_t port_name; /**< Representor port name. */
 110         uint64_t switch_id; /**< Switch identifier. */
 111 };
 112
 113 LIST_HEAD(mlx5_dev_list, mlx5_ibv_shared);
 114
 115 /* Shared data between primary and secondary processes. */
 116 struct mlx5_shared_data {
 117         rte_spinlock_t lock;
 118         /* Global spinlock for primary and secondary processes. */
 119         int init_done; /* Whether primary has done initialization. */
 120         unsigned int secondary_cnt; /* Number of secondary processes init'd. */
 121         struct mlx5_dev_list mem_event_cb_list;
 122         rte_rwlock_t mem_event_rwlock;
 123 };
 124
 125 /* Per-process data structure, not visible to other processes. */
 126 struct mlx5_local_data {
 127         int init_done; /* Whether a secondary has done initialization. */
 128 };
 129
 130 extern struct mlx5_shared_data *mlx5_shared_data;
 131
 132 struct mlx5_counter_ctrl {
 133         /* Name of the counter. */
 134         char dpdk_name[RTE_ETH_XSTATS_NAME_SIZE];
 135         /* Name of the counter on the device table. */
 136         char ctr_name[RTE_ETH_XSTATS_NAME_SIZE];
 137         uint32_t ib:1; /**< Nonzero for IB counters. */
 138 };
 139
 140 struct mlx5_xstats_ctrl {
 141         /* Number of device stats. */
 142         uint16_t stats_n;
 143         /* Number of device stats identified by PMD. */
 144         uint16_t  mlx5_stats_n;
 145         /* Index in the device counters table. */
 146         uint16_t dev_table_idx[MLX5_MAX_XSTATS];
 147         uint64_t base[MLX5_MAX_XSTATS];
 148         struct mlx5_counter_ctrl info[MLX5_MAX_XSTATS];
 149 };
 150
 151 struct mlx5_stats_ctrl {
 152         /* Base for imissed counter. */
 153         uint64_t imissed_base;
 154 };
 155
 156 /* devX creation object */
 157 struct mlx5_devx_obj {
 158         struct mlx5dv_devx_obj *obj; /* The DV object. */
 159         int id; /* The object ID. */
 160 };
 161
 162 struct mlx5_devx_mkey_attr {
 163         uint64_t addr;
 164         uint64_t size;
 165         uint32_t umem_id;
 166         uint32_t pd;
 167 };
 168
 169 /* HCA supports this number of time periods for LRO. */
 170 #define MLX5_LRO_NUM_SUPP_PERIODS 4
 171
 172 /* HCA attributes. */
 173 struct mlx5_hca_attr {
 174         uint32_t eswitch_manager:1;
 175         uint32_t flow_counters_dump:1;
 176         uint8_t flow_counter_bulk_alloc_bitmap;
 177         uint32_t eth_net_offloads:1;
 178         uint32_t eth_virt:1;
 179         uint32_t wqe_vlan_insert:1;
 180         uint32_t wqe_inline_mode:2;
 181         uint32_t vport_inline_mode:3;
 182         uint32_t lro_cap:1;
 183         uint32_t tunnel_lro_gre:1;
 184         uint32_t tunnel_lro_vxlan:1;
 185         uint32_t lro_max_msg_sz_mode:2;
 186         uint32_t lro_timer_supported_periods[MLX5_LRO_NUM_SUPP_PERIODS];
 187 };
 188
 189 /* Flow list . */
 190 TAILQ_HEAD(mlx5_flows, rte_flow);
 191
 192 /* Default PMD specific parameter value. */
 193 #define MLX5_ARG_UNSET (-1)
 194
 195 #define MLX5_LRO_SUPPORTED(dev) \
 196         (((struct mlx5_priv *)((dev)->data->dev_private))->config.lro.supported)
 197
 198 #define MLX5_LRO_ENABLED(dev) \
 199         ((dev)->data->dev_conf.rxmode.offloads & DEV_RX_OFFLOAD_TCP_LRO)
 200
 201 #define MLX5_FLOW_IPV4_LRO      (1 << 0)
 202 #define MLX5_FLOW_IPV6_LRO      (1 << 1)
 203
 204 /* LRO configurations structure. */
 205 struct mlx5_lro_config {
 206         uint32_t supported:1; /* Whether LRO is supported. */
 207         uint32_t timeout; /* User configuration. */
 208 };
 209
 210 /*
 211  * Device configuration structure.
 212  *
 213  * Merged configuration from:
 214  *
 215  *  - Device capabilities,
 216  *  - User device parameters disabled features.
 217  */
 218 struct mlx5_dev_config {
 219         unsigned int hw_csum:1; /* Checksum offload is supported. */
 220         unsigned int hw_vlan_strip:1; /* VLAN stripping is supported. */
 221         unsigned int hw_vlan_insert:1; /* VLAN insertion in WQE is supported. */
 222         unsigned int hw_fcs_strip:1; /* FCS stripping is supported. */
 223         unsigned int hw_padding:1; /* End alignment padding is supported. */
 224         unsigned int vf:1; /* This is a VF. */
 225         unsigned int tunnel_en:1;
 226         /* Whether tunnel stateless offloads are supported. */
 227         unsigned int mpls_en:1; /* MPLS over GRE/UDP is enabled. */
 228         unsigned int cqe_comp:1; /* CQE compression is enabled. */
 229         unsigned int cqe_pad:1; /* CQE padding is enabled. */
 230         unsigned int tso:1; /* Whether TSO is supported. */
 231         unsigned int rx_vec_en:1; /* Rx vector is enabled. */
 232         unsigned int mr_ext_memseg_en:1;
 233         /* Whether memseg should be extended for MR creation. */
 234         unsigned int l3_vxlan_en:1; /* Enable L3 VXLAN flow creation. */
 235         unsigned int vf_nl_en:1; /* Enable Netlink requests in VF mode. */
 236         unsigned int dv_esw_en:1; /* Enable E-Switch DV flow. */
 237         unsigned int dv_flow_en:1; /* Enable DV flow. */
 238         unsigned int swp:1; /* Tx generic tunnel checksum and TSO offload. */
 239         unsigned int devx:1; /* Whether devx interface is available or not. */
 240         unsigned int dest_tir:1; /* Whether advanced DR API is available. */
 241         struct {
 242                 unsigned int enabled:1; /* Whether MPRQ is enabled. */
 243                 unsigned int stride_num_n; /* Number of strides. */
 244                 unsigned int min_stride_size_n; /* Min size of a stride. */
 245                 unsigned int max_stride_size_n; /* Max size of a stride. */
 246                 unsigned int max_memcpy_len;
 247                 /* Maximum packet size to memcpy Rx packets. */
 248                 unsigned int min_rxqs_num;
 249                 /* Rx queue count threshold to enable MPRQ. */
 250         } mprq; /* Configurations for Multi-Packet RQ. */
 251         int mps; /* Multi-packet send supported mode. */
 252         unsigned int flow_prio; /* Number of flow priorities. */
 253         unsigned int tso_max_payload_sz; /* Maximum TCP payload for TSO. */
 254         unsigned int ind_table_max_size; /* Maximum indirection table size. */
 255         unsigned int max_dump_files_num; /* Maximum dump files per queue. */
 256         int txqs_inline; /* Queue number threshold for inlining. */
 257         int txq_inline_min; /* Minimal amount of data bytes to inline. */
 258         int txq_inline_max; /* Max packet size for inlining with SEND. */
 259         int txq_inline_mpw; /* Max packet size for inlining with eMPW. */
 260         struct mlx5_hca_attr hca_attr; /* HCA attributes. */
 261         struct mlx5_lro_config lro; /* LRO configuration. */
 262 };
 263
 264 struct mlx5_devx_wq_attr {
 265         uint32_t wq_type:4;
 266         uint32_t wq_signature:1;
 267         uint32_t end_padding_mode:2;
 268         uint32_t cd_slave:1;
 269         uint32_t hds_skip_first_sge:1;
 270         uint32_t log2_hds_buf_size:3;
 271         uint32_t page_offset:5;
 272         uint32_t lwm:16;
 273         uint32_t pd:24;
 274         uint32_t uar_page:24;
 275         uint64_t dbr_addr;
 276         uint32_t hw_counter;
 277         uint32_t sw_counter;
 278         uint32_t log_wq_stride:4;
 279         uint32_t log_wq_pg_sz:5;
 280         uint32_t log_wq_sz:5;
 281         uint32_t dbr_umem_valid:1;
 282         uint32_t wq_umem_valid:1;
 283         uint32_t log_hairpin_num_packets:5;
 284         uint32_t log_hairpin_data_sz:5;
 285         uint32_t single_wqe_log_num_of_strides:4;
 286         uint32_t two_byte_shift_en:1;
 287         uint32_t single_stride_log_num_of_bytes:3;
 288         uint32_t dbr_umem_id;
 289         uint32_t wq_umem_id;
 290         uint64_t wq_umem_offset;
 291 };
 292
 293 /* Create RQ attributes structure, used by create RQ operation. */
 294 struct mlx5_devx_create_rq_attr {
 295         uint32_t rlky:1;
 296         uint32_t delay_drop_en:1;
 297         uint32_t scatter_fcs:1;
 298         uint32_t vsd:1;
 299         uint32_t mem_rq_type:4;
 300         uint32_t state:4;
 301         uint32_t flush_in_error_en:1;
 302         uint32_t hairpin:1;
 303         uint32_t user_index:24;
 304         uint32_t cqn:24;
 305         uint32_t counter_set_id:8;
 306         uint32_t rmpn:24;
 307         struct mlx5_devx_wq_attr wq_attr;
 308 };
 309
 310 /* Modify RQ attributes structure, used by modify RQ operation. */
 311 struct mlx5_devx_modify_rq_attr {
 312         uint32_t rqn:24;
 313         uint32_t rq_state:4; /* Current RQ state. */
 314         uint32_t state:4; /* Required RQ state. */
 315         uint32_t scatter_fcs:1;
 316         uint32_t vsd:1;
 317         uint32_t counter_set_id:8;
 318         uint32_t hairpin_peer_sq:24;
 319         uint32_t hairpin_peer_vhca:16;
 320         uint64_t modify_bitmask;
 321         uint32_t lwm:16; /* Contained WQ lwm. */
 322 };
 323
 324 struct mlx5_rx_hash_field_select {
 325         uint32_t l3_prot_type:1;
 326         uint32_t l4_prot_type:1;
 327         uint32_t selected_fields:30;
 328 };
 329
 330 /* TIR attributes structure, used by TIR operations. */
 331 struct mlx5_devx_tir_attr {
 332         uint32_t disp_type:4;
 333         uint32_t lro_timeout_period_usecs:16;
 334         uint32_t lro_enable_mask:4;
 335         uint32_t lro_max_msg_sz:8;
 336         uint32_t inline_rqn:24;
 337         uint32_t rx_hash_symmetric:1;
 338         uint32_t tunneled_offload_en:1;
 339         uint32_t indirect_table:24;
 340         uint32_t rx_hash_fn:4;
 341         uint32_t self_lb_block:2;
 342         uint32_t transport_domain:24;
 343         uint32_t rx_hash_toeplitz_key[10];
 344         struct mlx5_rx_hash_field_select rx_hash_field_selector_outer;
 345         struct mlx5_rx_hash_field_select rx_hash_field_selector_inner;
 346 };
 347
 348 /* RQT attributes structure, used by RQT operations. */
 349 struct mlx5_devx_rqt_attr {
 350         uint32_t rqt_max_size:16;
 351         uint32_t rqt_actual_size:16;
 352         uint32_t rq_list[];
 353 };
 354
 355 /**
 356  * Type of object being allocated.
 357  */
 358 enum mlx5_verbs_alloc_type {
 359         MLX5_VERBS_ALLOC_TYPE_NONE,
 360         MLX5_VERBS_ALLOC_TYPE_TX_QUEUE,
 361         MLX5_VERBS_ALLOC_TYPE_RX_QUEUE,
 362 };
 363
 364 /**
 365  * Verbs allocator needs a context to know in the callback which kind of
 366  * resources it is allocating.
 367  */
 368 struct mlx5_verbs_alloc_ctx {
 369         enum mlx5_verbs_alloc_type type; /* Kind of object being allocated. */
 370         const void *obj; /* Pointer to the DPDK object. */
 371 };
 372
 373 LIST_HEAD(mlx5_mr_list, mlx5_mr);
 374
 375 /* Flow drop context necessary due to Verbs API. */
 376 struct mlx5_drop {
 377         struct mlx5_hrxq *hrxq; /* Hash Rx queue queue. */
 378         struct mlx5_rxq_obj *rxq; /* Rx queue object. */
 379 };
 380
 381 #define MLX5_COUNTERS_PER_POOL 512
 382 #define MLX5_MAX_PENDING_QUERIES 4
 383
 384 struct mlx5_flow_counter_pool;
 385
 386 struct flow_counter_stats {
 387         uint64_t hits;
 388         uint64_t bytes;
 389 };
 390
 391 /* Counters information. */
 392 struct mlx5_flow_counter {
 393         TAILQ_ENTRY(mlx5_flow_counter) next;
 394         /**< Pointer to the next flow counter structure. */
 395         uint32_t shared:1; /**< Share counter ID with other flow rules. */
 396         uint32_t batch: 1;
 397         /**< Whether the counter was allocated by batch command. */
 398         uint32_t ref_cnt:30; /**< Reference counter. */
 399         uint32_t id; /**< Counter ID. */
 400         union {  /**< Holds the counters for the rule. */
 401 #if defined(HAVE_IBV_DEVICE_COUNTERS_SET_V42)
 402                 struct ibv_counter_set *cs;
 403 #elif defined(HAVE_IBV_DEVICE_COUNTERS_SET_V45)
 404                 struct ibv_counters *cs;
 405 #endif
 406                 struct mlx5_devx_obj *dcs; /**< Counter Devx object. */
 407                 struct mlx5_flow_counter_pool *pool; /**< The counter pool. */
 408         };
 409         union {
 410                 uint64_t hits; /**< Reset value of hits packets. */
 411                 int64_t query_gen; /**< Generation of the last release. */
 412         };
 413         uint64_t bytes; /**< Reset value of bytes. */
 414         void *action; /**< Pointer to the dv action. */
 415 };
 416
 417 TAILQ_HEAD(mlx5_counters, mlx5_flow_counter);
 418
 419 /* Counter pool structure - query is in pool resolution. */
 420 struct mlx5_flow_counter_pool {
 421         TAILQ_ENTRY(mlx5_flow_counter_pool) next;
 422         struct mlx5_counters counters; /* Free counter list. */
 423         union {
 424                 struct mlx5_devx_obj *min_dcs;
 425                 rte_atomic64_t a64_dcs;
 426         };
 427         /* The devx object of the minimum counter ID. */
 428         rte_atomic64_t query_gen;
 429         uint32_t n_counters: 16; /* Number of devx allocated counters. */
 430         rte_spinlock_t sl; /* The pool lock. */
 431         struct mlx5_counter_stats_raw *raw;
 432         struct mlx5_counter_stats_raw *raw_hw; /* The raw on HW working. */
 433         struct mlx5_flow_counter counters_raw[]; /* The pool counters memory. */
 434 };
 435
 436 struct mlx5_counter_stats_raw;
 437
 438 /* Memory management structure for group of counter statistics raws. */
 439 struct mlx5_counter_stats_mem_mng {
 440         LIST_ENTRY(mlx5_counter_stats_mem_mng) next;
 441         struct mlx5_counter_stats_raw *raws;
 442         struct mlx5_devx_obj *dm;
 443         struct mlx5dv_devx_umem *umem;
 444 };
 445
 446 /* Raw memory structure for the counter statistics values of a pool. */
 447 struct mlx5_counter_stats_raw {
 448         LIST_ENTRY(mlx5_counter_stats_raw) next;
 449         int min_dcs_id;
 450         struct mlx5_counter_stats_mem_mng *mem_mng;
 451         volatile struct flow_counter_stats *data;
 452 };
 453
 454 TAILQ_HEAD(mlx5_counter_pools, mlx5_flow_counter_pool);
 455
 456 /* Container structure for counter pools. */
 457 struct mlx5_pools_container {
 458         rte_atomic16_t n_valid; /* Number of valid pools. */
 459         uint16_t n; /* Number of pools. */
 460         struct mlx5_counter_pools pool_list; /* Counter pool list. */
 461         struct mlx5_flow_counter_pool **pools; /* Counter pool array. */
 462         struct mlx5_counter_stats_mem_mng *init_mem_mng;
 463         /* Hold the memory management for the next allocated pools raws. */
 464 };
 465
 466 /* Counter global management structure. */
 467 struct mlx5_flow_counter_mng {
 468         uint8_t mhi[2]; /* master \ host container index. */
 469         struct mlx5_pools_container ccont[2 * 2];
 470         /* 2 containers for single and for batch for double-buffer. */
 471         struct mlx5_counters flow_counters; /* Legacy flow counter list. */
 472         uint8_t pending_queries;
 473         uint8_t batch;
 474         uint16_t pool_index;
 475         uint8_t query_thread_on;
 476         LIST_HEAD(mem_mngs, mlx5_counter_stats_mem_mng) mem_mngs;
 477         LIST_HEAD(stat_raws, mlx5_counter_stats_raw) free_stat_raws;
 478 };
 479
 480 /* Per port data of shared IB device. */
 481 struct mlx5_ibv_shared_port {
 482         uint32_t ih_port_id;
 483         /*
 484          * Interrupt handler port_id. Used by shared interrupt
 485          * handler to find the corresponding rte_eth device
 486          * by IB port index. If value is equal or greater
 487          * RTE_MAX_ETHPORTS it means there is no subhandler
 488          * installed for specified IB port index.
 489          */
 490 };
 491
 492 /* Table structure. */
 493 struct mlx5_flow_tbl_resource {
 494         void *obj; /**< Pointer to DR table object. */
 495         rte_atomic32_t refcnt; /**< Reference counter. */
 496 };
 497
 498 #define MLX5_MAX_TABLES 1024
 499 #define MLX5_MAX_TABLES_FDB 32
 500 #define MLX5_GROUP_FACTOR 1
 501
 502 #define MLX5_DBR_PAGE_SIZE 4096 /* Must be >= 512. */
 503 #define MLX5_DBR_SIZE 8
 504 #define MLX5_DBR_PER_PAGE (MLX5_DBR_PAGE_SIZE / MLX5_DBR_SIZE)
 505 #define MLX5_DBR_BITMAP_SIZE (MLX5_DBR_PER_PAGE / 64)
 506
 507 struct mlx5_devx_dbr_page {
 508         /* Door-bell records, must be first member in structure. */
 509         uint8_t dbrs[MLX5_DBR_PAGE_SIZE];
 510         LIST_ENTRY(mlx5_devx_dbr_page) next; /* Pointer to the next element. */
 511         struct mlx5dv_devx_umem *umem;
 512         uint32_t dbr_count; /* Number of door-bell records in use. */
 513         /* 1 bit marks matching door-bell is in use. */
 514         uint64_t dbr_bitmap[MLX5_DBR_BITMAP_SIZE];
 515 };
 516
 517 /*
 518  * Shared Infiniband device context for Master/Representors
 519  * which belong to same IB device with multiple IB ports.
 520  **/
 521 struct mlx5_ibv_shared {
 522         LIST_ENTRY(mlx5_ibv_shared) next;
 523         uint32_t refcnt;
 524         uint32_t devx:1; /* Opened with DV. */
 525         uint32_t max_port; /* Maximal IB device port index. */
 526         struct ibv_context *ctx; /* Verbs/DV context. */
 527         struct ibv_pd *pd; /* Protection Domain. */
 528         uint32_t pdn; /* Protection Domain number. */
 529         uint32_t tdn; /* Transport Domain number. */
 530         char ibdev_name[IBV_SYSFS_NAME_MAX]; /* IB device name. */
 531         char ibdev_path[IBV_SYSFS_PATH_MAX]; /* IB device path for secondary */
 532         struct ibv_device_attr_ex device_attr; /* Device properties. */
 533         struct rte_pci_device *pci_dev; /* Backend PCI device. */
 534         LIST_ENTRY(mlx5_ibv_shared) mem_event_cb;
 535         /**< Called by memory event callback. */
 536         struct {
 537                 uint32_t dev_gen; /* Generation number to flush local caches. */
 538                 rte_rwlock_t rwlock; /* MR Lock. */
 539                 struct mlx5_mr_btree cache; /* Global MR cache table. */
 540                 struct mlx5_mr_list mr_list; /* Registered MR list. */
 541                 struct mlx5_mr_list mr_free_list; /* Freed MR list. */
 542         } mr;
 543         /* Shared DV/DR flow data section. */
 544         pthread_mutex_t dv_mutex; /* DV context mutex. */
 545         uint32_t dv_refcnt; /* DV/DR data reference counter. */
 546         void *fdb_domain; /* FDB Direct Rules name space handle. */
 547         struct mlx5_flow_tbl_resource fdb_tbl[MLX5_MAX_TABLES_FDB];
 548         /* FDB Direct Rules tables. */
 549         void *rx_domain; /* RX Direct Rules name space handle. */
 550         struct mlx5_flow_tbl_resource rx_tbl[MLX5_MAX_TABLES];
 551         /* RX Direct Rules tables. */
 552         void *tx_domain; /* TX Direct Rules name space handle. */
 553         struct mlx5_flow_tbl_resource tx_tbl[MLX5_MAX_TABLES];
 554         void *esw_drop_action; /* Pointer to DR E-Switch drop action. */
 555         /* TX Direct Rules tables/ */
 556         LIST_HEAD(matchers, mlx5_flow_dv_matcher) matchers;
 557         LIST_HEAD(encap_decap, mlx5_flow_dv_encap_decap_resource) encaps_decaps;
 558         LIST_HEAD(modify_cmd, mlx5_flow_dv_modify_hdr_resource) modify_cmds;
 559         LIST_HEAD(tag, mlx5_flow_dv_tag_resource) tags;
 560         LIST_HEAD(jump, mlx5_flow_dv_jump_tbl_resource) jump_tbl;
 561         LIST_HEAD(port_id_action_list, mlx5_flow_dv_port_id_action_resource)
 562                 port_id_action_list; /* List of port ID actions. */
 563         struct mlx5_flow_counter_mng cmng; /* Counters management structure. */
 564         /* Shared interrupt handler section. */
 565         pthread_mutex_t intr_mutex; /* Interrupt config mutex. */
 566         uint32_t intr_cnt; /* Interrupt handler reference counter. */
 567         struct rte_intr_handle intr_handle; /* Interrupt handler for device. */
 568         struct rte_intr_handle intr_handle_devx; /* DEVX interrupt handler. */
 569         struct mlx5dv_devx_cmd_comp *devx_comp; /* DEVX async comp obj. */
 570         struct mlx5_ibv_shared_port port[]; /* per device port data array. */
 571 };
 572
 573 /* Per-process private structure. */
 574 struct mlx5_proc_priv {
 575         size_t uar_table_sz;
 576         /* Size of UAR register table. */
 577         void *uar_table[];
 578         /* Table of UAR registers for each process. */
 579 };
 580
 581 #define MLX5_PROC_PRIV(port_id) \
 582         ((struct mlx5_proc_priv *)rte_eth_devices[port_id].process_private)
 583
 584 struct mlx5_priv {
 585         struct rte_eth_dev_data *dev_data;  /* Pointer to device data. */
 586         struct mlx5_ibv_shared *sh; /* Shared IB device context. */
 587         uint32_t ibv_port; /* IB device port number. */
 588         struct rte_ether_addr mac[MLX5_MAX_MAC_ADDRESSES]; /* MAC addresses. */
 589         BITFIELD_DECLARE(mac_own, uint64_t, MLX5_MAX_MAC_ADDRESSES);
 590         /* Bit-field of MAC addresses owned by the PMD. */
 591         uint16_t vlan_filter[MLX5_MAX_VLAN_IDS]; /* VLAN filters table. */
 592         unsigned int vlan_filter_n; /* Number of configured VLAN filters. */
 593         /* Device properties. */
 594         uint16_t mtu; /* Configured MTU. */
 595         unsigned int isolated:1; /* Whether isolated mode is enabled. */
 596         unsigned int representor:1; /* Device is a port representor. */
 597         unsigned int master:1; /* Device is a E-Switch master. */
 598         unsigned int dr_shared:1; /* DV/DR data is shared. */
 599         unsigned int counter_fallback:1; /* Use counter fallback management. */
 600         uint16_t domain_id; /* Switch domain identifier. */
 601         uint16_t vport_id; /* Associated VF vport index (if any). */
 602         int32_t representor_id; /* Port representor identifier. */
 603         unsigned int if_index; /* Associated kernel network device index. */
 604         /* RX/TX queues. */
 605         unsigned int rxqs_n; /* RX queues array size. */
 606         unsigned int txqs_n; /* TX queues array size. */
 607         struct mlx5_rxq_data *(*rxqs)[]; /* RX queues. */
 608         struct mlx5_txq_data *(*txqs)[]; /* TX queues. */
 609         struct rte_mempool *mprq_mp; /* Mempool for Multi-Packet RQ. */
 610         struct rte_eth_rss_conf rss_conf; /* RSS configuration. */
 611         unsigned int (*reta_idx)[]; /* RETA index table. */
 612         unsigned int reta_idx_n; /* RETA index size. */
 613         struct mlx5_drop drop_queue; /* Flow drop queues. */
 614         struct mlx5_flows flows; /* RTE Flow rules. */
 615         struct mlx5_flows ctrl_flows; /* Control flow rules. */
 616         LIST_HEAD(rxq, mlx5_rxq_ctrl) rxqsctrl; /* DPDK Rx queues. */
 617         LIST_HEAD(rxqobj, mlx5_rxq_obj) rxqsobj; /* Verbs/DevX Rx queues. */
 618         LIST_HEAD(hrxq, mlx5_hrxq) hrxqs; /* Verbs Hash Rx queues. */
 619         LIST_HEAD(txq, mlx5_txq_ctrl) txqsctrl; /* DPDK Tx queues. */
 620         LIST_HEAD(txqibv, mlx5_txq_ibv) txqsibv; /* Verbs Tx queues. */
 621         /* Indirection tables. */
 622         LIST_HEAD(ind_tables, mlx5_ind_table_obj) ind_tbls;
 623         /* Pointer to next element. */
 624         rte_atomic32_t refcnt; /**< Reference counter. */
 625         struct ibv_flow_action *verbs_action;
 626         /**< Verbs modify header action object. */
 627         uint8_t ft_type; /**< Flow table type, Rx or Tx. */
 628         /* Tags resources cache. */
 629         uint32_t link_speed_capa; /* Link speed capabilities. */
 630         struct mlx5_xstats_ctrl xstats_ctrl; /* Extended stats control. */
 631         struct mlx5_stats_ctrl stats_ctrl; /* Stats control. */
 632         struct mlx5_dev_config config; /* Device configuration. */
 633         struct mlx5_verbs_alloc_ctx verbs_alloc_ctx;
 634         /* Context for Verbs allocator. */
 635         int nl_socket_rdma; /* Netlink socket (NETLINK_RDMA). */
 636         int nl_socket_route; /* Netlink socket (NETLINK_ROUTE). */
 637         uint32_t nl_sn; /* Netlink message sequence number. */
 638         LIST_HEAD(dbrpage, mlx5_devx_dbr_page) dbrpgs; /* Door-bell pages. */
 639 #ifndef RTE_ARCH_64
 640         rte_spinlock_t uar_lock_cq; /* CQs share a common distinct UAR */
 641         rte_spinlock_t uar_lock[MLX5_UAR_PAGE_NUM_MAX];
 642         /* UAR same-page access control required in 32bit implementations. */
 643 #endif
 644 };
 645
 646 #define PORT_ID(priv) ((priv)->dev_data->port_id)
 647 #define ETH_DEV(priv) (&rte_eth_devices[PORT_ID(priv)])
 648
 649 /* mlx5.c */
 650
 651 int mlx5_getenv_int(const char *);
 652 int mlx5_proc_priv_init(struct rte_eth_dev *dev);
 653 int64_t mlx5_get_dbr(struct rte_eth_dev *dev,
 654                      struct mlx5_devx_dbr_page **dbr_page);
 655 int32_t mlx5_release_dbr(struct rte_eth_dev *dev, uint32_t umem_id,
 656                          uint64_t offset);
 657
 658 /* mlx5_ethdev.c */
 659
 660 int mlx5_get_ifname(const struct rte_eth_dev *dev, char (*ifname)[IF_NAMESIZE]);
 661 int mlx5_get_master_ifname(const char *ibdev_path, char (*ifname)[IF_NAMESIZE]);
 662 unsigned int mlx5_ifindex(const struct rte_eth_dev *dev);
 663 int mlx5_ifreq(const struct rte_eth_dev *dev, int req, struct ifreq *ifr);
 664 int mlx5_get_mtu(struct rte_eth_dev *dev, uint16_t *mtu);
 665 int mlx5_set_flags(struct rte_eth_dev *dev, unsigned int keep,
 666                    unsigned int flags);
 667 int mlx5_dev_configure(struct rte_eth_dev *dev);
 668 void mlx5_dev_infos_get(struct rte_eth_dev *dev, struct rte_eth_dev_info *info);
 669 int mlx5_read_clock(struct rte_eth_dev *dev, uint64_t *clock);
 670 int mlx5_fw_version_get(struct rte_eth_dev *dev, char *fw_ver, size_t fw_size);
 671 const uint32_t *mlx5_dev_supported_ptypes_get(struct rte_eth_dev *dev);
 672 int mlx5_link_update(struct rte_eth_dev *dev, int wait_to_complete);
 673 int mlx5_force_link_status_change(struct rte_eth_dev *dev, int status);
 674 int mlx5_dev_set_mtu(struct rte_eth_dev *dev, uint16_t mtu);
 675 int mlx5_dev_get_flow_ctrl(struct rte_eth_dev *dev,
 676                            struct rte_eth_fc_conf *fc_conf);
 677 int mlx5_dev_set_flow_ctrl(struct rte_eth_dev *dev,
 678                            struct rte_eth_fc_conf *fc_conf);
 679 int mlx5_ibv_device_to_pci_addr(const struct ibv_device *device,
 680                                 struct rte_pci_addr *pci_addr);
 681 void mlx5_dev_link_status_handler(void *arg);
 682 void mlx5_dev_interrupt_handler(void *arg);
 683 void mlx5_dev_interrupt_handler_devx(void *arg);
 684 void mlx5_dev_interrupt_handler_uninstall(struct rte_eth_dev *dev);
 685 void mlx5_dev_interrupt_handler_install(struct rte_eth_dev *dev);
 686 int mlx5_set_link_down(struct rte_eth_dev *dev);
 687 int mlx5_set_link_up(struct rte_eth_dev *dev);
 688 int mlx5_is_removed(struct rte_eth_dev *dev);
 689 eth_tx_burst_t mlx5_select_tx_function(struct rte_eth_dev *dev);
 690 eth_rx_burst_t mlx5_select_rx_function(struct rte_eth_dev *dev);
 691 unsigned int mlx5_dev_to_port_id(const struct rte_device *dev,
 692                                  uint16_t *port_list,
 693                                  unsigned int port_list_n);
 694 int mlx5_port_to_eswitch_info(uint16_t port, uint16_t *es_domain_id,
 695                               uint16_t *es_port_id);
 696 int mlx5_sysfs_switch_info(unsigned int ifindex,
 697                            struct mlx5_switch_info *info);
 698 void mlx5_sysfs_check_switch_info(bool device_dir,
 699                                   struct mlx5_switch_info *switch_info);
 700 void mlx5_nl_check_switch_info(bool nun_vf_set,
 701                                struct mlx5_switch_info *switch_info);
 702 void mlx5_translate_port_name(const char *port_name_in,
 703                               struct mlx5_switch_info *port_info_out);
 704 void mlx5_intr_callback_unregister(const struct rte_intr_handle *handle,
 705                                    rte_intr_callback_fn cb_fn, void *cb_arg);
 706
 707 /* mlx5_mac.c */
 708
 709 int mlx5_get_mac(struct rte_eth_dev *dev, uint8_t (*mac)[RTE_ETHER_ADDR_LEN]);
 710 void mlx5_mac_addr_remove(struct rte_eth_dev *dev, uint32_t index);
 711 int mlx5_mac_addr_add(struct rte_eth_dev *dev, struct rte_ether_addr *mac,
 712                       uint32_t index, uint32_t vmdq);
 713 int mlx5_mac_addr_set(struct rte_eth_dev *dev, struct rte_ether_addr *mac_addr);
 714 int mlx5_set_mc_addr_list(struct rte_eth_dev *dev,
 715                         struct rte_ether_addr *mc_addr_set,
 716                         uint32_t nb_mc_addr);
 717
 718 /* mlx5_rss.c */
 719
 720 int mlx5_rss_hash_update(struct rte_eth_dev *dev,
 721                          struct rte_eth_rss_conf *rss_conf);
 722 int mlx5_rss_hash_conf_get(struct rte_eth_dev *dev,
 723                            struct rte_eth_rss_conf *rss_conf);
 724 int mlx5_rss_reta_index_resize(struct rte_eth_dev *dev, unsigned int reta_size);
 725 int mlx5_dev_rss_reta_query(struct rte_eth_dev *dev,
 726                             struct rte_eth_rss_reta_entry64 *reta_conf,
 727                             uint16_t reta_size);
 728 int mlx5_dev_rss_reta_update(struct rte_eth_dev *dev,
 729                              struct rte_eth_rss_reta_entry64 *reta_conf,
 730                              uint16_t reta_size);
 731
 732 /* mlx5_rxmode.c */
 733
 734 void mlx5_promiscuous_enable(struct rte_eth_dev *dev);
 735 void mlx5_promiscuous_disable(struct rte_eth_dev *dev);
 736 void mlx5_allmulticast_enable(struct rte_eth_dev *dev);
 737 void mlx5_allmulticast_disable(struct rte_eth_dev *dev);
 738
 739 /* mlx5_stats.c */
 740
 741 void mlx5_stats_init(struct rte_eth_dev *dev);
 742 int mlx5_stats_get(struct rte_eth_dev *dev, struct rte_eth_stats *stats);
 743 void mlx5_stats_reset(struct rte_eth_dev *dev);
 744 int mlx5_xstats_get(struct rte_eth_dev *dev, struct rte_eth_xstat *stats,
 745                     unsigned int n);
 746 void mlx5_xstats_reset(struct rte_eth_dev *dev);
 747 int mlx5_xstats_get_names(struct rte_eth_dev *dev __rte_unused,
 748                           struct rte_eth_xstat_name *xstats_names,
 749                           unsigned int n);
 750
 751 /* mlx5_vlan.c */
 752
 753 int mlx5_vlan_filter_set(struct rte_eth_dev *dev, uint16_t vlan_id, int on);
 754 void mlx5_vlan_strip_queue_set(struct rte_eth_dev *dev, uint16_t queue, int on);
 755 int mlx5_vlan_offload_set(struct rte_eth_dev *dev, int mask);
 756
 757 /* mlx5_trigger.c */
 758
 759 int mlx5_dev_start(struct rte_eth_dev *dev);
 760 void mlx5_dev_stop(struct rte_eth_dev *dev);
 761 int mlx5_traffic_enable(struct rte_eth_dev *dev);
 762 void mlx5_traffic_disable(struct rte_eth_dev *dev);
 763 int mlx5_traffic_restart(struct rte_eth_dev *dev);
 764
 765 /* mlx5_flow.c */
 766
 767 int mlx5_flow_discover_priorities(struct rte_eth_dev *dev);
 768 void mlx5_flow_print(struct rte_flow *flow);
 769 int mlx5_flow_validate(struct rte_eth_dev *dev,
 770                        const struct rte_flow_attr *attr,
 771                        const struct rte_flow_item items[],
 772                        const struct rte_flow_action actions[],
 773                        struct rte_flow_error *error);
 774 struct rte_flow *mlx5_flow_create(struct rte_eth_dev *dev,
 775                                   const struct rte_flow_attr *attr,
 776                                   const struct rte_flow_item items[],
 777                                   const struct rte_flow_action actions[],
 778                                   struct rte_flow_error *error);
 779 int mlx5_flow_destroy(struct rte_eth_dev *dev, struct rte_flow *flow,
 780                       struct rte_flow_error *error);
 781 void mlx5_flow_list_flush(struct rte_eth_dev *dev, struct mlx5_flows *list);
 782 int mlx5_flow_flush(struct rte_eth_dev *dev, struct rte_flow_error *error);
 783 int mlx5_flow_query(struct rte_eth_dev *dev, struct rte_flow *flow,
 784                     const struct rte_flow_action *action, void *data,
 785                     struct rte_flow_error *error);
 786 int mlx5_flow_isolate(struct rte_eth_dev *dev, int enable,
 787                       struct rte_flow_error *error);
 788 int mlx5_dev_filter_ctrl(struct rte_eth_dev *dev,
 789                          enum rte_filter_type filter_type,
 790                          enum rte_filter_op filter_op,
 791                          void *arg);
 792 int mlx5_flow_start(struct rte_eth_dev *dev, struct mlx5_flows *list);
 793 void mlx5_flow_stop(struct rte_eth_dev *dev, struct mlx5_flows *list);
 794 int mlx5_flow_verify(struct rte_eth_dev *dev);
 795 int mlx5_ctrl_flow_vlan(struct rte_eth_dev *dev,
 796                         struct rte_flow_item_eth *eth_spec,
 797                         struct rte_flow_item_eth *eth_mask,
 798                         struct rte_flow_item_vlan *vlan_spec,
 799                         struct rte_flow_item_vlan *vlan_mask);
 800 int mlx5_ctrl_flow(struct rte_eth_dev *dev,
 801                    struct rte_flow_item_eth *eth_spec,
 802                    struct rte_flow_item_eth *eth_mask);
 803 int mlx5_flow_create_drop_queue(struct rte_eth_dev *dev);
 804 void mlx5_flow_delete_drop_queue(struct rte_eth_dev *dev);
 805 void mlx5_flow_async_pool_query_handle(struct mlx5_ibv_shared *sh,
 806                                        uint64_t async_id, int status);
 807 void mlx5_set_query_alarm(struct mlx5_ibv_shared *sh);
 808 void mlx5_flow_query_alarm(void *arg);
 809
 810 /* mlx5_mp.c */
 811 void mlx5_mp_req_start_rxtx(struct rte_eth_dev *dev);
 812 void mlx5_mp_req_stop_rxtx(struct rte_eth_dev *dev);
 813 int mlx5_mp_req_mr_create(struct rte_eth_dev *dev, uintptr_t addr);
 814 int mlx5_mp_req_verbs_cmd_fd(struct rte_eth_dev *dev);
 815 int mlx5_mp_req_queue_state_modify(struct rte_eth_dev *dev,
 816                                    struct mlx5_mp_arg_queue_state_modify *sm);
 817 int mlx5_mp_init_primary(void);
 818 void mlx5_mp_uninit_primary(void);
 819 int mlx5_mp_init_secondary(void);
 820 void mlx5_mp_uninit_secondary(void);
 821
 822 /* mlx5_nl.c */
 823
 824 int mlx5_nl_init(int protocol);
 825 int mlx5_nl_mac_addr_add(struct rte_eth_dev *dev, struct rte_ether_addr *mac,
 826                          uint32_t index);
 827 int mlx5_nl_mac_addr_remove(struct rte_eth_dev *dev, struct rte_ether_addr *mac,
 828                             uint32_t index);
 829 void mlx5_nl_mac_addr_sync(struct rte_eth_dev *dev);
 830 void mlx5_nl_mac_addr_flush(struct rte_eth_dev *dev);
 831 int mlx5_nl_promisc(struct rte_eth_dev *dev, int enable);
 832 int mlx5_nl_allmulti(struct rte_eth_dev *dev, int enable);
 833 unsigned int mlx5_nl_portnum(int nl, const char *name);
 834 unsigned int mlx5_nl_ifindex(int nl, const char *name, uint32_t pindex);
 835 int mlx5_nl_switch_info(int nl, unsigned int ifindex,
 836                         struct mlx5_switch_info *info);
 837
 838 /* mlx5_devx_cmds.c */
 839
 840 struct mlx5_devx_obj *mlx5_devx_cmd_flow_counter_alloc(struct ibv_context *ctx,
 841                                                        uint32_t bulk_sz);
 842 int mlx5_devx_cmd_destroy(struct mlx5_devx_obj *obj);
 843 int mlx5_devx_cmd_flow_counter_query(struct mlx5_devx_obj *dcs,
 844                                      int clear, uint32_t n_counters,
 845                                      uint64_t *pkts, uint64_t *bytes,
 846                                      uint32_t mkey, void *addr,
 847                                      struct mlx5dv_devx_cmd_comp *cmd_comp,
 848                                      uint64_t async_id);
 849 int mlx5_devx_cmd_query_hca_attr(struct ibv_context *ctx,
 850                                  struct mlx5_hca_attr *attr);
 851 struct mlx5_devx_obj *mlx5_devx_cmd_mkey_create(struct ibv_context *ctx,
 852                                              struct mlx5_devx_mkey_attr *attr);
 853 int mlx5_devx_get_out_command_status(void *out);
 854 int mlx5_devx_cmd_qp_query_tis_td(struct ibv_qp *qp, uint32_t tis_num,
 855                                   uint32_t *tis_td);
 856 struct mlx5_devx_obj *mlx5_devx_cmd_create_rq(struct ibv_context *ctx,
 857                                 struct mlx5_devx_create_rq_attr *rq_attr,
 858                                 int socket);
 859 int mlx5_devx_cmd_modify_rq(struct mlx5_devx_obj *rq,
 860                             struct mlx5_devx_modify_rq_attr *rq_attr);
 861 struct mlx5_devx_obj *mlx5_devx_cmd_create_tir(struct ibv_context *ctx,
 862                                         struct mlx5_devx_tir_attr *tir_attr);
 863 struct mlx5_devx_obj *mlx5_devx_cmd_create_rqt(struct ibv_context *ctx,
 864                                         struct mlx5_devx_rqt_attr *rqt_attr);
 865
 866 #endif /* RTE_PMD_MLX5_H_ */