drivers/net/mlx5/mlx5.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright 2015 6WIND S.A.
   3  * Copyright 2015 Mellanox Technologies, Ltd
   4  */
   5
   6 #ifndef RTE_PMD_MLX5_H_
   7 #define RTE_PMD_MLX5_H_
   8
   9 #include <stddef.h>
  10 #include <stdbool.h>
  11 #include <stdint.h>
  12 #include <limits.h>
  13 #include <net/if.h>
  14 #include <netinet/in.h>
  15 #include <sys/queue.h>
  16
  17 /* Verbs header. */
  18 /* ISO C doesn't support unnamed structs/unions, disabling -pedantic. */
  19 #ifdef PEDANTIC
  20 #pragma GCC diagnostic ignored "-Wpedantic"
  21 #endif
  22 #include <infiniband/verbs.h>
  23 #ifdef PEDANTIC
  24 #pragma GCC diagnostic error "-Wpedantic"
  25 #endif
  26
  27 #include <rte_pci.h>
  28 #include <rte_ether.h>
  29 #include <rte_ethdev_driver.h>
  30 #include <rte_rwlock.h>
  31 #include <rte_interrupts.h>
  32 #include <rte_errno.h>
  33 #include <rte_flow.h>
  34
  35 #include <mlx5_glue.h>
  36 #include <mlx5_devx_cmds.h>
  37 #include <mlx5_prm.h>
  38 #include <mlx5_nl.h>
  39 #include <mlx5_common_mp.h>
  40 #include <mlx5_common_mr.h>
  41
  42 #include "mlx5_defs.h"
  43 #include "mlx5_utils.h"
  44 #include "mlx5_autoconf.h"
  45
  46
  47 enum mlx5_ipool_index {
  48 #ifdef HAVE_IBV_FLOW_DV_SUPPORT
  49         MLX5_IPOOL_DECAP_ENCAP = 0, /* Pool for encap/decap resource. */
  50         MLX5_IPOOL_PUSH_VLAN, /* Pool for push vlan resource. */
  51         MLX5_IPOOL_TAG, /* Pool for tag resource. */
  52         MLX5_IPOOL_PORT_ID, /* Pool for port id resource. */
  53         MLX5_IPOOL_JUMP, /* Pool for jump resource. */
  54 #endif
  55         MLX5_IPOOL_MTR, /* Pool for meter resource. */
  56         MLX5_IPOOL_MCP, /* Pool for metadata resource. */
  57         MLX5_IPOOL_HRXQ, /* Pool for hrxq resource. */
  58         MLX5_IPOOL_MLX5_FLOW, /* Pool for mlx5 flow handle. */
  59         MLX5_IPOOL_RTE_FLOW, /* Pool for rte_flow. */
  60         MLX5_IPOOL_MAX,
  61 };
  62
  63 /*
  64  * There are three reclaim memory mode supported.
  65  * 0(none) means no memory reclaim.
  66  * 1(light) means only PMD level reclaim.
  67  * 2(aggressive) means both PMD and rdma-core level reclaim.
  68  */
  69 enum mlx5_reclaim_mem_mode {
  70         MLX5_RCM_NONE, /* Don't reclaim memory. */
  71         MLX5_RCM_LIGHT, /* Reclaim PMD level. */
  72         MLX5_RCM_AGGR, /* Reclaim PMD and rdma-core level. */
  73 };
  74
  75 /** Key string for IPC. */
  76 #define MLX5_MP_NAME "net_mlx5_mp"
  77
  78
  79 LIST_HEAD(mlx5_dev_list, mlx5_dev_ctx_shared);
  80
  81 /* Shared data between primary and secondary processes. */
  82 struct mlx5_shared_data {
  83         rte_spinlock_t lock;
  84         /* Global spinlock for primary and secondary processes. */
  85         int init_done; /* Whether primary has done initialization. */
  86         unsigned int secondary_cnt; /* Number of secondary processes init'd. */
  87         struct mlx5_dev_list mem_event_cb_list;
  88         rte_rwlock_t mem_event_rwlock;
  89 };
  90
  91 /* Per-process data structure, not visible to other processes. */
  92 struct mlx5_local_data {
  93         int init_done; /* Whether a secondary has done initialization. */
  94 };
  95
  96 extern struct mlx5_shared_data *mlx5_shared_data;
  97
  98 struct mlx5_counter_ctrl {
  99         /* Name of the counter. */
 100         char dpdk_name[RTE_ETH_XSTATS_NAME_SIZE];
 101         /* Name of the counter on the device table. */
 102         char ctr_name[RTE_ETH_XSTATS_NAME_SIZE];
 103         uint32_t ib:1; /**< Nonzero for IB counters. */
 104 };
 105
 106 struct mlx5_xstats_ctrl {
 107         /* Number of device stats. */
 108         uint16_t stats_n;
 109         /* Number of device stats identified by PMD. */
 110         uint16_t  mlx5_stats_n;
 111         /* Index in the device counters table. */
 112         uint16_t dev_table_idx[MLX5_MAX_XSTATS];
 113         uint64_t base[MLX5_MAX_XSTATS];
 114         uint64_t xstats[MLX5_MAX_XSTATS];
 115         uint64_t hw_stats[MLX5_MAX_XSTATS];
 116         struct mlx5_counter_ctrl info[MLX5_MAX_XSTATS];
 117 };
 118
 119 struct mlx5_stats_ctrl {
 120         /* Base for imissed counter. */
 121         uint64_t imissed_base;
 122         uint64_t imissed;
 123 };
 124
 125 /* Default PMD specific parameter value. */
 126 #define MLX5_ARG_UNSET (-1)
 127
 128 #define MLX5_LRO_SUPPORTED(dev) \
 129         (((struct mlx5_priv *)((dev)->data->dev_private))->config.lro.supported)
 130
 131 /* Maximal size of coalesced segment for LRO is set in chunks of 256 Bytes. */
 132 #define MLX5_LRO_SEG_CHUNK_SIZE 256u
 133
 134 /* Maximal size of aggregated LRO packet. */
 135 #define MLX5_MAX_LRO_SIZE (UINT8_MAX * MLX5_LRO_SEG_CHUNK_SIZE)
 136
 137 /* LRO configurations structure. */
 138 struct mlx5_lro_config {
 139         uint32_t supported:1; /* Whether LRO is supported. */
 140         uint32_t timeout; /* User configuration. */
 141 };
 142
 143 /*
 144  * Device configuration structure.
 145  *
 146  * Merged configuration from:
 147  *
 148  *  - Device capabilities,
 149  *  - User device parameters disabled features.
 150  */
 151 struct mlx5_dev_config {
 152         unsigned int hw_csum:1; /* Checksum offload is supported. */
 153         unsigned int hw_vlan_strip:1; /* VLAN stripping is supported. */
 154         unsigned int hw_vlan_insert:1; /* VLAN insertion in WQE is supported. */
 155         unsigned int hw_fcs_strip:1; /* FCS stripping is supported. */
 156         unsigned int hw_padding:1; /* End alignment padding is supported. */
 157         unsigned int vf:1; /* This is a VF. */
 158         unsigned int tunnel_en:1;
 159         /* Whether tunnel stateless offloads are supported. */
 160         unsigned int mpls_en:1; /* MPLS over GRE/UDP is enabled. */
 161         unsigned int cqe_comp:1; /* CQE compression is enabled. */
 162         unsigned int cqe_pad:1; /* CQE padding is enabled. */
 163         unsigned int tso:1; /* Whether TSO is supported. */
 164         unsigned int rx_vec_en:1; /* Rx vector is enabled. */
 165         unsigned int mr_ext_memseg_en:1;
 166         /* Whether memseg should be extended for MR creation. */
 167         unsigned int l3_vxlan_en:1; /* Enable L3 VXLAN flow creation. */
 168         unsigned int vf_nl_en:1; /* Enable Netlink requests in VF mode. */
 169         unsigned int dv_esw_en:1; /* Enable E-Switch DV flow. */
 170         unsigned int dv_flow_en:1; /* Enable DV flow. */
 171         unsigned int dv_xmeta_en:2; /* Enable extensive flow metadata. */
 172         unsigned int swp:1; /* Tx generic tunnel checksum and TSO offload. */
 173         unsigned int devx:1; /* Whether devx interface is available or not. */
 174         unsigned int dest_tir:1; /* Whether advanced DR API is available. */
 175         unsigned int reclaim_mode:2; /* Memory reclaim mode. */
 176         struct {
 177                 unsigned int enabled:1; /* Whether MPRQ is enabled. */
 178                 unsigned int stride_num_n; /* Number of strides. */
 179                 unsigned int stride_size_n; /* Size of a stride. */
 180                 unsigned int min_stride_size_n; /* Min size of a stride. */
 181                 unsigned int max_stride_size_n; /* Max size of a stride. */
 182                 unsigned int max_memcpy_len;
 183                 /* Maximum packet size to memcpy Rx packets. */
 184                 unsigned int min_rxqs_num;
 185                 /* Rx queue count threshold to enable MPRQ. */
 186         } mprq; /* Configurations for Multi-Packet RQ. */
 187         int mps; /* Multi-packet send supported mode. */
 188         int dbnc; /* Skip doorbell register write barrier. */
 189         unsigned int flow_prio; /* Number of flow priorities. */
 190         enum modify_reg flow_mreg_c[MLX5_MREG_C_NUM];
 191         /* Availibility of mreg_c's. */
 192         unsigned int tso_max_payload_sz; /* Maximum TCP payload for TSO. */
 193         unsigned int ind_table_max_size; /* Maximum indirection table size. */
 194         unsigned int max_dump_files_num; /* Maximum dump files per queue. */
 195         unsigned int log_hp_size; /* Single hairpin queue data size in total. */
 196         int txqs_inline; /* Queue number threshold for inlining. */
 197         int txq_inline_min; /* Minimal amount of data bytes to inline. */
 198         int txq_inline_max; /* Max packet size for inlining with SEND. */
 199         int txq_inline_mpw; /* Max packet size for inlining with eMPW. */
 200         struct mlx5_hca_attr hca_attr; /* HCA attributes. */
 201         struct mlx5_lro_config lro; /* LRO configuration. */
 202 };
 203
 204
 205 /**
 206  * Type of object being allocated.
 207  */
 208 enum mlx5_verbs_alloc_type {
 209         MLX5_VERBS_ALLOC_TYPE_NONE,
 210         MLX5_VERBS_ALLOC_TYPE_TX_QUEUE,
 211         MLX5_VERBS_ALLOC_TYPE_RX_QUEUE,
 212 };
 213
 214 /* Structure for VF VLAN workaround. */
 215 struct mlx5_vf_vlan {
 216         uint32_t tag:12;
 217         uint32_t created:1;
 218 };
 219
 220 /**
 221  * Verbs allocator needs a context to know in the callback which kind of
 222  * resources it is allocating.
 223  */
 224 struct mlx5_verbs_alloc_ctx {
 225         enum mlx5_verbs_alloc_type type; /* Kind of object being allocated. */
 226         const void *obj; /* Pointer to the DPDK object. */
 227 };
 228
 229 /* Flow drop context necessary due to Verbs API. */
 230 struct mlx5_drop {
 231         struct mlx5_hrxq *hrxq; /* Hash Rx queue queue. */
 232         struct mlx5_rxq_obj *rxq; /* Rx queue object. */
 233 };
 234
 235 #define MLX5_COUNTERS_PER_POOL 512
 236 #define MLX5_MAX_PENDING_QUERIES 4
 237 #define MLX5_CNT_CONTAINER_RESIZE 64
 238 #define MLX5_CNT_AGE_OFFSET 0x80000000
 239 #define CNT_SIZE (sizeof(struct mlx5_flow_counter))
 240 #define CNTEXT_SIZE (sizeof(struct mlx5_flow_counter_ext))
 241 #define AGE_SIZE (sizeof(struct mlx5_age_param))
 242 #define MLX5_AGING_TIME_DELAY   7
 243 #define CNT_POOL_TYPE_EXT       (1 << 0)
 244 #define CNT_POOL_TYPE_AGE       (1 << 1)
 245 #define IS_EXT_POOL(pool) (((pool)->type) & CNT_POOL_TYPE_EXT)
 246 #define IS_AGE_POOL(pool) (((pool)->type) & CNT_POOL_TYPE_AGE)
 247 #define MLX_CNT_IS_AGE(counter) ((counter) & MLX5_CNT_AGE_OFFSET ? 1 : 0)
 248 #define MLX5_CNT_LEN(pool) \
 249         (CNT_SIZE + \
 250         (IS_AGE_POOL(pool) ? AGE_SIZE : 0) + \
 251         (IS_EXT_POOL(pool) ? CNTEXT_SIZE : 0))
 252 #define MLX5_POOL_GET_CNT(pool, index) \
 253         ((struct mlx5_flow_counter *) \
 254         ((uint8_t *)((pool) + 1) + (index) * (MLX5_CNT_LEN(pool))))
 255 #define MLX5_CNT_ARRAY_IDX(pool, cnt) \
 256         ((int)(((uint8_t *)(cnt) - (uint8_t *)((pool) + 1)) / \
 257         MLX5_CNT_LEN(pool)))
 258 /*
 259  * The pool index and offset of counter in the pool array makes up the
 260  * counter index. In case the counter is from pool 0 and offset 0, it
 261  * should plus 1 to avoid index 0, since 0 means invalid counter index
 262  * currently.
 263  */
 264 #define MLX5_MAKE_CNT_IDX(pi, offset) \
 265         ((pi) * MLX5_COUNTERS_PER_POOL + (offset) + 1)
 266 #define MLX5_CNT_TO_CNT_EXT(pool, cnt) \
 267         ((struct mlx5_flow_counter_ext *)\
 268         ((uint8_t *)((cnt) + 1) + \
 269         (IS_AGE_POOL(pool) ? AGE_SIZE : 0)))
 270 #define MLX5_GET_POOL_CNT_EXT(pool, offset) \
 271         MLX5_CNT_TO_CNT_EXT(pool, MLX5_POOL_GET_CNT((pool), (offset)))
 272 #define MLX5_CNT_TO_AGE(cnt) \
 273         ((struct mlx5_age_param *)((cnt) + 1))
 274
 275 struct mlx5_flow_counter_pool;
 276
 277 /*age status*/
 278 enum {
 279         AGE_FREE, /* Initialized state. */
 280         AGE_CANDIDATE, /* Counter assigned to flows. */
 281         AGE_TMOUT, /* Timeout, wait for rte_flow_get_aged_flows and destroy. */
 282 };
 283
 284 #define MLX5_CNT_CONTAINER(sh, batch, age) (&(sh)->cmng.ccont \
 285                                             [(batch) * 2 + (age)])
 286
 287 enum {
 288         MLX5_CCONT_TYPE_SINGLE,
 289         MLX5_CCONT_TYPE_SINGLE_FOR_AGE,
 290         MLX5_CCONT_TYPE_BATCH,
 291         MLX5_CCONT_TYPE_BATCH_FOR_AGE,
 292         MLX5_CCONT_TYPE_MAX,
 293 };
 294
 295 /* Counter age parameter. */
 296 struct mlx5_age_param {
 297         rte_atomic16_t state; /**< Age state. */
 298         uint16_t port_id; /**< Port id of the counter. */
 299         uint32_t timeout:15; /**< Age timeout in unit of 0.1sec. */
 300         uint32_t expire:16; /**< Expire time(0.1sec) in the future. */
 301         void *context; /**< Flow counter age context. */
 302 };
 303
 304 struct flow_counter_stats {
 305         uint64_t hits;
 306         uint64_t bytes;
 307 };
 308
 309 /* Generic counters information. */
 310 struct mlx5_flow_counter {
 311         TAILQ_ENTRY(mlx5_flow_counter) next;
 312         /**< Pointer to the next flow counter structure. */
 313         union {
 314                 uint64_t hits; /**< Reset value of hits packets. */
 315                 int64_t query_gen; /**< Generation of the last release. */
 316         };
 317         uint64_t bytes; /**< Reset value of bytes. */
 318         void *action; /**< Pointer to the dv action. */
 319 };
 320
 321 /* Extend counters information for none batch counters. */
 322 struct mlx5_flow_counter_ext {
 323         uint32_t shared:1; /**< Share counter ID with other flow rules. */
 324         uint32_t batch: 1;
 325         /**< Whether the counter was allocated by batch command. */
 326         uint32_t ref_cnt:30; /**< Reference counter. */
 327         uint32_t id; /**< User counter ID. */
 328         union {  /**< Holds the counters for the rule. */
 329 #if defined(HAVE_IBV_DEVICE_COUNTERS_SET_V42)
 330                 struct ibv_counter_set *cs;
 331 #elif defined(HAVE_IBV_DEVICE_COUNTERS_SET_V45)
 332                 struct ibv_counters *cs;
 333 #endif
 334                 struct mlx5_devx_obj *dcs; /**< Counter Devx object. */
 335         };
 336 };
 337
 338 TAILQ_HEAD(mlx5_counters, mlx5_flow_counter);
 339
 340 /* Generic counter pool structure - query is in pool resolution. */
 341 struct mlx5_flow_counter_pool {
 342         TAILQ_ENTRY(mlx5_flow_counter_pool) next;
 343         struct mlx5_counters counters; /* Free counter list. */
 344         union {
 345                 struct mlx5_devx_obj *min_dcs;
 346                 rte_atomic64_t a64_dcs;
 347         };
 348         /* The devx object of the minimum counter ID. */
 349         rte_atomic64_t start_query_gen; /* Query start round. */
 350         rte_atomic64_t end_query_gen; /* Query end round. */
 351         uint32_t index; /* Pool index in container. */
 352         uint8_t type; /* Memory type behind the counter array. */
 353         rte_spinlock_t sl; /* The pool lock. */
 354         struct mlx5_counter_stats_raw *raw;
 355         struct mlx5_counter_stats_raw *raw_hw; /* The raw on HW working. */
 356 };
 357
 358 struct mlx5_counter_stats_raw;
 359
 360 /* Memory management structure for group of counter statistics raws. */
 361 struct mlx5_counter_stats_mem_mng {
 362         LIST_ENTRY(mlx5_counter_stats_mem_mng) next;
 363         struct mlx5_counter_stats_raw *raws;
 364         struct mlx5_devx_obj *dm;
 365         struct mlx5dv_devx_umem *umem;
 366 };
 367
 368 /* Raw memory structure for the counter statistics values of a pool. */
 369 struct mlx5_counter_stats_raw {
 370         LIST_ENTRY(mlx5_counter_stats_raw) next;
 371         int min_dcs_id;
 372         struct mlx5_counter_stats_mem_mng *mem_mng;
 373         volatile struct flow_counter_stats *data;
 374 };
 375
 376 TAILQ_HEAD(mlx5_counter_pools, mlx5_flow_counter_pool);
 377
 378 /* Container structure for counter pools. */
 379 struct mlx5_pools_container {
 380         rte_atomic16_t n_valid; /* Number of valid pools. */
 381         uint16_t n; /* Number of pools. */
 382         rte_spinlock_t resize_sl; /* The resize lock. */
 383         struct mlx5_counter_pools pool_list; /* Counter pool list. */
 384         struct mlx5_flow_counter_pool **pools; /* Counter pool array. */
 385         struct mlx5_counter_stats_mem_mng *mem_mng;
 386         /* Hold the memory management for the next allocated pools raws. */
 387 };
 388
 389 /* Counter global management structure. */
 390 struct mlx5_flow_counter_mng {
 391         struct mlx5_pools_container ccont[MLX5_CCONT_TYPE_MAX];
 392         struct mlx5_counters flow_counters; /* Legacy flow counter list. */
 393         uint8_t pending_queries;
 394         uint8_t batch;
 395         uint16_t pool_index;
 396         uint8_t age;
 397         uint8_t query_thread_on;
 398         LIST_HEAD(mem_mngs, mlx5_counter_stats_mem_mng) mem_mngs;
 399         LIST_HEAD(stat_raws, mlx5_counter_stats_raw) free_stat_raws;
 400 };
 401
 402 #define MLX5_AGE_EVENT_NEW              1
 403 #define MLX5_AGE_TRIGGER                2
 404 #define MLX5_AGE_SET(age_info, BIT) \
 405         ((age_info)->flags |= (1 << (BIT)))
 406 #define MLX5_AGE_GET(age_info, BIT) \
 407         ((age_info)->flags & (1 << (BIT)))
 408 #define GET_PORT_AGE_INFO(priv) \
 409         (&((priv)->sh->port[(priv)->ibv_port - 1].age_info))
 410
 411 /* Aging information for per port. */
 412 struct mlx5_age_info {
 413         uint8_t flags; /*Indicate if is new event or need be trigered*/
 414         struct mlx5_counters aged_counters; /* Aged flow counter list. */
 415         rte_spinlock_t aged_sl; /* Aged flow counter list lock. */
 416 };
 417
 418 /* Per port data of shared IB device. */
 419 struct mlx5_ibv_shared_port {
 420         uint32_t ih_port_id;
 421         uint32_t devx_ih_port_id;
 422         /*
 423          * Interrupt handler port_id. Used by shared interrupt
 424          * handler to find the corresponding rte_eth device
 425          * by IB port index. If value is equal or greater
 426          * RTE_MAX_ETHPORTS it means there is no subhandler
 427          * installed for specified IB port index.
 428          */
 429         struct mlx5_age_info age_info;
 430         /* Aging information for per port. */
 431 };
 432
 433 /* Table key of the hash organization. */
 434 union mlx5_flow_tbl_key {
 435         struct {
 436                 /* Table ID should be at the lowest address. */
 437                 uint32_t table_id;      /**< ID of the table. */
 438                 uint16_t reserved;      /**< must be zero for comparison. */
 439                 uint8_t domain;         /**< 1 - FDB, 0 - NIC TX/RX. */
 440                 uint8_t direction;      /**< 1 - egress, 0 - ingress. */
 441         };
 442         uint64_t v64;                   /**< full 64bits value of key */
 443 };
 444
 445 /* Table structure. */
 446 struct mlx5_flow_tbl_resource {
 447         void *obj; /**< Pointer to DR table object. */
 448         rte_atomic32_t refcnt; /**< Reference counter. */
 449 };
 450
 451 #define MLX5_MAX_TABLES UINT16_MAX
 452 #define MLX5_FLOW_TABLE_LEVEL_METER (UINT16_MAX - 3)
 453 #define MLX5_FLOW_TABLE_LEVEL_SUFFIX (UINT16_MAX - 2)
 454 #define MLX5_HAIRPIN_TX_TABLE (UINT16_MAX - 1)
 455 /* Reserve the last two tables for metadata register copy. */
 456 #define MLX5_FLOW_MREG_ACT_TABLE_GROUP (MLX5_MAX_TABLES - 1)
 457 #define MLX5_FLOW_MREG_CP_TABLE_GROUP (MLX5_MAX_TABLES - 2)
 458 /* Tables for metering splits should be added here. */
 459 #define MLX5_MAX_TABLES_EXTERNAL (MLX5_MAX_TABLES - 3)
 460 #define MLX5_MAX_TABLES_FDB UINT16_MAX
 461
 462 #define MLX5_DBR_PAGE_SIZE 4096 /* Must be >= 512. */
 463 #define MLX5_DBR_SIZE 8
 464 #define MLX5_DBR_PER_PAGE (MLX5_DBR_PAGE_SIZE / MLX5_DBR_SIZE)
 465 #define MLX5_DBR_BITMAP_SIZE (MLX5_DBR_PER_PAGE / 64)
 466
 467 struct mlx5_devx_dbr_page {
 468         /* Door-bell records, must be first member in structure. */
 469         uint8_t dbrs[MLX5_DBR_PAGE_SIZE];
 470         LIST_ENTRY(mlx5_devx_dbr_page) next; /* Pointer to the next element. */
 471         struct mlx5dv_devx_umem *umem;
 472         uint32_t dbr_count; /* Number of door-bell records in use. */
 473         /* 1 bit marks matching door-bell is in use. */
 474         uint64_t dbr_bitmap[MLX5_DBR_BITMAP_SIZE];
 475 };
 476
 477 /* ID generation structure. */
 478 struct mlx5_flow_id_pool {
 479         uint32_t *free_arr; /**< Pointer to the a array of free values. */
 480         uint32_t base_index;
 481         /**< The next index that can be used without any free elements. */
 482         uint32_t *curr; /**< Pointer to the index to pop. */
 483         uint32_t *last; /**< Pointer to the last element in the empty arrray. */
 484         uint32_t max_id; /**< Maximum id can be allocated from the pool. */
 485 };
 486
 487 /*
 488  * Shared Infiniband device context for Master/Representors
 489  * which belong to same IB device with multiple IB ports.
 490  **/
 491 struct mlx5_dev_ctx_shared {
 492         LIST_ENTRY(mlx5_dev_ctx_shared) next;
 493         uint32_t refcnt;
 494         uint32_t devx:1; /* Opened with DV. */
 495         uint32_t max_port; /* Maximal IB device port index. */
 496         void *ctx; /* Verbs/DV/DevX context. */
 497         struct ibv_pd *pd; /* Protection Domain. */
 498         uint32_t pdn; /* Protection Domain number. */
 499         uint32_t tdn; /* Transport Domain number. */
 500         char ibdev_name[IBV_SYSFS_NAME_MAX]; /* IB device name. */
 501         char ibdev_path[IBV_SYSFS_PATH_MAX]; /* IB device path for secondary */
 502         struct ibv_device_attr_ex device_attr; /* Device properties. */
 503         LIST_ENTRY(mlx5_dev_ctx_shared) mem_event_cb;
 504         /**< Called by memory event callback. */
 505         struct mlx5_mr_share_cache share_cache;
 506         /* Shared DV/DR flow data section. */
 507         pthread_mutex_t dv_mutex; /* DV context mutex. */
 508         uint32_t dv_meta_mask; /* flow META metadata supported mask. */
 509         uint32_t dv_mark_mask; /* flow MARK metadata supported mask. */
 510         uint32_t dv_regc0_mask; /* available bits of metatada reg_c[0]. */
 511         uint32_t dv_refcnt; /* DV/DR data reference counter. */
 512         void *fdb_domain; /* FDB Direct Rules name space handle. */
 513         void *rx_domain; /* RX Direct Rules name space handle. */
 514         void *tx_domain; /* TX Direct Rules name space handle. */
 515         struct mlx5_hlist *flow_tbls;
 516         /* Direct Rules tables for FDB, NIC TX+RX */
 517         void *esw_drop_action; /* Pointer to DR E-Switch drop action. */
 518         void *pop_vlan_action; /* Pointer to DR pop VLAN action. */
 519         uint32_t encaps_decaps; /* Encap/decap action indexed memory list. */
 520         LIST_HEAD(modify_cmd, mlx5_flow_dv_modify_hdr_resource) modify_cmds;
 521         struct mlx5_hlist *tag_table;
 522         uint32_t port_id_action_list; /* List of port ID actions. */
 523         uint32_t push_vlan_action_list; /* List of push VLAN actions. */
 524         struct mlx5_flow_counter_mng cmng; /* Counters management structure. */
 525         struct mlx5_indexed_pool *ipool[MLX5_IPOOL_MAX];
 526         /* Memory Pool for mlx5 flow resources. */
 527         /* Shared interrupt handler section. */
 528         struct rte_intr_handle intr_handle; /* Interrupt handler for device. */
 529         struct rte_intr_handle intr_handle_devx; /* DEVX interrupt handler. */
 530         struct mlx5dv_devx_cmd_comp *devx_comp; /* DEVX async comp obj. */
 531         struct mlx5_devx_obj *tis; /* TIS object. */
 532         struct mlx5_devx_obj *td; /* Transport domain. */
 533         struct mlx5_flow_id_pool *flow_id_pool; /* Flow ID pool. */
 534         struct mlx5_ibv_shared_port port[]; /* per device port data array. */
 535 };
 536
 537 /* Per-process private structure. */
 538 struct mlx5_proc_priv {
 539         size_t uar_table_sz;
 540         /* Size of UAR register table. */
 541         void *uar_table[];
 542         /* Table of UAR registers for each process. */
 543 };
 544
 545 /* MTR profile list. */
 546 TAILQ_HEAD(mlx5_mtr_profiles, mlx5_flow_meter_profile);
 547 /* MTR list. */
 548 TAILQ_HEAD(mlx5_flow_meters, mlx5_flow_meter);
 549
 550 #define MLX5_PROC_PRIV(port_id) \
 551         ((struct mlx5_proc_priv *)rte_eth_devices[port_id].process_private)
 552
 553 struct mlx5_priv {
 554         struct rte_eth_dev_data *dev_data;  /* Pointer to device data. */
 555         struct mlx5_dev_ctx_shared *sh; /* Shared device context. */
 556         uint32_t ibv_port; /* IB device port number. */
 557         struct rte_pci_device *pci_dev; /* Backend PCI device. */
 558         struct rte_ether_addr mac[MLX5_MAX_MAC_ADDRESSES]; /* MAC addresses. */
 559         BITFIELD_DECLARE(mac_own, uint64_t, MLX5_MAX_MAC_ADDRESSES);
 560         /* Bit-field of MAC addresses owned by the PMD. */
 561         uint16_t vlan_filter[MLX5_MAX_VLAN_IDS]; /* VLAN filters table. */
 562         unsigned int vlan_filter_n; /* Number of configured VLAN filters. */
 563         /* Device properties. */
 564         uint16_t mtu; /* Configured MTU. */
 565         unsigned int isolated:1; /* Whether isolated mode is enabled. */
 566         unsigned int representor:1; /* Device is a port representor. */
 567         unsigned int master:1; /* Device is a E-Switch master. */
 568         unsigned int dr_shared:1; /* DV/DR data is shared. */
 569         unsigned int counter_fallback:1; /* Use counter fallback management. */
 570         unsigned int mtr_en:1; /* Whether support meter. */
 571         unsigned int mtr_reg_share:1; /* Whether support meter REG_C share. */
 572         uint16_t domain_id; /* Switch domain identifier. */
 573         uint16_t vport_id; /* Associated VF vport index (if any). */
 574         uint32_t vport_meta_tag; /* Used for vport index match ove VF LAG. */
 575         uint32_t vport_meta_mask; /* Used for vport index field match mask. */
 576         int32_t representor_id; /* Port representor identifier. */
 577         int32_t pf_bond; /* >=0 means PF index in bonding configuration. */
 578         unsigned int if_index; /* Associated kernel network device index. */
 579         /* RX/TX queues. */
 580         unsigned int rxqs_n; /* RX queues array size. */
 581         unsigned int txqs_n; /* TX queues array size. */
 582         struct mlx5_rxq_data *(*rxqs)[]; /* RX queues. */
 583         struct mlx5_txq_data *(*txqs)[]; /* TX queues. */
 584         struct rte_mempool *mprq_mp; /* Mempool for Multi-Packet RQ. */
 585         struct rte_eth_rss_conf rss_conf; /* RSS configuration. */
 586         unsigned int (*reta_idx)[]; /* RETA index table. */
 587         unsigned int reta_idx_n; /* RETA index size. */
 588         struct mlx5_drop drop_queue; /* Flow drop queues. */
 589         uint32_t flows; /* RTE Flow rules. */
 590         uint32_t ctrl_flows; /* Control flow rules. */
 591         void *inter_flows; /* Intermediate resources for flow creation. */
 592         void *rss_desc; /* Intermediate rss description resources. */
 593         int flow_idx; /* Intermediate device flow index. */
 594         int flow_nested_idx; /* Intermediate device flow index, nested. */
 595         LIST_HEAD(rxq, mlx5_rxq_ctrl) rxqsctrl; /* DPDK Rx queues. */
 596         LIST_HEAD(rxqobj, mlx5_rxq_obj) rxqsobj; /* Verbs/DevX Rx queues. */
 597         uint32_t hrxqs; /* Verbs Hash Rx queues. */
 598         LIST_HEAD(txq, mlx5_txq_ctrl) txqsctrl; /* DPDK Tx queues. */
 599         LIST_HEAD(txqobj, mlx5_txq_obj) txqsobj; /* Verbs/DevX Tx queues. */
 600         /* Indirection tables. */
 601         LIST_HEAD(ind_tables, mlx5_ind_table_obj) ind_tbls;
 602         /* Pointer to next element. */
 603         rte_atomic32_t refcnt; /**< Reference counter. */
 604         struct ibv_flow_action *verbs_action;
 605         /**< Verbs modify header action object. */
 606         uint8_t ft_type; /**< Flow table type, Rx or Tx. */
 607         uint8_t max_lro_msg_size;
 608         /* Tags resources cache. */
 609         uint32_t link_speed_capa; /* Link speed capabilities. */
 610         struct mlx5_xstats_ctrl xstats_ctrl; /* Extended stats control. */
 611         struct mlx5_stats_ctrl stats_ctrl; /* Stats control. */
 612         struct mlx5_dev_config config; /* Device configuration. */
 613         struct mlx5_verbs_alloc_ctx verbs_alloc_ctx;
 614         /* Context for Verbs allocator. */
 615         int nl_socket_rdma; /* Netlink socket (NETLINK_RDMA). */
 616         int nl_socket_route; /* Netlink socket (NETLINK_ROUTE). */
 617         LIST_HEAD(dbrpage, mlx5_devx_dbr_page) dbrpgs; /* Door-bell pages. */
 618         struct mlx5_nl_vlan_vmwa_context *vmwa_context; /* VLAN WA context. */
 619         struct mlx5_flow_id_pool *qrss_id_pool;
 620         struct mlx5_hlist *mreg_cp_tbl;
 621         /* Hash table of Rx metadata register copy table. */
 622         uint8_t mtr_sfx_reg; /* Meter prefix-suffix flow match REG_C. */
 623         uint8_t mtr_color_reg; /* Meter color match REG_C. */
 624         struct mlx5_mtr_profiles flow_meter_profiles; /* MTR profile list. */
 625         struct mlx5_flow_meters flow_meters; /* MTR list. */
 626 #ifndef RTE_ARCH_64
 627         rte_spinlock_t uar_lock_cq; /* CQs share a common distinct UAR */
 628         rte_spinlock_t uar_lock[MLX5_UAR_PAGE_NUM_MAX];
 629         /* UAR same-page access control required in 32bit implementations. */
 630 #endif
 631         uint8_t skip_default_rss_reta; /* Skip configuration of default reta. */
 632         uint8_t fdb_def_rule; /* Whether fdb jump to table 1 is configured. */
 633         struct mlx5_mp_id mp_id; /* ID of a multi-process process */
 634         LIST_HEAD(fdir, mlx5_fdir_flow) fdir_flows; /* fdir flows. */
 635 };
 636
 637 #define PORT_ID(priv) ((priv)->dev_data->port_id)
 638 #define ETH_DEV(priv) (&rte_eth_devices[PORT_ID(priv)])
 639
 640 /* mlx5.c */
 641
 642 int mlx5_getenv_int(const char *);
 643 int mlx5_proc_priv_init(struct rte_eth_dev *dev);
 644 int64_t mlx5_get_dbr(struct rte_eth_dev *dev,
 645                      struct mlx5_devx_dbr_page **dbr_page);
 646 int32_t mlx5_release_dbr(struct rte_eth_dev *dev, uint32_t umem_id,
 647                          uint64_t offset);
 648 int mlx5_udp_tunnel_port_add(struct rte_eth_dev *dev,
 649                               struct rte_eth_udp_tunnel *udp_tunnel);
 650 uint16_t mlx5_eth_find_next(uint16_t port_id, struct rte_pci_device *pci_dev);
 651
 652 /* Macro to iterate over all valid ports for mlx5 driver. */
 653 #define MLX5_ETH_FOREACH_DEV(port_id, pci_dev) \
 654         for (port_id = mlx5_eth_find_next(0, pci_dev); \
 655              port_id < RTE_MAX_ETHPORTS; \
 656              port_id = mlx5_eth_find_next(port_id + 1, pci_dev))
 657
 658 /* mlx5_ethdev.c */
 659
 660 int mlx5_get_ifname(const struct rte_eth_dev *dev, char (*ifname)[IF_NAMESIZE]);
 661 int mlx5_get_master_ifname(const char *ibdev_path, char (*ifname)[IF_NAMESIZE]);
 662 unsigned int mlx5_ifindex(const struct rte_eth_dev *dev);
 663 int mlx5_ifreq(const struct rte_eth_dev *dev, int req, struct ifreq *ifr);
 664 int mlx5_get_mtu(struct rte_eth_dev *dev, uint16_t *mtu);
 665 int mlx5_set_flags(struct rte_eth_dev *dev, unsigned int keep,
 666                    unsigned int flags);
 667 int mlx5_dev_configure(struct rte_eth_dev *dev);
 668 int mlx5_dev_infos_get(struct rte_eth_dev *dev, struct rte_eth_dev_info *info);
 669 int mlx5_read_clock(struct rte_eth_dev *dev, uint64_t *clock);
 670 int mlx5_fw_version_get(struct rte_eth_dev *dev, char *fw_ver, size_t fw_size);
 671 const uint32_t *mlx5_dev_supported_ptypes_get(struct rte_eth_dev *dev);
 672 int mlx5_link_update(struct rte_eth_dev *dev, int wait_to_complete);
 673 int mlx5_force_link_status_change(struct rte_eth_dev *dev, int status);
 674 int mlx5_dev_set_mtu(struct rte_eth_dev *dev, uint16_t mtu);
 675 int mlx5_dev_get_flow_ctrl(struct rte_eth_dev *dev,
 676                            struct rte_eth_fc_conf *fc_conf);
 677 int mlx5_dev_set_flow_ctrl(struct rte_eth_dev *dev,
 678                            struct rte_eth_fc_conf *fc_conf);
 679 void mlx5_dev_link_status_handler(void *arg);
 680 void mlx5_dev_interrupt_handler(void *arg);
 681 void mlx5_dev_interrupt_handler_devx(void *arg);
 682 void mlx5_dev_interrupt_handler_uninstall(struct rte_eth_dev *dev);
 683 void mlx5_dev_interrupt_handler_install(struct rte_eth_dev *dev);
 684 int mlx5_set_link_down(struct rte_eth_dev *dev);
 685 int mlx5_set_link_up(struct rte_eth_dev *dev);
 686 int mlx5_is_removed(struct rte_eth_dev *dev);
 687 eth_tx_burst_t mlx5_select_tx_function(struct rte_eth_dev *dev);
 688 eth_rx_burst_t mlx5_select_rx_function(struct rte_eth_dev *dev);
 689 struct mlx5_priv *mlx5_port_to_eswitch_info(uint16_t port, bool valid);
 690 struct mlx5_priv *mlx5_dev_to_eswitch_info(struct rte_eth_dev *dev);
 691 int mlx5_sysfs_switch_info(unsigned int ifindex,
 692                            struct mlx5_switch_info *info);
 693 void mlx5_sysfs_check_switch_info(bool device_dir,
 694                                   struct mlx5_switch_info *switch_info);
 695 void mlx5_translate_port_name(const char *port_name_in,
 696                               struct mlx5_switch_info *port_info_out);
 697 void mlx5_intr_callback_unregister(const struct rte_intr_handle *handle,
 698                                    rte_intr_callback_fn cb_fn, void *cb_arg);
 699 int mlx5_get_module_info(struct rte_eth_dev *dev,
 700                          struct rte_eth_dev_module_info *modinfo);
 701 int mlx5_get_module_eeprom(struct rte_eth_dev *dev,
 702                            struct rte_dev_eeprom_info *info);
 703 int mlx5_hairpin_cap_get(struct rte_eth_dev *dev,
 704                          struct rte_eth_hairpin_cap *cap);
 705 int mlx5_dev_configure_rss_reta(struct rte_eth_dev *dev);
 706
 707 /* mlx5_mac.c */
 708
 709 int mlx5_get_mac(struct rte_eth_dev *dev, uint8_t (*mac)[RTE_ETHER_ADDR_LEN]);
 710 void mlx5_mac_addr_remove(struct rte_eth_dev *dev, uint32_t index);
 711 int mlx5_mac_addr_add(struct rte_eth_dev *dev, struct rte_ether_addr *mac,
 712                       uint32_t index, uint32_t vmdq);
 713 struct mlx5_nl_vlan_vmwa_context *mlx5_vlan_vmwa_init
 714                                     (struct rte_eth_dev *dev, uint32_t ifindex);
 715 int mlx5_mac_addr_set(struct rte_eth_dev *dev, struct rte_ether_addr *mac_addr);
 716 int mlx5_set_mc_addr_list(struct rte_eth_dev *dev,
 717                         struct rte_ether_addr *mc_addr_set,
 718                         uint32_t nb_mc_addr);
 719
 720 /* mlx5_rss.c */
 721
 722 int mlx5_rss_hash_update(struct rte_eth_dev *dev,
 723                          struct rte_eth_rss_conf *rss_conf);
 724 int mlx5_rss_hash_conf_get(struct rte_eth_dev *dev,
 725                            struct rte_eth_rss_conf *rss_conf);
 726 int mlx5_rss_reta_index_resize(struct rte_eth_dev *dev, unsigned int reta_size);
 727 int mlx5_dev_rss_reta_query(struct rte_eth_dev *dev,
 728                             struct rte_eth_rss_reta_entry64 *reta_conf,
 729                             uint16_t reta_size);
 730 int mlx5_dev_rss_reta_update(struct rte_eth_dev *dev,
 731                              struct rte_eth_rss_reta_entry64 *reta_conf,
 732                              uint16_t reta_size);
 733
 734 /* mlx5_rxmode.c */
 735
 736 int mlx5_promiscuous_enable(struct rte_eth_dev *dev);
 737 int mlx5_promiscuous_disable(struct rte_eth_dev *dev);
 738 int mlx5_allmulticast_enable(struct rte_eth_dev *dev);
 739 int mlx5_allmulticast_disable(struct rte_eth_dev *dev);
 740
 741 /* mlx5_stats.c */
 742
 743 void mlx5_stats_init(struct rte_eth_dev *dev);
 744 int mlx5_stats_get(struct rte_eth_dev *dev, struct rte_eth_stats *stats);
 745 int mlx5_stats_reset(struct rte_eth_dev *dev);
 746 int mlx5_xstats_get(struct rte_eth_dev *dev, struct rte_eth_xstat *stats,
 747                     unsigned int n);
 748 int mlx5_xstats_reset(struct rte_eth_dev *dev);
 749 int mlx5_xstats_get_names(struct rte_eth_dev *dev __rte_unused,
 750                           struct rte_eth_xstat_name *xstats_names,
 751                           unsigned int n);
 752
 753 /* mlx5_vlan.c */
 754
 755 int mlx5_vlan_filter_set(struct rte_eth_dev *dev, uint16_t vlan_id, int on);
 756 void mlx5_vlan_strip_queue_set(struct rte_eth_dev *dev, uint16_t queue, int on);
 757 int mlx5_vlan_offload_set(struct rte_eth_dev *dev, int mask);
 758 void mlx5_vlan_vmwa_exit(struct mlx5_nl_vlan_vmwa_context *ctx);
 759 void mlx5_vlan_vmwa_release(struct rte_eth_dev *dev,
 760                             struct mlx5_vf_vlan *vf_vlan);
 761 void mlx5_vlan_vmwa_acquire(struct rte_eth_dev *dev,
 762                             struct mlx5_vf_vlan *vf_vlan);
 763
 764 /* mlx5_trigger.c */
 765
 766 int mlx5_dev_start(struct rte_eth_dev *dev);
 767 void mlx5_dev_stop(struct rte_eth_dev *dev);
 768 int mlx5_traffic_enable(struct rte_eth_dev *dev);
 769 void mlx5_traffic_disable(struct rte_eth_dev *dev);
 770 int mlx5_traffic_restart(struct rte_eth_dev *dev);
 771
 772 /* mlx5_flow.c */
 773
 774 int mlx5_flow_discover_mreg_c(struct rte_eth_dev *eth_dev);
 775 bool mlx5_flow_ext_mreg_supported(struct rte_eth_dev *dev);
 776 int mlx5_flow_discover_priorities(struct rte_eth_dev *dev);
 777 void mlx5_flow_print(struct rte_flow *flow);
 778 int mlx5_flow_validate(struct rte_eth_dev *dev,
 779                        const struct rte_flow_attr *attr,
 780                        const struct rte_flow_item items[],
 781                        const struct rte_flow_action actions[],
 782                        struct rte_flow_error *error);
 783 struct rte_flow *mlx5_flow_create(struct rte_eth_dev *dev,
 784                                   const struct rte_flow_attr *attr,
 785                                   const struct rte_flow_item items[],
 786                                   const struct rte_flow_action actions[],
 787                                   struct rte_flow_error *error);
 788 int mlx5_flow_destroy(struct rte_eth_dev *dev, struct rte_flow *flow,
 789                       struct rte_flow_error *error);
 790 void mlx5_flow_list_flush(struct rte_eth_dev *dev, uint32_t *list, bool active);
 791 int mlx5_flow_flush(struct rte_eth_dev *dev, struct rte_flow_error *error);
 792 int mlx5_flow_query(struct rte_eth_dev *dev, struct rte_flow *flow,
 793                     const struct rte_flow_action *action, void *data,
 794                     struct rte_flow_error *error);
 795 int mlx5_flow_isolate(struct rte_eth_dev *dev, int enable,
 796                       struct rte_flow_error *error);
 797 int mlx5_dev_filter_ctrl(struct rte_eth_dev *dev,
 798                          enum rte_filter_type filter_type,
 799                          enum rte_filter_op filter_op,
 800                          void *arg);
 801 int mlx5_flow_start(struct rte_eth_dev *dev, uint32_t *list);
 802 void mlx5_flow_stop(struct rte_eth_dev *dev, uint32_t *list);
 803 int mlx5_flow_start_default(struct rte_eth_dev *dev);
 804 void mlx5_flow_stop_default(struct rte_eth_dev *dev);
 805 void mlx5_flow_alloc_intermediate(struct rte_eth_dev *dev);
 806 void mlx5_flow_free_intermediate(struct rte_eth_dev *dev);
 807 int mlx5_flow_verify(struct rte_eth_dev *dev);
 808 int mlx5_ctrl_flow_source_queue(struct rte_eth_dev *dev, uint32_t queue);
 809 int mlx5_ctrl_flow_vlan(struct rte_eth_dev *dev,
 810                         struct rte_flow_item_eth *eth_spec,
 811                         struct rte_flow_item_eth *eth_mask,
 812                         struct rte_flow_item_vlan *vlan_spec,
 813                         struct rte_flow_item_vlan *vlan_mask);
 814 int mlx5_ctrl_flow(struct rte_eth_dev *dev,
 815                    struct rte_flow_item_eth *eth_spec,
 816                    struct rte_flow_item_eth *eth_mask);
 817 struct rte_flow *mlx5_flow_create_esw_table_zero_flow(struct rte_eth_dev *dev);
 818 int mlx5_flow_create_drop_queue(struct rte_eth_dev *dev);
 819 void mlx5_flow_delete_drop_queue(struct rte_eth_dev *dev);
 820 void mlx5_flow_async_pool_query_handle(struct mlx5_dev_ctx_shared *sh,
 821                                        uint64_t async_id, int status);
 822 void mlx5_set_query_alarm(struct mlx5_dev_ctx_shared *sh);
 823 void mlx5_flow_query_alarm(void *arg);
 824 uint32_t mlx5_counter_alloc(struct rte_eth_dev *dev);
 825 void mlx5_counter_free(struct rte_eth_dev *dev, uint32_t cnt);
 826 int mlx5_counter_query(struct rte_eth_dev *dev, uint32_t cnt,
 827                        bool clear, uint64_t *pkts, uint64_t *bytes);
 828 int mlx5_flow_dev_dump(struct rte_eth_dev *dev, FILE *file,
 829                        struct rte_flow_error *error);
 830 void mlx5_flow_rxq_dynf_metadata_set(struct rte_eth_dev *dev);
 831 int mlx5_flow_get_aged_flows(struct rte_eth_dev *dev, void **contexts,
 832                         uint32_t nb_contexts, struct rte_flow_error *error);
 833
 834 /* mlx5_mp.c */
 835 int mlx5_mp_primary_handle(const struct rte_mp_msg *mp_msg, const void *peer);
 836 int mlx5_mp_secondary_handle(const struct rte_mp_msg *mp_msg, const void *peer);
 837 void mlx5_mp_req_start_rxtx(struct rte_eth_dev *dev);
 838 void mlx5_mp_req_stop_rxtx(struct rte_eth_dev *dev);
 839
 840 /* mlx5_socket.c */
 841
 842 int mlx5_pmd_socket_init(void);
 843
 844 /* mlx5_flow_meter.c */
 845
 846 int mlx5_flow_meter_ops_get(struct rte_eth_dev *dev, void *arg);
 847 struct mlx5_flow_meter *mlx5_flow_meter_find(struct mlx5_priv *priv,
 848                                              uint32_t meter_id);
 849 struct mlx5_flow_meter *mlx5_flow_meter_attach
 850                                         (struct mlx5_priv *priv,
 851                                          uint32_t meter_id,
 852                                          const struct rte_flow_attr *attr,
 853                                          struct rte_flow_error *error);
 854 void mlx5_flow_meter_detach(struct mlx5_flow_meter *fm);
 855
 856 /* mlx5_os.c */
 857 const char *mlx5_os_get_ctx_device_name(void *ctx);
 858 const char *mlx5_os_get_ctx_device_path(void *ctx);
 859
 860 #endif /* RTE_PMD_MLX5_H_ */