drivers/net/mlx5/mlx5.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright 2015 6WIND S.A.
   3  * Copyright 2015 Mellanox Technologies, Ltd
   4  */
   5
   6 #ifndef RTE_PMD_MLX5_H_
   7 #define RTE_PMD_MLX5_H_
   8
   9 #include <stddef.h>
  10 #include <stdbool.h>
  11 #include <stdint.h>
  12 #include <limits.h>
  13 #include <net/if.h>
  14 #include <netinet/in.h>
  15 #include <sys/queue.h>
  16
  17 /* Verbs header. */
  18 /* ISO C doesn't support unnamed structs/unions, disabling -pedantic. */
  19 #ifdef PEDANTIC
  20 #pragma GCC diagnostic ignored "-Wpedantic"
  21 #endif
  22 #include <infiniband/verbs.h>
  23 #ifdef PEDANTIC
  24 #pragma GCC diagnostic error "-Wpedantic"
  25 #endif
  26
  27 #include <rte_pci.h>
  28 #include <rte_ether.h>
  29 #include <rte_ethdev_driver.h>
  30 #include <rte_rwlock.h>
  31 #include <rte_interrupts.h>
  32 #include <rte_errno.h>
  33 #include <rte_flow.h>
  34
  35 #include "mlx5_utils.h"
  36 #include "mlx5_mr.h"
  37 #include "mlx5_autoconf.h"
  38 #include "mlx5_defs.h"
  39 #include "mlx5_glue.h"
  40 #include "mlx5_prm.h"
  41
  42 enum {
  43         PCI_VENDOR_ID_MELLANOX = 0x15b3,
  44 };
  45
  46 enum {
  47         PCI_DEVICE_ID_MELLANOX_CONNECTX4 = 0x1013,
  48         PCI_DEVICE_ID_MELLANOX_CONNECTX4VF = 0x1014,
  49         PCI_DEVICE_ID_MELLANOX_CONNECTX4LX = 0x1015,
  50         PCI_DEVICE_ID_MELLANOX_CONNECTX4LXVF = 0x1016,
  51         PCI_DEVICE_ID_MELLANOX_CONNECTX5 = 0x1017,
  52         PCI_DEVICE_ID_MELLANOX_CONNECTX5VF = 0x1018,
  53         PCI_DEVICE_ID_MELLANOX_CONNECTX5EX = 0x1019,
  54         PCI_DEVICE_ID_MELLANOX_CONNECTX5EXVF = 0x101a,
  55         PCI_DEVICE_ID_MELLANOX_CONNECTX5BF = 0xa2d2,
  56         PCI_DEVICE_ID_MELLANOX_CONNECTX5BFVF = 0xa2d3,
  57         PCI_DEVICE_ID_MELLANOX_CONNECTX6 = 0x101b,
  58         PCI_DEVICE_ID_MELLANOX_CONNECTX6VF = 0x101c,
  59         PCI_DEVICE_ID_MELLANOX_CONNECTX6DX = 0x101d,
  60         PCI_DEVICE_ID_MELLANOX_CONNECTX6DXVF = 0x101e,
  61 };
  62
  63 /* Request types for IPC. */
  64 enum mlx5_mp_req_type {
  65         MLX5_MP_REQ_VERBS_CMD_FD = 1,
  66         MLX5_MP_REQ_CREATE_MR,
  67         MLX5_MP_REQ_START_RXTX,
  68         MLX5_MP_REQ_STOP_RXTX,
  69         MLX5_MP_REQ_QUEUE_STATE_MODIFY,
  70 };
  71
  72 struct mlx5_mp_arg_queue_state_modify {
  73         uint8_t is_wq; /* Set if WQ. */
  74         uint16_t queue_id; /* DPDK queue ID. */
  75         enum ibv_wq_state state; /* WQ requested state. */
  76 };
  77
  78 /* Pameters for IPC. */
  79 struct mlx5_mp_param {
  80         enum mlx5_mp_req_type type;
  81         int port_id;
  82         int result;
  83         RTE_STD_C11
  84         union {
  85                 uintptr_t addr; /* MLX5_MP_REQ_CREATE_MR */
  86                 struct mlx5_mp_arg_queue_state_modify state_modify;
  87                 /* MLX5_MP_REQ_QUEUE_STATE_MODIFY */
  88         } args;
  89 };
  90
  91 /** Request timeout for IPC. */
  92 #define MLX5_MP_REQ_TIMEOUT_SEC 5
  93
  94 /** Key string for IPC. */
  95 #define MLX5_MP_NAME "net_mlx5_mp"
  96
  97 /* Recognized Infiniband device physical port name types. */
  98 enum mlx5_phys_port_name_type {
  99         MLX5_PHYS_PORT_NAME_TYPE_NOTSET = 0, /* Not set. */
 100         MLX5_PHYS_PORT_NAME_TYPE_LEGACY, /* before kernel ver < 5.0 */
 101         MLX5_PHYS_PORT_NAME_TYPE_UPLINK, /* p0, kernel ver >= 5.0 */
 102         MLX5_PHYS_PORT_NAME_TYPE_PFVF, /* pf0vf0, kernel ver >= 5.0 */
 103         MLX5_PHYS_PORT_NAME_TYPE_UNKNOWN, /* Unrecognized. */
 104 };
 105
 106 /** Switch information returned by mlx5_nl_switch_info(). */
 107 struct mlx5_switch_info {
 108         uint32_t master:1; /**< Master device. */
 109         uint32_t representor:1; /**< Representor device. */
 110         enum mlx5_phys_port_name_type name_type; /** < Port name type. */
 111         int32_t pf_num; /**< PF number (valid for pfxvfx format only). */
 112         int32_t port_name; /**< Representor port name. */
 113         uint64_t switch_id; /**< Switch identifier. */
 114 };
 115
 116 LIST_HEAD(mlx5_dev_list, mlx5_ibv_shared);
 117
 118 /* Shared data between primary and secondary processes. */
 119 struct mlx5_shared_data {
 120         rte_spinlock_t lock;
 121         /* Global spinlock for primary and secondary processes. */
 122         int init_done; /* Whether primary has done initialization. */
 123         unsigned int secondary_cnt; /* Number of secondary processes init'd. */
 124         struct mlx5_dev_list mem_event_cb_list;
 125         rte_rwlock_t mem_event_rwlock;
 126 };
 127
 128 /* Per-process data structure, not visible to other processes. */
 129 struct mlx5_local_data {
 130         int init_done; /* Whether a secondary has done initialization. */
 131 };
 132
 133 extern struct mlx5_shared_data *mlx5_shared_data;
 134
 135 struct mlx5_counter_ctrl {
 136         /* Name of the counter. */
 137         char dpdk_name[RTE_ETH_XSTATS_NAME_SIZE];
 138         /* Name of the counter on the device table. */
 139         char ctr_name[RTE_ETH_XSTATS_NAME_SIZE];
 140         uint32_t ib:1; /**< Nonzero for IB counters. */
 141 };
 142
 143 struct mlx5_xstats_ctrl {
 144         /* Number of device stats. */
 145         uint16_t stats_n;
 146         /* Number of device stats identified by PMD. */
 147         uint16_t  mlx5_stats_n;
 148         /* Index in the device counters table. */
 149         uint16_t dev_table_idx[MLX5_MAX_XSTATS];
 150         uint64_t base[MLX5_MAX_XSTATS];
 151         struct mlx5_counter_ctrl info[MLX5_MAX_XSTATS];
 152 };
 153
 154 struct mlx5_stats_ctrl {
 155         /* Base for imissed counter. */
 156         uint64_t imissed_base;
 157 };
 158
 159 /* devX creation object */
 160 struct mlx5_devx_obj {
 161         struct mlx5dv_devx_obj *obj; /* The DV object. */
 162         int id; /* The object ID. */
 163 };
 164
 165 struct mlx5_devx_mkey_attr {
 166         uint64_t addr;
 167         uint64_t size;
 168         uint32_t umem_id;
 169         uint32_t pd;
 170 };
 171
 172 /* HCA supports this number of time periods for LRO. */
 173 #define MLX5_LRO_NUM_SUPP_PERIODS 4
 174
 175 /* HCA attributes. */
 176 struct mlx5_hca_attr {
 177         uint32_t eswitch_manager:1;
 178         uint32_t flow_counters_dump:1;
 179         uint8_t flow_counter_bulk_alloc_bitmap;
 180         uint32_t eth_net_offloads:1;
 181         uint32_t eth_virt:1;
 182         uint32_t wqe_vlan_insert:1;
 183         uint32_t wqe_inline_mode:2;
 184         uint32_t vport_inline_mode:3;
 185         uint32_t tunnel_stateless_geneve_rx:1;
 186         uint32_t geneve_max_opt_len:1; /* 0x0: 14DW, 0x1: 63DW */
 187         uint32_t lro_cap:1;
 188         uint32_t tunnel_lro_gre:1;
 189         uint32_t tunnel_lro_vxlan:1;
 190         uint32_t lro_max_msg_sz_mode:2;
 191         uint32_t lro_timer_supported_periods[MLX5_LRO_NUM_SUPP_PERIODS];
 192         uint32_t flex_parser_protocols;
 193         uint32_t hairpin:1;
 194         uint32_t log_max_hairpin_queues:5;
 195         uint32_t log_max_hairpin_wq_data_sz:5;
 196         uint32_t log_max_hairpin_num_packets:5;
 197         uint32_t vhca_id:16;
 198 };
 199
 200 /* Flow list . */
 201 TAILQ_HEAD(mlx5_flows, rte_flow);
 202
 203 /* Default PMD specific parameter value. */
 204 #define MLX5_ARG_UNSET (-1)
 205
 206 #define MLX5_LRO_SUPPORTED(dev) \
 207         (((struct mlx5_priv *)((dev)->data->dev_private))->config.lro.supported)
 208
 209 /* LRO configurations structure. */
 210 struct mlx5_lro_config {
 211         uint32_t supported:1; /* Whether LRO is supported. */
 212         uint32_t timeout; /* User configuration. */
 213 };
 214
 215 /*
 216  * Device configuration structure.
 217  *
 218  * Merged configuration from:
 219  *
 220  *  - Device capabilities,
 221  *  - User device parameters disabled features.
 222  */
 223 struct mlx5_dev_config {
 224         unsigned int hw_csum:1; /* Checksum offload is supported. */
 225         unsigned int hw_vlan_strip:1; /* VLAN stripping is supported. */
 226         unsigned int hw_vlan_insert:1; /* VLAN insertion in WQE is supported. */
 227         unsigned int hw_fcs_strip:1; /* FCS stripping is supported. */
 228         unsigned int hw_padding:1; /* End alignment padding is supported. */
 229         unsigned int vf:1; /* This is a VF. */
 230         unsigned int tunnel_en:1;
 231         /* Whether tunnel stateless offloads are supported. */
 232         unsigned int mpls_en:1; /* MPLS over GRE/UDP is enabled. */
 233         unsigned int cqe_comp:1; /* CQE compression is enabled. */
 234         unsigned int cqe_pad:1; /* CQE padding is enabled. */
 235         unsigned int tso:1; /* Whether TSO is supported. */
 236         unsigned int rx_vec_en:1; /* Rx vector is enabled. */
 237         unsigned int mr_ext_memseg_en:1;
 238         /* Whether memseg should be extended for MR creation. */
 239         unsigned int l3_vxlan_en:1; /* Enable L3 VXLAN flow creation. */
 240         unsigned int vf_nl_en:1; /* Enable Netlink requests in VF mode. */
 241         unsigned int dv_esw_en:1; /* Enable E-Switch DV flow. */
 242         unsigned int dv_flow_en:1; /* Enable DV flow. */
 243         unsigned int dv_xmeta_en:2; /* Enable extensive flow metadata. */
 244         unsigned int swp:1; /* Tx generic tunnel checksum and TSO offload. */
 245         unsigned int devx:1; /* Whether devx interface is available or not. */
 246         unsigned int dest_tir:1; /* Whether advanced DR API is available. */
 247         struct {
 248                 unsigned int enabled:1; /* Whether MPRQ is enabled. */
 249                 unsigned int stride_num_n; /* Number of strides. */
 250                 unsigned int min_stride_size_n; /* Min size of a stride. */
 251                 unsigned int max_stride_size_n; /* Max size of a stride. */
 252                 unsigned int max_memcpy_len;
 253                 /* Maximum packet size to memcpy Rx packets. */
 254                 unsigned int min_rxqs_num;
 255                 /* Rx queue count threshold to enable MPRQ. */
 256         } mprq; /* Configurations for Multi-Packet RQ. */
 257         int mps; /* Multi-packet send supported mode. */
 258         unsigned int flow_prio; /* Number of flow priorities. */
 259         enum modify_reg flow_mreg_c[MLX5_MREG_C_NUM];
 260         /* Availibility of mreg_c's. */
 261         unsigned int tso_max_payload_sz; /* Maximum TCP payload for TSO. */
 262         unsigned int ind_table_max_size; /* Maximum indirection table size. */
 263         unsigned int max_dump_files_num; /* Maximum dump files per queue. */
 264         int txqs_inline; /* Queue number threshold for inlining. */
 265         int txq_inline_min; /* Minimal amount of data bytes to inline. */
 266         int txq_inline_max; /* Max packet size for inlining with SEND. */
 267         int txq_inline_mpw; /* Max packet size for inlining with eMPW. */
 268         struct mlx5_hca_attr hca_attr; /* HCA attributes. */
 269         struct mlx5_lro_config lro; /* LRO configuration. */
 270 };
 271
 272 struct mlx5_devx_wq_attr {
 273         uint32_t wq_type:4;
 274         uint32_t wq_signature:1;
 275         uint32_t end_padding_mode:2;
 276         uint32_t cd_slave:1;
 277         uint32_t hds_skip_first_sge:1;
 278         uint32_t log2_hds_buf_size:3;
 279         uint32_t page_offset:5;
 280         uint32_t lwm:16;
 281         uint32_t pd:24;
 282         uint32_t uar_page:24;
 283         uint64_t dbr_addr;
 284         uint32_t hw_counter;
 285         uint32_t sw_counter;
 286         uint32_t log_wq_stride:4;
 287         uint32_t log_wq_pg_sz:5;
 288         uint32_t log_wq_sz:5;
 289         uint32_t dbr_umem_valid:1;
 290         uint32_t wq_umem_valid:1;
 291         uint32_t log_hairpin_num_packets:5;
 292         uint32_t log_hairpin_data_sz:5;
 293         uint32_t single_wqe_log_num_of_strides:4;
 294         uint32_t two_byte_shift_en:1;
 295         uint32_t single_stride_log_num_of_bytes:3;
 296         uint32_t dbr_umem_id;
 297         uint32_t wq_umem_id;
 298         uint64_t wq_umem_offset;
 299 };
 300
 301 /* Create RQ attributes structure, used by create RQ operation. */
 302 struct mlx5_devx_create_rq_attr {
 303         uint32_t rlky:1;
 304         uint32_t delay_drop_en:1;
 305         uint32_t scatter_fcs:1;
 306         uint32_t vsd:1;
 307         uint32_t mem_rq_type:4;
 308         uint32_t state:4;
 309         uint32_t flush_in_error_en:1;
 310         uint32_t hairpin:1;
 311         uint32_t user_index:24;
 312         uint32_t cqn:24;
 313         uint32_t counter_set_id:8;
 314         uint32_t rmpn:24;
 315         struct mlx5_devx_wq_attr wq_attr;
 316 };
 317
 318 /* Modify RQ attributes structure, used by modify RQ operation. */
 319 struct mlx5_devx_modify_rq_attr {
 320         uint32_t rqn:24;
 321         uint32_t rq_state:4; /* Current RQ state. */
 322         uint32_t state:4; /* Required RQ state. */
 323         uint32_t scatter_fcs:1;
 324         uint32_t vsd:1;
 325         uint32_t counter_set_id:8;
 326         uint32_t hairpin_peer_sq:24;
 327         uint32_t hairpin_peer_vhca:16;
 328         uint64_t modify_bitmask;
 329         uint32_t lwm:16; /* Contained WQ lwm. */
 330 };
 331
 332 struct mlx5_rx_hash_field_select {
 333         uint32_t l3_prot_type:1;
 334         uint32_t l4_prot_type:1;
 335         uint32_t selected_fields:30;
 336 };
 337
 338 /* TIR attributes structure, used by TIR operations. */
 339 struct mlx5_devx_tir_attr {
 340         uint32_t disp_type:4;
 341         uint32_t lro_timeout_period_usecs:16;
 342         uint32_t lro_enable_mask:4;
 343         uint32_t lro_max_msg_sz:8;
 344         uint32_t inline_rqn:24;
 345         uint32_t rx_hash_symmetric:1;
 346         uint32_t tunneled_offload_en:1;
 347         uint32_t indirect_table:24;
 348         uint32_t rx_hash_fn:4;
 349         uint32_t self_lb_block:2;
 350         uint32_t transport_domain:24;
 351         uint32_t rx_hash_toeplitz_key[10];
 352         struct mlx5_rx_hash_field_select rx_hash_field_selector_outer;
 353         struct mlx5_rx_hash_field_select rx_hash_field_selector_inner;
 354 };
 355
 356 /* RQT attributes structure, used by RQT operations. */
 357 struct mlx5_devx_rqt_attr {
 358         uint32_t rqt_max_size:16;
 359         uint32_t rqt_actual_size:16;
 360         uint32_t rq_list[];
 361 };
 362
 363 /* TIS attributes structure. */
 364 struct mlx5_devx_tis_attr {
 365         uint32_t strict_lag_tx_port_affinity:1;
 366         uint32_t tls_en:1;
 367         uint32_t lag_tx_port_affinity:4;
 368         uint32_t prio:4;
 369         uint32_t transport_domain:24;
 370 };
 371
 372 /* SQ attributes structure, used by SQ create operation. */
 373 struct mlx5_devx_create_sq_attr {
 374         uint32_t rlky:1;
 375         uint32_t cd_master:1;
 376         uint32_t fre:1;
 377         uint32_t flush_in_error_en:1;
 378         uint32_t allow_multi_pkt_send_wqe:1;
 379         uint32_t min_wqe_inline_mode:3;
 380         uint32_t state:4;
 381         uint32_t reg_umr:1;
 382         uint32_t allow_swp:1;
 383         uint32_t hairpin:1;
 384         uint32_t user_index:24;
 385         uint32_t cqn:24;
 386         uint32_t packet_pacing_rate_limit_index:16;
 387         uint32_t tis_lst_sz:16;
 388         uint32_t tis_num:24;
 389         struct mlx5_devx_wq_attr wq_attr;
 390 };
 391
 392 /* SQ attributes structure, used by SQ modify operation. */
 393 struct mlx5_devx_modify_sq_attr {
 394         uint32_t sq_state:4;
 395         uint32_t state:4;
 396         uint32_t hairpin_peer_rq:24;
 397         uint32_t hairpin_peer_vhca:16;
 398 };
 399
 400 /**
 401  * Type of object being allocated.
 402  */
 403 enum mlx5_verbs_alloc_type {
 404         MLX5_VERBS_ALLOC_TYPE_NONE,
 405         MLX5_VERBS_ALLOC_TYPE_TX_QUEUE,
 406         MLX5_VERBS_ALLOC_TYPE_RX_QUEUE,
 407 };
 408
 409 /* VLAN netdev for VLAN workaround. */
 410 struct mlx5_vlan_dev {
 411         uint32_t refcnt;
 412         uint32_t ifindex; /**< Own interface index. */
 413 };
 414
 415 /* Structure for VF VLAN workaround. */
 416 struct mlx5_vf_vlan {
 417         uint32_t tag:12;
 418         uint32_t created:1;
 419 };
 420
 421 /*
 422  * Array of VLAN devices created on the base of VF
 423  * used for workaround in virtual environments.
 424  */
 425 struct mlx5_vlan_vmwa_context {
 426         int nl_socket;
 427         uint32_t nl_sn;
 428         uint32_t vf_ifindex;
 429         struct rte_eth_dev *dev;
 430         struct mlx5_vlan_dev vlan_dev[4096];
 431 };
 432
 433 /**
 434  * Verbs allocator needs a context to know in the callback which kind of
 435  * resources it is allocating.
 436  */
 437 struct mlx5_verbs_alloc_ctx {
 438         enum mlx5_verbs_alloc_type type; /* Kind of object being allocated. */
 439         const void *obj; /* Pointer to the DPDK object. */
 440 };
 441
 442 LIST_HEAD(mlx5_mr_list, mlx5_mr);
 443
 444 /* Flow drop context necessary due to Verbs API. */
 445 struct mlx5_drop {
 446         struct mlx5_hrxq *hrxq; /* Hash Rx queue queue. */
 447         struct mlx5_rxq_obj *rxq; /* Rx queue object. */
 448 };
 449
 450 #define MLX5_COUNTERS_PER_POOL 512
 451 #define MLX5_MAX_PENDING_QUERIES 4
 452
 453 struct mlx5_flow_counter_pool;
 454
 455 struct flow_counter_stats {
 456         uint64_t hits;
 457         uint64_t bytes;
 458 };
 459
 460 /* Counters information. */
 461 struct mlx5_flow_counter {
 462         TAILQ_ENTRY(mlx5_flow_counter) next;
 463         /**< Pointer to the next flow counter structure. */
 464         uint32_t shared:1; /**< Share counter ID with other flow rules. */
 465         uint32_t batch: 1;
 466         /**< Whether the counter was allocated by batch command. */
 467         uint32_t ref_cnt:30; /**< Reference counter. */
 468         uint32_t id; /**< Counter ID. */
 469         union {  /**< Holds the counters for the rule. */
 470 #if defined(HAVE_IBV_DEVICE_COUNTERS_SET_V42)
 471                 struct ibv_counter_set *cs;
 472 #elif defined(HAVE_IBV_DEVICE_COUNTERS_SET_V45)
 473                 struct ibv_counters *cs;
 474 #endif
 475                 struct mlx5_devx_obj *dcs; /**< Counter Devx object. */
 476                 struct mlx5_flow_counter_pool *pool; /**< The counter pool. */
 477         };
 478         union {
 479                 uint64_t hits; /**< Reset value of hits packets. */
 480                 int64_t query_gen; /**< Generation of the last release. */
 481         };
 482         uint64_t bytes; /**< Reset value of bytes. */
 483         void *action; /**< Pointer to the dv action. */
 484 };
 485
 486 TAILQ_HEAD(mlx5_counters, mlx5_flow_counter);
 487
 488 /* Counter pool structure - query is in pool resolution. */
 489 struct mlx5_flow_counter_pool {
 490         TAILQ_ENTRY(mlx5_flow_counter_pool) next;
 491         struct mlx5_counters counters; /* Free counter list. */
 492         union {
 493                 struct mlx5_devx_obj *min_dcs;
 494                 rte_atomic64_t a64_dcs;
 495         };
 496         /* The devx object of the minimum counter ID. */
 497         rte_atomic64_t query_gen;
 498         uint32_t n_counters: 16; /* Number of devx allocated counters. */
 499         rte_spinlock_t sl; /* The pool lock. */
 500         struct mlx5_counter_stats_raw *raw;
 501         struct mlx5_counter_stats_raw *raw_hw; /* The raw on HW working. */
 502         struct mlx5_flow_counter counters_raw[]; /* The pool counters memory. */
 503 };
 504
 505 struct mlx5_counter_stats_raw;
 506
 507 /* Memory management structure for group of counter statistics raws. */
 508 struct mlx5_counter_stats_mem_mng {
 509         LIST_ENTRY(mlx5_counter_stats_mem_mng) next;
 510         struct mlx5_counter_stats_raw *raws;
 511         struct mlx5_devx_obj *dm;
 512         struct mlx5dv_devx_umem *umem;
 513 };
 514
 515 /* Raw memory structure for the counter statistics values of a pool. */
 516 struct mlx5_counter_stats_raw {
 517         LIST_ENTRY(mlx5_counter_stats_raw) next;
 518         int min_dcs_id;
 519         struct mlx5_counter_stats_mem_mng *mem_mng;
 520         volatile struct flow_counter_stats *data;
 521 };
 522
 523 TAILQ_HEAD(mlx5_counter_pools, mlx5_flow_counter_pool);
 524
 525 /* Container structure for counter pools. */
 526 struct mlx5_pools_container {
 527         rte_atomic16_t n_valid; /* Number of valid pools. */
 528         uint16_t n; /* Number of pools. */
 529         struct mlx5_counter_pools pool_list; /* Counter pool list. */
 530         struct mlx5_flow_counter_pool **pools; /* Counter pool array. */
 531         struct mlx5_counter_stats_mem_mng *init_mem_mng;
 532         /* Hold the memory management for the next allocated pools raws. */
 533 };
 534
 535 /* Counter global management structure. */
 536 struct mlx5_flow_counter_mng {
 537         uint8_t mhi[2]; /* master \ host container index. */
 538         struct mlx5_pools_container ccont[2 * 2];
 539         /* 2 containers for single and for batch for double-buffer. */
 540         struct mlx5_counters flow_counters; /* Legacy flow counter list. */
 541         uint8_t pending_queries;
 542         uint8_t batch;
 543         uint16_t pool_index;
 544         uint8_t query_thread_on;
 545         LIST_HEAD(mem_mngs, mlx5_counter_stats_mem_mng) mem_mngs;
 546         LIST_HEAD(stat_raws, mlx5_counter_stats_raw) free_stat_raws;
 547 };
 548
 549 /* Per port data of shared IB device. */
 550 struct mlx5_ibv_shared_port {
 551         uint32_t ih_port_id;
 552         uint32_t devx_ih_port_id;
 553         /*
 554          * Interrupt handler port_id. Used by shared interrupt
 555          * handler to find the corresponding rte_eth device
 556          * by IB port index. If value is equal or greater
 557          * RTE_MAX_ETHPORTS it means there is no subhandler
 558          * installed for specified IB port index.
 559          */
 560 };
 561
 562 /* Table structure. */
 563 struct mlx5_flow_tbl_resource {
 564         void *obj; /**< Pointer to DR table object. */
 565         rte_atomic32_t refcnt; /**< Reference counter. */
 566 };
 567
 568 #define MLX5_MAX_TABLES UINT16_MAX
 569 #define MLX5_HAIRPIN_TX_TABLE (UINT16_MAX - 1)
 570 /* Reserve the last two tables for metadata register copy. */
 571 #define MLX5_FLOW_MREG_ACT_TABLE_GROUP (MLX5_MAX_TABLES - 1)
 572 #define MLX5_FLOW_MREG_CP_TABLE_GROUP \
 573         (MLX5_FLOW_MREG_ACT_TABLE_GROUP - 1)
 574 #define MLX5_MAX_TABLES_FDB UINT16_MAX
 575
 576 #define MLX5_DBR_PAGE_SIZE 4096 /* Must be >= 512. */
 577 #define MLX5_DBR_SIZE 8
 578 #define MLX5_DBR_PER_PAGE (MLX5_DBR_PAGE_SIZE / MLX5_DBR_SIZE)
 579 #define MLX5_DBR_BITMAP_SIZE (MLX5_DBR_PER_PAGE / 64)
 580
 581 struct mlx5_devx_dbr_page {
 582         /* Door-bell records, must be first member in structure. */
 583         uint8_t dbrs[MLX5_DBR_PAGE_SIZE];
 584         LIST_ENTRY(mlx5_devx_dbr_page) next; /* Pointer to the next element. */
 585         struct mlx5dv_devx_umem *umem;
 586         uint32_t dbr_count; /* Number of door-bell records in use. */
 587         /* 1 bit marks matching door-bell is in use. */
 588         uint64_t dbr_bitmap[MLX5_DBR_BITMAP_SIZE];
 589 };
 590
 591 /* ID generation structure. */
 592 struct mlx5_flow_id_pool {
 593         uint32_t *free_arr; /**< Pointer to the a array of free values. */
 594         uint32_t base_index;
 595         /**< The next index that can be used without any free elements. */
 596         uint32_t *curr; /**< Pointer to the index to pop. */
 597         uint32_t *last; /**< Pointer to the last element in the empty arrray. */
 598 };
 599
 600 /*
 601  * Shared Infiniband device context for Master/Representors
 602  * which belong to same IB device with multiple IB ports.
 603  **/
 604 struct mlx5_ibv_shared {
 605         LIST_ENTRY(mlx5_ibv_shared) next;
 606         uint32_t refcnt;
 607         uint32_t devx:1; /* Opened with DV. */
 608         uint32_t max_port; /* Maximal IB device port index. */
 609         struct ibv_context *ctx; /* Verbs/DV context. */
 610         struct ibv_pd *pd; /* Protection Domain. */
 611         uint32_t pdn; /* Protection Domain number. */
 612         uint32_t tdn; /* Transport Domain number. */
 613         char ibdev_name[IBV_SYSFS_NAME_MAX]; /* IB device name. */
 614         char ibdev_path[IBV_SYSFS_PATH_MAX]; /* IB device path for secondary */
 615         struct ibv_device_attr_ex device_attr; /* Device properties. */
 616         LIST_ENTRY(mlx5_ibv_shared) mem_event_cb;
 617         /**< Called by memory event callback. */
 618         struct {
 619                 uint32_t dev_gen; /* Generation number to flush local caches. */
 620                 rte_rwlock_t rwlock; /* MR Lock. */
 621                 struct mlx5_mr_btree cache; /* Global MR cache table. */
 622                 struct mlx5_mr_list mr_list; /* Registered MR list. */
 623                 struct mlx5_mr_list mr_free_list; /* Freed MR list. */
 624         } mr;
 625         /* Shared DV/DR flow data section. */
 626         pthread_mutex_t dv_mutex; /* DV context mutex. */
 627         uint32_t dv_refcnt; /* DV/DR data reference counter. */
 628         void *fdb_domain; /* FDB Direct Rules name space handle. */
 629         struct mlx5_flow_tbl_resource fdb_tbl[MLX5_MAX_TABLES_FDB];
 630         /* FDB Direct Rules tables. */
 631         void *rx_domain; /* RX Direct Rules name space handle. */
 632         struct mlx5_flow_tbl_resource rx_tbl[MLX5_MAX_TABLES];
 633         /* RX Direct Rules tables. */
 634         void *tx_domain; /* TX Direct Rules name space handle. */
 635         struct mlx5_flow_tbl_resource tx_tbl[MLX5_MAX_TABLES];
 636         /* TX Direct Rules tables. */
 637         void *esw_drop_action; /* Pointer to DR E-Switch drop action. */
 638         void *pop_vlan_action; /* Pointer to DR pop VLAN action. */
 639         /* TX Direct Rules tables/ */
 640         LIST_HEAD(matchers, mlx5_flow_dv_matcher) matchers;
 641         LIST_HEAD(encap_decap, mlx5_flow_dv_encap_decap_resource) encaps_decaps;
 642         LIST_HEAD(modify_cmd, mlx5_flow_dv_modify_hdr_resource) modify_cmds;
 643         LIST_HEAD(tag, mlx5_flow_dv_tag_resource) tags;
 644         LIST_HEAD(jump, mlx5_flow_dv_jump_tbl_resource) jump_tbl;
 645         LIST_HEAD(port_id_action_list, mlx5_flow_dv_port_id_action_resource)
 646                 port_id_action_list; /* List of port ID actions. */
 647         LIST_HEAD(push_vlan_action_list, mlx5_flow_dv_push_vlan_action_resource)
 648                 push_vlan_action_list; /* List of push VLAN actions. */
 649         struct mlx5_flow_counter_mng cmng; /* Counters management structure. */
 650         /* Shared interrupt handler section. */
 651         pthread_mutex_t intr_mutex; /* Interrupt config mutex. */
 652         uint32_t intr_cnt; /* Interrupt handler reference counter. */
 653         struct rte_intr_handle intr_handle; /* Interrupt handler for device. */
 654         uint32_t devx_intr_cnt; /* Devx interrupt handler reference counter. */
 655         struct rte_intr_handle intr_handle_devx; /* DEVX interrupt handler. */
 656         struct mlx5dv_devx_cmd_comp *devx_comp; /* DEVX async comp obj. */
 657         struct mlx5_devx_obj *tis; /* TIS object. */
 658         struct mlx5_devx_obj *td; /* Transport domain. */
 659         struct mlx5_flow_id_pool *flow_id_pool; /* Flow ID pool. */
 660         struct mlx5_ibv_shared_port port[]; /* per device port data array. */
 661 };
 662
 663 /* Per-process private structure. */
 664 struct mlx5_proc_priv {
 665         size_t uar_table_sz;
 666         /* Size of UAR register table. */
 667         void *uar_table[];
 668         /* Table of UAR registers for each process. */
 669 };
 670
 671 #define MLX5_PROC_PRIV(port_id) \
 672         ((struct mlx5_proc_priv *)rte_eth_devices[port_id].process_private)
 673
 674 struct mlx5_priv {
 675         struct rte_eth_dev_data *dev_data;  /* Pointer to device data. */
 676         struct mlx5_ibv_shared *sh; /* Shared IB device context. */
 677         uint32_t ibv_port; /* IB device port number. */
 678         struct rte_pci_device *pci_dev; /* Backend PCI device. */
 679         struct rte_ether_addr mac[MLX5_MAX_MAC_ADDRESSES]; /* MAC addresses. */
 680         BITFIELD_DECLARE(mac_own, uint64_t, MLX5_MAX_MAC_ADDRESSES);
 681         /* Bit-field of MAC addresses owned by the PMD. */
 682         uint16_t vlan_filter[MLX5_MAX_VLAN_IDS]; /* VLAN filters table. */
 683         unsigned int vlan_filter_n; /* Number of configured VLAN filters. */
 684         /* Device properties. */
 685         uint16_t mtu; /* Configured MTU. */
 686         unsigned int isolated:1; /* Whether isolated mode is enabled. */
 687         unsigned int representor:1; /* Device is a port representor. */
 688         unsigned int master:1; /* Device is a E-Switch master. */
 689         unsigned int dr_shared:1; /* DV/DR data is shared. */
 690         unsigned int counter_fallback:1; /* Use counter fallback management. */
 691         uint16_t domain_id; /* Switch domain identifier. */
 692         uint16_t vport_id; /* Associated VF vport index (if any). */
 693         uint32_t vport_meta_tag; /* Used for vport index match ove VF LAG. */
 694         uint32_t vport_meta_mask; /* Used for vport index field match mask. */
 695         int32_t representor_id; /* Port representor identifier. */
 696         int32_t pf_bond; /* >=0 means PF index in bonding configuration. */
 697         unsigned int if_index; /* Associated kernel network device index. */
 698         /* RX/TX queues. */
 699         unsigned int rxqs_n; /* RX queues array size. */
 700         unsigned int txqs_n; /* TX queues array size. */
 701         struct mlx5_rxq_data *(*rxqs)[]; /* RX queues. */
 702         struct mlx5_txq_data *(*txqs)[]; /* TX queues. */
 703         struct rte_mempool *mprq_mp; /* Mempool for Multi-Packet RQ. */
 704         struct rte_eth_rss_conf rss_conf; /* RSS configuration. */
 705         unsigned int (*reta_idx)[]; /* RETA index table. */
 706         unsigned int reta_idx_n; /* RETA index size. */
 707         struct mlx5_drop drop_queue; /* Flow drop queues. */
 708         struct mlx5_flows flows; /* RTE Flow rules. */
 709         struct mlx5_flows ctrl_flows; /* Control flow rules. */
 710         LIST_HEAD(rxq, mlx5_rxq_ctrl) rxqsctrl; /* DPDK Rx queues. */
 711         LIST_HEAD(rxqobj, mlx5_rxq_obj) rxqsobj; /* Verbs/DevX Rx queues. */
 712         LIST_HEAD(hrxq, mlx5_hrxq) hrxqs; /* Verbs Hash Rx queues. */
 713         LIST_HEAD(txq, mlx5_txq_ctrl) txqsctrl; /* DPDK Tx queues. */
 714         LIST_HEAD(txqobj, mlx5_txq_obj) txqsobj; /* Verbs/DevX Tx queues. */
 715         /* Indirection tables. */
 716         LIST_HEAD(ind_tables, mlx5_ind_table_obj) ind_tbls;
 717         /* Pointer to next element. */
 718         rte_atomic32_t refcnt; /**< Reference counter. */
 719         struct ibv_flow_action *verbs_action;
 720         /**< Verbs modify header action object. */
 721         uint8_t ft_type; /**< Flow table type, Rx or Tx. */
 722         uint8_t max_lro_msg_size;
 723         /* Tags resources cache. */
 724         uint32_t link_speed_capa; /* Link speed capabilities. */
 725         struct mlx5_xstats_ctrl xstats_ctrl; /* Extended stats control. */
 726         struct mlx5_stats_ctrl stats_ctrl; /* Stats control. */
 727         struct mlx5_dev_config config; /* Device configuration. */
 728         struct mlx5_verbs_alloc_ctx verbs_alloc_ctx;
 729         /* Context for Verbs allocator. */
 730         int nl_socket_rdma; /* Netlink socket (NETLINK_RDMA). */
 731         int nl_socket_route; /* Netlink socket (NETLINK_ROUTE). */
 732         uint32_t nl_sn; /* Netlink message sequence number. */
 733         LIST_HEAD(dbrpage, mlx5_devx_dbr_page) dbrpgs; /* Door-bell pages. */
 734         struct mlx5_vlan_vmwa_context *vmwa_context; /* VLAN WA context. */
 735 #ifndef RTE_ARCH_64
 736         rte_spinlock_t uar_lock_cq; /* CQs share a common distinct UAR */
 737         rte_spinlock_t uar_lock[MLX5_UAR_PAGE_NUM_MAX];
 738         /* UAR same-page access control required in 32bit implementations. */
 739 #endif
 740         uint8_t skip_default_rss_reta; /* Skip configuration of default reta. */
 741 };
 742
 743 #define PORT_ID(priv) ((priv)->dev_data->port_id)
 744 #define ETH_DEV(priv) (&rte_eth_devices[PORT_ID(priv)])
 745
 746 /* mlx5.c */
 747
 748 int mlx5_getenv_int(const char *);
 749 int mlx5_proc_priv_init(struct rte_eth_dev *dev);
 750 int64_t mlx5_get_dbr(struct rte_eth_dev *dev,
 751                      struct mlx5_devx_dbr_page **dbr_page);
 752 int32_t mlx5_release_dbr(struct rte_eth_dev *dev, uint32_t umem_id,
 753                          uint64_t offset);
 754 int mlx5_udp_tunnel_port_add(struct rte_eth_dev *dev,
 755                               struct rte_eth_udp_tunnel *udp_tunnel);
 756 uint16_t mlx5_eth_find_next(uint16_t port_id, struct rte_pci_device *pci_dev);
 757
 758 /* Macro to iterate over all valid ports for mlx5 driver. */
 759 #define MLX5_ETH_FOREACH_DEV(port_id, pci_dev) \
 760         for (port_id = mlx5_eth_find_next(0, pci_dev); \
 761              port_id < RTE_MAX_ETHPORTS; \
 762              port_id = mlx5_eth_find_next(port_id + 1, pci_dev))
 763
 764 /* mlx5_ethdev.c */
 765
 766 int mlx5_get_ifname(const struct rte_eth_dev *dev, char (*ifname)[IF_NAMESIZE]);
 767 int mlx5_get_master_ifname(const char *ibdev_path, char (*ifname)[IF_NAMESIZE]);
 768 unsigned int mlx5_ifindex(const struct rte_eth_dev *dev);
 769 int mlx5_ifreq(const struct rte_eth_dev *dev, int req, struct ifreq *ifr);
 770 int mlx5_get_mtu(struct rte_eth_dev *dev, uint16_t *mtu);
 771 int mlx5_set_flags(struct rte_eth_dev *dev, unsigned int keep,
 772                    unsigned int flags);
 773 int mlx5_dev_configure(struct rte_eth_dev *dev);
 774 int mlx5_dev_infos_get(struct rte_eth_dev *dev, struct rte_eth_dev_info *info);
 775 int mlx5_read_clock(struct rte_eth_dev *dev, uint64_t *clock);
 776 int mlx5_fw_version_get(struct rte_eth_dev *dev, char *fw_ver, size_t fw_size);
 777 const uint32_t *mlx5_dev_supported_ptypes_get(struct rte_eth_dev *dev);
 778 int mlx5_link_update(struct rte_eth_dev *dev, int wait_to_complete);
 779 int mlx5_force_link_status_change(struct rte_eth_dev *dev, int status);
 780 int mlx5_dev_set_mtu(struct rte_eth_dev *dev, uint16_t mtu);
 781 int mlx5_dev_get_flow_ctrl(struct rte_eth_dev *dev,
 782                            struct rte_eth_fc_conf *fc_conf);
 783 int mlx5_dev_set_flow_ctrl(struct rte_eth_dev *dev,
 784                            struct rte_eth_fc_conf *fc_conf);
 785 int mlx5_dev_to_pci_addr(const char *dev_path,
 786                          struct rte_pci_addr *pci_addr);
 787 void mlx5_dev_link_status_handler(void *arg);
 788 void mlx5_dev_interrupt_handler(void *arg);
 789 void mlx5_dev_interrupt_handler_devx(void *arg);
 790 void mlx5_dev_interrupt_handler_uninstall(struct rte_eth_dev *dev);
 791 void mlx5_dev_interrupt_handler_install(struct rte_eth_dev *dev);
 792 void mlx5_dev_interrupt_handler_devx_uninstall(struct rte_eth_dev *dev);
 793 void mlx5_dev_interrupt_handler_devx_install(struct rte_eth_dev *dev);
 794 int mlx5_set_link_down(struct rte_eth_dev *dev);
 795 int mlx5_set_link_up(struct rte_eth_dev *dev);
 796 int mlx5_is_removed(struct rte_eth_dev *dev);
 797 eth_tx_burst_t mlx5_select_tx_function(struct rte_eth_dev *dev);
 798 eth_rx_burst_t mlx5_select_rx_function(struct rte_eth_dev *dev);
 799 struct mlx5_priv *mlx5_port_to_eswitch_info(uint16_t port, bool valid);
 800 struct mlx5_priv *mlx5_dev_to_eswitch_info(struct rte_eth_dev *dev);
 801 int mlx5_sysfs_switch_info(unsigned int ifindex,
 802                            struct mlx5_switch_info *info);
 803 void mlx5_sysfs_check_switch_info(bool device_dir,
 804                                   struct mlx5_switch_info *switch_info);
 805 void mlx5_nl_check_switch_info(bool nun_vf_set,
 806                                struct mlx5_switch_info *switch_info);
 807 void mlx5_translate_port_name(const char *port_name_in,
 808                               struct mlx5_switch_info *port_info_out);
 809 void mlx5_intr_callback_unregister(const struct rte_intr_handle *handle,
 810                                    rte_intr_callback_fn cb_fn, void *cb_arg);
 811 int mlx5_get_module_info(struct rte_eth_dev *dev,
 812                          struct rte_eth_dev_module_info *modinfo);
 813 int mlx5_get_module_eeprom(struct rte_eth_dev *dev,
 814                            struct rte_dev_eeprom_info *info);
 815 int mlx5_hairpin_cap_get(struct rte_eth_dev *dev,
 816                          struct rte_eth_hairpin_cap *cap);
 817 int mlx5_dev_configure_rss_reta(struct rte_eth_dev *dev);
 818
 819 /* mlx5_mac.c */
 820
 821 int mlx5_get_mac(struct rte_eth_dev *dev, uint8_t (*mac)[RTE_ETHER_ADDR_LEN]);
 822 void mlx5_mac_addr_remove(struct rte_eth_dev *dev, uint32_t index);
 823 int mlx5_mac_addr_add(struct rte_eth_dev *dev, struct rte_ether_addr *mac,
 824                       uint32_t index, uint32_t vmdq);
 825 int mlx5_mac_addr_set(struct rte_eth_dev *dev, struct rte_ether_addr *mac_addr);
 826 int mlx5_set_mc_addr_list(struct rte_eth_dev *dev,
 827                         struct rte_ether_addr *mc_addr_set,
 828                         uint32_t nb_mc_addr);
 829
 830 /* mlx5_rss.c */
 831
 832 int mlx5_rss_hash_update(struct rte_eth_dev *dev,
 833                          struct rte_eth_rss_conf *rss_conf);
 834 int mlx5_rss_hash_conf_get(struct rte_eth_dev *dev,
 835                            struct rte_eth_rss_conf *rss_conf);
 836 int mlx5_rss_reta_index_resize(struct rte_eth_dev *dev, unsigned int reta_size);
 837 int mlx5_dev_rss_reta_query(struct rte_eth_dev *dev,
 838                             struct rte_eth_rss_reta_entry64 *reta_conf,
 839                             uint16_t reta_size);
 840 int mlx5_dev_rss_reta_update(struct rte_eth_dev *dev,
 841                              struct rte_eth_rss_reta_entry64 *reta_conf,
 842                              uint16_t reta_size);
 843
 844 /* mlx5_rxmode.c */
 845
 846 int mlx5_promiscuous_enable(struct rte_eth_dev *dev);
 847 int mlx5_promiscuous_disable(struct rte_eth_dev *dev);
 848 int mlx5_allmulticast_enable(struct rte_eth_dev *dev);
 849 int mlx5_allmulticast_disable(struct rte_eth_dev *dev);
 850
 851 /* mlx5_stats.c */
 852
 853 void mlx5_stats_init(struct rte_eth_dev *dev);
 854 int mlx5_stats_get(struct rte_eth_dev *dev, struct rte_eth_stats *stats);
 855 int mlx5_stats_reset(struct rte_eth_dev *dev);
 856 int mlx5_xstats_get(struct rte_eth_dev *dev, struct rte_eth_xstat *stats,
 857                     unsigned int n);
 858 int mlx5_xstats_reset(struct rte_eth_dev *dev);
 859 int mlx5_xstats_get_names(struct rte_eth_dev *dev __rte_unused,
 860                           struct rte_eth_xstat_name *xstats_names,
 861                           unsigned int n);
 862
 863 /* mlx5_vlan.c */
 864
 865 int mlx5_vlan_filter_set(struct rte_eth_dev *dev, uint16_t vlan_id, int on);
 866 void mlx5_vlan_strip_queue_set(struct rte_eth_dev *dev, uint16_t queue, int on);
 867 int mlx5_vlan_offload_set(struct rte_eth_dev *dev, int mask);
 868
 869 /* mlx5_trigger.c */
 870
 871 int mlx5_dev_start(struct rte_eth_dev *dev);
 872 void mlx5_dev_stop(struct rte_eth_dev *dev);
 873 int mlx5_traffic_enable(struct rte_eth_dev *dev);
 874 void mlx5_traffic_disable(struct rte_eth_dev *dev);
 875 int mlx5_traffic_restart(struct rte_eth_dev *dev);
 876
 877 /* mlx5_flow.c */
 878
 879 int mlx5_flow_discover_mreg_c(struct rte_eth_dev *eth_dev);
 880 bool mlx5_flow_ext_mreg_supported(struct rte_eth_dev *dev);
 881 int mlx5_flow_discover_priorities(struct rte_eth_dev *dev);
 882 void mlx5_flow_print(struct rte_flow *flow);
 883 int mlx5_flow_validate(struct rte_eth_dev *dev,
 884                        const struct rte_flow_attr *attr,
 885                        const struct rte_flow_item items[],
 886                        const struct rte_flow_action actions[],
 887                        struct rte_flow_error *error);
 888 struct rte_flow *mlx5_flow_create(struct rte_eth_dev *dev,
 889                                   const struct rte_flow_attr *attr,
 890                                   const struct rte_flow_item items[],
 891                                   const struct rte_flow_action actions[],
 892                                   struct rte_flow_error *error);
 893 int mlx5_flow_destroy(struct rte_eth_dev *dev, struct rte_flow *flow,
 894                       struct rte_flow_error *error);
 895 void mlx5_flow_list_flush(struct rte_eth_dev *dev, struct mlx5_flows *list);
 896 int mlx5_flow_flush(struct rte_eth_dev *dev, struct rte_flow_error *error);
 897 int mlx5_flow_query(struct rte_eth_dev *dev, struct rte_flow *flow,
 898                     const struct rte_flow_action *action, void *data,
 899                     struct rte_flow_error *error);
 900 int mlx5_flow_isolate(struct rte_eth_dev *dev, int enable,
 901                       struct rte_flow_error *error);
 902 int mlx5_dev_filter_ctrl(struct rte_eth_dev *dev,
 903                          enum rte_filter_type filter_type,
 904                          enum rte_filter_op filter_op,
 905                          void *arg);
 906 int mlx5_flow_start(struct rte_eth_dev *dev, struct mlx5_flows *list);
 907 void mlx5_flow_stop(struct rte_eth_dev *dev, struct mlx5_flows *list);
 908 int mlx5_flow_verify(struct rte_eth_dev *dev);
 909 int mlx5_ctrl_flow_source_queue(struct rte_eth_dev *dev, uint32_t queue);
 910 int mlx5_ctrl_flow_vlan(struct rte_eth_dev *dev,
 911                         struct rte_flow_item_eth *eth_spec,
 912                         struct rte_flow_item_eth *eth_mask,
 913                         struct rte_flow_item_vlan *vlan_spec,
 914                         struct rte_flow_item_vlan *vlan_mask);
 915 int mlx5_ctrl_flow(struct rte_eth_dev *dev,
 916                    struct rte_flow_item_eth *eth_spec,
 917                    struct rte_flow_item_eth *eth_mask);
 918 struct rte_flow *mlx5_flow_create_esw_table_zero_flow(struct rte_eth_dev *dev);
 919 int mlx5_flow_create_drop_queue(struct rte_eth_dev *dev);
 920 void mlx5_flow_delete_drop_queue(struct rte_eth_dev *dev);
 921 void mlx5_flow_async_pool_query_handle(struct mlx5_ibv_shared *sh,
 922                                        uint64_t async_id, int status);
 923 void mlx5_set_query_alarm(struct mlx5_ibv_shared *sh);
 924 void mlx5_flow_query_alarm(void *arg);
 925
 926 /* mlx5_mp.c */
 927 void mlx5_mp_req_start_rxtx(struct rte_eth_dev *dev);
 928 void mlx5_mp_req_stop_rxtx(struct rte_eth_dev *dev);
 929 int mlx5_mp_req_mr_create(struct rte_eth_dev *dev, uintptr_t addr);
 930 int mlx5_mp_req_verbs_cmd_fd(struct rte_eth_dev *dev);
 931 int mlx5_mp_req_queue_state_modify(struct rte_eth_dev *dev,
 932                                    struct mlx5_mp_arg_queue_state_modify *sm);
 933 int mlx5_mp_init_primary(void);
 934 void mlx5_mp_uninit_primary(void);
 935 int mlx5_mp_init_secondary(void);
 936 void mlx5_mp_uninit_secondary(void);
 937
 938 /* mlx5_nl.c */
 939
 940 int mlx5_nl_init(int protocol);
 941 int mlx5_nl_mac_addr_add(struct rte_eth_dev *dev, struct rte_ether_addr *mac,
 942                          uint32_t index);
 943 int mlx5_nl_mac_addr_remove(struct rte_eth_dev *dev, struct rte_ether_addr *mac,
 944                             uint32_t index);
 945 void mlx5_nl_mac_addr_sync(struct rte_eth_dev *dev);
 946 void mlx5_nl_mac_addr_flush(struct rte_eth_dev *dev);
 947 int mlx5_nl_promisc(struct rte_eth_dev *dev, int enable);
 948 int mlx5_nl_allmulti(struct rte_eth_dev *dev, int enable);
 949 unsigned int mlx5_nl_portnum(int nl, const char *name);
 950 unsigned int mlx5_nl_ifindex(int nl, const char *name, uint32_t pindex);
 951 int mlx5_nl_switch_info(int nl, unsigned int ifindex,
 952                         struct mlx5_switch_info *info);
 953
 954 struct mlx5_vlan_vmwa_context *mlx5_vlan_vmwa_init(struct rte_eth_dev *dev,
 955                                                    uint32_t ifindex);
 956 void mlx5_vlan_vmwa_exit(struct mlx5_vlan_vmwa_context *ctx);
 957 void mlx5_vlan_vmwa_release(struct rte_eth_dev *dev,
 958                             struct mlx5_vf_vlan *vf_vlan);
 959 void mlx5_vlan_vmwa_acquire(struct rte_eth_dev *dev,
 960                             struct mlx5_vf_vlan *vf_vlan);
 961
 962 /* mlx5_devx_cmds.c */
 963
 964 struct mlx5_devx_obj *mlx5_devx_cmd_flow_counter_alloc(struct ibv_context *ctx,
 965                                                        uint32_t bulk_sz);
 966 int mlx5_devx_cmd_destroy(struct mlx5_devx_obj *obj);
 967 int mlx5_devx_cmd_flow_counter_query(struct mlx5_devx_obj *dcs,
 968                                      int clear, uint32_t n_counters,
 969                                      uint64_t *pkts, uint64_t *bytes,
 970                                      uint32_t mkey, void *addr,
 971                                      struct mlx5dv_devx_cmd_comp *cmd_comp,
 972                                      uint64_t async_id);
 973 int mlx5_devx_cmd_query_hca_attr(struct ibv_context *ctx,
 974                                  struct mlx5_hca_attr *attr);
 975 struct mlx5_devx_obj *mlx5_devx_cmd_mkey_create(struct ibv_context *ctx,
 976                                              struct mlx5_devx_mkey_attr *attr);
 977 int mlx5_devx_get_out_command_status(void *out);
 978 int mlx5_devx_cmd_qp_query_tis_td(struct ibv_qp *qp, uint32_t tis_num,
 979                                   uint32_t *tis_td);
 980 struct mlx5_devx_obj *mlx5_devx_cmd_create_rq(struct ibv_context *ctx,
 981                                 struct mlx5_devx_create_rq_attr *rq_attr,
 982                                 int socket);
 983 int mlx5_devx_cmd_modify_rq(struct mlx5_devx_obj *rq,
 984                             struct mlx5_devx_modify_rq_attr *rq_attr);
 985 struct mlx5_devx_obj *mlx5_devx_cmd_create_tir(struct ibv_context *ctx,
 986                                         struct mlx5_devx_tir_attr *tir_attr);
 987 struct mlx5_devx_obj *mlx5_devx_cmd_create_rqt(struct ibv_context *ctx,
 988                                         struct mlx5_devx_rqt_attr *rqt_attr);
 989 struct mlx5_devx_obj *mlx5_devx_cmd_create_sq
 990         (struct ibv_context *ctx, struct mlx5_devx_create_sq_attr *sq_attr);
 991 int mlx5_devx_cmd_modify_sq
 992         (struct mlx5_devx_obj *sq, struct mlx5_devx_modify_sq_attr *sq_attr);
 993 struct mlx5_devx_obj *mlx5_devx_cmd_create_tis
 994         (struct ibv_context *ctx, struct mlx5_devx_tis_attr *tis_attr);
 995 struct mlx5_devx_obj *mlx5_devx_cmd_create_td(struct ibv_context *ctx);
 996
 997 #endif /* RTE_PMD_MLX5_H_ */