drivers/net/mlx5/mlx5_defs.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright 2015 6WIND S.A.
   3  * Copyright 2015 Mellanox.
   4  */
   5
   6 #ifndef RTE_PMD_MLX5_DEFS_H_
   7 #define RTE_PMD_MLX5_DEFS_H_
   8
   9 #include <rte_ethdev_driver.h>
  10
  11 #include "mlx5_autoconf.h"
  12
  13 /* Reported driver name. */
  14 #define MLX5_DRIVER_NAME "net_mlx5"
  15
  16 /* Maximum number of simultaneous MAC addresses. */
  17 #define MLX5_MAX_MAC_ADDRESSES 128
  18
  19 /* Maximum number of simultaneous VLAN filters. */
  20 #define MLX5_MAX_VLAN_IDS 128
  21
  22 /*
  23  * Request TX completion every time descriptors reach this threshold since
  24  * the previous request. Must be a power of two for performance reasons.
  25  */
  26 #define MLX5_TX_COMP_THRESH 32
  27
  28 /*
  29  * Request TX completion every time the total number of WQEBBs used for inlining
  30  * packets exceeds the size of WQ divided by this divisor. Better to be power of
  31  * two for performance.
  32  */
  33 #define MLX5_TX_COMP_THRESH_INLINE_DIV (1 << 3)
  34
  35 /*
  36  * Maximum number of cached Memory Pools (MPs) per TX queue. Each RTE MP
  37  * from which buffers are to be transmitted will have to be mapped by this
  38  * driver to their own Memory Region (MR). This is a slow operation.
  39  *
  40  * This value is always 1 for RX queues.
  41  */
  42 #ifndef MLX5_PMD_TX_MP_CACHE
  43 #define MLX5_PMD_TX_MP_CACHE 8
  44 #endif
  45
  46 /*
  47  * If defined, only use software counters. The PMD will never ask the hardware
  48  * for these, and many of them won't be available.
  49  */
  50 #ifndef MLX5_PMD_SOFT_COUNTERS
  51 #define MLX5_PMD_SOFT_COUNTERS 1
  52 #endif
  53
  54 /* Alarm timeout. */
  55 #define MLX5_ALARM_TIMEOUT_US 100000
  56
  57 /* Maximum number of extended statistics counters. */
  58 #define MLX5_MAX_XSTATS 32
  59
  60 /* Maximum Packet headers size (L2+L3+L4) for TSO. */
  61 #define MLX5_MAX_TSO_HEADER 128
  62
  63 /* Default minimum number of Tx queues for vectorized Tx. */
  64 #define MLX5_VPMD_MIN_TXQS 4
  65
  66 /* Threshold of buffer replenishment for vectorized Rx. */
  67 #define MLX5_VPMD_RXQ_RPLNSH_THRESH   64U
  68
  69 /* Maximum size of burst for vectorized Rx. */
  70 #define MLX5_VPMD_RX_MAX_BURST        MLX5_VPMD_RXQ_RPLNSH_THRESH
  71
  72 /*
  73  * Maximum size of burst for vectorized Tx. This is related to the maximum size
  74  * of Enhanced MPW (eMPW) WQE as vectorized Tx is supported with eMPW.
  75  * Careful when changing, large value can cause WQE DS to overlap.
  76  */
  77 #define MLX5_VPMD_TX_MAX_BURST        32U
  78
  79 /* Number of packets vectorized Rx can simultaneously process in a loop. */
  80 #define MLX5_VPMD_DESCS_PER_LOOP      4
  81
  82 /* Supported RSS */
  83 #define MLX5_RSS_HF_MASK (~(ETH_RSS_IP | ETH_RSS_UDP | ETH_RSS_TCP))
  84
  85 /* Maximum number of attempts to query link status before giving up. */
  86 #define MLX5_MAX_LINK_QUERY_ATTEMPTS 5
  87
  88 /* Reserved address space for UAR mapping. */
  89 #define MLX5_UAR_SIZE (1ULL << 32)
  90
  91 /* Offset of reserved UAR address space to hugepage memory. Offset is used here
  92  * to minimize possibility of address next to hugepage being used by other code
  93  * in either primary or secondary process, failing to map TX UAR would make TX
  94  * packets invisible to HW.
  95  */
  96 #define MLX5_UAR_OFFSET (1ULL << 32)
  97
  98 #endif /* RTE_PMD_MLX5_DEFS_H_ */