drivers/net/mlx5/mlx5_prm.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright 2016 6WIND S.A.
   3  * Copyright 2016 Mellanox Technologies, Ltd
   4  */
   5
   6 #ifndef RTE_PMD_MLX5_PRM_H_
   7 #define RTE_PMD_MLX5_PRM_H_
   8
   9 #include <assert.h>
  10
  11 /* Verbs header. */
  12 /* ISO C doesn't support unnamed structs/unions, disabling -pedantic. */
  13 #ifdef PEDANTIC
  14 #pragma GCC diagnostic ignored "-Wpedantic"
  15 #endif
  16 #include <infiniband/mlx5dv.h>
  17 #ifdef PEDANTIC
  18 #pragma GCC diagnostic error "-Wpedantic"
  19 #endif
  20
  21 #include <rte_vect.h>
  22 #include "mlx5_autoconf.h"
  23
  24 /* Get CQE owner bit. */
  25 #define MLX5_CQE_OWNER(op_own) ((op_own) & MLX5_CQE_OWNER_MASK)
  26
  27 /* Get CQE format. */
  28 #define MLX5_CQE_FORMAT(op_own) (((op_own) & MLX5E_CQE_FORMAT_MASK) >> 2)
  29
  30 /* Get CQE opcode. */
  31 #define MLX5_CQE_OPCODE(op_own) (((op_own) & 0xf0) >> 4)
  32
  33 /* Get CQE solicited event. */
  34 #define MLX5_CQE_SE(op_own) (((op_own) >> 1) & 1)
  35
  36 /* Invalidate a CQE. */
  37 #define MLX5_CQE_INVALIDATE (MLX5_CQE_INVALID << 4)
  38
  39 /* Maximum number of packets a multi-packet WQE can handle. */
  40 #define MLX5_MPW_DSEG_MAX 5
  41
  42 /* WQE DWORD size */
  43 #define MLX5_WQE_DWORD_SIZE 16
  44
  45 /* WQE size */
  46 #define MLX5_WQE_SIZE (4 * MLX5_WQE_DWORD_SIZE)
  47
  48 /* Max size of a WQE session. */
  49 #define MLX5_WQE_SIZE_MAX 960U
  50
  51 /* Compute the number of DS. */
  52 #define MLX5_WQE_DS(n) \
  53         (((n) + MLX5_WQE_DWORD_SIZE - 1) / MLX5_WQE_DWORD_SIZE)
  54
  55 /* Room for inline data in multi-packet WQE. */
  56 #define MLX5_MWQE64_INL_DATA 28
  57
  58 /* Default minimum number of Tx queues for inlining packets. */
  59 #define MLX5_EMPW_MIN_TXQS 8
  60
  61 /* Default max packet length to be inlined. */
  62 #define MLX5_EMPW_MAX_INLINE_LEN (4U * MLX5_WQE_SIZE)
  63
  64
  65 #define MLX5_OPC_MOD_ENHANCED_MPSW 0
  66 #define MLX5_OPCODE_ENHANCED_MPSW 0x29
  67
  68 /* CQE value to inform that VLAN is stripped. */
  69 #define MLX5_CQE_VLAN_STRIPPED (1u << 0)
  70
  71 /* IPv4 options. */
  72 #define MLX5_CQE_RX_IP_EXT_OPTS_PACKET (1u << 1)
  73
  74 /* IPv6 packet. */
  75 #define MLX5_CQE_RX_IPV6_PACKET (1u << 2)
  76
  77 /* IPv4 packet. */
  78 #define MLX5_CQE_RX_IPV4_PACKET (1u << 3)
  79
  80 /* TCP packet. */
  81 #define MLX5_CQE_RX_TCP_PACKET (1u << 4)
  82
  83 /* UDP packet. */
  84 #define MLX5_CQE_RX_UDP_PACKET (1u << 5)
  85
  86 /* IP is fragmented. */
  87 #define MLX5_CQE_RX_IP_FRAG_PACKET (1u << 7)
  88
  89 /* L2 header is valid. */
  90 #define MLX5_CQE_RX_L2_HDR_VALID (1u << 8)
  91
  92 /* L3 header is valid. */
  93 #define MLX5_CQE_RX_L3_HDR_VALID (1u << 9)
  94
  95 /* L4 header is valid. */
  96 #define MLX5_CQE_RX_L4_HDR_VALID (1u << 10)
  97
  98 /* Outer packet, 0 IPv4, 1 IPv6. */
  99 #define MLX5_CQE_RX_OUTER_PACKET (1u << 1)
 100
 101 /* Tunnel packet bit in the CQE. */
 102 #define MLX5_CQE_RX_TUNNEL_PACKET (1u << 0)
 103
 104 /* Inner L3 checksum offload (Tunneled packets only). */
 105 #define MLX5_ETH_WQE_L3_INNER_CSUM (1u << 4)
 106
 107 /* Inner L4 checksum offload (Tunneled packets only). */
 108 #define MLX5_ETH_WQE_L4_INNER_CSUM (1u << 5)
 109
 110 /* Outer L4 type is TCP. */
 111 #define MLX5_ETH_WQE_L4_OUTER_TCP  (0u << 5)
 112
 113 /* Outer L4 type is UDP. */
 114 #define MLX5_ETH_WQE_L4_OUTER_UDP  (1u << 5)
 115
 116 /* Outer L3 type is IPV4. */
 117 #define MLX5_ETH_WQE_L3_OUTER_IPV4 (0u << 4)
 118
 119 /* Outer L3 type is IPV6. */
 120 #define MLX5_ETH_WQE_L3_OUTER_IPV6 (1u << 4)
 121
 122 /* Inner L4 type is TCP. */
 123 #define MLX5_ETH_WQE_L4_INNER_TCP (0u << 1)
 124
 125 /* Inner L4 type is UDP. */
 126 #define MLX5_ETH_WQE_L4_INNER_UDP (1u << 1)
 127
 128 /* Inner L3 type is IPV4. */
 129 #define MLX5_ETH_WQE_L3_INNER_IPV4 (0u << 0)
 130
 131 /* Inner L3 type is IPV6. */
 132 #define MLX5_ETH_WQE_L3_INNER_IPV6 (1u << 0)
 133
 134 /* Is flow mark valid. */
 135 #if RTE_BYTE_ORDER == RTE_LITTLE_ENDIAN
 136 #define MLX5_FLOW_MARK_IS_VALID(val) ((val) & 0xffffff00)
 137 #else
 138 #define MLX5_FLOW_MARK_IS_VALID(val) ((val) & 0xffffff)
 139 #endif
 140
 141 /* INVALID is used by packets matching no flow rules. */
 142 #define MLX5_FLOW_MARK_INVALID 0
 143
 144 /* Maximum allowed value to mark a packet. */
 145 #define MLX5_FLOW_MARK_MAX 0xfffff0
 146
 147 /* Default mark value used when none is provided. */
 148 #define MLX5_FLOW_MARK_DEFAULT 0xffffff
 149
 150 /* Maximum number of DS in WQE. */
 151 #define MLX5_DSEG_MAX 63
 152
 153 /* Subset of struct mlx5_wqe_eth_seg. */
 154 struct mlx5_wqe_eth_seg_small {
 155         uint32_t rsvd0;
 156         uint8_t cs_flags;
 157         uint8_t rsvd1;
 158         uint16_t mss;
 159         uint32_t rsvd2;
 160         uint16_t inline_hdr_sz;
 161         uint8_t inline_hdr[2];
 162 } __rte_aligned(MLX5_WQE_DWORD_SIZE);
 163
 164 struct mlx5_wqe_inl_small {
 165         uint32_t byte_cnt;
 166         uint8_t raw;
 167 } __rte_aligned(MLX5_WQE_DWORD_SIZE);
 168
 169 struct mlx5_wqe_ctrl {
 170         uint32_t ctrl0;
 171         uint32_t ctrl1;
 172         uint32_t ctrl2;
 173         uint32_t ctrl3;
 174 } __rte_aligned(MLX5_WQE_DWORD_SIZE);
 175
 176 /* Small common part of the WQE. */
 177 struct mlx5_wqe {
 178         uint32_t ctrl[4];
 179         struct mlx5_wqe_eth_seg_small eseg;
 180 };
 181
 182 /* Vectorize WQE header. */
 183 struct mlx5_wqe_v {
 184         rte_v128u32_t ctrl;
 185         rte_v128u32_t eseg;
 186 };
 187
 188 /* WQE. */
 189 struct mlx5_wqe64 {
 190         struct mlx5_wqe hdr;
 191         uint8_t raw[32];
 192 } __rte_aligned(MLX5_WQE_SIZE);
 193
 194 /* MPW mode. */
 195 enum mlx5_mpw_mode {
 196         MLX5_MPW_DISABLED,
 197         MLX5_MPW,
 198         MLX5_MPW_ENHANCED, /* Enhanced Multi-Packet Send WQE, a.k.a MPWv2. */
 199 };
 200
 201 /* MPW session status. */
 202 enum mlx5_mpw_state {
 203         MLX5_MPW_STATE_OPENED,
 204         MLX5_MPW_INL_STATE_OPENED,
 205         MLX5_MPW_ENHANCED_STATE_OPENED,
 206         MLX5_MPW_STATE_CLOSED,
 207 };
 208
 209 /* MPW session descriptor. */
 210 struct mlx5_mpw {
 211         enum mlx5_mpw_state state;
 212         unsigned int pkts_n;
 213         unsigned int len;
 214         unsigned int total_len;
 215         volatile struct mlx5_wqe *wqe;
 216         union {
 217                 volatile struct mlx5_wqe_data_seg *dseg[MLX5_MPW_DSEG_MAX];
 218                 volatile uint8_t *raw;
 219         } data;
 220 };
 221
 222 /* WQE for Multi-Packet RQ. */
 223 struct mlx5_wqe_mprq {
 224         struct mlx5_wqe_srq_next_seg next_seg;
 225         struct mlx5_wqe_data_seg dseg;
 226 };
 227
 228 #define MLX5_MPRQ_LEN_MASK 0x000ffff
 229 #define MLX5_MPRQ_LEN_SHIFT 0
 230 #define MLX5_MPRQ_STRIDE_NUM_MASK 0x3fff0000
 231 #define MLX5_MPRQ_STRIDE_NUM_SHIFT 16
 232 #define MLX5_MPRQ_FILLER_MASK 0x80000000
 233 #define MLX5_MPRQ_FILLER_SHIFT 31
 234
 235 #define MLX5_MPRQ_STRIDE_SHIFT_BYTE 2
 236
 237 /* CQ element structure - should be equal to the cache line size */
 238 struct mlx5_cqe {
 239 #if (RTE_CACHE_LINE_SIZE == 128)
 240         uint8_t padding[64];
 241 #endif
 242         uint8_t pkt_info;
 243         uint8_t rsvd0[11];
 244         uint32_t rx_hash_res;
 245         uint8_t rx_hash_type;
 246         uint8_t rsvd1[11];
 247         uint16_t hdr_type_etc;
 248         uint16_t vlan_info;
 249         uint8_t rsvd2[12];
 250         uint32_t byte_cnt;
 251         uint64_t timestamp;
 252         uint32_t sop_drop_qpn;
 253         uint16_t wqe_counter;
 254         uint8_t rsvd4;
 255         uint8_t op_own;
 256 };
 257
 258 /* Adding direct verbs to data-path. */
 259
 260 /* CQ sequence number mask. */
 261 #define MLX5_CQ_SQN_MASK 0x3
 262
 263 /* CQ sequence number index. */
 264 #define MLX5_CQ_SQN_OFFSET 28
 265
 266 /* CQ doorbell index mask. */
 267 #define MLX5_CI_MASK 0xffffff
 268
 269 /* CQ doorbell offset. */
 270 #define MLX5_CQ_ARM_DB 1
 271
 272 /* CQ doorbell offset*/
 273 #define MLX5_CQ_DOORBELL 0x20
 274
 275 /* CQE format value. */
 276 #define MLX5_COMPRESSED 0x3
 277
 278 /* CQE format mask. */
 279 #define MLX5E_CQE_FORMAT_MASK 0xc
 280
 281 /* MPW opcode. */
 282 #define MLX5_OPC_MOD_MPW 0x01
 283
 284 /* Compressed Rx CQE structure. */
 285 struct mlx5_mini_cqe8 {
 286         union {
 287                 uint32_t rx_hash_result;
 288                 uint32_t checksum;
 289                 struct {
 290                         uint16_t wqe_counter;
 291                         uint8_t  s_wqe_opcode;
 292                         uint8_t  reserved;
 293                 } s_wqe_info;
 294         };
 295         uint32_t byte_cnt;
 296 };
 297
 298 /**
 299  * Convert a user mark to flow mark.
 300  *
 301  * @param val
 302  *   Mark value to convert.
 303  *
 304  * @return
 305  *   Converted mark value.
 306  */
 307 static inline uint32_t
 308 mlx5_flow_mark_set(uint32_t val)
 309 {
 310         uint32_t ret;
 311
 312         /*
 313          * Add one to the user value to differentiate un-marked flows from
 314          * marked flows, if the ID is equal to MLX5_FLOW_MARK_DEFAULT it
 315          * remains untouched.
 316          */
 317         if (val != MLX5_FLOW_MARK_DEFAULT)
 318                 ++val;
 319 #if RTE_BYTE_ORDER == RTE_LITTLE_ENDIAN
 320         /*
 321          * Mark is 24 bits (minus reserved values) but is stored on a 32 bit
 322          * word, byte-swapped by the kernel on little-endian systems. In this
 323          * case, left-shifting the resulting big-endian value ensures the
 324          * least significant 24 bits are retained when converting it back.
 325          */
 326         ret = rte_cpu_to_be_32(val) >> 8;
 327 #else
 328         ret = val;
 329 #endif
 330         return ret;
 331 }
 332
 333 /**
 334  * Convert a mark to user mark.
 335  *
 336  * @param val
 337  *   Mark value to convert.
 338  *
 339  * @return
 340  *   Converted mark value.
 341  */
 342 static inline uint32_t
 343 mlx5_flow_mark_get(uint32_t val)
 344 {
 345         /*
 346          * Subtract one from the retrieved value. It was added by
 347          * mlx5_flow_mark_set() to distinguish unmarked flows.
 348          */
 349 #if RTE_BYTE_ORDER == RTE_LITTLE_ENDIAN
 350         return (val >> 8) - 1;
 351 #else
 352         return val - 1;
 353 #endif
 354 }
 355
 356 #endif /* RTE_PMD_MLX5_PRM_H_ */