drivers/net/mlx5/mlx5_prm.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright 2016 6WIND S.A.
   3  * Copyright 2016 Mellanox Technologies, Ltd
   4  */
   5
   6 #ifndef RTE_PMD_MLX5_PRM_H_
   7 #define RTE_PMD_MLX5_PRM_H_
   8
   9 #include <assert.h>
  10
  11 /* Verbs header. */
  12 /* ISO C doesn't support unnamed structs/unions, disabling -pedantic. */
  13 #ifdef PEDANTIC
  14 #pragma GCC diagnostic ignored "-Wpedantic"
  15 #endif
  16 #include <infiniband/mlx5dv.h>
  17 #ifdef PEDANTIC
  18 #pragma GCC diagnostic error "-Wpedantic"
  19 #endif
  20
  21 #include <rte_vect.h>
  22 #include "mlx5_autoconf.h"
  23
  24 /* RSS hash key size. */
  25 #define MLX5_RSS_HASH_KEY_LEN 40
  26
  27 /* Get CQE owner bit. */
  28 #define MLX5_CQE_OWNER(op_own) ((op_own) & MLX5_CQE_OWNER_MASK)
  29
  30 /* Get CQE format. */
  31 #define MLX5_CQE_FORMAT(op_own) (((op_own) & MLX5E_CQE_FORMAT_MASK) >> 2)
  32
  33 /* Get CQE opcode. */
  34 #define MLX5_CQE_OPCODE(op_own) (((op_own) & 0xf0) >> 4)
  35
  36 /* Get CQE solicited event. */
  37 #define MLX5_CQE_SE(op_own) (((op_own) >> 1) & 1)
  38
  39 /* Invalidate a CQE. */
  40 #define MLX5_CQE_INVALIDATE (MLX5_CQE_INVALID << 4)
  41
  42 /* WQE Segment sizes in bytes. */
  43 #define MLX5_WSEG_SIZE 16u
  44 #define MLX5_WQE_CSEG_SIZE sizeof(struct mlx5_wqe_cseg)
  45 #define MLX5_WQE_DSEG_SIZE sizeof(struct mlx5_wqe_dseg)
  46 #define MLX5_WQE_ESEG_SIZE sizeof(struct mlx5_wqe_eseg)
  47
  48 /* WQE/WQEBB size in bytes. */
  49 #define MLX5_WQE_SIZE sizeof(struct mlx5_wqe)
  50
  51 /*
  52  * Max size of a WQE session.
  53  * Absolute maximum size is 63 (MLX5_DSEG_MAX) segments,
  54  * the WQE size field in Control Segment is 6 bits wide.
  55  */
  56 #define MLX5_WQE_SIZE_MAX (60 * MLX5_WSEG_SIZE)
  57
  58 /*
  59  * Default minimum number of Tx queues for inlining packets.
  60  * If there are less queues as specified we assume we have
  61  * no enough CPU resources (cycles) to perform inlining,
  62  * the PCIe throughput is not supposed as bottleneck and
  63  * inlining is disabled.
  64  */
  65 #define MLX5_INLINE_MAX_TXQS 8u
  66 #define MLX5_INLINE_MAX_TXQS_BLUEFIELD 16u
  67
  68 /*
  69  * Default packet length threshold to be inlined with
  70  * enhanced MPW. If packet length exceeds the threshold
  71  * the data are not inlined. Should be aligned in WQEBB
  72  * boundary with accounting the title Control and Ethernet
  73  * segments.
  74  */
  75 #define MLX5_EMPW_DEF_INLINE_LEN (3U * MLX5_WQE_SIZE + \
  76                                   MLX5_DSEG_MIN_INLINE_SIZE - \
  77                                   MLX5_WQE_DSEG_SIZE)
  78 /*
  79  * Maximal inline data length sent with enhanced MPW.
  80  * Is based on maximal WQE size.
  81  */
  82 #define MLX5_EMPW_MAX_INLINE_LEN (MLX5_WQE_SIZE_MAX - \
  83                                   MLX5_WQE_CSEG_SIZE - \
  84                                   MLX5_WQE_ESEG_SIZE - \
  85                                   MLX5_WQE_DSEG_SIZE + \
  86                                   MLX5_DSEG_MIN_INLINE_SIZE)
  87 /*
  88  * Minimal amount of packets to be sent with EMPW.
  89  * This limits the minimal required size of sent EMPW.
  90  * If there are no enough resources to built minimal
  91  * EMPW the sending loop exits.
  92  */
  93 #define MLX5_EMPW_MIN_PACKETS (2 + 3 * 4)
  94 #define MLX5_EMPW_MAX_PACKETS ((MLX5_WQE_SIZE_MAX - \
  95                                 MLX5_WQE_CSEG_SIZE - \
  96                                 MLX5_WQE_ESEG_SIZE) / \
  97                                 MLX5_WSEG_SIZE)
  98 /*
  99  * Default packet length threshold to be inlined with
 100  * ordinary SEND. Inlining saves the MR key search
 101  * and extra PCIe data fetch transaction, but eats the
 102  * CPU cycles.
 103  */
 104 #define MLX5_SEND_DEF_INLINE_LEN (5U * MLX5_WQE_SIZE + \
 105                                   MLX5_ESEG_MIN_INLINE_SIZE - \
 106                                   MLX5_WQE_CSEG_SIZE - \
 107                                   MLX5_WQE_ESEG_SIZE - \
 108                                   MLX5_WQE_DSEG_SIZE)
 109 /*
 110  * Maximal inline data length sent with ordinary SEND.
 111  * Is based on maximal WQE size.
 112  */
 113 #define MLX5_SEND_MAX_INLINE_LEN (MLX5_WQE_SIZE_MAX - \
 114                                   MLX5_WQE_CSEG_SIZE - \
 115                                   MLX5_WQE_ESEG_SIZE - \
 116                                   MLX5_WQE_DSEG_SIZE + \
 117                                   MLX5_ESEG_MIN_INLINE_SIZE)
 118
 119 /* Missed in mlv5dv.h, should define here. */
 120 #define MLX5_OPCODE_ENHANCED_MPSW 0x29u
 121
 122 /* CQE value to inform that VLAN is stripped. */
 123 #define MLX5_CQE_VLAN_STRIPPED (1u << 0)
 124
 125 /* IPv4 options. */
 126 #define MLX5_CQE_RX_IP_EXT_OPTS_PACKET (1u << 1)
 127
 128 /* IPv6 packet. */
 129 #define MLX5_CQE_RX_IPV6_PACKET (1u << 2)
 130
 131 /* IPv4 packet. */
 132 #define MLX5_CQE_RX_IPV4_PACKET (1u << 3)
 133
 134 /* TCP packet. */
 135 #define MLX5_CQE_RX_TCP_PACKET (1u << 4)
 136
 137 /* UDP packet. */
 138 #define MLX5_CQE_RX_UDP_PACKET (1u << 5)
 139
 140 /* IP is fragmented. */
 141 #define MLX5_CQE_RX_IP_FRAG_PACKET (1u << 7)
 142
 143 /* L2 header is valid. */
 144 #define MLX5_CQE_RX_L2_HDR_VALID (1u << 8)
 145
 146 /* L3 header is valid. */
 147 #define MLX5_CQE_RX_L3_HDR_VALID (1u << 9)
 148
 149 /* L4 header is valid. */
 150 #define MLX5_CQE_RX_L4_HDR_VALID (1u << 10)
 151
 152 /* Outer packet, 0 IPv4, 1 IPv6. */
 153 #define MLX5_CQE_RX_OUTER_PACKET (1u << 1)
 154
 155 /* Tunnel packet bit in the CQE. */
 156 #define MLX5_CQE_RX_TUNNEL_PACKET (1u << 0)
 157
 158 /* Inner L3 checksum offload (Tunneled packets only). */
 159 #define MLX5_ETH_WQE_L3_INNER_CSUM (1u << 4)
 160
 161 /* Inner L4 checksum offload (Tunneled packets only). */
 162 #define MLX5_ETH_WQE_L4_INNER_CSUM (1u << 5)
 163
 164 /* Outer L4 type is TCP. */
 165 #define MLX5_ETH_WQE_L4_OUTER_TCP  (0u << 5)
 166
 167 /* Outer L4 type is UDP. */
 168 #define MLX5_ETH_WQE_L4_OUTER_UDP  (1u << 5)
 169
 170 /* Outer L3 type is IPV4. */
 171 #define MLX5_ETH_WQE_L3_OUTER_IPV4 (0u << 4)
 172
 173 /* Outer L3 type is IPV6. */
 174 #define MLX5_ETH_WQE_L3_OUTER_IPV6 (1u << 4)
 175
 176 /* Inner L4 type is TCP. */
 177 #define MLX5_ETH_WQE_L4_INNER_TCP (0u << 1)
 178
 179 /* Inner L4 type is UDP. */
 180 #define MLX5_ETH_WQE_L4_INNER_UDP (1u << 1)
 181
 182 /* Inner L3 type is IPV4. */
 183 #define MLX5_ETH_WQE_L3_INNER_IPV4 (0u << 0)
 184
 185 /* Inner L3 type is IPV6. */
 186 #define MLX5_ETH_WQE_L3_INNER_IPV6 (1u << 0)
 187
 188 /* VLAN insertion flag. */
 189 #define MLX5_ETH_WQE_VLAN_INSERT (1u << 31)
 190
 191 /* Data inline segment flag. */
 192 #define MLX5_ETH_WQE_DATA_INLINE (1u << 31)
 193
 194 /* Is flow mark valid. */
 195 #if RTE_BYTE_ORDER == RTE_LITTLE_ENDIAN
 196 #define MLX5_FLOW_MARK_IS_VALID(val) ((val) & 0xffffff00)
 197 #else
 198 #define MLX5_FLOW_MARK_IS_VALID(val) ((val) & 0xffffff)
 199 #endif
 200
 201 /* INVALID is used by packets matching no flow rules. */
 202 #define MLX5_FLOW_MARK_INVALID 0
 203
 204 /* Maximum allowed value to mark a packet. */
 205 #define MLX5_FLOW_MARK_MAX 0xfffff0
 206
 207 /* Default mark value used when none is provided. */
 208 #define MLX5_FLOW_MARK_DEFAULT 0xffffff
 209
 210 /* Maximum number of DS in WQE. Limited by 6-bit field. */
 211 #define MLX5_DSEG_MAX 63
 212
 213 /* The completion mode offset in the WQE control segment line 2. */
 214 #define MLX5_COMP_MODE_OFFSET 2
 215
 216 /* Amount of data bytes in minimal inline data segment. */
 217 #define MLX5_DSEG_MIN_INLINE_SIZE 12u
 218
 219 /* Amount of data bytes in minimal inline eth segment. */
 220 #define MLX5_ESEG_MIN_INLINE_SIZE 18u
 221
 222 /* Amount of data bytes after eth data segment. */
 223 #define MLX5_ESEG_EXTRA_DATA_SIZE 32u
 224
 225 /* Completion mode. */
 226 enum mlx5_completion_mode {
 227         MLX5_COMP_ONLY_ERR = 0x0,
 228         MLX5_COMP_ONLY_FIRST_ERR = 0x1,
 229         MLX5_COMP_ALWAYS = 0x2,
 230         MLX5_COMP_CQE_AND_EQE = 0x3,
 231 };
 232
 233 /* MPW mode. */
 234 enum mlx5_mpw_mode {
 235         MLX5_MPW_DISABLED,
 236         MLX5_MPW,
 237         MLX5_MPW_ENHANCED, /* Enhanced Multi-Packet Send WQE, a.k.a MPWv2. */
 238 };
 239
 240 /* WQE Control segment. */
 241 struct mlx5_wqe_cseg {
 242         uint32_t opcode;
 243         uint32_t sq_ds;
 244         uint32_t flags;
 245         uint32_t misc;
 246 } __rte_packed __rte_aligned(MLX5_WSEG_SIZE);
 247
 248 /* Header of data segment. Minimal size Data Segment */
 249 struct mlx5_wqe_dseg {
 250         uint32_t bcount;
 251         union {
 252                 uint8_t inline_data[MLX5_DSEG_MIN_INLINE_SIZE];
 253                 struct {
 254                         uint32_t lkey;
 255                         uint64_t pbuf;
 256                 } __rte_packed;
 257         };
 258 } __rte_packed;
 259
 260 /* Subset of struct WQE Ethernet Segment. */
 261 struct mlx5_wqe_eseg {
 262         union {
 263                 struct {
 264                         uint32_t swp_offs;
 265                         uint8_t cs_flags;
 266                         uint8_t swp_flags;
 267                         uint16_t mss;
 268                         uint32_t metadata;
 269                         uint16_t inline_hdr_sz;
 270                         union {
 271                                 uint16_t inline_data;
 272                                 uint16_t vlan_tag;
 273                         };
 274                 } __rte_packed;
 275                 struct {
 276                         uint32_t offsets;
 277                         uint32_t flags;
 278                         uint32_t flow_metadata;
 279                         uint32_t inline_hdr;
 280                 } __rte_packed;
 281         };
 282 } __rte_packed;
 283
 284 /* The title WQEBB, header of WQE. */
 285 struct mlx5_wqe {
 286         union {
 287                 struct mlx5_wqe_cseg cseg;
 288                 uint32_t ctrl[4];
 289         };
 290         struct mlx5_wqe_eseg eseg;
 291         union {
 292                 struct mlx5_wqe_dseg dseg[2];
 293                 uint8_t data[MLX5_ESEG_EXTRA_DATA_SIZE];
 294         };
 295 } __rte_packed;
 296
 297 /* WQE for Multi-Packet RQ. */
 298 struct mlx5_wqe_mprq {
 299         struct mlx5_wqe_srq_next_seg next_seg;
 300         struct mlx5_wqe_data_seg dseg;
 301 };
 302
 303 #define MLX5_MPRQ_LEN_MASK 0x000ffff
 304 #define MLX5_MPRQ_LEN_SHIFT 0
 305 #define MLX5_MPRQ_STRIDE_NUM_MASK 0x3fff0000
 306 #define MLX5_MPRQ_STRIDE_NUM_SHIFT 16
 307 #define MLX5_MPRQ_FILLER_MASK 0x80000000
 308 #define MLX5_MPRQ_FILLER_SHIFT 31
 309
 310 #define MLX5_MPRQ_STRIDE_SHIFT_BYTE 2
 311
 312 /* CQ element structure - should be equal to the cache line size */
 313 struct mlx5_cqe {
 314 #if (RTE_CACHE_LINE_SIZE == 128)
 315         uint8_t padding[64];
 316 #endif
 317         uint8_t pkt_info;
 318         uint8_t rsvd0;
 319         uint16_t wqe_id;
 320         uint8_t rsvd3[8];
 321         uint32_t rx_hash_res;
 322         uint8_t rx_hash_type;
 323         uint8_t rsvd1[11];
 324         uint16_t hdr_type_etc;
 325         uint16_t vlan_info;
 326         uint8_t rsvd2[12];
 327         uint32_t byte_cnt;
 328         uint64_t timestamp;
 329         uint32_t sop_drop_qpn;
 330         uint16_t wqe_counter;
 331         uint8_t rsvd4;
 332         uint8_t op_own;
 333 };
 334
 335 /* Adding direct verbs to data-path. */
 336
 337 /* CQ sequence number mask. */
 338 #define MLX5_CQ_SQN_MASK 0x3
 339
 340 /* CQ sequence number index. */
 341 #define MLX5_CQ_SQN_OFFSET 28
 342
 343 /* CQ doorbell index mask. */
 344 #define MLX5_CI_MASK 0xffffff
 345
 346 /* CQ doorbell offset. */
 347 #define MLX5_CQ_ARM_DB 1
 348
 349 /* CQ doorbell offset*/
 350 #define MLX5_CQ_DOORBELL 0x20
 351
 352 /* CQE format value. */
 353 #define MLX5_COMPRESSED 0x3
 354
 355 /* Write a specific data value to a field. */
 356 #define MLX5_MODIFICATION_TYPE_SET 1
 357
 358 /* Add a specific data value to a field. */
 359 #define MLX5_MODIFICATION_TYPE_ADD 2
 360
 361 /* The field of packet to be modified. */
 362 enum mlx5_modification_field {
 363         MLX5_MODI_OUT_SMAC_47_16 = 1,
 364         MLX5_MODI_OUT_SMAC_15_0,
 365         MLX5_MODI_OUT_ETHERTYPE,
 366         MLX5_MODI_OUT_DMAC_47_16,
 367         MLX5_MODI_OUT_DMAC_15_0,
 368         MLX5_MODI_OUT_IP_DSCP,
 369         MLX5_MODI_OUT_TCP_FLAGS,
 370         MLX5_MODI_OUT_TCP_SPORT,
 371         MLX5_MODI_OUT_TCP_DPORT,
 372         MLX5_MODI_OUT_IPV4_TTL,
 373         MLX5_MODI_OUT_UDP_SPORT,
 374         MLX5_MODI_OUT_UDP_DPORT,
 375         MLX5_MODI_OUT_SIPV6_127_96,
 376         MLX5_MODI_OUT_SIPV6_95_64,
 377         MLX5_MODI_OUT_SIPV6_63_32,
 378         MLX5_MODI_OUT_SIPV6_31_0,
 379         MLX5_MODI_OUT_DIPV6_127_96,
 380         MLX5_MODI_OUT_DIPV6_95_64,
 381         MLX5_MODI_OUT_DIPV6_63_32,
 382         MLX5_MODI_OUT_DIPV6_31_0,
 383         MLX5_MODI_OUT_SIPV4,
 384         MLX5_MODI_OUT_DIPV4,
 385         MLX5_MODI_IN_SMAC_47_16 = 0x31,
 386         MLX5_MODI_IN_SMAC_15_0,
 387         MLX5_MODI_IN_ETHERTYPE,
 388         MLX5_MODI_IN_DMAC_47_16,
 389         MLX5_MODI_IN_DMAC_15_0,
 390         MLX5_MODI_IN_IP_DSCP,
 391         MLX5_MODI_IN_TCP_FLAGS,
 392         MLX5_MODI_IN_TCP_SPORT,
 393         MLX5_MODI_IN_TCP_DPORT,
 394         MLX5_MODI_IN_IPV4_TTL,
 395         MLX5_MODI_IN_UDP_SPORT,
 396         MLX5_MODI_IN_UDP_DPORT,
 397         MLX5_MODI_IN_SIPV6_127_96,
 398         MLX5_MODI_IN_SIPV6_95_64,
 399         MLX5_MODI_IN_SIPV6_63_32,
 400         MLX5_MODI_IN_SIPV6_31_0,
 401         MLX5_MODI_IN_DIPV6_127_96,
 402         MLX5_MODI_IN_DIPV6_95_64,
 403         MLX5_MODI_IN_DIPV6_63_32,
 404         MLX5_MODI_IN_DIPV6_31_0,
 405         MLX5_MODI_IN_SIPV4,
 406         MLX5_MODI_IN_DIPV4,
 407         MLX5_MODI_OUT_IPV6_HOPLIMIT,
 408         MLX5_MODI_IN_IPV6_HOPLIMIT,
 409         MLX5_MODI_META_DATA_REG_A,
 410         MLX5_MODI_META_DATA_REG_B = 0x50,
 411         MLX5_MODI_META_REG_C_0,
 412         MLX5_MODI_META_REG_C_1,
 413         MLX5_MODI_META_REG_C_2,
 414         MLX5_MODI_META_REG_C_3,
 415         MLX5_MODI_META_REG_C_4,
 416         MLX5_MODI_META_REG_C_5,
 417         MLX5_MODI_META_REG_C_6,
 418         MLX5_MODI_META_REG_C_7,
 419         MLX5_MODI_OUT_TCP_SEQ_NUM,
 420         MLX5_MODI_IN_TCP_SEQ_NUM,
 421         MLX5_MODI_OUT_TCP_ACK_NUM,
 422         MLX5_MODI_IN_TCP_ACK_NUM = 0x5C,
 423 };
 424
 425 /* Modification sub command. */
 426 struct mlx5_modification_cmd {
 427         union {
 428                 uint32_t data0;
 429                 struct {
 430                         unsigned int length:5;
 431                         unsigned int rsvd0:3;
 432                         unsigned int offset:5;
 433                         unsigned int rsvd1:3;
 434                         unsigned int field:12;
 435                         unsigned int action_type:4;
 436                 };
 437         };
 438         union {
 439                 uint32_t data1;
 440                 uint8_t data[4];
 441         };
 442 };
 443
 444 typedef uint32_t u32;
 445 typedef uint16_t u16;
 446 typedef uint8_t u8;
 447
 448 #define __mlx5_nullp(typ) ((struct mlx5_ifc_##typ##_bits *)0)
 449 #define __mlx5_bit_sz(typ, fld) sizeof(__mlx5_nullp(typ)->fld)
 450 #define __mlx5_bit_off(typ, fld) ((unsigned int)(unsigned long) \
 451                                   (&(__mlx5_nullp(typ)->fld)))
 452 #define __mlx5_dw_bit_off(typ, fld) (32 - __mlx5_bit_sz(typ, fld) - \
 453                                     (__mlx5_bit_off(typ, fld) & 0x1f))
 454 #define __mlx5_dw_off(typ, fld) (__mlx5_bit_off(typ, fld) / 32)
 455 #define __mlx5_64_off(typ, fld) (__mlx5_bit_off(typ, fld) / 64)
 456 #define __mlx5_dw_mask(typ, fld) (__mlx5_mask(typ, fld) << \
 457                                   __mlx5_dw_bit_off(typ, fld))
 458 #define __mlx5_mask(typ, fld) ((u32)((1ull << __mlx5_bit_sz(typ, fld)) - 1))
 459 #define __mlx5_16_off(typ, fld) (__mlx5_bit_off(typ, fld) / 16)
 460 #define __mlx5_16_bit_off(typ, fld) (16 - __mlx5_bit_sz(typ, fld) - \
 461                                     (__mlx5_bit_off(typ, fld) & 0xf))
 462 #define __mlx5_mask16(typ, fld) ((u16)((1ull << __mlx5_bit_sz(typ, fld)) - 1))
 463 #define MLX5_ST_SZ_BYTES(typ) (sizeof(struct mlx5_ifc_##typ##_bits) / 8)
 464 #define MLX5_ST_SZ_DW(typ) (sizeof(struct mlx5_ifc_##typ##_bits) / 32)
 465 #define MLX5_BYTE_OFF(typ, fld) (__mlx5_bit_off(typ, fld) / 8)
 466 #define MLX5_ADDR_OF(typ, p, fld) ((char *)(p) + MLX5_BYTE_OFF(typ, fld))
 467
 468 /* insert a value to a struct */
 469 #define MLX5_SET(typ, p, fld, v) \
 470         do { \
 471                 u32 _v = v; \
 472                 *((__be32 *)(p) + __mlx5_dw_off(typ, fld)) = \
 473                 rte_cpu_to_be_32((rte_be_to_cpu_32(*((u32 *)(p) + \
 474                                   __mlx5_dw_off(typ, fld))) & \
 475                                   (~__mlx5_dw_mask(typ, fld))) | \
 476                                  (((_v) & __mlx5_mask(typ, fld)) << \
 477                                    __mlx5_dw_bit_off(typ, fld))); \
 478         } while (0)
 479
 480 #define MLX5_SET64(typ, p, fld, v) \
 481         do { \
 482                 assert(__mlx5_bit_sz(typ, fld) == 64); \
 483                 *((__be64 *)(p) + __mlx5_64_off(typ, fld)) = \
 484                         rte_cpu_to_be_64(v); \
 485         } while (0)
 486
 487 #define MLX5_GET(typ, p, fld) \
 488         ((rte_be_to_cpu_32(*((__be32 *)(p) +\
 489         __mlx5_dw_off(typ, fld))) >> __mlx5_dw_bit_off(typ, fld)) & \
 490         __mlx5_mask(typ, fld))
 491 #define MLX5_GET16(typ, p, fld) \
 492         ((rte_be_to_cpu_16(*((__be16 *)(p) + \
 493           __mlx5_16_off(typ, fld))) >> __mlx5_16_bit_off(typ, fld)) & \
 494          __mlx5_mask16(typ, fld))
 495 #define MLX5_GET64(typ, p, fld) rte_be_to_cpu_64(*((__be64 *)(p) + \
 496                                                    __mlx5_64_off(typ, fld)))
 497 #define MLX5_FLD_SZ_BYTES(typ, fld) (__mlx5_bit_sz(typ, fld) / 8)
 498
 499 struct mlx5_ifc_fte_match_set_misc_bits {
 500         u8 gre_c_present[0x1];
 501         u8 reserved_at_1[0x1];
 502         u8 gre_k_present[0x1];
 503         u8 gre_s_present[0x1];
 504         u8 source_vhci_port[0x4];
 505         u8 source_sqn[0x18];
 506         u8 reserved_at_20[0x10];
 507         u8 source_port[0x10];
 508         u8 outer_second_prio[0x3];
 509         u8 outer_second_cfi[0x1];
 510         u8 outer_second_vid[0xc];
 511         u8 inner_second_prio[0x3];
 512         u8 inner_second_cfi[0x1];
 513         u8 inner_second_vid[0xc];
 514         u8 outer_second_cvlan_tag[0x1];
 515         u8 inner_second_cvlan_tag[0x1];
 516         u8 outer_second_svlan_tag[0x1];
 517         u8 inner_second_svlan_tag[0x1];
 518         u8 reserved_at_64[0xc];
 519         u8 gre_protocol[0x10];
 520         u8 gre_key_h[0x18];
 521         u8 gre_key_l[0x8];
 522         u8 vxlan_vni[0x18];
 523         u8 reserved_at_b8[0x8];
 524         u8 reserved_at_c0[0x20];
 525         u8 reserved_at_e0[0xc];
 526         u8 outer_ipv6_flow_label[0x14];
 527         u8 reserved_at_100[0xc];
 528         u8 inner_ipv6_flow_label[0x14];
 529         u8 reserved_at_120[0xe0];
 530 };
 531
 532 struct mlx5_ifc_ipv4_layout_bits {
 533         u8 reserved_at_0[0x60];
 534         u8 ipv4[0x20];
 535 };
 536
 537 struct mlx5_ifc_ipv6_layout_bits {
 538         u8 ipv6[16][0x8];
 539 };
 540
 541 union mlx5_ifc_ipv6_layout_ipv4_layout_auto_bits {
 542         struct mlx5_ifc_ipv6_layout_bits ipv6_layout;
 543         struct mlx5_ifc_ipv4_layout_bits ipv4_layout;
 544         u8 reserved_at_0[0x80];
 545 };
 546
 547 struct mlx5_ifc_fte_match_set_lyr_2_4_bits {
 548         u8 smac_47_16[0x20];
 549         u8 smac_15_0[0x10];
 550         u8 ethertype[0x10];
 551         u8 dmac_47_16[0x20];
 552         u8 dmac_15_0[0x10];
 553         u8 first_prio[0x3];
 554         u8 first_cfi[0x1];
 555         u8 first_vid[0xc];
 556         u8 ip_protocol[0x8];
 557         u8 ip_dscp[0x6];
 558         u8 ip_ecn[0x2];
 559         u8 cvlan_tag[0x1];
 560         u8 svlan_tag[0x1];
 561         u8 frag[0x1];
 562         u8 ip_version[0x4];
 563         u8 tcp_flags[0x9];
 564         u8 tcp_sport[0x10];
 565         u8 tcp_dport[0x10];
 566         u8 reserved_at_c0[0x20];
 567         u8 udp_sport[0x10];
 568         u8 udp_dport[0x10];
 569         union mlx5_ifc_ipv6_layout_ipv4_layout_auto_bits src_ipv4_src_ipv6;
 570         union mlx5_ifc_ipv6_layout_ipv4_layout_auto_bits dst_ipv4_dst_ipv6;
 571 };
 572
 573 struct mlx5_ifc_fte_match_mpls_bits {
 574         u8 mpls_label[0x14];
 575         u8 mpls_exp[0x3];
 576         u8 mpls_s_bos[0x1];
 577         u8 mpls_ttl[0x8];
 578 };
 579
 580 struct mlx5_ifc_fte_match_set_misc2_bits {
 581         struct mlx5_ifc_fte_match_mpls_bits outer_first_mpls;
 582         struct mlx5_ifc_fte_match_mpls_bits inner_first_mpls;
 583         struct mlx5_ifc_fte_match_mpls_bits outer_first_mpls_over_gre;
 584         struct mlx5_ifc_fte_match_mpls_bits outer_first_mpls_over_udp;
 585         u8 reserved_at_80[0x100];
 586         u8 metadata_reg_a[0x20];
 587         u8 reserved_at_1a0[0x60];
 588 };
 589
 590 struct mlx5_ifc_fte_match_set_misc3_bits {
 591         u8 inner_tcp_seq_num[0x20];
 592         u8 outer_tcp_seq_num[0x20];
 593         u8 inner_tcp_ack_num[0x20];
 594         u8 outer_tcp_ack_num[0x20];
 595         u8 reserved_at_auto1[0x8];
 596         u8 outer_vxlan_gpe_vni[0x18];
 597         u8 outer_vxlan_gpe_next_protocol[0x8];
 598         u8 outer_vxlan_gpe_flags[0x8];
 599         u8 reserved_at_a8[0x10];
 600         u8 icmp_header_data[0x20];
 601         u8 icmpv6_header_data[0x20];
 602         u8 icmp_type[0x8];
 603         u8 icmp_code[0x8];
 604         u8 icmpv6_type[0x8];
 605         u8 icmpv6_code[0x8];
 606         u8 reserved_at_1a0[0xe0];
 607 };
 608
 609 /* Flow matcher. */
 610 struct mlx5_ifc_fte_match_param_bits {
 611         struct mlx5_ifc_fte_match_set_lyr_2_4_bits outer_headers;
 612         struct mlx5_ifc_fte_match_set_misc_bits misc_parameters;
 613         struct mlx5_ifc_fte_match_set_lyr_2_4_bits inner_headers;
 614         struct mlx5_ifc_fte_match_set_misc2_bits misc_parameters_2;
 615         struct mlx5_ifc_fte_match_set_misc3_bits misc_parameters_3;
 616 };
 617
 618 enum {
 619         MLX5_MATCH_CRITERIA_ENABLE_OUTER_BIT,
 620         MLX5_MATCH_CRITERIA_ENABLE_MISC_BIT,
 621         MLX5_MATCH_CRITERIA_ENABLE_INNER_BIT,
 622         MLX5_MATCH_CRITERIA_ENABLE_MISC2_BIT,
 623         MLX5_MATCH_CRITERIA_ENABLE_MISC3_BIT
 624 };
 625
 626 enum {
 627         MLX5_CMD_OP_QUERY_HCA_CAP = 0x100,
 628         MLX5_CMD_OP_CREATE_MKEY = 0x200,
 629         MLX5_CMD_OP_QUERY_NIC_VPORT_CONTEXT = 0x754,
 630         MLX5_CMD_OP_ALLOC_FLOW_COUNTER = 0x939,
 631         MLX5_CMD_OP_QUERY_FLOW_COUNTER = 0x93b,
 632 };
 633
 634 enum {
 635         MLX5_MKC_ACCESS_MODE_MTT   = 0x1,
 636 };
 637
 638 /* Flow counters. */
 639 struct mlx5_ifc_alloc_flow_counter_out_bits {
 640         u8         status[0x8];
 641         u8         reserved_at_8[0x18];
 642         u8         syndrome[0x20];
 643         u8         flow_counter_id[0x20];
 644         u8         reserved_at_60[0x20];
 645 };
 646
 647 struct mlx5_ifc_alloc_flow_counter_in_bits {
 648         u8         opcode[0x10];
 649         u8         reserved_at_10[0x10];
 650         u8         reserved_at_20[0x10];
 651         u8         op_mod[0x10];
 652         u8         flow_counter_id[0x20];
 653         u8         reserved_at_40[0x18];
 654         u8         flow_counter_bulk[0x8];
 655 };
 656
 657 struct mlx5_ifc_dealloc_flow_counter_out_bits {
 658         u8         status[0x8];
 659         u8         reserved_at_8[0x18];
 660         u8         syndrome[0x20];
 661         u8         reserved_at_40[0x40];
 662 };
 663
 664 struct mlx5_ifc_dealloc_flow_counter_in_bits {
 665         u8         opcode[0x10];
 666         u8         reserved_at_10[0x10];
 667         u8         reserved_at_20[0x10];
 668         u8         op_mod[0x10];
 669         u8         flow_counter_id[0x20];
 670         u8         reserved_at_60[0x20];
 671 };
 672
 673 struct mlx5_ifc_traffic_counter_bits {
 674         u8         packets[0x40];
 675         u8         octets[0x40];
 676 };
 677
 678 struct mlx5_ifc_query_flow_counter_out_bits {
 679         u8         status[0x8];
 680         u8         reserved_at_8[0x18];
 681         u8         syndrome[0x20];
 682         u8         reserved_at_40[0x40];
 683         struct mlx5_ifc_traffic_counter_bits flow_statistics[];
 684 };
 685
 686 struct mlx5_ifc_query_flow_counter_in_bits {
 687         u8         opcode[0x10];
 688         u8         reserved_at_10[0x10];
 689         u8         reserved_at_20[0x10];
 690         u8         op_mod[0x10];
 691         u8         reserved_at_40[0x20];
 692         u8         mkey[0x20];
 693         u8         address[0x40];
 694         u8         clear[0x1];
 695         u8         dump_to_memory[0x1];
 696         u8         num_of_counters[0x1e];
 697         u8         flow_counter_id[0x20];
 698 };
 699
 700 struct mlx5_ifc_mkc_bits {
 701         u8         reserved_at_0[0x1];
 702         u8         free[0x1];
 703         u8         reserved_at_2[0x1];
 704         u8         access_mode_4_2[0x3];
 705         u8         reserved_at_6[0x7];
 706         u8         relaxed_ordering_write[0x1];
 707         u8         reserved_at_e[0x1];
 708         u8         small_fence_on_rdma_read_response[0x1];
 709         u8         umr_en[0x1];
 710         u8         a[0x1];
 711         u8         rw[0x1];
 712         u8         rr[0x1];
 713         u8         lw[0x1];
 714         u8         lr[0x1];
 715         u8         access_mode_1_0[0x2];
 716         u8         reserved_at_18[0x8];
 717
 718         u8         qpn[0x18];
 719         u8         mkey_7_0[0x8];
 720
 721         u8         reserved_at_40[0x20];
 722
 723         u8         length64[0x1];
 724         u8         bsf_en[0x1];
 725         u8         sync_umr[0x1];
 726         u8         reserved_at_63[0x2];
 727         u8         expected_sigerr_count[0x1];
 728         u8         reserved_at_66[0x1];
 729         u8         en_rinval[0x1];
 730         u8         pd[0x18];
 731
 732         u8         start_addr[0x40];
 733
 734         u8         len[0x40];
 735
 736         u8         bsf_octword_size[0x20];
 737
 738         u8         reserved_at_120[0x80];
 739
 740         u8         translations_octword_size[0x20];
 741
 742         u8         reserved_at_1c0[0x1b];
 743         u8         log_page_size[0x5];
 744
 745         u8         reserved_at_1e0[0x20];
 746 };
 747
 748 struct mlx5_ifc_create_mkey_out_bits {
 749         u8         status[0x8];
 750         u8         reserved_at_8[0x18];
 751
 752         u8         syndrome[0x20];
 753
 754         u8         reserved_at_40[0x8];
 755         u8         mkey_index[0x18];
 756
 757         u8         reserved_at_60[0x20];
 758 };
 759
 760 struct mlx5_ifc_create_mkey_in_bits {
 761         u8         opcode[0x10];
 762         u8         reserved_at_10[0x10];
 763
 764         u8         reserved_at_20[0x10];
 765         u8         op_mod[0x10];
 766
 767         u8         reserved_at_40[0x20];
 768
 769         u8         pg_access[0x1];
 770         u8         reserved_at_61[0x1f];
 771
 772         struct mlx5_ifc_mkc_bits memory_key_mkey_entry;
 773
 774         u8         reserved_at_280[0x80];
 775
 776         u8         translations_octword_actual_size[0x20];
 777
 778         u8         mkey_umem_id[0x20];
 779
 780         u8         mkey_umem_offset[0x40];
 781
 782         u8         reserved_at_380[0x500];
 783
 784         u8         klm_pas_mtt[][0x20];
 785 };
 786
 787 enum {
 788         MLX5_GET_HCA_CAP_OP_MOD_GENERAL_DEVICE = 0x0 << 1,
 789         MLX5_GET_HCA_CAP_OP_MOD_ETHERNET_OFFLOAD_CAPS = 0x1 << 1,
 790         MLX5_GET_HCA_CAP_OP_MOD_QOS_CAP = 0xc << 1,
 791 };
 792
 793 enum {
 794         MLX5_HCA_CAP_OPMOD_GET_MAX   = 0,
 795         MLX5_HCA_CAP_OPMOD_GET_CUR   = 1,
 796 };
 797
 798 enum {
 799         MLX5_CAP_INLINE_MODE_L2,
 800         MLX5_CAP_INLINE_MODE_VPORT_CONTEXT,
 801         MLX5_CAP_INLINE_MODE_NOT_REQUIRED,
 802 };
 803
 804 enum {
 805         MLX5_INLINE_MODE_NONE,
 806         MLX5_INLINE_MODE_L2,
 807         MLX5_INLINE_MODE_IP,
 808         MLX5_INLINE_MODE_TCP_UDP,
 809         MLX5_INLINE_MODE_RESERVED4,
 810         MLX5_INLINE_MODE_INNER_L2,
 811         MLX5_INLINE_MODE_INNER_IP,
 812         MLX5_INLINE_MODE_INNER_TCP_UDP,
 813 };
 814
 815 struct mlx5_ifc_cmd_hca_cap_bits {
 816         u8 reserved_at_0[0x30];
 817         u8 vhca_id[0x10];
 818         u8 reserved_at_40[0x40];
 819         u8 log_max_srq_sz[0x8];
 820         u8 log_max_qp_sz[0x8];
 821         u8 reserved_at_90[0xb];
 822         u8 log_max_qp[0x5];
 823         u8 reserved_at_a0[0xb];
 824         u8 log_max_srq[0x5];
 825         u8 reserved_at_b0[0x10];
 826         u8 reserved_at_c0[0x8];
 827         u8 log_max_cq_sz[0x8];
 828         u8 reserved_at_d0[0xb];
 829         u8 log_max_cq[0x5];
 830         u8 log_max_eq_sz[0x8];
 831         u8 reserved_at_e8[0x2];
 832         u8 log_max_mkey[0x6];
 833         u8 reserved_at_f0[0x8];
 834         u8 dump_fill_mkey[0x1];
 835         u8 reserved_at_f9[0x3];
 836         u8 log_max_eq[0x4];
 837         u8 max_indirection[0x8];
 838         u8 fixed_buffer_size[0x1];
 839         u8 log_max_mrw_sz[0x7];
 840         u8 force_teardown[0x1];
 841         u8 reserved_at_111[0x1];
 842         u8 log_max_bsf_list_size[0x6];
 843         u8 umr_extended_translation_offset[0x1];
 844         u8 null_mkey[0x1];
 845         u8 log_max_klm_list_size[0x6];
 846         u8 reserved_at_120[0xa];
 847         u8 log_max_ra_req_dc[0x6];
 848         u8 reserved_at_130[0xa];
 849         u8 log_max_ra_res_dc[0x6];
 850         u8 reserved_at_140[0xa];
 851         u8 log_max_ra_req_qp[0x6];
 852         u8 reserved_at_150[0xa];
 853         u8 log_max_ra_res_qp[0x6];
 854         u8 end_pad[0x1];
 855         u8 cc_query_allowed[0x1];
 856         u8 cc_modify_allowed[0x1];
 857         u8 start_pad[0x1];
 858         u8 cache_line_128byte[0x1];
 859         u8 reserved_at_165[0xa];
 860         u8 qcam_reg[0x1];
 861         u8 gid_table_size[0x10];
 862         u8 out_of_seq_cnt[0x1];
 863         u8 vport_counters[0x1];
 864         u8 retransmission_q_counters[0x1];
 865         u8 debug[0x1];
 866         u8 modify_rq_counter_set_id[0x1];
 867         u8 rq_delay_drop[0x1];
 868         u8 max_qp_cnt[0xa];
 869         u8 pkey_table_size[0x10];
 870         u8 vport_group_manager[0x1];
 871         u8 vhca_group_manager[0x1];
 872         u8 ib_virt[0x1];
 873         u8 eth_virt[0x1];
 874         u8 vnic_env_queue_counters[0x1];
 875         u8 ets[0x1];
 876         u8 nic_flow_table[0x1];
 877         u8 eswitch_manager[0x1];
 878         u8 device_memory[0x1];
 879         u8 mcam_reg[0x1];
 880         u8 pcam_reg[0x1];
 881         u8 local_ca_ack_delay[0x5];
 882         u8 port_module_event[0x1];
 883         u8 enhanced_error_q_counters[0x1];
 884         u8 ports_check[0x1];
 885         u8 reserved_at_1b3[0x1];
 886         u8 disable_link_up[0x1];
 887         u8 beacon_led[0x1];
 888         u8 port_type[0x2];
 889         u8 num_ports[0x8];
 890         u8 reserved_at_1c0[0x1];
 891         u8 pps[0x1];
 892         u8 pps_modify[0x1];
 893         u8 log_max_msg[0x5];
 894         u8 reserved_at_1c8[0x4];
 895         u8 max_tc[0x4];
 896         u8 temp_warn_event[0x1];
 897         u8 dcbx[0x1];
 898         u8 general_notification_event[0x1];
 899         u8 reserved_at_1d3[0x2];
 900         u8 fpga[0x1];
 901         u8 rol_s[0x1];
 902         u8 rol_g[0x1];
 903         u8 reserved_at_1d8[0x1];
 904         u8 wol_s[0x1];
 905         u8 wol_g[0x1];
 906         u8 wol_a[0x1];
 907         u8 wol_b[0x1];
 908         u8 wol_m[0x1];
 909         u8 wol_u[0x1];
 910         u8 wol_p[0x1];
 911         u8 stat_rate_support[0x10];
 912         u8 reserved_at_1f0[0xc];
 913         u8 cqe_version[0x4];
 914         u8 compact_address_vector[0x1];
 915         u8 striding_rq[0x1];
 916         u8 reserved_at_202[0x1];
 917         u8 ipoib_enhanced_offloads[0x1];
 918         u8 ipoib_basic_offloads[0x1];
 919         u8 reserved_at_205[0x1];
 920         u8 repeated_block_disabled[0x1];
 921         u8 umr_modify_entity_size_disabled[0x1];
 922         u8 umr_modify_atomic_disabled[0x1];
 923         u8 umr_indirect_mkey_disabled[0x1];
 924         u8 umr_fence[0x2];
 925         u8 reserved_at_20c[0x3];
 926         u8 drain_sigerr[0x1];
 927         u8 cmdif_checksum[0x2];
 928         u8 sigerr_cqe[0x1];
 929         u8 reserved_at_213[0x1];
 930         u8 wq_signature[0x1];
 931         u8 sctr_data_cqe[0x1];
 932         u8 reserved_at_216[0x1];
 933         u8 sho[0x1];
 934         u8 tph[0x1];
 935         u8 rf[0x1];
 936         u8 dct[0x1];
 937         u8 qos[0x1];
 938         u8 eth_net_offloads[0x1];
 939         u8 roce[0x1];
 940         u8 atomic[0x1];
 941         u8 reserved_at_21f[0x1];
 942         u8 cq_oi[0x1];
 943         u8 cq_resize[0x1];
 944         u8 cq_moderation[0x1];
 945         u8 reserved_at_223[0x3];
 946         u8 cq_eq_remap[0x1];
 947         u8 pg[0x1];
 948         u8 block_lb_mc[0x1];
 949         u8 reserved_at_229[0x1];
 950         u8 scqe_break_moderation[0x1];
 951         u8 cq_period_start_from_cqe[0x1];
 952         u8 cd[0x1];
 953         u8 reserved_at_22d[0x1];
 954         u8 apm[0x1];
 955         u8 vector_calc[0x1];
 956         u8 umr_ptr_rlky[0x1];
 957         u8 imaicl[0x1];
 958         u8 reserved_at_232[0x4];
 959         u8 qkv[0x1];
 960         u8 pkv[0x1];
 961         u8 set_deth_sqpn[0x1];
 962         u8 reserved_at_239[0x3];
 963         u8 xrc[0x1];
 964         u8 ud[0x1];
 965         u8 uc[0x1];
 966         u8 rc[0x1];
 967         u8 uar_4k[0x1];
 968         u8 reserved_at_241[0x9];
 969         u8 uar_sz[0x6];
 970         u8 reserved_at_250[0x8];
 971         u8 log_pg_sz[0x8];
 972         u8 bf[0x1];
 973         u8 driver_version[0x1];
 974         u8 pad_tx_eth_packet[0x1];
 975         u8 reserved_at_263[0x8];
 976         u8 log_bf_reg_size[0x5];
 977         u8 reserved_at_270[0xb];
 978         u8 lag_master[0x1];
 979         u8 num_lag_ports[0x4];
 980         u8 reserved_at_280[0x10];
 981         u8 max_wqe_sz_sq[0x10];
 982         u8 reserved_at_2a0[0x10];
 983         u8 max_wqe_sz_rq[0x10];
 984         u8 max_flow_counter_31_16[0x10];
 985         u8 max_wqe_sz_sq_dc[0x10];
 986         u8 reserved_at_2e0[0x7];
 987         u8 max_qp_mcg[0x19];
 988         u8 reserved_at_300[0x10];
 989         u8 flow_counter_bulk_alloc[0x08];
 990         u8 log_max_mcg[0x8];
 991         u8 reserved_at_320[0x3];
 992         u8 log_max_transport_domain[0x5];
 993         u8 reserved_at_328[0x3];
 994         u8 log_max_pd[0x5];
 995         u8 reserved_at_330[0xb];
 996         u8 log_max_xrcd[0x5];
 997         u8 nic_receive_steering_discard[0x1];
 998         u8 receive_discard_vport_down[0x1];
 999         u8 transmit_discard_vport_down[0x1];
1000         u8 reserved_at_343[0x5];
1001         u8 log_max_flow_counter_bulk[0x8];
1002         u8 max_flow_counter_15_0[0x10];
1003         u8 modify_tis[0x1];
1004         u8 flow_counters_dump[0x1];
1005         u8 reserved_at_360[0x1];
1006         u8 log_max_rq[0x5];
1007         u8 reserved_at_368[0x3];
1008         u8 log_max_sq[0x5];
1009         u8 reserved_at_370[0x3];
1010         u8 log_max_tir[0x5];
1011         u8 reserved_at_378[0x3];
1012         u8 log_max_tis[0x5];
1013         u8 basic_cyclic_rcv_wqe[0x1];
1014         u8 reserved_at_381[0x2];
1015         u8 log_max_rmp[0x5];
1016         u8 reserved_at_388[0x3];
1017         u8 log_max_rqt[0x5];
1018         u8 reserved_at_390[0x3];
1019         u8 log_max_rqt_size[0x5];
1020         u8 reserved_at_398[0x3];
1021         u8 log_max_tis_per_sq[0x5];
1022         u8 ext_stride_num_range[0x1];
1023         u8 reserved_at_3a1[0x2];
1024         u8 log_max_stride_sz_rq[0x5];
1025         u8 reserved_at_3a8[0x3];
1026         u8 log_min_stride_sz_rq[0x5];
1027         u8 reserved_at_3b0[0x3];
1028         u8 log_max_stride_sz_sq[0x5];
1029         u8 reserved_at_3b8[0x3];
1030         u8 log_min_stride_sz_sq[0x5];
1031         u8 hairpin[0x1];
1032         u8 reserved_at_3c1[0x2];
1033         u8 log_max_hairpin_queues[0x5];
1034         u8 reserved_at_3c8[0x3];
1035         u8 log_max_hairpin_wq_data_sz[0x5];
1036         u8 reserved_at_3d0[0x3];
1037         u8 log_max_hairpin_num_packets[0x5];
1038         u8 reserved_at_3d8[0x3];
1039         u8 log_max_wq_sz[0x5];
1040         u8 nic_vport_change_event[0x1];
1041         u8 disable_local_lb_uc[0x1];
1042         u8 disable_local_lb_mc[0x1];
1043         u8 log_min_hairpin_wq_data_sz[0x5];
1044         u8 reserved_at_3e8[0x3];
1045         u8 log_max_vlan_list[0x5];
1046         u8 reserved_at_3f0[0x3];
1047         u8 log_max_current_mc_list[0x5];
1048         u8 reserved_at_3f8[0x3];
1049         u8 log_max_current_uc_list[0x5];
1050         u8 general_obj_types[0x40];
1051         u8 reserved_at_440[0x20];
1052         u8 reserved_at_460[0x10];
1053         u8 max_num_eqs[0x10];
1054         u8 reserved_at_480[0x3];
1055         u8 log_max_l2_table[0x5];
1056         u8 reserved_at_488[0x8];
1057         u8 log_uar_page_sz[0x10];
1058         u8 reserved_at_4a0[0x20];
1059         u8 device_frequency_mhz[0x20];
1060         u8 device_frequency_khz[0x20];
1061         u8 reserved_at_500[0x20];
1062         u8 num_of_uars_per_page[0x20];
1063         u8 flex_parser_protocols[0x20];
1064         u8 reserved_at_560[0x20];
1065         u8 reserved_at_580[0x3c];
1066         u8 mini_cqe_resp_stride_index[0x1];
1067         u8 cqe_128_always[0x1];
1068         u8 cqe_compression_128[0x1];
1069         u8 cqe_compression[0x1];
1070         u8 cqe_compression_timeout[0x10];
1071         u8 cqe_compression_max_num[0x10];
1072         u8 reserved_at_5e0[0x10];
1073         u8 tag_matching[0x1];
1074         u8 rndv_offload_rc[0x1];
1075         u8 rndv_offload_dc[0x1];
1076         u8 log_tag_matching_list_sz[0x5];
1077         u8 reserved_at_5f8[0x3];
1078         u8 log_max_xrq[0x5];
1079         u8 affiliate_nic_vport_criteria[0x8];
1080         u8 native_port_num[0x8];
1081         u8 num_vhca_ports[0x8];
1082         u8 reserved_at_618[0x6];
1083         u8 sw_owner_id[0x1];
1084         u8 reserved_at_61f[0x1e1];
1085 };
1086
1087 struct mlx5_ifc_qos_cap_bits {
1088         u8 packet_pacing[0x1];
1089         u8 esw_scheduling[0x1];
1090         u8 esw_bw_share[0x1];
1091         u8 esw_rate_limit[0x1];
1092         u8 reserved_at_4[0x1];
1093         u8 packet_pacing_burst_bound[0x1];
1094         u8 packet_pacing_typical_size[0x1];
1095         u8 flow_meter_srtcm[0x1];
1096         u8 reserved_at_8[0x8];
1097         u8 log_max_flow_meter[0x8];
1098         u8 flow_meter_reg_id[0x8];
1099         u8 reserved_at_25[0x20];
1100         u8 packet_pacing_max_rate[0x20];
1101         u8 packet_pacing_min_rate[0x20];
1102         u8 reserved_at_80[0x10];
1103         u8 packet_pacing_rate_table_size[0x10];
1104         u8 esw_element_type[0x10];
1105         u8 esw_tsar_type[0x10];
1106         u8 reserved_at_c0[0x10];
1107         u8 max_qos_para_vport[0x10];
1108         u8 max_tsar_bw_share[0x20];
1109         u8 reserved_at_100[0x6e8];
1110 };
1111
1112 struct mlx5_ifc_per_protocol_networking_offload_caps_bits {
1113         u8 csum_cap[0x1];
1114         u8 vlan_cap[0x1];
1115         u8 lro_cap[0x1];
1116         u8 lro_psh_flag[0x1];
1117         u8 lro_time_stamp[0x1];
1118         u8 lro_max_msg_sz_mode[0x2];
1119         u8 wqe_vlan_insert[0x1];
1120         u8 self_lb_en_modifiable[0x1];
1121         u8 self_lb_mc[0x1];
1122         u8 self_lb_uc[0x1];
1123         u8 max_lso_cap[0x5];
1124         u8 multi_pkt_send_wqe[0x2];
1125         u8 wqe_inline_mode[0x2];
1126         u8 rss_ind_tbl_cap[0x4];
1127         u8 reg_umr_sq[0x1];
1128         u8 scatter_fcs[0x1];
1129         u8 enhanced_multi_pkt_send_wqe[0x1];
1130         u8 tunnel_lso_const_out_ip_id[0x1];
1131         u8 tunnel_lro_gre[0x1];
1132         u8 tunnel_lro_vxlan[0x1];
1133         u8 tunnel_stateless_gre[0x1];
1134         u8 tunnel_stateless_vxlan[0x1];
1135         u8 swp[0x1];
1136         u8 swp_csum[0x1];
1137         u8 swp_lso[0x1];
1138         u8 reserved_at_23[0xd];
1139         u8 max_vxlan_udp_ports[0x8];
1140         u8 reserved_at_38[0x6];
1141         u8 max_geneve_opt_len[0x1];
1142         u8 tunnel_stateless_geneve_rx[0x1];
1143         u8 reserved_at_40[0x10];
1144         u8 lro_min_mss_size[0x10];
1145         u8 reserved_at_60[0x120];
1146         u8 lro_timer_supported_periods[4][0x20];
1147         u8 reserved_at_200[0x600];
1148 };
1149
1150 union mlx5_ifc_hca_cap_union_bits {
1151         struct mlx5_ifc_cmd_hca_cap_bits cmd_hca_cap;
1152         struct mlx5_ifc_per_protocol_networking_offload_caps_bits
1153                per_protocol_networking_offload_caps;
1154         struct mlx5_ifc_qos_cap_bits qos_cap;
1155         u8 reserved_at_0[0x8000];
1156 };
1157
1158 struct mlx5_ifc_query_hca_cap_out_bits {
1159         u8 status[0x8];
1160         u8 reserved_at_8[0x18];
1161         u8 syndrome[0x20];
1162         u8 reserved_at_40[0x40];
1163         union mlx5_ifc_hca_cap_union_bits capability;
1164 };
1165
1166 struct mlx5_ifc_query_hca_cap_in_bits {
1167         u8 opcode[0x10];
1168         u8 reserved_at_10[0x10];
1169         u8 reserved_at_20[0x10];
1170         u8 op_mod[0x10];
1171         u8 reserved_at_40[0x40];
1172 };
1173
1174 struct mlx5_ifc_mac_address_layout_bits {
1175         u8 reserved_at_0[0x10];
1176         u8 mac_addr_47_32[0x10];
1177         u8 mac_addr_31_0[0x20];
1178 };
1179
1180 struct mlx5_ifc_nic_vport_context_bits {
1181         u8 reserved_at_0[0x5];
1182         u8 min_wqe_inline_mode[0x3];
1183         u8 reserved_at_8[0x15];
1184         u8 disable_mc_local_lb[0x1];
1185         u8 disable_uc_local_lb[0x1];
1186         u8 roce_en[0x1];
1187         u8 arm_change_event[0x1];
1188         u8 reserved_at_21[0x1a];
1189         u8 event_on_mtu[0x1];
1190         u8 event_on_promisc_change[0x1];
1191         u8 event_on_vlan_change[0x1];
1192         u8 event_on_mc_address_change[0x1];
1193         u8 event_on_uc_address_change[0x1];
1194         u8 reserved_at_40[0xc];
1195         u8 affiliation_criteria[0x4];
1196         u8 affiliated_vhca_id[0x10];
1197         u8 reserved_at_60[0xd0];
1198         u8 mtu[0x10];
1199         u8 system_image_guid[0x40];
1200         u8 port_guid[0x40];
1201         u8 node_guid[0x40];
1202         u8 reserved_at_200[0x140];
1203         u8 qkey_violation_counter[0x10];
1204         u8 reserved_at_350[0x430];
1205         u8 promisc_uc[0x1];
1206         u8 promisc_mc[0x1];
1207         u8 promisc_all[0x1];
1208         u8 reserved_at_783[0x2];
1209         u8 allowed_list_type[0x3];
1210         u8 reserved_at_788[0xc];
1211         u8 allowed_list_size[0xc];
1212         struct mlx5_ifc_mac_address_layout_bits permanent_address;
1213         u8 reserved_at_7e0[0x20];
1214 };
1215
1216 struct mlx5_ifc_query_nic_vport_context_out_bits {
1217         u8 status[0x8];
1218         u8 reserved_at_8[0x18];
1219         u8 syndrome[0x20];
1220         u8 reserved_at_40[0x40];
1221         struct mlx5_ifc_nic_vport_context_bits nic_vport_context;
1222 };
1223
1224 struct mlx5_ifc_query_nic_vport_context_in_bits {
1225         u8 opcode[0x10];
1226         u8 reserved_at_10[0x10];
1227         u8 reserved_at_20[0x10];
1228         u8 op_mod[0x10];
1229         u8 other_vport[0x1];
1230         u8 reserved_at_41[0xf];
1231         u8 vport_number[0x10];
1232         u8 reserved_at_60[0x5];
1233         u8 allowed_list_type[0x3];
1234         u8 reserved_at_68[0x18];
1235 };
1236
1237 /* CQE format mask. */
1238 #define MLX5E_CQE_FORMAT_MASK 0xc
1239
1240 /* MPW opcode. */
1241 #define MLX5_OPC_MOD_MPW 0x01
1242
1243 /* Compressed Rx CQE structure. */
1244 struct mlx5_mini_cqe8 {
1245         union {
1246                 uint32_t rx_hash_result;
1247                 struct {
1248                         uint16_t checksum;
1249                         uint16_t stride_idx;
1250                 };
1251                 struct {
1252                         uint16_t wqe_counter;
1253                         uint8_t  s_wqe_opcode;
1254                         uint8_t  reserved;
1255                 } s_wqe_info;
1256         };
1257         uint32_t byte_cnt;
1258 };
1259
1260 /**
1261  * Convert a user mark to flow mark.
1262  *
1263  * @param val
1264  *   Mark value to convert.
1265  *
1266  * @return
1267  *   Converted mark value.
1268  */
1269 static inline uint32_t
1270 mlx5_flow_mark_set(uint32_t val)
1271 {
1272         uint32_t ret;
1273
1274         /*
1275          * Add one to the user value to differentiate un-marked flows from
1276          * marked flows, if the ID is equal to MLX5_FLOW_MARK_DEFAULT it
1277          * remains untouched.
1278          */
1279         if (val != MLX5_FLOW_MARK_DEFAULT)
1280                 ++val;
1281 #if RTE_BYTE_ORDER == RTE_LITTLE_ENDIAN
1282         /*
1283          * Mark is 24 bits (minus reserved values) but is stored on a 32 bit
1284          * word, byte-swapped by the kernel on little-endian systems. In this
1285          * case, left-shifting the resulting big-endian value ensures the
1286          * least significant 24 bits are retained when converting it back.
1287          */
1288         ret = rte_cpu_to_be_32(val) >> 8;
1289 #else
1290         ret = val;
1291 #endif
1292         return ret;
1293 }
1294
1295 /**
1296  * Convert a mark to user mark.
1297  *
1298  * @param val
1299  *   Mark value to convert.
1300  *
1301  * @return
1302  *   Converted mark value.
1303  */
1304 static inline uint32_t
1305 mlx5_flow_mark_get(uint32_t val)
1306 {
1307         /*
1308          * Subtract one from the retrieved value. It was added by
1309          * mlx5_flow_mark_set() to distinguish unmarked flows.
1310          */
1311 #if RTE_BYTE_ORDER == RTE_LITTLE_ENDIAN
1312         return (val >> 8) - 1;
1313 #else
1314         return val - 1;
1315 #endif
1316 }
1317
1318 #endif /* RTE_PMD_MLX5_PRM_H_ */