drivers/net/mlx5/mlx5_prm.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright 2016 6WIND S.A.
   3  * Copyright 2016 Mellanox Technologies, Ltd
   4  */
   5
   6 #ifndef RTE_PMD_MLX5_PRM_H_
   7 #define RTE_PMD_MLX5_PRM_H_
   8
   9 #include <assert.h>
  10
  11 /* Verbs header. */
  12 /* ISO C doesn't support unnamed structs/unions, disabling -pedantic. */
  13 #ifdef PEDANTIC
  14 #pragma GCC diagnostic ignored "-Wpedantic"
  15 #endif
  16 #include <infiniband/mlx5dv.h>
  17 #ifdef PEDANTIC
  18 #pragma GCC diagnostic error "-Wpedantic"
  19 #endif
  20
  21 #include <rte_vect.h>
  22 #include "mlx5_autoconf.h"
  23
  24 /* RSS hash key size. */
  25 #define MLX5_RSS_HASH_KEY_LEN 40
  26
  27 /* Get CQE owner bit. */
  28 #define MLX5_CQE_OWNER(op_own) ((op_own) & MLX5_CQE_OWNER_MASK)
  29
  30 /* Get CQE format. */
  31 #define MLX5_CQE_FORMAT(op_own) (((op_own) & MLX5E_CQE_FORMAT_MASK) >> 2)
  32
  33 /* Get CQE opcode. */
  34 #define MLX5_CQE_OPCODE(op_own) (((op_own) & 0xf0) >> 4)
  35
  36 /* Get CQE solicited event. */
  37 #define MLX5_CQE_SE(op_own) (((op_own) >> 1) & 1)
  38
  39 /* Invalidate a CQE. */
  40 #define MLX5_CQE_INVALIDATE (MLX5_CQE_INVALID << 4)
  41
  42 /* WQE Segment sizes in bytes. */
  43 #define MLX5_WSEG_SIZE 16u
  44 #define MLX5_WQE_CSEG_SIZE sizeof(struct mlx5_wqe_cseg)
  45 #define MLX5_WQE_DSEG_SIZE sizeof(struct mlx5_wqe_dseg)
  46 #define MLX5_WQE_ESEG_SIZE sizeof(struct mlx5_wqe_eseg)
  47
  48 /* WQE/WQEBB size in bytes. */
  49 #define MLX5_WQE_SIZE sizeof(struct mlx5_wqe)
  50
  51 /*
  52  * Max size of a WQE session.
  53  * Absolute maximum size is 63 (MLX5_DSEG_MAX) segments,
  54  * the WQE size field in Control Segment is 6 bits wide.
  55  */
  56 #define MLX5_WQE_SIZE_MAX (60 * MLX5_WSEG_SIZE)
  57
  58 /*
  59  * Default minimum number of Tx queues for inlining packets.
  60  * If there are less queues as specified we assume we have
  61  * no enough CPU resources (cycles) to perform inlining,
  62  * the PCIe throughput is not supposed as bottleneck and
  63  * inlining is disabled.
  64  */
  65 #define MLX5_INLINE_MAX_TXQS 8u
  66 #define MLX5_INLINE_MAX_TXQS_BLUEFIELD 16u
  67
  68 /*
  69  * Default packet length threshold to be inlined with
  70  * enhanced MPW. If packet length exceeds the threshold
  71  * the data are not inlined. Should be aligned in WQEBB
  72  * boundary with accounting the title Control and Ethernet
  73  * segments.
  74  */
  75 #define MLX5_EMPW_DEF_INLINE_LEN (4u * MLX5_WQE_SIZE + \
  76                                   MLX5_DSEG_MIN_INLINE_SIZE)
  77 /*
  78  * Maximal inline data length sent with enhanced MPW.
  79  * Is based on maximal WQE size.
  80  */
  81 #define MLX5_EMPW_MAX_INLINE_LEN (MLX5_WQE_SIZE_MAX - \
  82                                   MLX5_WQE_CSEG_SIZE - \
  83                                   MLX5_WQE_ESEG_SIZE - \
  84                                   MLX5_WQE_DSEG_SIZE + \
  85                                   MLX5_DSEG_MIN_INLINE_SIZE)
  86 /*
  87  * Minimal amount of packets to be sent with EMPW.
  88  * This limits the minimal required size of sent EMPW.
  89  * If there are no enough resources to built minimal
  90  * EMPW the sending loop exits.
  91  */
  92 #define MLX5_EMPW_MIN_PACKETS (2u + 3u * 4u)
  93 /*
  94  * Maximal amount of packets to be sent with EMPW.
  95  * This value is not recommended to exceed MLX5_TX_COMP_THRESH,
  96  * otherwise there might be up to MLX5_EMPW_MAX_PACKETS mbufs
  97  * without CQE generation request, being multiplied by
  98  * MLX5_TX_COMP_MAX_CQE it may cause significant latency
  99  * in tx burst routine at the moment of freeing multiple mbufs.
 100  */
 101 #define MLX5_EMPW_MAX_PACKETS MLX5_TX_COMP_THRESH
 102 #define MLX5_MPW_MAX_PACKETS 6
 103 #define MLX5_MPW_INLINE_MAX_PACKETS 2
 104
 105 /*
 106  * Default packet length threshold to be inlined with
 107  * ordinary SEND. Inlining saves the MR key search
 108  * and extra PCIe data fetch transaction, but eats the
 109  * CPU cycles.
 110  */
 111 #define MLX5_SEND_DEF_INLINE_LEN (5U * MLX5_WQE_SIZE + \
 112                                   MLX5_ESEG_MIN_INLINE_SIZE - \
 113                                   MLX5_WQE_CSEG_SIZE - \
 114                                   MLX5_WQE_ESEG_SIZE - \
 115                                   MLX5_WQE_DSEG_SIZE)
 116 /*
 117  * Maximal inline data length sent with ordinary SEND.
 118  * Is based on maximal WQE size.
 119  */
 120 #define MLX5_SEND_MAX_INLINE_LEN (MLX5_WQE_SIZE_MAX - \
 121                                   MLX5_WQE_CSEG_SIZE - \
 122                                   MLX5_WQE_ESEG_SIZE - \
 123                                   MLX5_WQE_DSEG_SIZE + \
 124                                   MLX5_ESEG_MIN_INLINE_SIZE)
 125
 126 /* Missed in mlv5dv.h, should define here. */
 127 #define MLX5_OPCODE_ENHANCED_MPSW 0x29u
 128
 129 /* CQE value to inform that VLAN is stripped. */
 130 #define MLX5_CQE_VLAN_STRIPPED (1u << 0)
 131
 132 /* IPv4 options. */
 133 #define MLX5_CQE_RX_IP_EXT_OPTS_PACKET (1u << 1)
 134
 135 /* IPv6 packet. */
 136 #define MLX5_CQE_RX_IPV6_PACKET (1u << 2)
 137
 138 /* IPv4 packet. */
 139 #define MLX5_CQE_RX_IPV4_PACKET (1u << 3)
 140
 141 /* TCP packet. */
 142 #define MLX5_CQE_RX_TCP_PACKET (1u << 4)
 143
 144 /* UDP packet. */
 145 #define MLX5_CQE_RX_UDP_PACKET (1u << 5)
 146
 147 /* IP is fragmented. */
 148 #define MLX5_CQE_RX_IP_FRAG_PACKET (1u << 7)
 149
 150 /* L2 header is valid. */
 151 #define MLX5_CQE_RX_L2_HDR_VALID (1u << 8)
 152
 153 /* L3 header is valid. */
 154 #define MLX5_CQE_RX_L3_HDR_VALID (1u << 9)
 155
 156 /* L4 header is valid. */
 157 #define MLX5_CQE_RX_L4_HDR_VALID (1u << 10)
 158
 159 /* Outer packet, 0 IPv4, 1 IPv6. */
 160 #define MLX5_CQE_RX_OUTER_PACKET (1u << 1)
 161
 162 /* Tunnel packet bit in the CQE. */
 163 #define MLX5_CQE_RX_TUNNEL_PACKET (1u << 0)
 164
 165 /* Mask for LRO push flag in the CQE lro_tcppsh_abort_dupack field. */
 166 #define MLX5_CQE_LRO_PUSH_MASK 0x40
 167
 168 /* Mask for L4 type in the CQE hdr_type_etc field. */
 169 #define MLX5_CQE_L4_TYPE_MASK 0x70
 170
 171 /* The bit index of L4 type in CQE hdr_type_etc field. */
 172 #define MLX5_CQE_L4_TYPE_SHIFT 0x4
 173
 174 /* L4 type to indicate TCP packet without acknowledgment. */
 175 #define MLX5_L4_HDR_TYPE_TCP_EMPTY_ACK 0x3
 176
 177 /* L4 type to indicate TCP packet with acknowledgment. */
 178 #define MLX5_L4_HDR_TYPE_TCP_WITH_ACL 0x4
 179
 180 /* Inner L3 checksum offload (Tunneled packets only). */
 181 #define MLX5_ETH_WQE_L3_INNER_CSUM (1u << 4)
 182
 183 /* Inner L4 checksum offload (Tunneled packets only). */
 184 #define MLX5_ETH_WQE_L4_INNER_CSUM (1u << 5)
 185
 186 /* Outer L4 type is TCP. */
 187 #define MLX5_ETH_WQE_L4_OUTER_TCP  (0u << 5)
 188
 189 /* Outer L4 type is UDP. */
 190 #define MLX5_ETH_WQE_L4_OUTER_UDP  (1u << 5)
 191
 192 /* Outer L3 type is IPV4. */
 193 #define MLX5_ETH_WQE_L3_OUTER_IPV4 (0u << 4)
 194
 195 /* Outer L3 type is IPV6. */
 196 #define MLX5_ETH_WQE_L3_OUTER_IPV6 (1u << 4)
 197
 198 /* Inner L4 type is TCP. */
 199 #define MLX5_ETH_WQE_L4_INNER_TCP (0u << 1)
 200
 201 /* Inner L4 type is UDP. */
 202 #define MLX5_ETH_WQE_L4_INNER_UDP (1u << 1)
 203
 204 /* Inner L3 type is IPV4. */
 205 #define MLX5_ETH_WQE_L3_INNER_IPV4 (0u << 0)
 206
 207 /* Inner L3 type is IPV6. */
 208 #define MLX5_ETH_WQE_L3_INNER_IPV6 (1u << 0)
 209
 210 /* VLAN insertion flag. */
 211 #define MLX5_ETH_WQE_VLAN_INSERT (1u << 31)
 212
 213 /* Data inline segment flag. */
 214 #define MLX5_ETH_WQE_DATA_INLINE (1u << 31)
 215
 216 /* Is flow mark valid. */
 217 #if RTE_BYTE_ORDER == RTE_LITTLE_ENDIAN
 218 #define MLX5_FLOW_MARK_IS_VALID(val) ((val) & 0xffffff00)
 219 #else
 220 #define MLX5_FLOW_MARK_IS_VALID(val) ((val) & 0xffffff)
 221 #endif
 222
 223 /* INVALID is used by packets matching no flow rules. */
 224 #define MLX5_FLOW_MARK_INVALID 0
 225
 226 /* Maximum allowed value to mark a packet. */
 227 #define MLX5_FLOW_MARK_MAX 0xfffff0
 228
 229 /* Default mark value used when none is provided. */
 230 #define MLX5_FLOW_MARK_DEFAULT 0xffffff
 231
 232 /* Default mark mask for metadata legacy mode. */
 233 #define MLX5_FLOW_MARK_MASK 0xffffff
 234
 235 /* Maximum number of DS in WQE. Limited by 6-bit field. */
 236 #define MLX5_DSEG_MAX 63
 237
 238 /* The completion mode offset in the WQE control segment line 2. */
 239 #define MLX5_COMP_MODE_OFFSET 2
 240
 241 /* Amount of data bytes in minimal inline data segment. */
 242 #define MLX5_DSEG_MIN_INLINE_SIZE 12u
 243
 244 /* Amount of data bytes in minimal inline eth segment. */
 245 #define MLX5_ESEG_MIN_INLINE_SIZE 18u
 246
 247 /* Amount of data bytes after eth data segment. */
 248 #define MLX5_ESEG_EXTRA_DATA_SIZE 32u
 249
 250 /* The maximum log value of segments per RQ WQE. */
 251 #define MLX5_MAX_LOG_RQ_SEGS 5u
 252
 253 /* The alignment needed for WQ buffer. */
 254 #define MLX5_WQE_BUF_ALIGNMENT 512
 255
 256 /* Completion mode. */
 257 enum mlx5_completion_mode {
 258         MLX5_COMP_ONLY_ERR = 0x0,
 259         MLX5_COMP_ONLY_FIRST_ERR = 0x1,
 260         MLX5_COMP_ALWAYS = 0x2,
 261         MLX5_COMP_CQE_AND_EQE = 0x3,
 262 };
 263
 264 /* MPW mode. */
 265 enum mlx5_mpw_mode {
 266         MLX5_MPW_DISABLED,
 267         MLX5_MPW,
 268         MLX5_MPW_ENHANCED, /* Enhanced Multi-Packet Send WQE, a.k.a MPWv2. */
 269 };
 270
 271 /* WQE Control segment. */
 272 struct mlx5_wqe_cseg {
 273         uint32_t opcode;
 274         uint32_t sq_ds;
 275         uint32_t flags;
 276         uint32_t misc;
 277 } __rte_packed __rte_aligned(MLX5_WSEG_SIZE);
 278
 279 /* Header of data segment. Minimal size Data Segment */
 280 struct mlx5_wqe_dseg {
 281         uint32_t bcount;
 282         union {
 283                 uint8_t inline_data[MLX5_DSEG_MIN_INLINE_SIZE];
 284                 struct {
 285                         uint32_t lkey;
 286                         uint64_t pbuf;
 287                 } __rte_packed;
 288         };
 289 } __rte_packed;
 290
 291 /* Subset of struct WQE Ethernet Segment. */
 292 struct mlx5_wqe_eseg {
 293         union {
 294                 struct {
 295                         uint32_t swp_offs;
 296                         uint8_t cs_flags;
 297                         uint8_t swp_flags;
 298                         uint16_t mss;
 299                         uint32_t metadata;
 300                         uint16_t inline_hdr_sz;
 301                         union {
 302                                 uint16_t inline_data;
 303                                 uint16_t vlan_tag;
 304                         };
 305                 } __rte_packed;
 306                 struct {
 307                         uint32_t offsets;
 308                         uint32_t flags;
 309                         uint32_t flow_metadata;
 310                         uint32_t inline_hdr;
 311                 } __rte_packed;
 312         };
 313 } __rte_packed;
 314
 315 /* The title WQEBB, header of WQE. */
 316 struct mlx5_wqe {
 317         union {
 318                 struct mlx5_wqe_cseg cseg;
 319                 uint32_t ctrl[4];
 320         };
 321         struct mlx5_wqe_eseg eseg;
 322         union {
 323                 struct mlx5_wqe_dseg dseg[2];
 324                 uint8_t data[MLX5_ESEG_EXTRA_DATA_SIZE];
 325         };
 326 } __rte_packed;
 327
 328 /* WQE for Multi-Packet RQ. */
 329 struct mlx5_wqe_mprq {
 330         struct mlx5_wqe_srq_next_seg next_seg;
 331         struct mlx5_wqe_data_seg dseg;
 332 };
 333
 334 #define MLX5_MPRQ_LEN_MASK 0x000ffff
 335 #define MLX5_MPRQ_LEN_SHIFT 0
 336 #define MLX5_MPRQ_STRIDE_NUM_MASK 0x3fff0000
 337 #define MLX5_MPRQ_STRIDE_NUM_SHIFT 16
 338 #define MLX5_MPRQ_FILLER_MASK 0x80000000
 339 #define MLX5_MPRQ_FILLER_SHIFT 31
 340
 341 #define MLX5_MPRQ_STRIDE_SHIFT_BYTE 2
 342
 343 /* CQ element structure - should be equal to the cache line size */
 344 struct mlx5_cqe {
 345 #if (RTE_CACHE_LINE_SIZE == 128)
 346         uint8_t padding[64];
 347 #endif
 348         uint8_t pkt_info;
 349         uint8_t rsvd0;
 350         uint16_t wqe_id;
 351         uint8_t lro_tcppsh_abort_dupack;
 352         uint8_t lro_min_ttl;
 353         uint16_t lro_tcp_win;
 354         uint32_t lro_ack_seq_num;
 355         uint32_t rx_hash_res;
 356         uint8_t rx_hash_type;
 357         uint8_t rsvd1[3];
 358         uint16_t csum;
 359         uint8_t rsvd2[6];
 360         uint16_t hdr_type_etc;
 361         uint16_t vlan_info;
 362         uint8_t lro_num_seg;
 363         uint8_t rsvd3[3];
 364         uint32_t flow_table_metadata;
 365         uint8_t rsvd4[4];
 366         uint32_t byte_cnt;
 367         uint64_t timestamp;
 368         uint32_t sop_drop_qpn;
 369         uint16_t wqe_counter;
 370         uint8_t rsvd5;
 371         uint8_t op_own;
 372 };
 373
 374 /* Adding direct verbs to data-path. */
 375
 376 /* CQ sequence number mask. */
 377 #define MLX5_CQ_SQN_MASK 0x3
 378
 379 /* CQ sequence number index. */
 380 #define MLX5_CQ_SQN_OFFSET 28
 381
 382 /* CQ doorbell index mask. */
 383 #define MLX5_CI_MASK 0xffffff
 384
 385 /* CQ doorbell offset. */
 386 #define MLX5_CQ_ARM_DB 1
 387
 388 /* CQ doorbell offset*/
 389 #define MLX5_CQ_DOORBELL 0x20
 390
 391 /* CQE format value. */
 392 #define MLX5_COMPRESSED 0x3
 393
 394 /* Action type of header modification. */
 395 enum {
 396         MLX5_MODIFICATION_TYPE_SET = 0x1,
 397         MLX5_MODIFICATION_TYPE_ADD = 0x2,
 398         MLX5_MODIFICATION_TYPE_COPY = 0x3,
 399 };
 400
 401 /* The field of packet to be modified. */
 402 enum mlx5_modification_field {
 403         MLX5_MODI_OUT_NONE = -1,
 404         MLX5_MODI_OUT_SMAC_47_16 = 1,
 405         MLX5_MODI_OUT_SMAC_15_0,
 406         MLX5_MODI_OUT_ETHERTYPE,
 407         MLX5_MODI_OUT_DMAC_47_16,
 408         MLX5_MODI_OUT_DMAC_15_0,
 409         MLX5_MODI_OUT_IP_DSCP,
 410         MLX5_MODI_OUT_TCP_FLAGS,
 411         MLX5_MODI_OUT_TCP_SPORT,
 412         MLX5_MODI_OUT_TCP_DPORT,
 413         MLX5_MODI_OUT_IPV4_TTL,
 414         MLX5_MODI_OUT_UDP_SPORT,
 415         MLX5_MODI_OUT_UDP_DPORT,
 416         MLX5_MODI_OUT_SIPV6_127_96,
 417         MLX5_MODI_OUT_SIPV6_95_64,
 418         MLX5_MODI_OUT_SIPV6_63_32,
 419         MLX5_MODI_OUT_SIPV6_31_0,
 420         MLX5_MODI_OUT_DIPV6_127_96,
 421         MLX5_MODI_OUT_DIPV6_95_64,
 422         MLX5_MODI_OUT_DIPV6_63_32,
 423         MLX5_MODI_OUT_DIPV6_31_0,
 424         MLX5_MODI_OUT_SIPV4,
 425         MLX5_MODI_OUT_DIPV4,
 426         MLX5_MODI_OUT_FIRST_VID,
 427         MLX5_MODI_IN_SMAC_47_16 = 0x31,
 428         MLX5_MODI_IN_SMAC_15_0,
 429         MLX5_MODI_IN_ETHERTYPE,
 430         MLX5_MODI_IN_DMAC_47_16,
 431         MLX5_MODI_IN_DMAC_15_0,
 432         MLX5_MODI_IN_IP_DSCP,
 433         MLX5_MODI_IN_TCP_FLAGS,
 434         MLX5_MODI_IN_TCP_SPORT,
 435         MLX5_MODI_IN_TCP_DPORT,
 436         MLX5_MODI_IN_IPV4_TTL,
 437         MLX5_MODI_IN_UDP_SPORT,
 438         MLX5_MODI_IN_UDP_DPORT,
 439         MLX5_MODI_IN_SIPV6_127_96,
 440         MLX5_MODI_IN_SIPV6_95_64,
 441         MLX5_MODI_IN_SIPV6_63_32,
 442         MLX5_MODI_IN_SIPV6_31_0,
 443         MLX5_MODI_IN_DIPV6_127_96,
 444         MLX5_MODI_IN_DIPV6_95_64,
 445         MLX5_MODI_IN_DIPV6_63_32,
 446         MLX5_MODI_IN_DIPV6_31_0,
 447         MLX5_MODI_IN_SIPV4,
 448         MLX5_MODI_IN_DIPV4,
 449         MLX5_MODI_OUT_IPV6_HOPLIMIT,
 450         MLX5_MODI_IN_IPV6_HOPLIMIT,
 451         MLX5_MODI_META_DATA_REG_A,
 452         MLX5_MODI_META_DATA_REG_B = 0x50,
 453         MLX5_MODI_META_REG_C_0,
 454         MLX5_MODI_META_REG_C_1,
 455         MLX5_MODI_META_REG_C_2,
 456         MLX5_MODI_META_REG_C_3,
 457         MLX5_MODI_META_REG_C_4,
 458         MLX5_MODI_META_REG_C_5,
 459         MLX5_MODI_META_REG_C_6,
 460         MLX5_MODI_META_REG_C_7,
 461         MLX5_MODI_OUT_TCP_SEQ_NUM,
 462         MLX5_MODI_IN_TCP_SEQ_NUM,
 463         MLX5_MODI_OUT_TCP_ACK_NUM,
 464         MLX5_MODI_IN_TCP_ACK_NUM = 0x5C,
 465 };
 466
 467 /* Total number of metadata reg_c's. */
 468 #define MLX5_MREG_C_NUM (MLX5_MODI_META_REG_C_7 - MLX5_MODI_META_REG_C_0 + 1)
 469
 470 enum modify_reg {
 471         REG_NONE = 0,
 472         REG_A,
 473         REG_B,
 474         REG_C_0,
 475         REG_C_1,
 476         REG_C_2,
 477         REG_C_3,
 478         REG_C_4,
 479         REG_C_5,
 480         REG_C_6,
 481         REG_C_7,
 482 };
 483
 484 /* Modification sub command. */
 485 struct mlx5_modification_cmd {
 486         union {
 487                 uint32_t data0;
 488                 struct {
 489                         unsigned int length:5;
 490                         unsigned int rsvd0:3;
 491                         unsigned int offset:5;
 492                         unsigned int rsvd1:3;
 493                         unsigned int field:12;
 494                         unsigned int action_type:4;
 495                 };
 496         };
 497         union {
 498                 uint32_t data1;
 499                 uint8_t data[4];
 500                 struct {
 501                         unsigned int rsvd2:8;
 502                         unsigned int dst_offset:5;
 503                         unsigned int rsvd3:3;
 504                         unsigned int dst_field:12;
 505                         unsigned int rsvd4:4;
 506                 };
 507         };
 508 };
 509
 510 typedef uint32_t u32;
 511 typedef uint16_t u16;
 512 typedef uint8_t u8;
 513
 514 #define __mlx5_nullp(typ) ((struct mlx5_ifc_##typ##_bits *)0)
 515 #define __mlx5_bit_sz(typ, fld) sizeof(__mlx5_nullp(typ)->fld)
 516 #define __mlx5_bit_off(typ, fld) ((unsigned int)(unsigned long) \
 517                                   (&(__mlx5_nullp(typ)->fld)))
 518 #define __mlx5_dw_bit_off(typ, fld) (32 - __mlx5_bit_sz(typ, fld) - \
 519                                     (__mlx5_bit_off(typ, fld) & 0x1f))
 520 #define __mlx5_dw_off(typ, fld) (__mlx5_bit_off(typ, fld) / 32)
 521 #define __mlx5_64_off(typ, fld) (__mlx5_bit_off(typ, fld) / 64)
 522 #define __mlx5_dw_mask(typ, fld) (__mlx5_mask(typ, fld) << \
 523                                   __mlx5_dw_bit_off(typ, fld))
 524 #define __mlx5_mask(typ, fld) ((u32)((1ull << __mlx5_bit_sz(typ, fld)) - 1))
 525 #define __mlx5_16_off(typ, fld) (__mlx5_bit_off(typ, fld) / 16)
 526 #define __mlx5_16_bit_off(typ, fld) (16 - __mlx5_bit_sz(typ, fld) - \
 527                                     (__mlx5_bit_off(typ, fld) & 0xf))
 528 #define __mlx5_mask16(typ, fld) ((u16)((1ull << __mlx5_bit_sz(typ, fld)) - 1))
 529 #define MLX5_ST_SZ_BYTES(typ) (sizeof(struct mlx5_ifc_##typ##_bits) / 8)
 530 #define MLX5_ST_SZ_DW(typ) (sizeof(struct mlx5_ifc_##typ##_bits) / 32)
 531 #define MLX5_BYTE_OFF(typ, fld) (__mlx5_bit_off(typ, fld) / 8)
 532 #define MLX5_ADDR_OF(typ, p, fld) ((char *)(p) + MLX5_BYTE_OFF(typ, fld))
 533
 534 /* insert a value to a struct */
 535 #define MLX5_SET(typ, p, fld, v) \
 536         do { \
 537                 u32 _v = v; \
 538                 *((__be32 *)(p) + __mlx5_dw_off(typ, fld)) = \
 539                 rte_cpu_to_be_32((rte_be_to_cpu_32(*((u32 *)(p) + \
 540                                   __mlx5_dw_off(typ, fld))) & \
 541                                   (~__mlx5_dw_mask(typ, fld))) | \
 542                                  (((_v) & __mlx5_mask(typ, fld)) << \
 543                                    __mlx5_dw_bit_off(typ, fld))); \
 544         } while (0)
 545
 546 #define MLX5_SET64(typ, p, fld, v) \
 547         do { \
 548                 assert(__mlx5_bit_sz(typ, fld) == 64); \
 549                 *((__be64 *)(p) + __mlx5_64_off(typ, fld)) = \
 550                         rte_cpu_to_be_64(v); \
 551         } while (0)
 552
 553 #define MLX5_GET(typ, p, fld) \
 554         ((rte_be_to_cpu_32(*((__be32 *)(p) +\
 555         __mlx5_dw_off(typ, fld))) >> __mlx5_dw_bit_off(typ, fld)) & \
 556         __mlx5_mask(typ, fld))
 557 #define MLX5_GET16(typ, p, fld) \
 558         ((rte_be_to_cpu_16(*((__be16 *)(p) + \
 559           __mlx5_16_off(typ, fld))) >> __mlx5_16_bit_off(typ, fld)) & \
 560          __mlx5_mask16(typ, fld))
 561 #define MLX5_GET64(typ, p, fld) rte_be_to_cpu_64(*((__be64 *)(p) + \
 562                                                    __mlx5_64_off(typ, fld)))
 563 #define MLX5_FLD_SZ_BYTES(typ, fld) (__mlx5_bit_sz(typ, fld) / 8)
 564
 565 struct mlx5_ifc_fte_match_set_misc_bits {
 566         u8 gre_c_present[0x1];
 567         u8 reserved_at_1[0x1];
 568         u8 gre_k_present[0x1];
 569         u8 gre_s_present[0x1];
 570         u8 source_vhci_port[0x4];
 571         u8 source_sqn[0x18];
 572         u8 reserved_at_20[0x10];
 573         u8 source_port[0x10];
 574         u8 outer_second_prio[0x3];
 575         u8 outer_second_cfi[0x1];
 576         u8 outer_second_vid[0xc];
 577         u8 inner_second_prio[0x3];
 578         u8 inner_second_cfi[0x1];
 579         u8 inner_second_vid[0xc];
 580         u8 outer_second_cvlan_tag[0x1];
 581         u8 inner_second_cvlan_tag[0x1];
 582         u8 outer_second_svlan_tag[0x1];
 583         u8 inner_second_svlan_tag[0x1];
 584         u8 reserved_at_64[0xc];
 585         u8 gre_protocol[0x10];
 586         u8 gre_key_h[0x18];
 587         u8 gre_key_l[0x8];
 588         u8 vxlan_vni[0x18];
 589         u8 reserved_at_b8[0x8];
 590         u8 geneve_vni[0x18];
 591         u8 reserved_at_e4[0x7];
 592         u8 geneve_oam[0x1];
 593         u8 reserved_at_e0[0xc];
 594         u8 outer_ipv6_flow_label[0x14];
 595         u8 reserved_at_100[0xc];
 596         u8 inner_ipv6_flow_label[0x14];
 597         u8 reserved_at_120[0xa];
 598         u8 geneve_opt_len[0x6];
 599         u8 geneve_protocol_type[0x10];
 600         u8 reserved_at_140[0xc0];
 601 };
 602
 603 struct mlx5_ifc_ipv4_layout_bits {
 604         u8 reserved_at_0[0x60];
 605         u8 ipv4[0x20];
 606 };
 607
 608 struct mlx5_ifc_ipv6_layout_bits {
 609         u8 ipv6[16][0x8];
 610 };
 611
 612 union mlx5_ifc_ipv6_layout_ipv4_layout_auto_bits {
 613         struct mlx5_ifc_ipv6_layout_bits ipv6_layout;
 614         struct mlx5_ifc_ipv4_layout_bits ipv4_layout;
 615         u8 reserved_at_0[0x80];
 616 };
 617
 618 struct mlx5_ifc_fte_match_set_lyr_2_4_bits {
 619         u8 smac_47_16[0x20];
 620         u8 smac_15_0[0x10];
 621         u8 ethertype[0x10];
 622         u8 dmac_47_16[0x20];
 623         u8 dmac_15_0[0x10];
 624         u8 first_prio[0x3];
 625         u8 first_cfi[0x1];
 626         u8 first_vid[0xc];
 627         u8 ip_protocol[0x8];
 628         u8 ip_dscp[0x6];
 629         u8 ip_ecn[0x2];
 630         u8 cvlan_tag[0x1];
 631         u8 svlan_tag[0x1];
 632         u8 frag[0x1];
 633         u8 ip_version[0x4];
 634         u8 tcp_flags[0x9];
 635         u8 tcp_sport[0x10];
 636         u8 tcp_dport[0x10];
 637         u8 reserved_at_c0[0x20];
 638         u8 udp_sport[0x10];
 639         u8 udp_dport[0x10];
 640         union mlx5_ifc_ipv6_layout_ipv4_layout_auto_bits src_ipv4_src_ipv6;
 641         union mlx5_ifc_ipv6_layout_ipv4_layout_auto_bits dst_ipv4_dst_ipv6;
 642 };
 643
 644 struct mlx5_ifc_fte_match_mpls_bits {
 645         u8 mpls_label[0x14];
 646         u8 mpls_exp[0x3];
 647         u8 mpls_s_bos[0x1];
 648         u8 mpls_ttl[0x8];
 649 };
 650
 651 struct mlx5_ifc_fte_match_set_misc2_bits {
 652         struct mlx5_ifc_fte_match_mpls_bits outer_first_mpls;
 653         struct mlx5_ifc_fte_match_mpls_bits inner_first_mpls;
 654         struct mlx5_ifc_fte_match_mpls_bits outer_first_mpls_over_gre;
 655         struct mlx5_ifc_fte_match_mpls_bits outer_first_mpls_over_udp;
 656         u8 metadata_reg_c_7[0x20];
 657         u8 metadata_reg_c_6[0x20];
 658         u8 metadata_reg_c_5[0x20];
 659         u8 metadata_reg_c_4[0x20];
 660         u8 metadata_reg_c_3[0x20];
 661         u8 metadata_reg_c_2[0x20];
 662         u8 metadata_reg_c_1[0x20];
 663         u8 metadata_reg_c_0[0x20];
 664         u8 metadata_reg_a[0x20];
 665         u8 metadata_reg_b[0x20];
 666         u8 reserved_at_1c0[0x40];
 667 };
 668
 669 struct mlx5_ifc_fte_match_set_misc3_bits {
 670         u8 inner_tcp_seq_num[0x20];
 671         u8 outer_tcp_seq_num[0x20];
 672         u8 inner_tcp_ack_num[0x20];
 673         u8 outer_tcp_ack_num[0x20];
 674         u8 reserved_at_auto1[0x8];
 675         u8 outer_vxlan_gpe_vni[0x18];
 676         u8 outer_vxlan_gpe_next_protocol[0x8];
 677         u8 outer_vxlan_gpe_flags[0x8];
 678         u8 reserved_at_a8[0x10];
 679         u8 icmp_header_data[0x20];
 680         u8 icmpv6_header_data[0x20];
 681         u8 icmp_type[0x8];
 682         u8 icmp_code[0x8];
 683         u8 icmpv6_type[0x8];
 684         u8 icmpv6_code[0x8];
 685         u8 reserved_at_120[0x20];
 686         u8 gtpu_teid[0x20];
 687         u8 gtpu_msg_type[0x08];
 688         u8 gtpu_msg_flags[0x08];
 689         u8 reserved_at_170[0x90];
 690 };
 691
 692 /* Flow matcher. */
 693 struct mlx5_ifc_fte_match_param_bits {
 694         struct mlx5_ifc_fte_match_set_lyr_2_4_bits outer_headers;
 695         struct mlx5_ifc_fte_match_set_misc_bits misc_parameters;
 696         struct mlx5_ifc_fte_match_set_lyr_2_4_bits inner_headers;
 697         struct mlx5_ifc_fte_match_set_misc2_bits misc_parameters_2;
 698         struct mlx5_ifc_fte_match_set_misc3_bits misc_parameters_3;
 699 };
 700
 701 enum {
 702         MLX5_MATCH_CRITERIA_ENABLE_OUTER_BIT,
 703         MLX5_MATCH_CRITERIA_ENABLE_MISC_BIT,
 704         MLX5_MATCH_CRITERIA_ENABLE_INNER_BIT,
 705         MLX5_MATCH_CRITERIA_ENABLE_MISC2_BIT,
 706         MLX5_MATCH_CRITERIA_ENABLE_MISC3_BIT
 707 };
 708
 709 enum {
 710         MLX5_CMD_OP_QUERY_HCA_CAP = 0x100,
 711         MLX5_CMD_OP_CREATE_MKEY = 0x200,
 712         MLX5_CMD_OP_QUERY_NIC_VPORT_CONTEXT = 0x754,
 713         MLX5_CMD_OP_ALLOC_TRANSPORT_DOMAIN = 0x816,
 714         MLX5_CMD_OP_CREATE_TIR = 0x900,
 715         MLX5_CMD_OP_CREATE_SQ = 0X904,
 716         MLX5_CMD_OP_MODIFY_SQ = 0X905,
 717         MLX5_CMD_OP_CREATE_RQ = 0x908,
 718         MLX5_CMD_OP_MODIFY_RQ = 0x909,
 719         MLX5_CMD_OP_CREATE_TIS = 0x912,
 720         MLX5_CMD_OP_QUERY_TIS = 0x915,
 721         MLX5_CMD_OP_CREATE_RQT = 0x916,
 722         MLX5_CMD_OP_ALLOC_FLOW_COUNTER = 0x939,
 723         MLX5_CMD_OP_QUERY_FLOW_COUNTER = 0x93b,
 724 };
 725
 726 enum {
 727         MLX5_MKC_ACCESS_MODE_MTT   = 0x1,
 728 };
 729
 730 /* Flow counters. */
 731 struct mlx5_ifc_alloc_flow_counter_out_bits {
 732         u8         status[0x8];
 733         u8         reserved_at_8[0x18];
 734         u8         syndrome[0x20];
 735         u8         flow_counter_id[0x20];
 736         u8         reserved_at_60[0x20];
 737 };
 738
 739 struct mlx5_ifc_alloc_flow_counter_in_bits {
 740         u8         opcode[0x10];
 741         u8         reserved_at_10[0x10];
 742         u8         reserved_at_20[0x10];
 743         u8         op_mod[0x10];
 744         u8         flow_counter_id[0x20];
 745         u8         reserved_at_40[0x18];
 746         u8         flow_counter_bulk[0x8];
 747 };
 748
 749 struct mlx5_ifc_dealloc_flow_counter_out_bits {
 750         u8         status[0x8];
 751         u8         reserved_at_8[0x18];
 752         u8         syndrome[0x20];
 753         u8         reserved_at_40[0x40];
 754 };
 755
 756 struct mlx5_ifc_dealloc_flow_counter_in_bits {
 757         u8         opcode[0x10];
 758         u8         reserved_at_10[0x10];
 759         u8         reserved_at_20[0x10];
 760         u8         op_mod[0x10];
 761         u8         flow_counter_id[0x20];
 762         u8         reserved_at_60[0x20];
 763 };
 764
 765 struct mlx5_ifc_traffic_counter_bits {
 766         u8         packets[0x40];
 767         u8         octets[0x40];
 768 };
 769
 770 struct mlx5_ifc_query_flow_counter_out_bits {
 771         u8         status[0x8];
 772         u8         reserved_at_8[0x18];
 773         u8         syndrome[0x20];
 774         u8         reserved_at_40[0x40];
 775         struct mlx5_ifc_traffic_counter_bits flow_statistics[];
 776 };
 777
 778 struct mlx5_ifc_query_flow_counter_in_bits {
 779         u8         opcode[0x10];
 780         u8         reserved_at_10[0x10];
 781         u8         reserved_at_20[0x10];
 782         u8         op_mod[0x10];
 783         u8         reserved_at_40[0x20];
 784         u8         mkey[0x20];
 785         u8         address[0x40];
 786         u8         clear[0x1];
 787         u8         dump_to_memory[0x1];
 788         u8         num_of_counters[0x1e];
 789         u8         flow_counter_id[0x20];
 790 };
 791
 792 struct mlx5_ifc_mkc_bits {
 793         u8         reserved_at_0[0x1];
 794         u8         free[0x1];
 795         u8         reserved_at_2[0x1];
 796         u8         access_mode_4_2[0x3];
 797         u8         reserved_at_6[0x7];
 798         u8         relaxed_ordering_write[0x1];
 799         u8         reserved_at_e[0x1];
 800         u8         small_fence_on_rdma_read_response[0x1];
 801         u8         umr_en[0x1];
 802         u8         a[0x1];
 803         u8         rw[0x1];
 804         u8         rr[0x1];
 805         u8         lw[0x1];
 806         u8         lr[0x1];
 807         u8         access_mode_1_0[0x2];
 808         u8         reserved_at_18[0x8];
 809
 810         u8         qpn[0x18];
 811         u8         mkey_7_0[0x8];
 812
 813         u8         reserved_at_40[0x20];
 814
 815         u8         length64[0x1];
 816         u8         bsf_en[0x1];
 817         u8         sync_umr[0x1];
 818         u8         reserved_at_63[0x2];
 819         u8         expected_sigerr_count[0x1];
 820         u8         reserved_at_66[0x1];
 821         u8         en_rinval[0x1];
 822         u8         pd[0x18];
 823
 824         u8         start_addr[0x40];
 825
 826         u8         len[0x40];
 827
 828         u8         bsf_octword_size[0x20];
 829
 830         u8         reserved_at_120[0x80];
 831
 832         u8         translations_octword_size[0x20];
 833
 834         u8         reserved_at_1c0[0x1b];
 835         u8         log_page_size[0x5];
 836
 837         u8         reserved_at_1e0[0x20];
 838 };
 839
 840 struct mlx5_ifc_create_mkey_out_bits {
 841         u8         status[0x8];
 842         u8         reserved_at_8[0x18];
 843
 844         u8         syndrome[0x20];
 845
 846         u8         reserved_at_40[0x8];
 847         u8         mkey_index[0x18];
 848
 849         u8         reserved_at_60[0x20];
 850 };
 851
 852 struct mlx5_ifc_create_mkey_in_bits {
 853         u8         opcode[0x10];
 854         u8         reserved_at_10[0x10];
 855
 856         u8         reserved_at_20[0x10];
 857         u8         op_mod[0x10];
 858
 859         u8         reserved_at_40[0x20];
 860
 861         u8         pg_access[0x1];
 862         u8         reserved_at_61[0x1f];
 863
 864         struct mlx5_ifc_mkc_bits memory_key_mkey_entry;
 865
 866         u8         reserved_at_280[0x80];
 867
 868         u8         translations_octword_actual_size[0x20];
 869
 870         u8         mkey_umem_id[0x20];
 871
 872         u8         mkey_umem_offset[0x40];
 873
 874         u8         reserved_at_380[0x500];
 875
 876         u8         klm_pas_mtt[][0x20];
 877 };
 878
 879 enum {
 880         MLX5_GET_HCA_CAP_OP_MOD_GENERAL_DEVICE = 0x0 << 1,
 881         MLX5_GET_HCA_CAP_OP_MOD_ETHERNET_OFFLOAD_CAPS = 0x1 << 1,
 882         MLX5_GET_HCA_CAP_OP_MOD_QOS_CAP = 0xc << 1,
 883 };
 884
 885 enum {
 886         MLX5_HCA_CAP_OPMOD_GET_MAX   = 0,
 887         MLX5_HCA_CAP_OPMOD_GET_CUR   = 1,
 888 };
 889
 890 enum {
 891         MLX5_CAP_INLINE_MODE_L2,
 892         MLX5_CAP_INLINE_MODE_VPORT_CONTEXT,
 893         MLX5_CAP_INLINE_MODE_NOT_REQUIRED,
 894 };
 895
 896 enum {
 897         MLX5_INLINE_MODE_NONE,
 898         MLX5_INLINE_MODE_L2,
 899         MLX5_INLINE_MODE_IP,
 900         MLX5_INLINE_MODE_TCP_UDP,
 901         MLX5_INLINE_MODE_RESERVED4,
 902         MLX5_INLINE_MODE_INNER_L2,
 903         MLX5_INLINE_MODE_INNER_IP,
 904         MLX5_INLINE_MODE_INNER_TCP_UDP,
 905 };
 906
 907 /* HCA bit masks indicating which Flex parser protocols are already enabled. */
 908 #define MLX5_HCA_FLEX_IPV4_OVER_VXLAN_ENABLED (1UL << 0)
 909 #define MLX5_HCA_FLEX_IPV6_OVER_VXLAN_ENABLED (1UL << 1)
 910 #define MLX5_HCA_FLEX_IPV6_OVER_IP_ENABLED (1UL << 2)
 911 #define MLX5_HCA_FLEX_GENEVE_ENABLED (1UL << 3)
 912 #define MLX5_HCA_FLEX_CW_MPLS_OVER_GRE_ENABLED (1UL << 4)
 913 #define MLX5_HCA_FLEX_CW_MPLS_OVER_UDP_ENABLED (1UL << 5)
 914 #define MLX5_HCA_FLEX_P_BIT_VXLAN_GPE_ENABLED (1UL << 6)
 915 #define MLX5_HCA_FLEX_VXLAN_GPE_ENABLED (1UL << 7)
 916 #define MLX5_HCA_FLEX_ICMP_ENABLED (1UL << 8)
 917 #define MLX5_HCA_FLEX_ICMPV6_ENABLED (1UL << 9)
 918
 919 struct mlx5_ifc_cmd_hca_cap_bits {
 920         u8 reserved_at_0[0x30];
 921         u8 vhca_id[0x10];
 922         u8 reserved_at_40[0x40];
 923         u8 log_max_srq_sz[0x8];
 924         u8 log_max_qp_sz[0x8];
 925         u8 reserved_at_90[0xb];
 926         u8 log_max_qp[0x5];
 927         u8 reserved_at_a0[0xb];
 928         u8 log_max_srq[0x5];
 929         u8 reserved_at_b0[0x10];
 930         u8 reserved_at_c0[0x8];
 931         u8 log_max_cq_sz[0x8];
 932         u8 reserved_at_d0[0xb];
 933         u8 log_max_cq[0x5];
 934         u8 log_max_eq_sz[0x8];
 935         u8 reserved_at_e8[0x2];
 936         u8 log_max_mkey[0x6];
 937         u8 reserved_at_f0[0x8];
 938         u8 dump_fill_mkey[0x1];
 939         u8 reserved_at_f9[0x3];
 940         u8 log_max_eq[0x4];
 941         u8 max_indirection[0x8];
 942         u8 fixed_buffer_size[0x1];
 943         u8 log_max_mrw_sz[0x7];
 944         u8 force_teardown[0x1];
 945         u8 reserved_at_111[0x1];
 946         u8 log_max_bsf_list_size[0x6];
 947         u8 umr_extended_translation_offset[0x1];
 948         u8 null_mkey[0x1];
 949         u8 log_max_klm_list_size[0x6];
 950         u8 reserved_at_120[0xa];
 951         u8 log_max_ra_req_dc[0x6];
 952         u8 reserved_at_130[0xa];
 953         u8 log_max_ra_res_dc[0x6];
 954         u8 reserved_at_140[0xa];
 955         u8 log_max_ra_req_qp[0x6];
 956         u8 reserved_at_150[0xa];
 957         u8 log_max_ra_res_qp[0x6];
 958         u8 end_pad[0x1];
 959         u8 cc_query_allowed[0x1];
 960         u8 cc_modify_allowed[0x1];
 961         u8 start_pad[0x1];
 962         u8 cache_line_128byte[0x1];
 963         u8 reserved_at_165[0xa];
 964         u8 qcam_reg[0x1];
 965         u8 gid_table_size[0x10];
 966         u8 out_of_seq_cnt[0x1];
 967         u8 vport_counters[0x1];
 968         u8 retransmission_q_counters[0x1];
 969         u8 debug[0x1];
 970         u8 modify_rq_counter_set_id[0x1];
 971         u8 rq_delay_drop[0x1];
 972         u8 max_qp_cnt[0xa];
 973         u8 pkey_table_size[0x10];
 974         u8 vport_group_manager[0x1];
 975         u8 vhca_group_manager[0x1];
 976         u8 ib_virt[0x1];
 977         u8 eth_virt[0x1];
 978         u8 vnic_env_queue_counters[0x1];
 979         u8 ets[0x1];
 980         u8 nic_flow_table[0x1];
 981         u8 eswitch_manager[0x1];
 982         u8 device_memory[0x1];
 983         u8 mcam_reg[0x1];
 984         u8 pcam_reg[0x1];
 985         u8 local_ca_ack_delay[0x5];
 986         u8 port_module_event[0x1];
 987         u8 enhanced_error_q_counters[0x1];
 988         u8 ports_check[0x1];
 989         u8 reserved_at_1b3[0x1];
 990         u8 disable_link_up[0x1];
 991         u8 beacon_led[0x1];
 992         u8 port_type[0x2];
 993         u8 num_ports[0x8];
 994         u8 reserved_at_1c0[0x1];
 995         u8 pps[0x1];
 996         u8 pps_modify[0x1];
 997         u8 log_max_msg[0x5];
 998         u8 reserved_at_1c8[0x4];
 999         u8 max_tc[0x4];
1000         u8 temp_warn_event[0x1];
1001         u8 dcbx[0x1];
1002         u8 general_notification_event[0x1];
1003         u8 reserved_at_1d3[0x2];
1004         u8 fpga[0x1];
1005         u8 rol_s[0x1];
1006         u8 rol_g[0x1];
1007         u8 reserved_at_1d8[0x1];
1008         u8 wol_s[0x1];
1009         u8 wol_g[0x1];
1010         u8 wol_a[0x1];
1011         u8 wol_b[0x1];
1012         u8 wol_m[0x1];
1013         u8 wol_u[0x1];
1014         u8 wol_p[0x1];
1015         u8 stat_rate_support[0x10];
1016         u8 reserved_at_1f0[0xc];
1017         u8 cqe_version[0x4];
1018         u8 compact_address_vector[0x1];
1019         u8 striding_rq[0x1];
1020         u8 reserved_at_202[0x1];
1021         u8 ipoib_enhanced_offloads[0x1];
1022         u8 ipoib_basic_offloads[0x1];
1023         u8 reserved_at_205[0x1];
1024         u8 repeated_block_disabled[0x1];
1025         u8 umr_modify_entity_size_disabled[0x1];
1026         u8 umr_modify_atomic_disabled[0x1];
1027         u8 umr_indirect_mkey_disabled[0x1];
1028         u8 umr_fence[0x2];
1029         u8 reserved_at_20c[0x3];
1030         u8 drain_sigerr[0x1];
1031         u8 cmdif_checksum[0x2];
1032         u8 sigerr_cqe[0x1];
1033         u8 reserved_at_213[0x1];
1034         u8 wq_signature[0x1];
1035         u8 sctr_data_cqe[0x1];
1036         u8 reserved_at_216[0x1];
1037         u8 sho[0x1];
1038         u8 tph[0x1];
1039         u8 rf[0x1];
1040         u8 dct[0x1];
1041         u8 qos[0x1];
1042         u8 eth_net_offloads[0x1];
1043         u8 roce[0x1];
1044         u8 atomic[0x1];
1045         u8 reserved_at_21f[0x1];
1046         u8 cq_oi[0x1];
1047         u8 cq_resize[0x1];
1048         u8 cq_moderation[0x1];
1049         u8 reserved_at_223[0x3];
1050         u8 cq_eq_remap[0x1];
1051         u8 pg[0x1];
1052         u8 block_lb_mc[0x1];
1053         u8 reserved_at_229[0x1];
1054         u8 scqe_break_moderation[0x1];
1055         u8 cq_period_start_from_cqe[0x1];
1056         u8 cd[0x1];
1057         u8 reserved_at_22d[0x1];
1058         u8 apm[0x1];
1059         u8 vector_calc[0x1];
1060         u8 umr_ptr_rlky[0x1];
1061         u8 imaicl[0x1];
1062         u8 reserved_at_232[0x4];
1063         u8 qkv[0x1];
1064         u8 pkv[0x1];
1065         u8 set_deth_sqpn[0x1];
1066         u8 reserved_at_239[0x3];
1067         u8 xrc[0x1];
1068         u8 ud[0x1];
1069         u8 uc[0x1];
1070         u8 rc[0x1];
1071         u8 uar_4k[0x1];
1072         u8 reserved_at_241[0x9];
1073         u8 uar_sz[0x6];
1074         u8 reserved_at_250[0x8];
1075         u8 log_pg_sz[0x8];
1076         u8 bf[0x1];
1077         u8 driver_version[0x1];
1078         u8 pad_tx_eth_packet[0x1];
1079         u8 reserved_at_263[0x8];
1080         u8 log_bf_reg_size[0x5];
1081         u8 reserved_at_270[0xb];
1082         u8 lag_master[0x1];
1083         u8 num_lag_ports[0x4];
1084         u8 reserved_at_280[0x10];
1085         u8 max_wqe_sz_sq[0x10];
1086         u8 reserved_at_2a0[0x10];
1087         u8 max_wqe_sz_rq[0x10];
1088         u8 max_flow_counter_31_16[0x10];
1089         u8 max_wqe_sz_sq_dc[0x10];
1090         u8 reserved_at_2e0[0x7];
1091         u8 max_qp_mcg[0x19];
1092         u8 reserved_at_300[0x10];
1093         u8 flow_counter_bulk_alloc[0x08];
1094         u8 log_max_mcg[0x8];
1095         u8 reserved_at_320[0x3];
1096         u8 log_max_transport_domain[0x5];
1097         u8 reserved_at_328[0x3];
1098         u8 log_max_pd[0x5];
1099         u8 reserved_at_330[0xb];
1100         u8 log_max_xrcd[0x5];
1101         u8 nic_receive_steering_discard[0x1];
1102         u8 receive_discard_vport_down[0x1];
1103         u8 transmit_discard_vport_down[0x1];
1104         u8 reserved_at_343[0x5];
1105         u8 log_max_flow_counter_bulk[0x8];
1106         u8 max_flow_counter_15_0[0x10];
1107         u8 modify_tis[0x1];
1108         u8 flow_counters_dump[0x1];
1109         u8 reserved_at_360[0x1];
1110         u8 log_max_rq[0x5];
1111         u8 reserved_at_368[0x3];
1112         u8 log_max_sq[0x5];
1113         u8 reserved_at_370[0x3];
1114         u8 log_max_tir[0x5];
1115         u8 reserved_at_378[0x3];
1116         u8 log_max_tis[0x5];
1117         u8 basic_cyclic_rcv_wqe[0x1];
1118         u8 reserved_at_381[0x2];
1119         u8 log_max_rmp[0x5];
1120         u8 reserved_at_388[0x3];
1121         u8 log_max_rqt[0x5];
1122         u8 reserved_at_390[0x3];
1123         u8 log_max_rqt_size[0x5];
1124         u8 reserved_at_398[0x3];
1125         u8 log_max_tis_per_sq[0x5];
1126         u8 ext_stride_num_range[0x1];
1127         u8 reserved_at_3a1[0x2];
1128         u8 log_max_stride_sz_rq[0x5];
1129         u8 reserved_at_3a8[0x3];
1130         u8 log_min_stride_sz_rq[0x5];
1131         u8 reserved_at_3b0[0x3];
1132         u8 log_max_stride_sz_sq[0x5];
1133         u8 reserved_at_3b8[0x3];
1134         u8 log_min_stride_sz_sq[0x5];
1135         u8 hairpin[0x1];
1136         u8 reserved_at_3c1[0x2];
1137         u8 log_max_hairpin_queues[0x5];
1138         u8 reserved_at_3c8[0x3];
1139         u8 log_max_hairpin_wq_data_sz[0x5];
1140         u8 reserved_at_3d0[0x3];
1141         u8 log_max_hairpin_num_packets[0x5];
1142         u8 reserved_at_3d8[0x3];
1143         u8 log_max_wq_sz[0x5];
1144         u8 nic_vport_change_event[0x1];
1145         u8 disable_local_lb_uc[0x1];
1146         u8 disable_local_lb_mc[0x1];
1147         u8 log_min_hairpin_wq_data_sz[0x5];
1148         u8 reserved_at_3e8[0x3];
1149         u8 log_max_vlan_list[0x5];
1150         u8 reserved_at_3f0[0x3];
1151         u8 log_max_current_mc_list[0x5];
1152         u8 reserved_at_3f8[0x3];
1153         u8 log_max_current_uc_list[0x5];
1154         u8 general_obj_types[0x40];
1155         u8 reserved_at_440[0x20];
1156         u8 reserved_at_460[0x10];
1157         u8 max_num_eqs[0x10];
1158         u8 reserved_at_480[0x3];
1159         u8 log_max_l2_table[0x5];
1160         u8 reserved_at_488[0x8];
1161         u8 log_uar_page_sz[0x10];
1162         u8 reserved_at_4a0[0x20];
1163         u8 device_frequency_mhz[0x20];
1164         u8 device_frequency_khz[0x20];
1165         u8 reserved_at_500[0x20];
1166         u8 num_of_uars_per_page[0x20];
1167         u8 flex_parser_protocols[0x20];
1168         u8 reserved_at_560[0x20];
1169         u8 reserved_at_580[0x3c];
1170         u8 mini_cqe_resp_stride_index[0x1];
1171         u8 cqe_128_always[0x1];
1172         u8 cqe_compression_128[0x1];
1173         u8 cqe_compression[0x1];
1174         u8 cqe_compression_timeout[0x10];
1175         u8 cqe_compression_max_num[0x10];
1176         u8 reserved_at_5e0[0x10];
1177         u8 tag_matching[0x1];
1178         u8 rndv_offload_rc[0x1];
1179         u8 rndv_offload_dc[0x1];
1180         u8 log_tag_matching_list_sz[0x5];
1181         u8 reserved_at_5f8[0x3];
1182         u8 log_max_xrq[0x5];
1183         u8 affiliate_nic_vport_criteria[0x8];
1184         u8 native_port_num[0x8];
1185         u8 num_vhca_ports[0x8];
1186         u8 reserved_at_618[0x6];
1187         u8 sw_owner_id[0x1];
1188         u8 reserved_at_61f[0x1e1];
1189 };
1190
1191 struct mlx5_ifc_qos_cap_bits {
1192         u8 packet_pacing[0x1];
1193         u8 esw_scheduling[0x1];
1194         u8 esw_bw_share[0x1];
1195         u8 esw_rate_limit[0x1];
1196         u8 reserved_at_4[0x1];
1197         u8 packet_pacing_burst_bound[0x1];
1198         u8 packet_pacing_typical_size[0x1];
1199         u8 flow_meter_srtcm[0x1];
1200         u8 reserved_at_8[0x8];
1201         u8 log_max_flow_meter[0x8];
1202         u8 flow_meter_reg_id[0x8];
1203         u8 reserved_at_25[0x8];
1204         u8 flow_meter_reg_share[0x1];
1205         u8 reserved_at_2e[0x17];
1206         u8 packet_pacing_max_rate[0x20];
1207         u8 packet_pacing_min_rate[0x20];
1208         u8 reserved_at_80[0x10];
1209         u8 packet_pacing_rate_table_size[0x10];
1210         u8 esw_element_type[0x10];
1211         u8 esw_tsar_type[0x10];
1212         u8 reserved_at_c0[0x10];
1213         u8 max_qos_para_vport[0x10];
1214         u8 max_tsar_bw_share[0x20];
1215         u8 reserved_at_100[0x6e8];
1216 };
1217
1218 struct mlx5_ifc_per_protocol_networking_offload_caps_bits {
1219         u8 csum_cap[0x1];
1220         u8 vlan_cap[0x1];
1221         u8 lro_cap[0x1];
1222         u8 lro_psh_flag[0x1];
1223         u8 lro_time_stamp[0x1];
1224         u8 lro_max_msg_sz_mode[0x2];
1225         u8 wqe_vlan_insert[0x1];
1226         u8 self_lb_en_modifiable[0x1];
1227         u8 self_lb_mc[0x1];
1228         u8 self_lb_uc[0x1];
1229         u8 max_lso_cap[0x5];
1230         u8 multi_pkt_send_wqe[0x2];
1231         u8 wqe_inline_mode[0x2];
1232         u8 rss_ind_tbl_cap[0x4];
1233         u8 reg_umr_sq[0x1];
1234         u8 scatter_fcs[0x1];
1235         u8 enhanced_multi_pkt_send_wqe[0x1];
1236         u8 tunnel_lso_const_out_ip_id[0x1];
1237         u8 tunnel_lro_gre[0x1];
1238         u8 tunnel_lro_vxlan[0x1];
1239         u8 tunnel_stateless_gre[0x1];
1240         u8 tunnel_stateless_vxlan[0x1];
1241         u8 swp[0x1];
1242         u8 swp_csum[0x1];
1243         u8 swp_lso[0x1];
1244         u8 reserved_at_23[0x8];
1245         u8 tunnel_stateless_gtp[0x1];
1246         u8 reserved_at_25[0x4];
1247         u8 max_vxlan_udp_ports[0x8];
1248         u8 reserved_at_38[0x6];
1249         u8 max_geneve_opt_len[0x1];
1250         u8 tunnel_stateless_geneve_rx[0x1];
1251         u8 reserved_at_40[0x10];
1252         u8 lro_min_mss_size[0x10];
1253         u8 reserved_at_60[0x120];
1254         u8 lro_timer_supported_periods[4][0x20];
1255         u8 reserved_at_200[0x600];
1256 };
1257
1258 union mlx5_ifc_hca_cap_union_bits {
1259         struct mlx5_ifc_cmd_hca_cap_bits cmd_hca_cap;
1260         struct mlx5_ifc_per_protocol_networking_offload_caps_bits
1261                per_protocol_networking_offload_caps;
1262         struct mlx5_ifc_qos_cap_bits qos_cap;
1263         u8 reserved_at_0[0x8000];
1264 };
1265
1266 struct mlx5_ifc_query_hca_cap_out_bits {
1267         u8 status[0x8];
1268         u8 reserved_at_8[0x18];
1269         u8 syndrome[0x20];
1270         u8 reserved_at_40[0x40];
1271         union mlx5_ifc_hca_cap_union_bits capability;
1272 };
1273
1274 struct mlx5_ifc_query_hca_cap_in_bits {
1275         u8 opcode[0x10];
1276         u8 reserved_at_10[0x10];
1277         u8 reserved_at_20[0x10];
1278         u8 op_mod[0x10];
1279         u8 reserved_at_40[0x40];
1280 };
1281
1282 struct mlx5_ifc_mac_address_layout_bits {
1283         u8 reserved_at_0[0x10];
1284         u8 mac_addr_47_32[0x10];
1285         u8 mac_addr_31_0[0x20];
1286 };
1287
1288 struct mlx5_ifc_nic_vport_context_bits {
1289         u8 reserved_at_0[0x5];
1290         u8 min_wqe_inline_mode[0x3];
1291         u8 reserved_at_8[0x15];
1292         u8 disable_mc_local_lb[0x1];
1293         u8 disable_uc_local_lb[0x1];
1294         u8 roce_en[0x1];
1295         u8 arm_change_event[0x1];
1296         u8 reserved_at_21[0x1a];
1297         u8 event_on_mtu[0x1];
1298         u8 event_on_promisc_change[0x1];
1299         u8 event_on_vlan_change[0x1];
1300         u8 event_on_mc_address_change[0x1];
1301         u8 event_on_uc_address_change[0x1];
1302         u8 reserved_at_40[0xc];
1303         u8 affiliation_criteria[0x4];
1304         u8 affiliated_vhca_id[0x10];
1305         u8 reserved_at_60[0xd0];
1306         u8 mtu[0x10];
1307         u8 system_image_guid[0x40];
1308         u8 port_guid[0x40];
1309         u8 node_guid[0x40];
1310         u8 reserved_at_200[0x140];
1311         u8 qkey_violation_counter[0x10];
1312         u8 reserved_at_350[0x430];
1313         u8 promisc_uc[0x1];
1314         u8 promisc_mc[0x1];
1315         u8 promisc_all[0x1];
1316         u8 reserved_at_783[0x2];
1317         u8 allowed_list_type[0x3];
1318         u8 reserved_at_788[0xc];
1319         u8 allowed_list_size[0xc];
1320         struct mlx5_ifc_mac_address_layout_bits permanent_address;
1321         u8 reserved_at_7e0[0x20];
1322 };
1323
1324 struct mlx5_ifc_query_nic_vport_context_out_bits {
1325         u8 status[0x8];
1326         u8 reserved_at_8[0x18];
1327         u8 syndrome[0x20];
1328         u8 reserved_at_40[0x40];
1329         struct mlx5_ifc_nic_vport_context_bits nic_vport_context;
1330 };
1331
1332 struct mlx5_ifc_query_nic_vport_context_in_bits {
1333         u8 opcode[0x10];
1334         u8 reserved_at_10[0x10];
1335         u8 reserved_at_20[0x10];
1336         u8 op_mod[0x10];
1337         u8 other_vport[0x1];
1338         u8 reserved_at_41[0xf];
1339         u8 vport_number[0x10];
1340         u8 reserved_at_60[0x5];
1341         u8 allowed_list_type[0x3];
1342         u8 reserved_at_68[0x18];
1343 };
1344
1345 struct mlx5_ifc_tisc_bits {
1346         u8 strict_lag_tx_port_affinity[0x1];
1347         u8 reserved_at_1[0x3];
1348         u8 lag_tx_port_affinity[0x04];
1349         u8 reserved_at_8[0x4];
1350         u8 prio[0x4];
1351         u8 reserved_at_10[0x10];
1352         u8 reserved_at_20[0x100];
1353         u8 reserved_at_120[0x8];
1354         u8 transport_domain[0x18];
1355         u8 reserved_at_140[0x8];
1356         u8 underlay_qpn[0x18];
1357         u8 reserved_at_160[0x3a0];
1358 };
1359
1360 struct mlx5_ifc_query_tis_out_bits {
1361         u8 status[0x8];
1362         u8 reserved_at_8[0x18];
1363         u8 syndrome[0x20];
1364         u8 reserved_at_40[0x40];
1365         struct mlx5_ifc_tisc_bits tis_context;
1366 };
1367
1368 struct mlx5_ifc_query_tis_in_bits {
1369         u8 opcode[0x10];
1370         u8 reserved_at_10[0x10];
1371         u8 reserved_at_20[0x10];
1372         u8 op_mod[0x10];
1373         u8 reserved_at_40[0x8];
1374         u8 tisn[0x18];
1375         u8 reserved_at_60[0x20];
1376 };
1377
1378 struct mlx5_ifc_alloc_transport_domain_out_bits {
1379         u8 status[0x8];
1380         u8 reserved_at_8[0x18];
1381         u8 syndrome[0x20];
1382         u8 reserved_at_40[0x8];
1383         u8 transport_domain[0x18];
1384         u8 reserved_at_60[0x20];
1385 };
1386
1387 struct mlx5_ifc_alloc_transport_domain_in_bits {
1388         u8 opcode[0x10];
1389         u8 reserved_at_10[0x10];
1390         u8 reserved_at_20[0x10];
1391         u8 op_mod[0x10];
1392         u8 reserved_at_40[0x40];
1393 };
1394
1395 enum {
1396         MLX5_WQ_TYPE_LINKED_LIST                = 0x0,
1397         MLX5_WQ_TYPE_CYCLIC                     = 0x1,
1398         MLX5_WQ_TYPE_LINKED_LIST_STRIDING_RQ    = 0x2,
1399         MLX5_WQ_TYPE_CYCLIC_STRIDING_RQ         = 0x3,
1400 };
1401
1402 enum {
1403         MLX5_WQ_END_PAD_MODE_NONE  = 0x0,
1404         MLX5_WQ_END_PAD_MODE_ALIGN = 0x1,
1405 };
1406
1407 struct mlx5_ifc_wq_bits {
1408         u8 wq_type[0x4];
1409         u8 wq_signature[0x1];
1410         u8 end_padding_mode[0x2];
1411         u8 cd_slave[0x1];
1412         u8 reserved_at_8[0x18];
1413         u8 hds_skip_first_sge[0x1];
1414         u8 log2_hds_buf_size[0x3];
1415         u8 reserved_at_24[0x7];
1416         u8 page_offset[0x5];
1417         u8 lwm[0x10];
1418         u8 reserved_at_40[0x8];
1419         u8 pd[0x18];
1420         u8 reserved_at_60[0x8];
1421         u8 uar_page[0x18];
1422         u8 dbr_addr[0x40];
1423         u8 hw_counter[0x20];
1424         u8 sw_counter[0x20];
1425         u8 reserved_at_100[0xc];
1426         u8 log_wq_stride[0x4];
1427         u8 reserved_at_110[0x3];
1428         u8 log_wq_pg_sz[0x5];
1429         u8 reserved_at_118[0x3];
1430         u8 log_wq_sz[0x5];
1431         u8 dbr_umem_valid[0x1];
1432         u8 wq_umem_valid[0x1];
1433         u8 reserved_at_122[0x1];
1434         u8 log_hairpin_num_packets[0x5];
1435         u8 reserved_at_128[0x3];
1436         u8 log_hairpin_data_sz[0x5];
1437         u8 reserved_at_130[0x4];
1438         u8 single_wqe_log_num_of_strides[0x4];
1439         u8 two_byte_shift_en[0x1];
1440         u8 reserved_at_139[0x4];
1441         u8 single_stride_log_num_of_bytes[0x3];
1442         u8 dbr_umem_id[0x20];
1443         u8 wq_umem_id[0x20];
1444         u8 wq_umem_offset[0x40];
1445         u8 reserved_at_1c0[0x440];
1446 };
1447
1448 enum {
1449         MLX5_RQC_MEM_RQ_TYPE_MEMORY_RQ_INLINE  = 0x0,
1450         MLX5_RQC_MEM_RQ_TYPE_MEMORY_RQ_RMP     = 0x1,
1451 };
1452
1453 enum {
1454         MLX5_RQC_STATE_RST  = 0x0,
1455         MLX5_RQC_STATE_RDY  = 0x1,
1456         MLX5_RQC_STATE_ERR  = 0x3,
1457 };
1458
1459 struct mlx5_ifc_rqc_bits {
1460         u8 rlky[0x1];
1461         u8 delay_drop_en[0x1];
1462         u8 scatter_fcs[0x1];
1463         u8 vsd[0x1];
1464         u8 mem_rq_type[0x4];
1465         u8 state[0x4];
1466         u8 reserved_at_c[0x1];
1467         u8 flush_in_error_en[0x1];
1468         u8 hairpin[0x1];
1469         u8 reserved_at_f[0x11];
1470         u8 reserved_at_20[0x8];
1471         u8 user_index[0x18];
1472         u8 reserved_at_40[0x8];
1473         u8 cqn[0x18];
1474         u8 counter_set_id[0x8];
1475         u8 reserved_at_68[0x18];
1476         u8 reserved_at_80[0x8];
1477         u8 rmpn[0x18];
1478         u8 reserved_at_a0[0x8];
1479         u8 hairpin_peer_sq[0x18];
1480         u8 reserved_at_c0[0x10];
1481         u8 hairpin_peer_vhca[0x10];
1482         u8 reserved_at_e0[0xa0];
1483         struct mlx5_ifc_wq_bits wq; /* Not used in LRO RQ. */
1484 };
1485
1486 struct mlx5_ifc_create_rq_out_bits {
1487         u8 status[0x8];
1488         u8 reserved_at_8[0x18];
1489         u8 syndrome[0x20];
1490         u8 reserved_at_40[0x8];
1491         u8 rqn[0x18];
1492         u8 reserved_at_60[0x20];
1493 };
1494
1495 struct mlx5_ifc_create_rq_in_bits {
1496         u8 opcode[0x10];
1497         u8 uid[0x10];
1498         u8 reserved_at_20[0x10];
1499         u8 op_mod[0x10];
1500         u8 reserved_at_40[0xc0];
1501         struct mlx5_ifc_rqc_bits ctx;
1502 };
1503
1504 struct mlx5_ifc_modify_rq_out_bits {
1505         u8 status[0x8];
1506         u8 reserved_at_8[0x18];
1507         u8 syndrome[0x20];
1508         u8 reserved_at_40[0x40];
1509 };
1510
1511 struct mlx5_ifc_create_tis_out_bits {
1512         u8 status[0x8];
1513         u8 reserved_at_8[0x18];
1514         u8 syndrome[0x20];
1515         u8 reserved_at_40[0x8];
1516         u8 tisn[0x18];
1517         u8 reserved_at_60[0x20];
1518 };
1519
1520 struct mlx5_ifc_create_tis_in_bits {
1521         u8 opcode[0x10];
1522         u8 uid[0x10];
1523         u8 reserved_at_20[0x10];
1524         u8 op_mod[0x10];
1525         u8 reserved_at_40[0xc0];
1526         struct mlx5_ifc_tisc_bits ctx;
1527 };
1528
1529 enum {
1530         MLX5_MODIFY_RQ_IN_MODIFY_BITMASK_WQ_LWM = 1ULL << 0,
1531         MLX5_MODIFY_RQ_IN_MODIFY_BITMASK_VSD = 1ULL << 1,
1532         MLX5_MODIFY_RQ_IN_MODIFY_BITMASK_SCATTER_FCS = 1ULL << 2,
1533         MLX5_MODIFY_RQ_IN_MODIFY_BITMASK_RQ_COUNTER_SET_ID = 1ULL << 3,
1534 };
1535
1536 struct mlx5_ifc_modify_rq_in_bits {
1537         u8 opcode[0x10];
1538         u8 uid[0x10];
1539         u8 reserved_at_20[0x10];
1540         u8 op_mod[0x10];
1541         u8 rq_state[0x4];
1542         u8 reserved_at_44[0x4];
1543         u8 rqn[0x18];
1544         u8 reserved_at_60[0x20];
1545         u8 modify_bitmask[0x40];
1546         u8 reserved_at_c0[0x40];
1547         struct mlx5_ifc_rqc_bits ctx;
1548 };
1549
1550 enum {
1551         MLX5_RX_HASH_FIELD_SELECT_SELECTED_FIELDS_SRC_IP     = 0x0,
1552         MLX5_RX_HASH_FIELD_SELECT_SELECTED_FIELDS_DST_IP     = 0x1,
1553         MLX5_RX_HASH_FIELD_SELECT_SELECTED_FIELDS_L4_SPORT   = 0x2,
1554         MLX5_RX_HASH_FIELD_SELECT_SELECTED_FIELDS_L4_DPORT   = 0x3,
1555         MLX5_RX_HASH_FIELD_SELECT_SELECTED_FIELDS_IPSEC_SPI  = 0x4,
1556 };
1557
1558 struct mlx5_ifc_rx_hash_field_select_bits {
1559         u8 l3_prot_type[0x1];
1560         u8 l4_prot_type[0x1];
1561         u8 selected_fields[0x1e];
1562 };
1563
1564 enum {
1565         MLX5_TIRC_DISP_TYPE_DIRECT    = 0x0,
1566         MLX5_TIRC_DISP_TYPE_INDIRECT  = 0x1,
1567 };
1568
1569 enum {
1570         MLX5_TIRC_LRO_ENABLE_MASK_IPV4_LRO  = 0x1,
1571         MLX5_TIRC_LRO_ENABLE_MASK_IPV6_LRO  = 0x2,
1572 };
1573
1574 enum {
1575         MLX5_RX_HASH_FN_NONE           = 0x0,
1576         MLX5_RX_HASH_FN_INVERTED_XOR8  = 0x1,
1577         MLX5_RX_HASH_FN_TOEPLITZ       = 0x2,
1578 };
1579
1580 enum {
1581         MLX5_TIRC_SELF_LB_BLOCK_BLOCK_UNICAST    = 0x1,
1582         MLX5_TIRC_SELF_LB_BLOCK_BLOCK_MULTICAST  = 0x2,
1583 };
1584
1585 enum {
1586         MLX5_LRO_MAX_MSG_SIZE_START_FROM_L4    = 0x0,
1587         MLX5_LRO_MAX_MSG_SIZE_START_FROM_L2  = 0x1,
1588 };
1589
1590 struct mlx5_ifc_tirc_bits {
1591         u8 reserved_at_0[0x20];
1592         u8 disp_type[0x4];
1593         u8 reserved_at_24[0x1c];
1594         u8 reserved_at_40[0x40];
1595         u8 reserved_at_80[0x4];
1596         u8 lro_timeout_period_usecs[0x10];
1597         u8 lro_enable_mask[0x4];
1598         u8 lro_max_msg_sz[0x8];
1599         u8 reserved_at_a0[0x40];
1600         u8 reserved_at_e0[0x8];
1601         u8 inline_rqn[0x18];
1602         u8 rx_hash_symmetric[0x1];
1603         u8 reserved_at_101[0x1];
1604         u8 tunneled_offload_en[0x1];
1605         u8 reserved_at_103[0x5];
1606         u8 indirect_table[0x18];
1607         u8 rx_hash_fn[0x4];
1608         u8 reserved_at_124[0x2];
1609         u8 self_lb_block[0x2];
1610         u8 transport_domain[0x18];
1611         u8 rx_hash_toeplitz_key[10][0x20];
1612         struct mlx5_ifc_rx_hash_field_select_bits rx_hash_field_selector_outer;
1613         struct mlx5_ifc_rx_hash_field_select_bits rx_hash_field_selector_inner;
1614         u8 reserved_at_2c0[0x4c0];
1615 };
1616
1617 struct mlx5_ifc_create_tir_out_bits {
1618         u8 status[0x8];
1619         u8 reserved_at_8[0x18];
1620         u8 syndrome[0x20];
1621         u8 reserved_at_40[0x8];
1622         u8 tirn[0x18];
1623         u8 reserved_at_60[0x20];
1624 };
1625
1626 struct mlx5_ifc_create_tir_in_bits {
1627         u8 opcode[0x10];
1628         u8 uid[0x10];
1629         u8 reserved_at_20[0x10];
1630         u8 op_mod[0x10];
1631         u8 reserved_at_40[0xc0];
1632         struct mlx5_ifc_tirc_bits ctx;
1633 };
1634
1635 struct mlx5_ifc_rq_num_bits {
1636         u8 reserved_at_0[0x8];
1637         u8 rq_num[0x18];
1638 };
1639
1640 struct mlx5_ifc_rqtc_bits {
1641         u8 reserved_at_0[0xa0];
1642         u8 reserved_at_a0[0x10];
1643         u8 rqt_max_size[0x10];
1644         u8 reserved_at_c0[0x10];
1645         u8 rqt_actual_size[0x10];
1646         u8 reserved_at_e0[0x6a0];
1647         struct mlx5_ifc_rq_num_bits rq_num[];
1648 };
1649
1650 struct mlx5_ifc_create_rqt_out_bits {
1651         u8 status[0x8];
1652         u8 reserved_at_8[0x18];
1653         u8 syndrome[0x20];
1654         u8 reserved_at_40[0x8];
1655         u8 rqtn[0x18];
1656         u8 reserved_at_60[0x20];
1657 };
1658
1659 #ifdef PEDANTIC
1660 #pragma GCC diagnostic ignored "-Wpedantic"
1661 #endif
1662 struct mlx5_ifc_create_rqt_in_bits {
1663         u8 opcode[0x10];
1664         u8 uid[0x10];
1665         u8 reserved_at_20[0x10];
1666         u8 op_mod[0x10];
1667         u8 reserved_at_40[0xc0];
1668         struct mlx5_ifc_rqtc_bits rqt_context;
1669 };
1670 #ifdef PEDANTIC
1671 #pragma GCC diagnostic error "-Wpedantic"
1672 #endif
1673
1674 enum {
1675         MLX5_SQC_STATE_RST  = 0x0,
1676         MLX5_SQC_STATE_RDY  = 0x1,
1677         MLX5_SQC_STATE_ERR  = 0x3,
1678 };
1679
1680 struct mlx5_ifc_sqc_bits {
1681         u8 rlky[0x1];
1682         u8 cd_master[0x1];
1683         u8 fre[0x1];
1684         u8 flush_in_error_en[0x1];
1685         u8 allow_multi_pkt_send_wqe[0x1];
1686         u8 min_wqe_inline_mode[0x3];
1687         u8 state[0x4];
1688         u8 reg_umr[0x1];
1689         u8 allow_swp[0x1];
1690         u8 hairpin[0x1];
1691         u8 reserved_at_f[0x11];
1692         u8 reserved_at_20[0x8];
1693         u8 user_index[0x18];
1694         u8 reserved_at_40[0x8];
1695         u8 cqn[0x18];
1696         u8 reserved_at_60[0x8];
1697         u8 hairpin_peer_rq[0x18];
1698         u8 reserved_at_80[0x10];
1699         u8 hairpin_peer_vhca[0x10];
1700         u8 reserved_at_a0[0x50];
1701         u8 packet_pacing_rate_limit_index[0x10];
1702         u8 tis_lst_sz[0x10];
1703         u8 reserved_at_110[0x10];
1704         u8 reserved_at_120[0x40];
1705         u8 reserved_at_160[0x8];
1706         u8 tis_num_0[0x18];
1707         struct mlx5_ifc_wq_bits wq;
1708 };
1709
1710 struct mlx5_ifc_query_sq_in_bits {
1711         u8 opcode[0x10];
1712         u8 reserved_at_10[0x10];
1713         u8 reserved_at_20[0x10];
1714         u8 op_mod[0x10];
1715         u8 reserved_at_40[0x8];
1716         u8 sqn[0x18];
1717         u8 reserved_at_60[0x20];
1718 };
1719
1720 struct mlx5_ifc_modify_sq_out_bits {
1721         u8 status[0x8];
1722         u8 reserved_at_8[0x18];
1723         u8 syndrome[0x20];
1724         u8 reserved_at_40[0x40];
1725 };
1726
1727 struct mlx5_ifc_modify_sq_in_bits {
1728         u8 opcode[0x10];
1729         u8 uid[0x10];
1730         u8 reserved_at_20[0x10];
1731         u8 op_mod[0x10];
1732         u8 sq_state[0x4];
1733         u8 reserved_at_44[0x4];
1734         u8 sqn[0x18];
1735         u8 reserved_at_60[0x20];
1736         u8 modify_bitmask[0x40];
1737         u8 reserved_at_c0[0x40];
1738         struct mlx5_ifc_sqc_bits ctx;
1739 };
1740
1741 struct mlx5_ifc_create_sq_out_bits {
1742         u8 status[0x8];
1743         u8 reserved_at_8[0x18];
1744         u8 syndrome[0x20];
1745         u8 reserved_at_40[0x8];
1746         u8 sqn[0x18];
1747         u8 reserved_at_60[0x20];
1748 };
1749
1750 struct mlx5_ifc_create_sq_in_bits {
1751         u8 opcode[0x10];
1752         u8 uid[0x10];
1753         u8 reserved_at_20[0x10];
1754         u8 op_mod[0x10];
1755         u8 reserved_at_40[0xc0];
1756         struct mlx5_ifc_sqc_bits ctx;
1757 };
1758
1759 enum {
1760         MLX5_FLOW_METER_OBJ_MODIFY_FIELD_ACTIVE = (1ULL << 0),
1761         MLX5_FLOW_METER_OBJ_MODIFY_FIELD_CBS = (1ULL << 1),
1762         MLX5_FLOW_METER_OBJ_MODIFY_FIELD_CIR = (1ULL << 2),
1763         MLX5_FLOW_METER_OBJ_MODIFY_FIELD_EBS = (1ULL << 3),
1764         MLX5_FLOW_METER_OBJ_MODIFY_FIELD_EIR = (1ULL << 4),
1765 };
1766
1767 struct mlx5_ifc_flow_meter_parameters_bits {
1768         u8         valid[0x1];                  // 00h
1769         u8         bucket_overflow[0x1];
1770         u8         start_color[0x2];
1771         u8         both_buckets_on_green[0x1];
1772         u8         meter_mode[0x2];
1773         u8         reserved_at_1[0x19];
1774         u8         reserved_at_2[0x20]; //04h
1775         u8         reserved_at_3[0x3];
1776         u8         cbs_exponent[0x5];           // 08h
1777         u8         cbs_mantissa[0x8];
1778         u8         reserved_at_4[0x3];
1779         u8         cir_exponent[0x5];
1780         u8         cir_mantissa[0x8];
1781         u8         reserved_at_5[0x20];         // 0Ch
1782         u8         reserved_at_6[0x3];
1783         u8         ebs_exponent[0x5];           // 10h
1784         u8         ebs_mantissa[0x8];
1785         u8         reserved_at_7[0x3];
1786         u8         eir_exponent[0x5];
1787         u8         eir_mantissa[0x8];
1788         u8         reserved_at_8[0x60];         // 14h-1Ch
1789 };
1790
1791 /* CQE format mask. */
1792 #define MLX5E_CQE_FORMAT_MASK 0xc
1793
1794 /* MPW opcode. */
1795 #define MLX5_OPC_MOD_MPW 0x01
1796
1797 /* Compressed Rx CQE structure. */
1798 struct mlx5_mini_cqe8 {
1799         union {
1800                 uint32_t rx_hash_result;
1801                 struct {
1802                         uint16_t checksum;
1803                         uint16_t stride_idx;
1804                 };
1805                 struct {
1806                         uint16_t wqe_counter;
1807                         uint8_t  s_wqe_opcode;
1808                         uint8_t  reserved;
1809                 } s_wqe_info;
1810         };
1811         uint32_t byte_cnt;
1812 };
1813
1814 /* srTCM PRM flow meter parameters. */
1815 enum {
1816         MLX5_FLOW_COLOR_RED = 0,
1817         MLX5_FLOW_COLOR_YELLOW,
1818         MLX5_FLOW_COLOR_GREEN,
1819         MLX5_FLOW_COLOR_UNDEFINED,
1820 };
1821
1822 /* Maximum value of srTCM metering parameters. */
1823 #define MLX5_SRTCM_CBS_MAX (0xFF * (1ULL << 0x1F))
1824 #define MLX5_SRTCM_CIR_MAX (8 * (1ULL << 30) * 0xFF)
1825 #define MLX5_SRTCM_EBS_MAX 0
1826
1827 /* The bits meter color use. */
1828 #define MLX5_MTR_COLOR_BITS 8
1829
1830 /**
1831  * Convert a user mark to flow mark.
1832  *
1833  * @param val
1834  *   Mark value to convert.
1835  *
1836  * @return
1837  *   Converted mark value.
1838  */
1839 static inline uint32_t
1840 mlx5_flow_mark_set(uint32_t val)
1841 {
1842         uint32_t ret;
1843
1844         /*
1845          * Add one to the user value to differentiate un-marked flows from
1846          * marked flows, if the ID is equal to MLX5_FLOW_MARK_DEFAULT it
1847          * remains untouched.
1848          */
1849         if (val != MLX5_FLOW_MARK_DEFAULT)
1850                 ++val;
1851 #if RTE_BYTE_ORDER == RTE_LITTLE_ENDIAN
1852         /*
1853          * Mark is 24 bits (minus reserved values) but is stored on a 32 bit
1854          * word, byte-swapped by the kernel on little-endian systems. In this
1855          * case, left-shifting the resulting big-endian value ensures the
1856          * least significant 24 bits are retained when converting it back.
1857          */
1858         ret = rte_cpu_to_be_32(val) >> 8;
1859 #else
1860         ret = val;
1861 #endif
1862         return ret;
1863 }
1864
1865 /**
1866  * Convert a mark to user mark.
1867  *
1868  * @param val
1869  *   Mark value to convert.
1870  *
1871  * @return
1872  *   Converted mark value.
1873  */
1874 static inline uint32_t
1875 mlx5_flow_mark_get(uint32_t val)
1876 {
1877         /*
1878          * Subtract one from the retrieved value. It was added by
1879          * mlx5_flow_mark_set() to distinguish unmarked flows.
1880          */
1881 #if RTE_BYTE_ORDER == RTE_LITTLE_ENDIAN
1882         return (val >> 8) - 1;
1883 #else
1884         return val - 1;
1885 #endif
1886 }
1887
1888 #endif /* RTE_PMD_MLX5_PRM_H_ */