drivers/net/mlx5/mlx5_prm.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright 2016 6WIND S.A.
   3  * Copyright 2016 Mellanox.
   4  */
   5
   6 #ifndef RTE_PMD_MLX5_PRM_H_
   7 #define RTE_PMD_MLX5_PRM_H_
   8
   9 #include <assert.h>
  10
  11 /* Verbs header. */
  12 /* ISO C doesn't support unnamed structs/unions, disabling -pedantic. */
  13 #ifdef PEDANTIC
  14 #pragma GCC diagnostic ignored "-Wpedantic"
  15 #endif
  16 #include <infiniband/mlx5dv.h>
  17 #ifdef PEDANTIC
  18 #pragma GCC diagnostic error "-Wpedantic"
  19 #endif
  20
  21 #include <rte_vect.h>
  22 #include "mlx5_autoconf.h"
  23
  24 /* Get CQE owner bit. */
  25 #define MLX5_CQE_OWNER(op_own) ((op_own) & MLX5_CQE_OWNER_MASK)
  26
  27 /* Get CQE format. */
  28 #define MLX5_CQE_FORMAT(op_own) (((op_own) & MLX5E_CQE_FORMAT_MASK) >> 2)
  29
  30 /* Get CQE opcode. */
  31 #define MLX5_CQE_OPCODE(op_own) (((op_own) & 0xf0) >> 4)
  32
  33 /* Get CQE solicited event. */
  34 #define MLX5_CQE_SE(op_own) (((op_own) >> 1) & 1)
  35
  36 /* Invalidate a CQE. */
  37 #define MLX5_CQE_INVALIDATE (MLX5_CQE_INVALID << 4)
  38
  39 /* Maximum number of packets a multi-packet WQE can handle. */
  40 #define MLX5_MPW_DSEG_MAX 5
  41
  42 /* WQE DWORD size */
  43 #define MLX5_WQE_DWORD_SIZE 16
  44
  45 /* WQE size */
  46 #define MLX5_WQE_SIZE (4 * MLX5_WQE_DWORD_SIZE)
  47
  48 /* Max size of a WQE session. */
  49 #define MLX5_WQE_SIZE_MAX 960U
  50
  51 /* Compute the number of DS. */
  52 #define MLX5_WQE_DS(n) \
  53         (((n) + MLX5_WQE_DWORD_SIZE - 1) / MLX5_WQE_DWORD_SIZE)
  54
  55 /* Room for inline data in multi-packet WQE. */
  56 #define MLX5_MWQE64_INL_DATA 28
  57
  58 /* Default minimum number of Tx queues for inlining packets. */
  59 #define MLX5_EMPW_MIN_TXQS 8
  60
  61 /* Default max packet length to be inlined. */
  62 #define MLX5_EMPW_MAX_INLINE_LEN (4U * MLX5_WQE_SIZE)
  63
  64
  65 #define MLX5_OPC_MOD_ENHANCED_MPSW 0
  66 #define MLX5_OPCODE_ENHANCED_MPSW 0x29
  67
  68 /* CQE value to inform that VLAN is stripped. */
  69 #define MLX5_CQE_VLAN_STRIPPED (1u << 0)
  70
  71 /* IPv4 options. */
  72 #define MLX5_CQE_RX_IP_EXT_OPTS_PACKET (1u << 1)
  73
  74 /* IPv6 packet. */
  75 #define MLX5_CQE_RX_IPV6_PACKET (1u << 2)
  76
  77 /* IPv4 packet. */
  78 #define MLX5_CQE_RX_IPV4_PACKET (1u << 3)
  79
  80 /* TCP packet. */
  81 #define MLX5_CQE_RX_TCP_PACKET (1u << 4)
  82
  83 /* UDP packet. */
  84 #define MLX5_CQE_RX_UDP_PACKET (1u << 5)
  85
  86 /* IP is fragmented. */
  87 #define MLX5_CQE_RX_IP_FRAG_PACKET (1u << 7)
  88
  89 /* L2 header is valid. */
  90 #define MLX5_CQE_RX_L2_HDR_VALID (1u << 8)
  91
  92 /* L3 header is valid. */
  93 #define MLX5_CQE_RX_L3_HDR_VALID (1u << 9)
  94
  95 /* L4 header is valid. */
  96 #define MLX5_CQE_RX_L4_HDR_VALID (1u << 10)
  97
  98 /* Outer packet, 0 IPv4, 1 IPv6. */
  99 #define MLX5_CQE_RX_OUTER_PACKET (1u << 1)
 100
 101 /* Tunnel packet bit in the CQE. */
 102 #define MLX5_CQE_RX_TUNNEL_PACKET (1u << 0)
 103
 104 /* Inner L3 checksum offload (Tunneled packets only). */
 105 #define MLX5_ETH_WQE_L3_INNER_CSUM (1u << 4)
 106
 107 /* Inner L4 checksum offload (Tunneled packets only). */
 108 #define MLX5_ETH_WQE_L4_INNER_CSUM (1u << 5)
 109
 110 /* Is flow mark valid. */
 111 #if RTE_BYTE_ORDER == RTE_LITTLE_ENDIAN
 112 #define MLX5_FLOW_MARK_IS_VALID(val) ((val) & 0xffffff00)
 113 #else
 114 #define MLX5_FLOW_MARK_IS_VALID(val) ((val) & 0xffffff)
 115 #endif
 116
 117 /* INVALID is used by packets matching no flow rules. */
 118 #define MLX5_FLOW_MARK_INVALID 0
 119
 120 /* Maximum allowed value to mark a packet. */
 121 #define MLX5_FLOW_MARK_MAX 0xfffff0
 122
 123 /* Default mark value used when none is provided. */
 124 #define MLX5_FLOW_MARK_DEFAULT 0xffffff
 125
 126 /* Maximum number of DS in WQE. */
 127 #define MLX5_DSEG_MAX 63
 128
 129 /* Subset of struct mlx5_wqe_eth_seg. */
 130 struct mlx5_wqe_eth_seg_small {
 131         uint32_t rsvd0;
 132         uint8_t cs_flags;
 133         uint8_t rsvd1;
 134         uint16_t mss;
 135         uint32_t rsvd2;
 136         uint16_t inline_hdr_sz;
 137         uint8_t inline_hdr[2];
 138 } __rte_aligned(MLX5_WQE_DWORD_SIZE);
 139
 140 struct mlx5_wqe_inl_small {
 141         uint32_t byte_cnt;
 142         uint8_t raw;
 143 } __rte_aligned(MLX5_WQE_DWORD_SIZE);
 144
 145 struct mlx5_wqe_ctrl {
 146         uint32_t ctrl0;
 147         uint32_t ctrl1;
 148         uint32_t ctrl2;
 149         uint32_t ctrl3;
 150 } __rte_aligned(MLX5_WQE_DWORD_SIZE);
 151
 152 /* Small common part of the WQE. */
 153 struct mlx5_wqe {
 154         uint32_t ctrl[4];
 155         struct mlx5_wqe_eth_seg_small eseg;
 156 };
 157
 158 /* Vectorize WQE header. */
 159 struct mlx5_wqe_v {
 160         rte_v128u32_t ctrl;
 161         rte_v128u32_t eseg;
 162 };
 163
 164 /* WQE. */
 165 struct mlx5_wqe64 {
 166         struct mlx5_wqe hdr;
 167         uint8_t raw[32];
 168 } __rte_aligned(MLX5_WQE_SIZE);
 169
 170 /* MPW mode. */
 171 enum mlx5_mpw_mode {
 172         MLX5_MPW_DISABLED,
 173         MLX5_MPW,
 174         MLX5_MPW_ENHANCED, /* Enhanced Multi-Packet Send WQE, a.k.a MPWv2. */
 175 };
 176
 177 /* MPW session status. */
 178 enum mlx5_mpw_state {
 179         MLX5_MPW_STATE_OPENED,
 180         MLX5_MPW_INL_STATE_OPENED,
 181         MLX5_MPW_ENHANCED_STATE_OPENED,
 182         MLX5_MPW_STATE_CLOSED,
 183 };
 184
 185 /* MPW session descriptor. */
 186 struct mlx5_mpw {
 187         enum mlx5_mpw_state state;
 188         unsigned int pkts_n;
 189         unsigned int len;
 190         unsigned int total_len;
 191         volatile struct mlx5_wqe *wqe;
 192         union {
 193                 volatile struct mlx5_wqe_data_seg *dseg[MLX5_MPW_DSEG_MAX];
 194                 volatile uint8_t *raw;
 195         } data;
 196 };
 197
 198 /* CQ element structure - should be equal to the cache line size */
 199 struct mlx5_cqe {
 200 #if (RTE_CACHE_LINE_SIZE == 128)
 201         uint8_t padding[64];
 202 #endif
 203         uint8_t pkt_info;
 204         uint8_t rsvd0[11];
 205         uint32_t rx_hash_res;
 206         uint8_t rx_hash_type;
 207         uint8_t rsvd1[11];
 208         uint16_t hdr_type_etc;
 209         uint16_t vlan_info;
 210         uint8_t rsvd2[12];
 211         uint32_t byte_cnt;
 212         uint64_t timestamp;
 213         uint32_t sop_drop_qpn;
 214         uint16_t wqe_counter;
 215         uint8_t rsvd4;
 216         uint8_t op_own;
 217 };
 218
 219 /* Adding direct verbs to data-path. */
 220
 221 /* CQ sequence number mask. */
 222 #define MLX5_CQ_SQN_MASK 0x3
 223
 224 /* CQ sequence number index. */
 225 #define MLX5_CQ_SQN_OFFSET 28
 226
 227 /* CQ doorbell index mask. */
 228 #define MLX5_CI_MASK 0xffffff
 229
 230 /* CQ doorbell offset. */
 231 #define MLX5_CQ_ARM_DB 1
 232
 233 /* CQ doorbell offset*/
 234 #define MLX5_CQ_DOORBELL 0x20
 235
 236 /* CQE format value. */
 237 #define MLX5_COMPRESSED 0x3
 238
 239 /* CQE format mask. */
 240 #define MLX5E_CQE_FORMAT_MASK 0xc
 241
 242 /* MPW opcode. */
 243 #define MLX5_OPC_MOD_MPW 0x01
 244
 245 /* Compressed Rx CQE structure. */
 246 struct mlx5_mini_cqe8 {
 247         union {
 248                 uint32_t rx_hash_result;
 249                 uint32_t checksum;
 250                 struct {
 251                         uint16_t wqe_counter;
 252                         uint8_t  s_wqe_opcode;
 253                         uint8_t  reserved;
 254                 } s_wqe_info;
 255         };
 256         uint32_t byte_cnt;
 257 };
 258
 259 /**
 260  * Convert a user mark to flow mark.
 261  *
 262  * @param val
 263  *   Mark value to convert.
 264  *
 265  * @return
 266  *   Converted mark value.
 267  */
 268 static inline uint32_t
 269 mlx5_flow_mark_set(uint32_t val)
 270 {
 271         uint32_t ret;
 272
 273         /*
 274          * Add one to the user value to differentiate un-marked flows from
 275          * marked flows, if the ID is equal to MLX5_FLOW_MARK_DEFAULT it
 276          * remains untouched.
 277          */
 278         if (val != MLX5_FLOW_MARK_DEFAULT)
 279                 ++val;
 280 #if RTE_BYTE_ORDER == RTE_LITTLE_ENDIAN
 281         /*
 282          * Mark is 24 bits (minus reserved values) but is stored on a 32 bit
 283          * word, byte-swapped by the kernel on little-endian systems. In this
 284          * case, left-shifting the resulting big-endian value ensures the
 285          * least significant 24 bits are retained when converting it back.
 286          */
 287         ret = rte_cpu_to_be_32(val) >> 8;
 288 #else
 289         ret = val;
 290 #endif
 291         return ret;
 292 }
 293
 294 /**
 295  * Convert a mark to user mark.
 296  *
 297  * @param val
 298  *   Mark value to convert.
 299  *
 300  * @return
 301  *   Converted mark value.
 302  */
 303 static inline uint32_t
 304 mlx5_flow_mark_get(uint32_t val)
 305 {
 306         /*
 307          * Subtract one from the retrieved value. It was added by
 308          * mlx5_flow_mark_set() to distinguish unmarked flows.
 309          */
 310 #if RTE_BYTE_ORDER == RTE_LITTLE_ENDIAN
 311         return (val >> 8) - 1;
 312 #else
 313         return val - 1;
 314 #endif
 315 }
 316
 317 #endif /* RTE_PMD_MLX5_PRM_H_ */