drivers/net/mlx5/mlx5_prm.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright 2016 6WIND S.A.
   3  * Copyright 2016 Mellanox Technologies, Ltd
   4  */
   5
   6 #ifndef RTE_PMD_MLX5_PRM_H_
   7 #define RTE_PMD_MLX5_PRM_H_
   8
   9 #include <assert.h>
  10
  11 /* Verbs header. */
  12 /* ISO C doesn't support unnamed structs/unions, disabling -pedantic. */
  13 #ifdef PEDANTIC
  14 #pragma GCC diagnostic ignored "-Wpedantic"
  15 #endif
  16 #include <infiniband/mlx5dv.h>
  17 #ifdef PEDANTIC
  18 #pragma GCC diagnostic error "-Wpedantic"
  19 #endif
  20
  21 #include <rte_vect.h>
  22 #include "mlx5_autoconf.h"
  23
  24 /* RSS hash key size. */
  25 #define MLX5_RSS_HASH_KEY_LEN 40
  26
  27 /* Get CQE owner bit. */
  28 #define MLX5_CQE_OWNER(op_own) ((op_own) & MLX5_CQE_OWNER_MASK)
  29
  30 /* Get CQE format. */
  31 #define MLX5_CQE_FORMAT(op_own) (((op_own) & MLX5E_CQE_FORMAT_MASK) >> 2)
  32
  33 /* Get CQE opcode. */
  34 #define MLX5_CQE_OPCODE(op_own) (((op_own) & 0xf0) >> 4)
  35
  36 /* Get CQE solicited event. */
  37 #define MLX5_CQE_SE(op_own) (((op_own) >> 1) & 1)
  38
  39 /* Invalidate a CQE. */
  40 #define MLX5_CQE_INVALIDATE (MLX5_CQE_INVALID << 4)
  41
  42 /* WQE Segment sizes in bytes. */
  43 #define MLX5_WSEG_SIZE 16u
  44 #define MLX5_WQE_CSEG_SIZE sizeof(struct mlx5_wqe_cseg)
  45 #define MLX5_WQE_DSEG_SIZE sizeof(struct mlx5_wqe_dseg)
  46 #define MLX5_WQE_ESEG_SIZE sizeof(struct mlx5_wqe_eseg)
  47
  48 /* WQE/WQEBB size in bytes. */
  49 #define MLX5_WQE_SIZE sizeof(struct mlx5_wqe)
  50
  51 /*
  52  * Max size of a WQE session.
  53  * Absolute maximum size is 63 (MLX5_DSEG_MAX) segments,
  54  * the WQE size field in Control Segment is 6 bits wide.
  55  */
  56 #define MLX5_WQE_SIZE_MAX (60 * MLX5_WSEG_SIZE)
  57
  58 /*
  59  * Default minimum number of Tx queues for inlining packets.
  60  * If there are less queues as specified we assume we have
  61  * no enough CPU resources (cycles) to perform inlining,
  62  * the PCIe throughput is not supposed as bottleneck and
  63  * inlining is disabled.
  64  */
  65 #define MLX5_INLINE_MAX_TXQS 8u
  66 #define MLX5_INLINE_MAX_TXQS_BLUEFIELD 16u
  67
  68 /*
  69  * Default packet length threshold to be inlined with
  70  * enhanced MPW. If packet length exceeds the threshold
  71  * the data are not inlined. Should be aligned in WQEBB
  72  * boundary with accounting the title Control and Ethernet
  73  * segments.
  74  */
  75 #define MLX5_EMPW_DEF_INLINE_LEN (4u * MLX5_WQE_SIZE + \
  76                                   MLX5_DSEG_MIN_INLINE_SIZE)
  77 /*
  78  * Maximal inline data length sent with enhanced MPW.
  79  * Is based on maximal WQE size.
  80  */
  81 #define MLX5_EMPW_MAX_INLINE_LEN (MLX5_WQE_SIZE_MAX - \
  82                                   MLX5_WQE_CSEG_SIZE - \
  83                                   MLX5_WQE_ESEG_SIZE - \
  84                                   MLX5_WQE_DSEG_SIZE + \
  85                                   MLX5_DSEG_MIN_INLINE_SIZE)
  86 /*
  87  * Minimal amount of packets to be sent with EMPW.
  88  * This limits the minimal required size of sent EMPW.
  89  * If there are no enough resources to built minimal
  90  * EMPW the sending loop exits.
  91  */
  92 #define MLX5_EMPW_MIN_PACKETS (2u + 3u * 4u)
  93 /*
  94  * Maximal amount of packets to be sent with EMPW.
  95  * This value is not recommended to exceed MLX5_TX_COMP_THRESH,
  96  * otherwise there might be up to MLX5_EMPW_MAX_PACKETS mbufs
  97  * without CQE generation request, being multiplied by
  98  * MLX5_TX_COMP_MAX_CQE it may cause significant latency
  99  * in tx burst routine at the moment of freeing multiple mbufs.
 100  */
 101 #define MLX5_EMPW_MAX_PACKETS MLX5_TX_COMP_THRESH
 102 /*
 103  * Default packet length threshold to be inlined with
 104  * ordinary SEND. Inlining saves the MR key search
 105  * and extra PCIe data fetch transaction, but eats the
 106  * CPU cycles.
 107  */
 108 #define MLX5_SEND_DEF_INLINE_LEN (5U * MLX5_WQE_SIZE + \
 109                                   MLX5_ESEG_MIN_INLINE_SIZE - \
 110                                   MLX5_WQE_CSEG_SIZE - \
 111                                   MLX5_WQE_ESEG_SIZE - \
 112                                   MLX5_WQE_DSEG_SIZE)
 113 /*
 114  * Maximal inline data length sent with ordinary SEND.
 115  * Is based on maximal WQE size.
 116  */
 117 #define MLX5_SEND_MAX_INLINE_LEN (MLX5_WQE_SIZE_MAX - \
 118                                   MLX5_WQE_CSEG_SIZE - \
 119                                   MLX5_WQE_ESEG_SIZE - \
 120                                   MLX5_WQE_DSEG_SIZE + \
 121                                   MLX5_ESEG_MIN_INLINE_SIZE)
 122
 123 /* Missed in mlv5dv.h, should define here. */
 124 #define MLX5_OPCODE_ENHANCED_MPSW 0x29u
 125
 126 /* CQE value to inform that VLAN is stripped. */
 127 #define MLX5_CQE_VLAN_STRIPPED (1u << 0)
 128
 129 /* IPv4 options. */
 130 #define MLX5_CQE_RX_IP_EXT_OPTS_PACKET (1u << 1)
 131
 132 /* IPv6 packet. */
 133 #define MLX5_CQE_RX_IPV6_PACKET (1u << 2)
 134
 135 /* IPv4 packet. */
 136 #define MLX5_CQE_RX_IPV4_PACKET (1u << 3)
 137
 138 /* TCP packet. */
 139 #define MLX5_CQE_RX_TCP_PACKET (1u << 4)
 140
 141 /* UDP packet. */
 142 #define MLX5_CQE_RX_UDP_PACKET (1u << 5)
 143
 144 /* IP is fragmented. */
 145 #define MLX5_CQE_RX_IP_FRAG_PACKET (1u << 7)
 146
 147 /* L2 header is valid. */
 148 #define MLX5_CQE_RX_L2_HDR_VALID (1u << 8)
 149
 150 /* L3 header is valid. */
 151 #define MLX5_CQE_RX_L3_HDR_VALID (1u << 9)
 152
 153 /* L4 header is valid. */
 154 #define MLX5_CQE_RX_L4_HDR_VALID (1u << 10)
 155
 156 /* Outer packet, 0 IPv4, 1 IPv6. */
 157 #define MLX5_CQE_RX_OUTER_PACKET (1u << 1)
 158
 159 /* Tunnel packet bit in the CQE. */
 160 #define MLX5_CQE_RX_TUNNEL_PACKET (1u << 0)
 161
 162 /* Mask for LRO push flag in the CQE lro_tcppsh_abort_dupack field. */
 163 #define MLX5_CQE_LRO_PUSH_MASK 0x40
 164
 165 /* Mask for L4 type in the CQE hdr_type_etc field. */
 166 #define MLX5_CQE_L4_TYPE_MASK 0x70
 167
 168 /* The bit index of L4 type in CQE hdr_type_etc field. */
 169 #define MLX5_CQE_L4_TYPE_SHIFT 0x4
 170
 171 /* L4 type to indicate TCP packet without acknowledgment. */
 172 #define MLX5_L4_HDR_TYPE_TCP_EMPTY_ACK 0x3
 173
 174 /* L4 type to indicate TCP packet with acknowledgment. */
 175 #define MLX5_L4_HDR_TYPE_TCP_WITH_ACL 0x4
 176
 177 /* Inner L3 checksum offload (Tunneled packets only). */
 178 #define MLX5_ETH_WQE_L3_INNER_CSUM (1u << 4)
 179
 180 /* Inner L4 checksum offload (Tunneled packets only). */
 181 #define MLX5_ETH_WQE_L4_INNER_CSUM (1u << 5)
 182
 183 /* Outer L4 type is TCP. */
 184 #define MLX5_ETH_WQE_L4_OUTER_TCP  (0u << 5)
 185
 186 /* Outer L4 type is UDP. */
 187 #define MLX5_ETH_WQE_L4_OUTER_UDP  (1u << 5)
 188
 189 /* Outer L3 type is IPV4. */
 190 #define MLX5_ETH_WQE_L3_OUTER_IPV4 (0u << 4)
 191
 192 /* Outer L3 type is IPV6. */
 193 #define MLX5_ETH_WQE_L3_OUTER_IPV6 (1u << 4)
 194
 195 /* Inner L4 type is TCP. */
 196 #define MLX5_ETH_WQE_L4_INNER_TCP (0u << 1)
 197
 198 /* Inner L4 type is UDP. */
 199 #define MLX5_ETH_WQE_L4_INNER_UDP (1u << 1)
 200
 201 /* Inner L3 type is IPV4. */
 202 #define MLX5_ETH_WQE_L3_INNER_IPV4 (0u << 0)
 203
 204 /* Inner L3 type is IPV6. */
 205 #define MLX5_ETH_WQE_L3_INNER_IPV6 (1u << 0)
 206
 207 /* VLAN insertion flag. */
 208 #define MLX5_ETH_WQE_VLAN_INSERT (1u << 31)
 209
 210 /* Data inline segment flag. */
 211 #define MLX5_ETH_WQE_DATA_INLINE (1u << 31)
 212
 213 /* Is flow mark valid. */
 214 #if RTE_BYTE_ORDER == RTE_LITTLE_ENDIAN
 215 #define MLX5_FLOW_MARK_IS_VALID(val) ((val) & 0xffffff00)
 216 #else
 217 #define MLX5_FLOW_MARK_IS_VALID(val) ((val) & 0xffffff)
 218 #endif
 219
 220 /* INVALID is used by packets matching no flow rules. */
 221 #define MLX5_FLOW_MARK_INVALID 0
 222
 223 /* Maximum allowed value to mark a packet. */
 224 #define MLX5_FLOW_MARK_MAX 0xfffff0
 225
 226 /* Default mark value used when none is provided. */
 227 #define MLX5_FLOW_MARK_DEFAULT 0xffffff
 228
 229 /* Maximum number of DS in WQE. Limited by 6-bit field. */
 230 #define MLX5_DSEG_MAX 63
 231
 232 /* The completion mode offset in the WQE control segment line 2. */
 233 #define MLX5_COMP_MODE_OFFSET 2
 234
 235 /* Amount of data bytes in minimal inline data segment. */
 236 #define MLX5_DSEG_MIN_INLINE_SIZE 12u
 237
 238 /* Amount of data bytes in minimal inline eth segment. */
 239 #define MLX5_ESEG_MIN_INLINE_SIZE 18u
 240
 241 /* Amount of data bytes after eth data segment. */
 242 #define MLX5_ESEG_EXTRA_DATA_SIZE 32u
 243
 244 /* The maximum log value of segments per RQ WQE. */
 245 #define MLX5_MAX_LOG_RQ_SEGS 5u
 246
 247 /* The alignment needed for WQ buffer. */
 248 #define MLX5_WQE_BUF_ALIGNMENT 512
 249
 250 /* Completion mode. */
 251 enum mlx5_completion_mode {
 252         MLX5_COMP_ONLY_ERR = 0x0,
 253         MLX5_COMP_ONLY_FIRST_ERR = 0x1,
 254         MLX5_COMP_ALWAYS = 0x2,
 255         MLX5_COMP_CQE_AND_EQE = 0x3,
 256 };
 257
 258 /* MPW mode. */
 259 enum mlx5_mpw_mode {
 260         MLX5_MPW_DISABLED,
 261         MLX5_MPW,
 262         MLX5_MPW_ENHANCED, /* Enhanced Multi-Packet Send WQE, a.k.a MPWv2. */
 263 };
 264
 265 /* WQE Control segment. */
 266 struct mlx5_wqe_cseg {
 267         uint32_t opcode;
 268         uint32_t sq_ds;
 269         uint32_t flags;
 270         uint32_t misc;
 271 } __rte_packed __rte_aligned(MLX5_WSEG_SIZE);
 272
 273 /* Header of data segment. Minimal size Data Segment */
 274 struct mlx5_wqe_dseg {
 275         uint32_t bcount;
 276         union {
 277                 uint8_t inline_data[MLX5_DSEG_MIN_INLINE_SIZE];
 278                 struct {
 279                         uint32_t lkey;
 280                         uint64_t pbuf;
 281                 } __rte_packed;
 282         };
 283 } __rte_packed;
 284
 285 /* Subset of struct WQE Ethernet Segment. */
 286 struct mlx5_wqe_eseg {
 287         union {
 288                 struct {
 289                         uint32_t swp_offs;
 290                         uint8_t cs_flags;
 291                         uint8_t swp_flags;
 292                         uint16_t mss;
 293                         uint32_t metadata;
 294                         uint16_t inline_hdr_sz;
 295                         union {
 296                                 uint16_t inline_data;
 297                                 uint16_t vlan_tag;
 298                         };
 299                 } __rte_packed;
 300                 struct {
 301                         uint32_t offsets;
 302                         uint32_t flags;
 303                         uint32_t flow_metadata;
 304                         uint32_t inline_hdr;
 305                 } __rte_packed;
 306         };
 307 } __rte_packed;
 308
 309 /* The title WQEBB, header of WQE. */
 310 struct mlx5_wqe {
 311         union {
 312                 struct mlx5_wqe_cseg cseg;
 313                 uint32_t ctrl[4];
 314         };
 315         struct mlx5_wqe_eseg eseg;
 316         union {
 317                 struct mlx5_wqe_dseg dseg[2];
 318                 uint8_t data[MLX5_ESEG_EXTRA_DATA_SIZE];
 319         };
 320 } __rte_packed;
 321
 322 /* WQE for Multi-Packet RQ. */
 323 struct mlx5_wqe_mprq {
 324         struct mlx5_wqe_srq_next_seg next_seg;
 325         struct mlx5_wqe_data_seg dseg;
 326 };
 327
 328 #define MLX5_MPRQ_LEN_MASK 0x000ffff
 329 #define MLX5_MPRQ_LEN_SHIFT 0
 330 #define MLX5_MPRQ_STRIDE_NUM_MASK 0x3fff0000
 331 #define MLX5_MPRQ_STRIDE_NUM_SHIFT 16
 332 #define MLX5_MPRQ_FILLER_MASK 0x80000000
 333 #define MLX5_MPRQ_FILLER_SHIFT 31
 334
 335 #define MLX5_MPRQ_STRIDE_SHIFT_BYTE 2
 336
 337 /* CQ element structure - should be equal to the cache line size */
 338 struct mlx5_cqe {
 339 #if (RTE_CACHE_LINE_SIZE == 128)
 340         uint8_t padding[64];
 341 #endif
 342         uint8_t pkt_info;
 343         uint8_t rsvd0;
 344         uint16_t wqe_id;
 345         uint8_t lro_tcppsh_abort_dupack;
 346         uint8_t lro_min_ttl;
 347         uint16_t lro_tcp_win;
 348         uint32_t lro_ack_seq_num;
 349         uint32_t rx_hash_res;
 350         uint8_t rx_hash_type;
 351         uint8_t rsvd1[3];
 352         uint16_t csum;
 353         uint8_t rsvd2[6];
 354         uint16_t hdr_type_etc;
 355         uint16_t vlan_info;
 356         uint8_t lro_num_seg;
 357         uint8_t rsvd3[11];
 358         uint32_t byte_cnt;
 359         uint64_t timestamp;
 360         uint32_t sop_drop_qpn;
 361         uint16_t wqe_counter;
 362         uint8_t rsvd4;
 363         uint8_t op_own;
 364 };
 365
 366 /* Adding direct verbs to data-path. */
 367
 368 /* CQ sequence number mask. */
 369 #define MLX5_CQ_SQN_MASK 0x3
 370
 371 /* CQ sequence number index. */
 372 #define MLX5_CQ_SQN_OFFSET 28
 373
 374 /* CQ doorbell index mask. */
 375 #define MLX5_CI_MASK 0xffffff
 376
 377 /* CQ doorbell offset. */
 378 #define MLX5_CQ_ARM_DB 1
 379
 380 /* CQ doorbell offset*/
 381 #define MLX5_CQ_DOORBELL 0x20
 382
 383 /* CQE format value. */
 384 #define MLX5_COMPRESSED 0x3
 385
 386 /* Write a specific data value to a field. */
 387 #define MLX5_MODIFICATION_TYPE_SET 1
 388
 389 /* Add a specific data value to a field. */
 390 #define MLX5_MODIFICATION_TYPE_ADD 2
 391
 392 /* The field of packet to be modified. */
 393 enum mlx5_modification_field {
 394         MLX5_MODI_OUT_SMAC_47_16 = 1,
 395         MLX5_MODI_OUT_SMAC_15_0,
 396         MLX5_MODI_OUT_ETHERTYPE,
 397         MLX5_MODI_OUT_DMAC_47_16,
 398         MLX5_MODI_OUT_DMAC_15_0,
 399         MLX5_MODI_OUT_IP_DSCP,
 400         MLX5_MODI_OUT_TCP_FLAGS,
 401         MLX5_MODI_OUT_TCP_SPORT,
 402         MLX5_MODI_OUT_TCP_DPORT,
 403         MLX5_MODI_OUT_IPV4_TTL,
 404         MLX5_MODI_OUT_UDP_SPORT,
 405         MLX5_MODI_OUT_UDP_DPORT,
 406         MLX5_MODI_OUT_SIPV6_127_96,
 407         MLX5_MODI_OUT_SIPV6_95_64,
 408         MLX5_MODI_OUT_SIPV6_63_32,
 409         MLX5_MODI_OUT_SIPV6_31_0,
 410         MLX5_MODI_OUT_DIPV6_127_96,
 411         MLX5_MODI_OUT_DIPV6_95_64,
 412         MLX5_MODI_OUT_DIPV6_63_32,
 413         MLX5_MODI_OUT_DIPV6_31_0,
 414         MLX5_MODI_OUT_SIPV4,
 415         MLX5_MODI_OUT_DIPV4,
 416         MLX5_MODI_OUT_FIRST_VID,
 417         MLX5_MODI_IN_SMAC_47_16 = 0x31,
 418         MLX5_MODI_IN_SMAC_15_0,
 419         MLX5_MODI_IN_ETHERTYPE,
 420         MLX5_MODI_IN_DMAC_47_16,
 421         MLX5_MODI_IN_DMAC_15_0,
 422         MLX5_MODI_IN_IP_DSCP,
 423         MLX5_MODI_IN_TCP_FLAGS,
 424         MLX5_MODI_IN_TCP_SPORT,
 425         MLX5_MODI_IN_TCP_DPORT,
 426         MLX5_MODI_IN_IPV4_TTL,
 427         MLX5_MODI_IN_UDP_SPORT,
 428         MLX5_MODI_IN_UDP_DPORT,
 429         MLX5_MODI_IN_SIPV6_127_96,
 430         MLX5_MODI_IN_SIPV6_95_64,
 431         MLX5_MODI_IN_SIPV6_63_32,
 432         MLX5_MODI_IN_SIPV6_31_0,
 433         MLX5_MODI_IN_DIPV6_127_96,
 434         MLX5_MODI_IN_DIPV6_95_64,
 435         MLX5_MODI_IN_DIPV6_63_32,
 436         MLX5_MODI_IN_DIPV6_31_0,
 437         MLX5_MODI_IN_SIPV4,
 438         MLX5_MODI_IN_DIPV4,
 439         MLX5_MODI_OUT_IPV6_HOPLIMIT,
 440         MLX5_MODI_IN_IPV6_HOPLIMIT,
 441         MLX5_MODI_META_DATA_REG_A,
 442         MLX5_MODI_META_DATA_REG_B = 0x50,
 443         MLX5_MODI_META_REG_C_0,
 444         MLX5_MODI_META_REG_C_1,
 445         MLX5_MODI_META_REG_C_2,
 446         MLX5_MODI_META_REG_C_3,
 447         MLX5_MODI_META_REG_C_4,
 448         MLX5_MODI_META_REG_C_5,
 449         MLX5_MODI_META_REG_C_6,
 450         MLX5_MODI_META_REG_C_7,
 451         MLX5_MODI_OUT_TCP_SEQ_NUM,
 452         MLX5_MODI_IN_TCP_SEQ_NUM,
 453         MLX5_MODI_OUT_TCP_ACK_NUM,
 454         MLX5_MODI_IN_TCP_ACK_NUM = 0x5C,
 455 };
 456
 457 /* Modification sub command. */
 458 struct mlx5_modification_cmd {
 459         union {
 460                 uint32_t data0;
 461                 struct {
 462                         unsigned int length:5;
 463                         unsigned int rsvd0:3;
 464                         unsigned int offset:5;
 465                         unsigned int rsvd1:3;
 466                         unsigned int field:12;
 467                         unsigned int action_type:4;
 468                 };
 469         };
 470         union {
 471                 uint32_t data1;
 472                 uint8_t data[4];
 473         };
 474 };
 475
 476 typedef uint32_t u32;
 477 typedef uint16_t u16;
 478 typedef uint8_t u8;
 479
 480 #define __mlx5_nullp(typ) ((struct mlx5_ifc_##typ##_bits *)0)
 481 #define __mlx5_bit_sz(typ, fld) sizeof(__mlx5_nullp(typ)->fld)
 482 #define __mlx5_bit_off(typ, fld) ((unsigned int)(unsigned long) \
 483                                   (&(__mlx5_nullp(typ)->fld)))
 484 #define __mlx5_dw_bit_off(typ, fld) (32 - __mlx5_bit_sz(typ, fld) - \
 485                                     (__mlx5_bit_off(typ, fld) & 0x1f))
 486 #define __mlx5_dw_off(typ, fld) (__mlx5_bit_off(typ, fld) / 32)
 487 #define __mlx5_64_off(typ, fld) (__mlx5_bit_off(typ, fld) / 64)
 488 #define __mlx5_dw_mask(typ, fld) (__mlx5_mask(typ, fld) << \
 489                                   __mlx5_dw_bit_off(typ, fld))
 490 #define __mlx5_mask(typ, fld) ((u32)((1ull << __mlx5_bit_sz(typ, fld)) - 1))
 491 #define __mlx5_16_off(typ, fld) (__mlx5_bit_off(typ, fld) / 16)
 492 #define __mlx5_16_bit_off(typ, fld) (16 - __mlx5_bit_sz(typ, fld) - \
 493                                     (__mlx5_bit_off(typ, fld) & 0xf))
 494 #define __mlx5_mask16(typ, fld) ((u16)((1ull << __mlx5_bit_sz(typ, fld)) - 1))
 495 #define MLX5_ST_SZ_BYTES(typ) (sizeof(struct mlx5_ifc_##typ##_bits) / 8)
 496 #define MLX5_ST_SZ_DW(typ) (sizeof(struct mlx5_ifc_##typ##_bits) / 32)
 497 #define MLX5_BYTE_OFF(typ, fld) (__mlx5_bit_off(typ, fld) / 8)
 498 #define MLX5_ADDR_OF(typ, p, fld) ((char *)(p) + MLX5_BYTE_OFF(typ, fld))
 499
 500 /* insert a value to a struct */
 501 #define MLX5_SET(typ, p, fld, v) \
 502         do { \
 503                 u32 _v = v; \
 504                 *((__be32 *)(p) + __mlx5_dw_off(typ, fld)) = \
 505                 rte_cpu_to_be_32((rte_be_to_cpu_32(*((u32 *)(p) + \
 506                                   __mlx5_dw_off(typ, fld))) & \
 507                                   (~__mlx5_dw_mask(typ, fld))) | \
 508                                  (((_v) & __mlx5_mask(typ, fld)) << \
 509                                    __mlx5_dw_bit_off(typ, fld))); \
 510         } while (0)
 511
 512 #define MLX5_SET64(typ, p, fld, v) \
 513         do { \
 514                 assert(__mlx5_bit_sz(typ, fld) == 64); \
 515                 *((__be64 *)(p) + __mlx5_64_off(typ, fld)) = \
 516                         rte_cpu_to_be_64(v); \
 517         } while (0)
 518
 519 #define MLX5_GET(typ, p, fld) \
 520         ((rte_be_to_cpu_32(*((__be32 *)(p) +\
 521         __mlx5_dw_off(typ, fld))) >> __mlx5_dw_bit_off(typ, fld)) & \
 522         __mlx5_mask(typ, fld))
 523 #define MLX5_GET16(typ, p, fld) \
 524         ((rte_be_to_cpu_16(*((__be16 *)(p) + \
 525           __mlx5_16_off(typ, fld))) >> __mlx5_16_bit_off(typ, fld)) & \
 526          __mlx5_mask16(typ, fld))
 527 #define MLX5_GET64(typ, p, fld) rte_be_to_cpu_64(*((__be64 *)(p) + \
 528                                                    __mlx5_64_off(typ, fld)))
 529 #define MLX5_FLD_SZ_BYTES(typ, fld) (__mlx5_bit_sz(typ, fld) / 8)
 530
 531 struct mlx5_ifc_fte_match_set_misc_bits {
 532         u8 gre_c_present[0x1];
 533         u8 reserved_at_1[0x1];
 534         u8 gre_k_present[0x1];
 535         u8 gre_s_present[0x1];
 536         u8 source_vhci_port[0x4];
 537         u8 source_sqn[0x18];
 538         u8 reserved_at_20[0x10];
 539         u8 source_port[0x10];
 540         u8 outer_second_prio[0x3];
 541         u8 outer_second_cfi[0x1];
 542         u8 outer_second_vid[0xc];
 543         u8 inner_second_prio[0x3];
 544         u8 inner_second_cfi[0x1];
 545         u8 inner_second_vid[0xc];
 546         u8 outer_second_cvlan_tag[0x1];
 547         u8 inner_second_cvlan_tag[0x1];
 548         u8 outer_second_svlan_tag[0x1];
 549         u8 inner_second_svlan_tag[0x1];
 550         u8 reserved_at_64[0xc];
 551         u8 gre_protocol[0x10];
 552         u8 gre_key_h[0x18];
 553         u8 gre_key_l[0x8];
 554         u8 vxlan_vni[0x18];
 555         u8 reserved_at_b8[0x8];
 556         u8 reserved_at_c0[0x20];
 557         u8 reserved_at_e0[0xc];
 558         u8 outer_ipv6_flow_label[0x14];
 559         u8 reserved_at_100[0xc];
 560         u8 inner_ipv6_flow_label[0x14];
 561         u8 reserved_at_120[0xe0];
 562 };
 563
 564 struct mlx5_ifc_ipv4_layout_bits {
 565         u8 reserved_at_0[0x60];
 566         u8 ipv4[0x20];
 567 };
 568
 569 struct mlx5_ifc_ipv6_layout_bits {
 570         u8 ipv6[16][0x8];
 571 };
 572
 573 union mlx5_ifc_ipv6_layout_ipv4_layout_auto_bits {
 574         struct mlx5_ifc_ipv6_layout_bits ipv6_layout;
 575         struct mlx5_ifc_ipv4_layout_bits ipv4_layout;
 576         u8 reserved_at_0[0x80];
 577 };
 578
 579 struct mlx5_ifc_fte_match_set_lyr_2_4_bits {
 580         u8 smac_47_16[0x20];
 581         u8 smac_15_0[0x10];
 582         u8 ethertype[0x10];
 583         u8 dmac_47_16[0x20];
 584         u8 dmac_15_0[0x10];
 585         u8 first_prio[0x3];
 586         u8 first_cfi[0x1];
 587         u8 first_vid[0xc];
 588         u8 ip_protocol[0x8];
 589         u8 ip_dscp[0x6];
 590         u8 ip_ecn[0x2];
 591         u8 cvlan_tag[0x1];
 592         u8 svlan_tag[0x1];
 593         u8 frag[0x1];
 594         u8 ip_version[0x4];
 595         u8 tcp_flags[0x9];
 596         u8 tcp_sport[0x10];
 597         u8 tcp_dport[0x10];
 598         u8 reserved_at_c0[0x20];
 599         u8 udp_sport[0x10];
 600         u8 udp_dport[0x10];
 601         union mlx5_ifc_ipv6_layout_ipv4_layout_auto_bits src_ipv4_src_ipv6;
 602         union mlx5_ifc_ipv6_layout_ipv4_layout_auto_bits dst_ipv4_dst_ipv6;
 603 };
 604
 605 struct mlx5_ifc_fte_match_mpls_bits {
 606         u8 mpls_label[0x14];
 607         u8 mpls_exp[0x3];
 608         u8 mpls_s_bos[0x1];
 609         u8 mpls_ttl[0x8];
 610 };
 611
 612 struct mlx5_ifc_fte_match_set_misc2_bits {
 613         struct mlx5_ifc_fte_match_mpls_bits outer_first_mpls;
 614         struct mlx5_ifc_fte_match_mpls_bits inner_first_mpls;
 615         struct mlx5_ifc_fte_match_mpls_bits outer_first_mpls_over_gre;
 616         struct mlx5_ifc_fte_match_mpls_bits outer_first_mpls_over_udp;
 617         u8 reserved_at_80[0x100];
 618         u8 metadata_reg_a[0x20];
 619         u8 reserved_at_1a0[0x60];
 620 };
 621
 622 struct mlx5_ifc_fte_match_set_misc3_bits {
 623         u8 inner_tcp_seq_num[0x20];
 624         u8 outer_tcp_seq_num[0x20];
 625         u8 inner_tcp_ack_num[0x20];
 626         u8 outer_tcp_ack_num[0x20];
 627         u8 reserved_at_auto1[0x8];
 628         u8 outer_vxlan_gpe_vni[0x18];
 629         u8 outer_vxlan_gpe_next_protocol[0x8];
 630         u8 outer_vxlan_gpe_flags[0x8];
 631         u8 reserved_at_a8[0x10];
 632         u8 icmp_header_data[0x20];
 633         u8 icmpv6_header_data[0x20];
 634         u8 icmp_type[0x8];
 635         u8 icmp_code[0x8];
 636         u8 icmpv6_type[0x8];
 637         u8 icmpv6_code[0x8];
 638         u8 reserved_at_1a0[0xe0];
 639 };
 640
 641 /* Flow matcher. */
 642 struct mlx5_ifc_fte_match_param_bits {
 643         struct mlx5_ifc_fte_match_set_lyr_2_4_bits outer_headers;
 644         struct mlx5_ifc_fte_match_set_misc_bits misc_parameters;
 645         struct mlx5_ifc_fte_match_set_lyr_2_4_bits inner_headers;
 646         struct mlx5_ifc_fte_match_set_misc2_bits misc_parameters_2;
 647         struct mlx5_ifc_fte_match_set_misc3_bits misc_parameters_3;
 648 };
 649
 650 enum {
 651         MLX5_MATCH_CRITERIA_ENABLE_OUTER_BIT,
 652         MLX5_MATCH_CRITERIA_ENABLE_MISC_BIT,
 653         MLX5_MATCH_CRITERIA_ENABLE_INNER_BIT,
 654         MLX5_MATCH_CRITERIA_ENABLE_MISC2_BIT,
 655         MLX5_MATCH_CRITERIA_ENABLE_MISC3_BIT
 656 };
 657
 658 enum {
 659         MLX5_CMD_OP_QUERY_HCA_CAP = 0x100,
 660         MLX5_CMD_OP_CREATE_MKEY = 0x200,
 661         MLX5_CMD_OP_QUERY_NIC_VPORT_CONTEXT = 0x754,
 662         MLX5_CMD_OP_CREATE_TIR = 0x900,
 663         MLX5_CMD_OP_CREATE_RQ = 0x908,
 664         MLX5_CMD_OP_MODIFY_RQ = 0x909,
 665         MLX5_CMD_OP_QUERY_TIS = 0x915,
 666         MLX5_CMD_OP_CREATE_RQT = 0x916,
 667         MLX5_CMD_OP_ALLOC_FLOW_COUNTER = 0x939,
 668         MLX5_CMD_OP_QUERY_FLOW_COUNTER = 0x93b,
 669 };
 670
 671 enum {
 672         MLX5_MKC_ACCESS_MODE_MTT   = 0x1,
 673 };
 674
 675 /* Flow counters. */
 676 struct mlx5_ifc_alloc_flow_counter_out_bits {
 677         u8         status[0x8];
 678         u8         reserved_at_8[0x18];
 679         u8         syndrome[0x20];
 680         u8         flow_counter_id[0x20];
 681         u8         reserved_at_60[0x20];
 682 };
 683
 684 struct mlx5_ifc_alloc_flow_counter_in_bits {
 685         u8         opcode[0x10];
 686         u8         reserved_at_10[0x10];
 687         u8         reserved_at_20[0x10];
 688         u8         op_mod[0x10];
 689         u8         flow_counter_id[0x20];
 690         u8         reserved_at_40[0x18];
 691         u8         flow_counter_bulk[0x8];
 692 };
 693
 694 struct mlx5_ifc_dealloc_flow_counter_out_bits {
 695         u8         status[0x8];
 696         u8         reserved_at_8[0x18];
 697         u8         syndrome[0x20];
 698         u8         reserved_at_40[0x40];
 699 };
 700
 701 struct mlx5_ifc_dealloc_flow_counter_in_bits {
 702         u8         opcode[0x10];
 703         u8         reserved_at_10[0x10];
 704         u8         reserved_at_20[0x10];
 705         u8         op_mod[0x10];
 706         u8         flow_counter_id[0x20];
 707         u8         reserved_at_60[0x20];
 708 };
 709
 710 struct mlx5_ifc_traffic_counter_bits {
 711         u8         packets[0x40];
 712         u8         octets[0x40];
 713 };
 714
 715 struct mlx5_ifc_query_flow_counter_out_bits {
 716         u8         status[0x8];
 717         u8         reserved_at_8[0x18];
 718         u8         syndrome[0x20];
 719         u8         reserved_at_40[0x40];
 720         struct mlx5_ifc_traffic_counter_bits flow_statistics[];
 721 };
 722
 723 struct mlx5_ifc_query_flow_counter_in_bits {
 724         u8         opcode[0x10];
 725         u8         reserved_at_10[0x10];
 726         u8         reserved_at_20[0x10];
 727         u8         op_mod[0x10];
 728         u8         reserved_at_40[0x20];
 729         u8         mkey[0x20];
 730         u8         address[0x40];
 731         u8         clear[0x1];
 732         u8         dump_to_memory[0x1];
 733         u8         num_of_counters[0x1e];
 734         u8         flow_counter_id[0x20];
 735 };
 736
 737 struct mlx5_ifc_mkc_bits {
 738         u8         reserved_at_0[0x1];
 739         u8         free[0x1];
 740         u8         reserved_at_2[0x1];
 741         u8         access_mode_4_2[0x3];
 742         u8         reserved_at_6[0x7];
 743         u8         relaxed_ordering_write[0x1];
 744         u8         reserved_at_e[0x1];
 745         u8         small_fence_on_rdma_read_response[0x1];
 746         u8         umr_en[0x1];
 747         u8         a[0x1];
 748         u8         rw[0x1];
 749         u8         rr[0x1];
 750         u8         lw[0x1];
 751         u8         lr[0x1];
 752         u8         access_mode_1_0[0x2];
 753         u8         reserved_at_18[0x8];
 754
 755         u8         qpn[0x18];
 756         u8         mkey_7_0[0x8];
 757
 758         u8         reserved_at_40[0x20];
 759
 760         u8         length64[0x1];
 761         u8         bsf_en[0x1];
 762         u8         sync_umr[0x1];
 763         u8         reserved_at_63[0x2];
 764         u8         expected_sigerr_count[0x1];
 765         u8         reserved_at_66[0x1];
 766         u8         en_rinval[0x1];
 767         u8         pd[0x18];
 768
 769         u8         start_addr[0x40];
 770
 771         u8         len[0x40];
 772
 773         u8         bsf_octword_size[0x20];
 774
 775         u8         reserved_at_120[0x80];
 776
 777         u8         translations_octword_size[0x20];
 778
 779         u8         reserved_at_1c0[0x1b];
 780         u8         log_page_size[0x5];
 781
 782         u8         reserved_at_1e0[0x20];
 783 };
 784
 785 struct mlx5_ifc_create_mkey_out_bits {
 786         u8         status[0x8];
 787         u8         reserved_at_8[0x18];
 788
 789         u8         syndrome[0x20];
 790
 791         u8         reserved_at_40[0x8];
 792         u8         mkey_index[0x18];
 793
 794         u8         reserved_at_60[0x20];
 795 };
 796
 797 struct mlx5_ifc_create_mkey_in_bits {
 798         u8         opcode[0x10];
 799         u8         reserved_at_10[0x10];
 800
 801         u8         reserved_at_20[0x10];
 802         u8         op_mod[0x10];
 803
 804         u8         reserved_at_40[0x20];
 805
 806         u8         pg_access[0x1];
 807         u8         reserved_at_61[0x1f];
 808
 809         struct mlx5_ifc_mkc_bits memory_key_mkey_entry;
 810
 811         u8         reserved_at_280[0x80];
 812
 813         u8         translations_octword_actual_size[0x20];
 814
 815         u8         mkey_umem_id[0x20];
 816
 817         u8         mkey_umem_offset[0x40];
 818
 819         u8         reserved_at_380[0x500];
 820
 821         u8         klm_pas_mtt[][0x20];
 822 };
 823
 824 enum {
 825         MLX5_GET_HCA_CAP_OP_MOD_GENERAL_DEVICE = 0x0 << 1,
 826         MLX5_GET_HCA_CAP_OP_MOD_ETHERNET_OFFLOAD_CAPS = 0x1 << 1,
 827         MLX5_GET_HCA_CAP_OP_MOD_QOS_CAP = 0xc << 1,
 828 };
 829
 830 enum {
 831         MLX5_HCA_CAP_OPMOD_GET_MAX   = 0,
 832         MLX5_HCA_CAP_OPMOD_GET_CUR   = 1,
 833 };
 834
 835 enum {
 836         MLX5_CAP_INLINE_MODE_L2,
 837         MLX5_CAP_INLINE_MODE_VPORT_CONTEXT,
 838         MLX5_CAP_INLINE_MODE_NOT_REQUIRED,
 839 };
 840
 841 enum {
 842         MLX5_INLINE_MODE_NONE,
 843         MLX5_INLINE_MODE_L2,
 844         MLX5_INLINE_MODE_IP,
 845         MLX5_INLINE_MODE_TCP_UDP,
 846         MLX5_INLINE_MODE_RESERVED4,
 847         MLX5_INLINE_MODE_INNER_L2,
 848         MLX5_INLINE_MODE_INNER_IP,
 849         MLX5_INLINE_MODE_INNER_TCP_UDP,
 850 };
 851
 852 struct mlx5_ifc_cmd_hca_cap_bits {
 853         u8 reserved_at_0[0x30];
 854         u8 vhca_id[0x10];
 855         u8 reserved_at_40[0x40];
 856         u8 log_max_srq_sz[0x8];
 857         u8 log_max_qp_sz[0x8];
 858         u8 reserved_at_90[0xb];
 859         u8 log_max_qp[0x5];
 860         u8 reserved_at_a0[0xb];
 861         u8 log_max_srq[0x5];
 862         u8 reserved_at_b0[0x10];
 863         u8 reserved_at_c0[0x8];
 864         u8 log_max_cq_sz[0x8];
 865         u8 reserved_at_d0[0xb];
 866         u8 log_max_cq[0x5];
 867         u8 log_max_eq_sz[0x8];
 868         u8 reserved_at_e8[0x2];
 869         u8 log_max_mkey[0x6];
 870         u8 reserved_at_f0[0x8];
 871         u8 dump_fill_mkey[0x1];
 872         u8 reserved_at_f9[0x3];
 873         u8 log_max_eq[0x4];
 874         u8 max_indirection[0x8];
 875         u8 fixed_buffer_size[0x1];
 876         u8 log_max_mrw_sz[0x7];
 877         u8 force_teardown[0x1];
 878         u8 reserved_at_111[0x1];
 879         u8 log_max_bsf_list_size[0x6];
 880         u8 umr_extended_translation_offset[0x1];
 881         u8 null_mkey[0x1];
 882         u8 log_max_klm_list_size[0x6];
 883         u8 reserved_at_120[0xa];
 884         u8 log_max_ra_req_dc[0x6];
 885         u8 reserved_at_130[0xa];
 886         u8 log_max_ra_res_dc[0x6];
 887         u8 reserved_at_140[0xa];
 888         u8 log_max_ra_req_qp[0x6];
 889         u8 reserved_at_150[0xa];
 890         u8 log_max_ra_res_qp[0x6];
 891         u8 end_pad[0x1];
 892         u8 cc_query_allowed[0x1];
 893         u8 cc_modify_allowed[0x1];
 894         u8 start_pad[0x1];
 895         u8 cache_line_128byte[0x1];
 896         u8 reserved_at_165[0xa];
 897         u8 qcam_reg[0x1];
 898         u8 gid_table_size[0x10];
 899         u8 out_of_seq_cnt[0x1];
 900         u8 vport_counters[0x1];
 901         u8 retransmission_q_counters[0x1];
 902         u8 debug[0x1];
 903         u8 modify_rq_counter_set_id[0x1];
 904         u8 rq_delay_drop[0x1];
 905         u8 max_qp_cnt[0xa];
 906         u8 pkey_table_size[0x10];
 907         u8 vport_group_manager[0x1];
 908         u8 vhca_group_manager[0x1];
 909         u8 ib_virt[0x1];
 910         u8 eth_virt[0x1];
 911         u8 vnic_env_queue_counters[0x1];
 912         u8 ets[0x1];
 913         u8 nic_flow_table[0x1];
 914         u8 eswitch_manager[0x1];
 915         u8 device_memory[0x1];
 916         u8 mcam_reg[0x1];
 917         u8 pcam_reg[0x1];
 918         u8 local_ca_ack_delay[0x5];
 919         u8 port_module_event[0x1];
 920         u8 enhanced_error_q_counters[0x1];
 921         u8 ports_check[0x1];
 922         u8 reserved_at_1b3[0x1];
 923         u8 disable_link_up[0x1];
 924         u8 beacon_led[0x1];
 925         u8 port_type[0x2];
 926         u8 num_ports[0x8];
 927         u8 reserved_at_1c0[0x1];
 928         u8 pps[0x1];
 929         u8 pps_modify[0x1];
 930         u8 log_max_msg[0x5];
 931         u8 reserved_at_1c8[0x4];
 932         u8 max_tc[0x4];
 933         u8 temp_warn_event[0x1];
 934         u8 dcbx[0x1];
 935         u8 general_notification_event[0x1];
 936         u8 reserved_at_1d3[0x2];
 937         u8 fpga[0x1];
 938         u8 rol_s[0x1];
 939         u8 rol_g[0x1];
 940         u8 reserved_at_1d8[0x1];
 941         u8 wol_s[0x1];
 942         u8 wol_g[0x1];
 943         u8 wol_a[0x1];
 944         u8 wol_b[0x1];
 945         u8 wol_m[0x1];
 946         u8 wol_u[0x1];
 947         u8 wol_p[0x1];
 948         u8 stat_rate_support[0x10];
 949         u8 reserved_at_1f0[0xc];
 950         u8 cqe_version[0x4];
 951         u8 compact_address_vector[0x1];
 952         u8 striding_rq[0x1];
 953         u8 reserved_at_202[0x1];
 954         u8 ipoib_enhanced_offloads[0x1];
 955         u8 ipoib_basic_offloads[0x1];
 956         u8 reserved_at_205[0x1];
 957         u8 repeated_block_disabled[0x1];
 958         u8 umr_modify_entity_size_disabled[0x1];
 959         u8 umr_modify_atomic_disabled[0x1];
 960         u8 umr_indirect_mkey_disabled[0x1];
 961         u8 umr_fence[0x2];
 962         u8 reserved_at_20c[0x3];
 963         u8 drain_sigerr[0x1];
 964         u8 cmdif_checksum[0x2];
 965         u8 sigerr_cqe[0x1];
 966         u8 reserved_at_213[0x1];
 967         u8 wq_signature[0x1];
 968         u8 sctr_data_cqe[0x1];
 969         u8 reserved_at_216[0x1];
 970         u8 sho[0x1];
 971         u8 tph[0x1];
 972         u8 rf[0x1];
 973         u8 dct[0x1];
 974         u8 qos[0x1];
 975         u8 eth_net_offloads[0x1];
 976         u8 roce[0x1];
 977         u8 atomic[0x1];
 978         u8 reserved_at_21f[0x1];
 979         u8 cq_oi[0x1];
 980         u8 cq_resize[0x1];
 981         u8 cq_moderation[0x1];
 982         u8 reserved_at_223[0x3];
 983         u8 cq_eq_remap[0x1];
 984         u8 pg[0x1];
 985         u8 block_lb_mc[0x1];
 986         u8 reserved_at_229[0x1];
 987         u8 scqe_break_moderation[0x1];
 988         u8 cq_period_start_from_cqe[0x1];
 989         u8 cd[0x1];
 990         u8 reserved_at_22d[0x1];
 991         u8 apm[0x1];
 992         u8 vector_calc[0x1];
 993         u8 umr_ptr_rlky[0x1];
 994         u8 imaicl[0x1];
 995         u8 reserved_at_232[0x4];
 996         u8 qkv[0x1];
 997         u8 pkv[0x1];
 998         u8 set_deth_sqpn[0x1];
 999         u8 reserved_at_239[0x3];
1000         u8 xrc[0x1];
1001         u8 ud[0x1];
1002         u8 uc[0x1];
1003         u8 rc[0x1];
1004         u8 uar_4k[0x1];
1005         u8 reserved_at_241[0x9];
1006         u8 uar_sz[0x6];
1007         u8 reserved_at_250[0x8];
1008         u8 log_pg_sz[0x8];
1009         u8 bf[0x1];
1010         u8 driver_version[0x1];
1011         u8 pad_tx_eth_packet[0x1];
1012         u8 reserved_at_263[0x8];
1013         u8 log_bf_reg_size[0x5];
1014         u8 reserved_at_270[0xb];
1015         u8 lag_master[0x1];
1016         u8 num_lag_ports[0x4];
1017         u8 reserved_at_280[0x10];
1018         u8 max_wqe_sz_sq[0x10];
1019         u8 reserved_at_2a0[0x10];
1020         u8 max_wqe_sz_rq[0x10];
1021         u8 max_flow_counter_31_16[0x10];
1022         u8 max_wqe_sz_sq_dc[0x10];
1023         u8 reserved_at_2e0[0x7];
1024         u8 max_qp_mcg[0x19];
1025         u8 reserved_at_300[0x10];
1026         u8 flow_counter_bulk_alloc[0x08];
1027         u8 log_max_mcg[0x8];
1028         u8 reserved_at_320[0x3];
1029         u8 log_max_transport_domain[0x5];
1030         u8 reserved_at_328[0x3];
1031         u8 log_max_pd[0x5];
1032         u8 reserved_at_330[0xb];
1033         u8 log_max_xrcd[0x5];
1034         u8 nic_receive_steering_discard[0x1];
1035         u8 receive_discard_vport_down[0x1];
1036         u8 transmit_discard_vport_down[0x1];
1037         u8 reserved_at_343[0x5];
1038         u8 log_max_flow_counter_bulk[0x8];
1039         u8 max_flow_counter_15_0[0x10];
1040         u8 modify_tis[0x1];
1041         u8 flow_counters_dump[0x1];
1042         u8 reserved_at_360[0x1];
1043         u8 log_max_rq[0x5];
1044         u8 reserved_at_368[0x3];
1045         u8 log_max_sq[0x5];
1046         u8 reserved_at_370[0x3];
1047         u8 log_max_tir[0x5];
1048         u8 reserved_at_378[0x3];
1049         u8 log_max_tis[0x5];
1050         u8 basic_cyclic_rcv_wqe[0x1];
1051         u8 reserved_at_381[0x2];
1052         u8 log_max_rmp[0x5];
1053         u8 reserved_at_388[0x3];
1054         u8 log_max_rqt[0x5];
1055         u8 reserved_at_390[0x3];
1056         u8 log_max_rqt_size[0x5];
1057         u8 reserved_at_398[0x3];
1058         u8 log_max_tis_per_sq[0x5];
1059         u8 ext_stride_num_range[0x1];
1060         u8 reserved_at_3a1[0x2];
1061         u8 log_max_stride_sz_rq[0x5];
1062         u8 reserved_at_3a8[0x3];
1063         u8 log_min_stride_sz_rq[0x5];
1064         u8 reserved_at_3b0[0x3];
1065         u8 log_max_stride_sz_sq[0x5];
1066         u8 reserved_at_3b8[0x3];
1067         u8 log_min_stride_sz_sq[0x5];
1068         u8 hairpin[0x1];
1069         u8 reserved_at_3c1[0x2];
1070         u8 log_max_hairpin_queues[0x5];
1071         u8 reserved_at_3c8[0x3];
1072         u8 log_max_hairpin_wq_data_sz[0x5];
1073         u8 reserved_at_3d0[0x3];
1074         u8 log_max_hairpin_num_packets[0x5];
1075         u8 reserved_at_3d8[0x3];
1076         u8 log_max_wq_sz[0x5];
1077         u8 nic_vport_change_event[0x1];
1078         u8 disable_local_lb_uc[0x1];
1079         u8 disable_local_lb_mc[0x1];
1080         u8 log_min_hairpin_wq_data_sz[0x5];
1081         u8 reserved_at_3e8[0x3];
1082         u8 log_max_vlan_list[0x5];
1083         u8 reserved_at_3f0[0x3];
1084         u8 log_max_current_mc_list[0x5];
1085         u8 reserved_at_3f8[0x3];
1086         u8 log_max_current_uc_list[0x5];
1087         u8 general_obj_types[0x40];
1088         u8 reserved_at_440[0x20];
1089         u8 reserved_at_460[0x10];
1090         u8 max_num_eqs[0x10];
1091         u8 reserved_at_480[0x3];
1092         u8 log_max_l2_table[0x5];
1093         u8 reserved_at_488[0x8];
1094         u8 log_uar_page_sz[0x10];
1095         u8 reserved_at_4a0[0x20];
1096         u8 device_frequency_mhz[0x20];
1097         u8 device_frequency_khz[0x20];
1098         u8 reserved_at_500[0x20];
1099         u8 num_of_uars_per_page[0x20];
1100         u8 flex_parser_protocols[0x20];
1101         u8 reserved_at_560[0x20];
1102         u8 reserved_at_580[0x3c];
1103         u8 mini_cqe_resp_stride_index[0x1];
1104         u8 cqe_128_always[0x1];
1105         u8 cqe_compression_128[0x1];
1106         u8 cqe_compression[0x1];
1107         u8 cqe_compression_timeout[0x10];
1108         u8 cqe_compression_max_num[0x10];
1109         u8 reserved_at_5e0[0x10];
1110         u8 tag_matching[0x1];
1111         u8 rndv_offload_rc[0x1];
1112         u8 rndv_offload_dc[0x1];
1113         u8 log_tag_matching_list_sz[0x5];
1114         u8 reserved_at_5f8[0x3];
1115         u8 log_max_xrq[0x5];
1116         u8 affiliate_nic_vport_criteria[0x8];
1117         u8 native_port_num[0x8];
1118         u8 num_vhca_ports[0x8];
1119         u8 reserved_at_618[0x6];
1120         u8 sw_owner_id[0x1];
1121         u8 reserved_at_61f[0x1e1];
1122 };
1123
1124 struct mlx5_ifc_qos_cap_bits {
1125         u8 packet_pacing[0x1];
1126         u8 esw_scheduling[0x1];
1127         u8 esw_bw_share[0x1];
1128         u8 esw_rate_limit[0x1];
1129         u8 reserved_at_4[0x1];
1130         u8 packet_pacing_burst_bound[0x1];
1131         u8 packet_pacing_typical_size[0x1];
1132         u8 flow_meter_srtcm[0x1];
1133         u8 reserved_at_8[0x8];
1134         u8 log_max_flow_meter[0x8];
1135         u8 flow_meter_reg_id[0x8];
1136         u8 reserved_at_25[0x20];
1137         u8 packet_pacing_max_rate[0x20];
1138         u8 packet_pacing_min_rate[0x20];
1139         u8 reserved_at_80[0x10];
1140         u8 packet_pacing_rate_table_size[0x10];
1141         u8 esw_element_type[0x10];
1142         u8 esw_tsar_type[0x10];
1143         u8 reserved_at_c0[0x10];
1144         u8 max_qos_para_vport[0x10];
1145         u8 max_tsar_bw_share[0x20];
1146         u8 reserved_at_100[0x6e8];
1147 };
1148
1149 struct mlx5_ifc_per_protocol_networking_offload_caps_bits {
1150         u8 csum_cap[0x1];
1151         u8 vlan_cap[0x1];
1152         u8 lro_cap[0x1];
1153         u8 lro_psh_flag[0x1];
1154         u8 lro_time_stamp[0x1];
1155         u8 lro_max_msg_sz_mode[0x2];
1156         u8 wqe_vlan_insert[0x1];
1157         u8 self_lb_en_modifiable[0x1];
1158         u8 self_lb_mc[0x1];
1159         u8 self_lb_uc[0x1];
1160         u8 max_lso_cap[0x5];
1161         u8 multi_pkt_send_wqe[0x2];
1162         u8 wqe_inline_mode[0x2];
1163         u8 rss_ind_tbl_cap[0x4];
1164         u8 reg_umr_sq[0x1];
1165         u8 scatter_fcs[0x1];
1166         u8 enhanced_multi_pkt_send_wqe[0x1];
1167         u8 tunnel_lso_const_out_ip_id[0x1];
1168         u8 tunnel_lro_gre[0x1];
1169         u8 tunnel_lro_vxlan[0x1];
1170         u8 tunnel_stateless_gre[0x1];
1171         u8 tunnel_stateless_vxlan[0x1];
1172         u8 swp[0x1];
1173         u8 swp_csum[0x1];
1174         u8 swp_lso[0x1];
1175         u8 reserved_at_23[0xd];
1176         u8 max_vxlan_udp_ports[0x8];
1177         u8 reserved_at_38[0x6];
1178         u8 max_geneve_opt_len[0x1];
1179         u8 tunnel_stateless_geneve_rx[0x1];
1180         u8 reserved_at_40[0x10];
1181         u8 lro_min_mss_size[0x10];
1182         u8 reserved_at_60[0x120];
1183         u8 lro_timer_supported_periods[4][0x20];
1184         u8 reserved_at_200[0x600];
1185 };
1186
1187 union mlx5_ifc_hca_cap_union_bits {
1188         struct mlx5_ifc_cmd_hca_cap_bits cmd_hca_cap;
1189         struct mlx5_ifc_per_protocol_networking_offload_caps_bits
1190                per_protocol_networking_offload_caps;
1191         struct mlx5_ifc_qos_cap_bits qos_cap;
1192         u8 reserved_at_0[0x8000];
1193 };
1194
1195 struct mlx5_ifc_query_hca_cap_out_bits {
1196         u8 status[0x8];
1197         u8 reserved_at_8[0x18];
1198         u8 syndrome[0x20];
1199         u8 reserved_at_40[0x40];
1200         union mlx5_ifc_hca_cap_union_bits capability;
1201 };
1202
1203 struct mlx5_ifc_query_hca_cap_in_bits {
1204         u8 opcode[0x10];
1205         u8 reserved_at_10[0x10];
1206         u8 reserved_at_20[0x10];
1207         u8 op_mod[0x10];
1208         u8 reserved_at_40[0x40];
1209 };
1210
1211 struct mlx5_ifc_mac_address_layout_bits {
1212         u8 reserved_at_0[0x10];
1213         u8 mac_addr_47_32[0x10];
1214         u8 mac_addr_31_0[0x20];
1215 };
1216
1217 struct mlx5_ifc_nic_vport_context_bits {
1218         u8 reserved_at_0[0x5];
1219         u8 min_wqe_inline_mode[0x3];
1220         u8 reserved_at_8[0x15];
1221         u8 disable_mc_local_lb[0x1];
1222         u8 disable_uc_local_lb[0x1];
1223         u8 roce_en[0x1];
1224         u8 arm_change_event[0x1];
1225         u8 reserved_at_21[0x1a];
1226         u8 event_on_mtu[0x1];
1227         u8 event_on_promisc_change[0x1];
1228         u8 event_on_vlan_change[0x1];
1229         u8 event_on_mc_address_change[0x1];
1230         u8 event_on_uc_address_change[0x1];
1231         u8 reserved_at_40[0xc];
1232         u8 affiliation_criteria[0x4];
1233         u8 affiliated_vhca_id[0x10];
1234         u8 reserved_at_60[0xd0];
1235         u8 mtu[0x10];
1236         u8 system_image_guid[0x40];
1237         u8 port_guid[0x40];
1238         u8 node_guid[0x40];
1239         u8 reserved_at_200[0x140];
1240         u8 qkey_violation_counter[0x10];
1241         u8 reserved_at_350[0x430];
1242         u8 promisc_uc[0x1];
1243         u8 promisc_mc[0x1];
1244         u8 promisc_all[0x1];
1245         u8 reserved_at_783[0x2];
1246         u8 allowed_list_type[0x3];
1247         u8 reserved_at_788[0xc];
1248         u8 allowed_list_size[0xc];
1249         struct mlx5_ifc_mac_address_layout_bits permanent_address;
1250         u8 reserved_at_7e0[0x20];
1251 };
1252
1253 struct mlx5_ifc_query_nic_vport_context_out_bits {
1254         u8 status[0x8];
1255         u8 reserved_at_8[0x18];
1256         u8 syndrome[0x20];
1257         u8 reserved_at_40[0x40];
1258         struct mlx5_ifc_nic_vport_context_bits nic_vport_context;
1259 };
1260
1261 struct mlx5_ifc_query_nic_vport_context_in_bits {
1262         u8 opcode[0x10];
1263         u8 reserved_at_10[0x10];
1264         u8 reserved_at_20[0x10];
1265         u8 op_mod[0x10];
1266         u8 other_vport[0x1];
1267         u8 reserved_at_41[0xf];
1268         u8 vport_number[0x10];
1269         u8 reserved_at_60[0x5];
1270         u8 allowed_list_type[0x3];
1271         u8 reserved_at_68[0x18];
1272 };
1273
1274 struct mlx5_ifc_tisc_bits {
1275         u8 strict_lag_tx_port_affinity[0x1];
1276         u8 reserved_at_1[0x3];
1277         u8 lag_tx_port_affinity[0x04];
1278         u8 reserved_at_8[0x4];
1279         u8 prio[0x4];
1280         u8 reserved_at_10[0x10];
1281         u8 reserved_at_20[0x100];
1282         u8 reserved_at_120[0x8];
1283         u8 transport_domain[0x18];
1284         u8 reserved_at_140[0x8];
1285         u8 underlay_qpn[0x18];
1286         u8 reserved_at_160[0x3a0];
1287 };
1288
1289 struct mlx5_ifc_query_tis_out_bits {
1290         u8 status[0x8];
1291         u8 reserved_at_8[0x18];
1292         u8 syndrome[0x20];
1293         u8 reserved_at_40[0x40];
1294         struct mlx5_ifc_tisc_bits tis_context;
1295 };
1296
1297 struct mlx5_ifc_query_tis_in_bits {
1298         u8 opcode[0x10];
1299         u8 reserved_at_10[0x10];
1300         u8 reserved_at_20[0x10];
1301         u8 op_mod[0x10];
1302         u8 reserved_at_40[0x8];
1303         u8 tisn[0x18];
1304         u8 reserved_at_60[0x20];
1305 };
1306
1307 enum {
1308         MLX5_WQ_TYPE_LINKED_LIST                = 0x0,
1309         MLX5_WQ_TYPE_CYCLIC                     = 0x1,
1310         MLX5_WQ_TYPE_LINKED_LIST_STRIDING_RQ    = 0x2,
1311         MLX5_WQ_TYPE_CYCLIC_STRIDING_RQ         = 0x3,
1312 };
1313
1314 enum {
1315         MLX5_WQ_END_PAD_MODE_NONE  = 0x0,
1316         MLX5_WQ_END_PAD_MODE_ALIGN = 0x1,
1317 };
1318
1319 struct mlx5_ifc_wq_bits {
1320         u8 wq_type[0x4];
1321         u8 wq_signature[0x1];
1322         u8 end_padding_mode[0x2];
1323         u8 cd_slave[0x1];
1324         u8 reserved_at_8[0x18];
1325         u8 hds_skip_first_sge[0x1];
1326         u8 log2_hds_buf_size[0x3];
1327         u8 reserved_at_24[0x7];
1328         u8 page_offset[0x5];
1329         u8 lwm[0x10];
1330         u8 reserved_at_40[0x8];
1331         u8 pd[0x18];
1332         u8 reserved_at_60[0x8];
1333         u8 uar_page[0x18];
1334         u8 dbr_addr[0x40];
1335         u8 hw_counter[0x20];
1336         u8 sw_counter[0x20];
1337         u8 reserved_at_100[0xc];
1338         u8 log_wq_stride[0x4];
1339         u8 reserved_at_110[0x3];
1340         u8 log_wq_pg_sz[0x5];
1341         u8 reserved_at_118[0x3];
1342         u8 log_wq_sz[0x5];
1343         u8 dbr_umem_valid[0x1];
1344         u8 wq_umem_valid[0x1];
1345         u8 reserved_at_122[0x1];
1346         u8 log_hairpin_num_packets[0x5];
1347         u8 reserved_at_128[0x3];
1348         u8 log_hairpin_data_sz[0x5];
1349         u8 reserved_at_130[0x4];
1350         u8 single_wqe_log_num_of_strides[0x4];
1351         u8 two_byte_shift_en[0x1];
1352         u8 reserved_at_139[0x4];
1353         u8 single_stride_log_num_of_bytes[0x3];
1354         u8 dbr_umem_id[0x20];
1355         u8 wq_umem_id[0x20];
1356         u8 wq_umem_offset[0x40];
1357         u8 reserved_at_1c0[0x440];
1358 };
1359
1360 enum {
1361         MLX5_RQC_MEM_RQ_TYPE_MEMORY_RQ_INLINE  = 0x0,
1362         MLX5_RQC_MEM_RQ_TYPE_MEMORY_RQ_RMP     = 0x1,
1363 };
1364
1365 enum {
1366         MLX5_RQC_STATE_RST  = 0x0,
1367         MLX5_RQC_STATE_RDY  = 0x1,
1368         MLX5_RQC_STATE_ERR  = 0x3,
1369 };
1370
1371 struct mlx5_ifc_rqc_bits {
1372         u8 rlky[0x1];
1373         u8 delay_drop_en[0x1];
1374         u8 scatter_fcs[0x1];
1375         u8 vsd[0x1];
1376         u8 mem_rq_type[0x4];
1377         u8 state[0x4];
1378         u8 reserved_at_c[0x1];
1379         u8 flush_in_error_en[0x1];
1380         u8 hairpin[0x1];
1381         u8 reserved_at_f[0x11];
1382         u8 reserved_at_20[0x8];
1383         u8 user_index[0x18];
1384         u8 reserved_at_40[0x8];
1385         u8 cqn[0x18];
1386         u8 counter_set_id[0x8];
1387         u8 reserved_at_68[0x18];
1388         u8 reserved_at_80[0x8];
1389         u8 rmpn[0x18];
1390         u8 reserved_at_a0[0x8];
1391         u8 hairpin_peer_sq[0x18];
1392         u8 reserved_at_c0[0x10];
1393         u8 hairpin_peer_vhca[0x10];
1394         u8 reserved_at_e0[0xa0];
1395         struct mlx5_ifc_wq_bits wq; /* Not used in LRO RQ. */
1396 };
1397
1398 struct mlx5_ifc_create_rq_out_bits {
1399         u8 status[0x8];
1400         u8 reserved_at_8[0x18];
1401         u8 syndrome[0x20];
1402         u8 reserved_at_40[0x8];
1403         u8 rqn[0x18];
1404         u8 reserved_at_60[0x20];
1405 };
1406
1407 struct mlx5_ifc_create_rq_in_bits {
1408         u8 opcode[0x10];
1409         u8 uid[0x10];
1410         u8 reserved_at_20[0x10];
1411         u8 op_mod[0x10];
1412         u8 reserved_at_40[0xc0];
1413         struct mlx5_ifc_rqc_bits ctx;
1414 };
1415
1416 struct mlx5_ifc_modify_rq_out_bits {
1417         u8 status[0x8];
1418         u8 reserved_at_8[0x18];
1419         u8 syndrome[0x20];
1420         u8 reserved_at_40[0x40];
1421 };
1422
1423 enum {
1424         MLX5_MODIFY_RQ_IN_MODIFY_BITMASK_WQ_LWM = 1ULL << 0,
1425         MLX5_MODIFY_RQ_IN_MODIFY_BITMASK_VSD = 1ULL << 1,
1426         MLX5_MODIFY_RQ_IN_MODIFY_BITMASK_SCATTER_FCS = 1ULL << 2,
1427         MLX5_MODIFY_RQ_IN_MODIFY_BITMASK_RQ_COUNTER_SET_ID = 1ULL << 3,
1428 };
1429
1430 struct mlx5_ifc_modify_rq_in_bits {
1431         u8 opcode[0x10];
1432         u8 uid[0x10];
1433         u8 reserved_at_20[0x10];
1434         u8 op_mod[0x10];
1435         u8 rq_state[0x4];
1436         u8 reserved_at_44[0x4];
1437         u8 rqn[0x18];
1438         u8 reserved_at_60[0x20];
1439         u8 modify_bitmask[0x40];
1440         u8 reserved_at_c0[0x40];
1441         struct mlx5_ifc_rqc_bits ctx;
1442 };
1443
1444 enum {
1445         MLX5_RX_HASH_FIELD_SELECT_SELECTED_FIELDS_SRC_IP     = 0x0,
1446         MLX5_RX_HASH_FIELD_SELECT_SELECTED_FIELDS_DST_IP     = 0x1,
1447         MLX5_RX_HASH_FIELD_SELECT_SELECTED_FIELDS_L4_SPORT   = 0x2,
1448         MLX5_RX_HASH_FIELD_SELECT_SELECTED_FIELDS_L4_DPORT   = 0x3,
1449         MLX5_RX_HASH_FIELD_SELECT_SELECTED_FIELDS_IPSEC_SPI  = 0x4,
1450 };
1451
1452 struct mlx5_ifc_rx_hash_field_select_bits {
1453         u8 l3_prot_type[0x1];
1454         u8 l4_prot_type[0x1];
1455         u8 selected_fields[0x1e];
1456 };
1457
1458 enum {
1459         MLX5_TIRC_DISP_TYPE_DIRECT    = 0x0,
1460         MLX5_TIRC_DISP_TYPE_INDIRECT  = 0x1,
1461 };
1462
1463 enum {
1464         MLX5_TIRC_LRO_ENABLE_MASK_IPV4_LRO  = 0x1,
1465         MLX5_TIRC_LRO_ENABLE_MASK_IPV6_LRO  = 0x2,
1466 };
1467
1468 enum {
1469         MLX5_RX_HASH_FN_NONE           = 0x0,
1470         MLX5_RX_HASH_FN_INVERTED_XOR8  = 0x1,
1471         MLX5_RX_HASH_FN_TOEPLITZ       = 0x2,
1472 };
1473
1474 enum {
1475         MLX5_TIRC_SELF_LB_BLOCK_BLOCK_UNICAST    = 0x1,
1476         MLX5_TIRC_SELF_LB_BLOCK_BLOCK_MULTICAST  = 0x2,
1477 };
1478
1479 enum {
1480         MLX5_LRO_MAX_MSG_SIZE_START_FROM_L4    = 0x0,
1481         MLX5_LRO_MAX_MSG_SIZE_START_FROM_L2  = 0x1,
1482 };
1483
1484 struct mlx5_ifc_tirc_bits {
1485         u8 reserved_at_0[0x20];
1486         u8 disp_type[0x4];
1487         u8 reserved_at_24[0x1c];
1488         u8 reserved_at_40[0x40];
1489         u8 reserved_at_80[0x4];
1490         u8 lro_timeout_period_usecs[0x10];
1491         u8 lro_enable_mask[0x4];
1492         u8 lro_max_msg_sz[0x8];
1493         u8 reserved_at_a0[0x40];
1494         u8 reserved_at_e0[0x8];
1495         u8 inline_rqn[0x18];
1496         u8 rx_hash_symmetric[0x1];
1497         u8 reserved_at_101[0x1];
1498         u8 tunneled_offload_en[0x1];
1499         u8 reserved_at_103[0x5];
1500         u8 indirect_table[0x18];
1501         u8 rx_hash_fn[0x4];
1502         u8 reserved_at_124[0x2];
1503         u8 self_lb_block[0x2];
1504         u8 transport_domain[0x18];
1505         u8 rx_hash_toeplitz_key[10][0x20];
1506         struct mlx5_ifc_rx_hash_field_select_bits rx_hash_field_selector_outer;
1507         struct mlx5_ifc_rx_hash_field_select_bits rx_hash_field_selector_inner;
1508         u8 reserved_at_2c0[0x4c0];
1509 };
1510
1511 struct mlx5_ifc_create_tir_out_bits {
1512         u8 status[0x8];
1513         u8 reserved_at_8[0x18];
1514         u8 syndrome[0x20];
1515         u8 reserved_at_40[0x8];
1516         u8 tirn[0x18];
1517         u8 reserved_at_60[0x20];
1518 };
1519
1520 struct mlx5_ifc_create_tir_in_bits {
1521         u8 opcode[0x10];
1522         u8 uid[0x10];
1523         u8 reserved_at_20[0x10];
1524         u8 op_mod[0x10];
1525         u8 reserved_at_40[0xc0];
1526         struct mlx5_ifc_tirc_bits ctx;
1527 };
1528
1529 struct mlx5_ifc_rq_num_bits {
1530         u8 reserved_at_0[0x8];
1531         u8 rq_num[0x18];
1532 };
1533
1534 struct mlx5_ifc_rqtc_bits {
1535         u8 reserved_at_0[0xa0];
1536         u8 reserved_at_a0[0x10];
1537         u8 rqt_max_size[0x10];
1538         u8 reserved_at_c0[0x10];
1539         u8 rqt_actual_size[0x10];
1540         u8 reserved_at_e0[0x6a0];
1541         struct mlx5_ifc_rq_num_bits rq_num[];
1542 };
1543
1544 struct mlx5_ifc_create_rqt_out_bits {
1545         u8 status[0x8];
1546         u8 reserved_at_8[0x18];
1547         u8 syndrome[0x20];
1548         u8 reserved_at_40[0x8];
1549         u8 rqtn[0x18];
1550         u8 reserved_at_60[0x20];
1551 };
1552
1553 #ifdef PEDANTIC
1554 #pragma GCC diagnostic ignored "-Wpedantic"
1555 #endif
1556 struct mlx5_ifc_create_rqt_in_bits {
1557         u8 opcode[0x10];
1558         u8 uid[0x10];
1559         u8 reserved_at_20[0x10];
1560         u8 op_mod[0x10];
1561         u8 reserved_at_40[0xc0];
1562         struct mlx5_ifc_rqtc_bits rqt_context;
1563 };
1564 #ifdef PEDANTIC
1565 #pragma GCC diagnostic error "-Wpedantic"
1566 #endif
1567
1568 /* CQE format mask. */
1569 #define MLX5E_CQE_FORMAT_MASK 0xc
1570
1571 /* MPW opcode. */
1572 #define MLX5_OPC_MOD_MPW 0x01
1573
1574 /* Compressed Rx CQE structure. */
1575 struct mlx5_mini_cqe8 {
1576         union {
1577                 uint32_t rx_hash_result;
1578                 struct {
1579                         uint16_t checksum;
1580                         uint16_t stride_idx;
1581                 };
1582                 struct {
1583                         uint16_t wqe_counter;
1584                         uint8_t  s_wqe_opcode;
1585                         uint8_t  reserved;
1586                 } s_wqe_info;
1587         };
1588         uint32_t byte_cnt;
1589 };
1590
1591 /**
1592  * Convert a user mark to flow mark.
1593  *
1594  * @param val
1595  *   Mark value to convert.
1596  *
1597  * @return
1598  *   Converted mark value.
1599  */
1600 static inline uint32_t
1601 mlx5_flow_mark_set(uint32_t val)
1602 {
1603         uint32_t ret;
1604
1605         /*
1606          * Add one to the user value to differentiate un-marked flows from
1607          * marked flows, if the ID is equal to MLX5_FLOW_MARK_DEFAULT it
1608          * remains untouched.
1609          */
1610         if (val != MLX5_FLOW_MARK_DEFAULT)
1611                 ++val;
1612 #if RTE_BYTE_ORDER == RTE_LITTLE_ENDIAN
1613         /*
1614          * Mark is 24 bits (minus reserved values) but is stored on a 32 bit
1615          * word, byte-swapped by the kernel on little-endian systems. In this
1616          * case, left-shifting the resulting big-endian value ensures the
1617          * least significant 24 bits are retained when converting it back.
1618          */
1619         ret = rte_cpu_to_be_32(val) >> 8;
1620 #else
1621         ret = val;
1622 #endif
1623         return ret;
1624 }
1625
1626 /**
1627  * Convert a mark to user mark.
1628  *
1629  * @param val
1630  *   Mark value to convert.
1631  *
1632  * @return
1633  *   Converted mark value.
1634  */
1635 static inline uint32_t
1636 mlx5_flow_mark_get(uint32_t val)
1637 {
1638         /*
1639          * Subtract one from the retrieved value. It was added by
1640          * mlx5_flow_mark_set() to distinguish unmarked flows.
1641          */
1642 #if RTE_BYTE_ORDER == RTE_LITTLE_ENDIAN
1643         return (val >> 8) - 1;
1644 #else
1645         return val - 1;
1646 #endif
1647 }
1648
1649 #endif /* RTE_PMD_MLX5_PRM_H_ */