drivers/net/mlx5/mlx5_prm.h

   1 /*-
   2  *   BSD LICENSE
   3  *
   4  *   Copyright 2016 6WIND S.A.
   5  *   Copyright 2016 Mellanox.
   6  *
   7  *   Redistribution and use in source and binary forms, with or without
   8  *   modification, are permitted provided that the following conditions
   9  *   are met:
  10  *
  11  *     * Redistributions of source code must retain the above copyright
  12  *       notice, this list of conditions and the following disclaimer.
  13  *     * Redistributions in binary form must reproduce the above copyright
  14  *       notice, this list of conditions and the following disclaimer in
  15  *       the documentation and/or other materials provided with the
  16  *       distribution.
  17  *     * Neither the name of 6WIND S.A. nor the names of its
  18  *       contributors may be used to endorse or promote products derived
  19  *       from this software without specific prior written permission.
  20  *
  21  *   THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS
  22  *   "AS IS" AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT
  23  *   LIMITED TO, THE IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR
  24  *   A PARTICULAR PURPOSE ARE DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT
  25  *   OWNER OR CONTRIBUTORS BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL,
  26  *   SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT
  27  *   LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF USE,
  28  *   DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON ANY
  29  *   THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT
  30  *   (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE
  31  *   OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
  32  */
  33
  34 #ifndef RTE_PMD_MLX5_PRM_H_
  35 #define RTE_PMD_MLX5_PRM_H_
  36
  37 #include <assert.h>
  38
  39 /* Verbs header. */
  40 /* ISO C doesn't support unnamed structs/unions, disabling -pedantic. */
  41 #ifdef PEDANTIC
  42 #pragma GCC diagnostic ignored "-Wpedantic"
  43 #endif
  44 #include <infiniband/mlx5_hw.h>
  45 #ifdef PEDANTIC
  46 #pragma GCC diagnostic error "-Wpedantic"
  47 #endif
  48
  49 #include <rte_vect.h>
  50 #include "mlx5_autoconf.h"
  51
  52 /* Get CQE owner bit. */
  53 #define MLX5_CQE_OWNER(op_own) ((op_own) & MLX5_CQE_OWNER_MASK)
  54
  55 /* Get CQE format. */
  56 #define MLX5_CQE_FORMAT(op_own) (((op_own) & MLX5E_CQE_FORMAT_MASK) >> 2)
  57
  58 /* Get CQE opcode. */
  59 #define MLX5_CQE_OPCODE(op_own) (((op_own) & 0xf0) >> 4)
  60
  61 /* Get CQE solicited event. */
  62 #define MLX5_CQE_SE(op_own) (((op_own) >> 1) & 1)
  63
  64 /* Invalidate a CQE. */
  65 #define MLX5_CQE_INVALIDATE (MLX5_CQE_INVALID << 4)
  66
  67 /* Maximum number of packets a multi-packet WQE can handle. */
  68 #define MLX5_MPW_DSEG_MAX 5
  69
  70 /* WQE DWORD size */
  71 #define MLX5_WQE_DWORD_SIZE 16
  72
  73 /* WQE size */
  74 #define MLX5_WQE_SIZE (4 * MLX5_WQE_DWORD_SIZE)
  75
  76 /* Max size of a WQE session. */
  77 #define MLX5_WQE_SIZE_MAX 960U
  78
  79 /* Compute the number of DS. */
  80 #define MLX5_WQE_DS(n) \
  81         (((n) + MLX5_WQE_DWORD_SIZE - 1) / MLX5_WQE_DWORD_SIZE)
  82
  83 /* Room for inline data in multi-packet WQE. */
  84 #define MLX5_MWQE64_INL_DATA 28
  85
  86 /* Default minimum number of Tx queues for inlining packets. */
  87 #define MLX5_EMPW_MIN_TXQS 8
  88
  89 /* Default max packet length to be inlined. */
  90 #define MLX5_EMPW_MAX_INLINE_LEN (4U * MLX5_WQE_SIZE)
  91
  92 #ifndef HAVE_VERBS_MLX5_OPCODE_TSO
  93 #define MLX5_OPCODE_TSO MLX5_OPCODE_LSO_MPW /* Compat with OFED 3.3. */
  94 #endif
  95
  96 #define MLX5_OPC_MOD_ENHANCED_MPSW 0
  97 #define MLX5_OPCODE_ENHANCED_MPSW 0x29
  98
  99 /* CQE value to inform that VLAN is stripped. */
 100 #define MLX5_CQE_VLAN_STRIPPED (1u << 0)
 101
 102 /* IPv4 options. */
 103 #define MLX5_CQE_RX_IP_EXT_OPTS_PACKET (1u << 1)
 104
 105 /* IPv6 packet. */
 106 #define MLX5_CQE_RX_IPV6_PACKET (1u << 2)
 107
 108 /* IPv4 packet. */
 109 #define MLX5_CQE_RX_IPV4_PACKET (1u << 3)
 110
 111 /* TCP packet. */
 112 #define MLX5_CQE_RX_TCP_PACKET (1u << 4)
 113
 114 /* UDP packet. */
 115 #define MLX5_CQE_RX_UDP_PACKET (1u << 5)
 116
 117 /* IP is fragmented. */
 118 #define MLX5_CQE_RX_IP_FRAG_PACKET (1u << 7)
 119
 120 /* L2 header is valid. */
 121 #define MLX5_CQE_RX_L2_HDR_VALID (1u << 8)
 122
 123 /* L3 header is valid. */
 124 #define MLX5_CQE_RX_L3_HDR_VALID (1u << 9)
 125
 126 /* L4 header is valid. */
 127 #define MLX5_CQE_RX_L4_HDR_VALID (1u << 10)
 128
 129 /* Outer packet, 0 IPv4, 1 IPv6. */
 130 #define MLX5_CQE_RX_OUTER_PACKET (1u << 1)
 131
 132 /* Tunnel packet bit in the CQE. */
 133 #define MLX5_CQE_RX_TUNNEL_PACKET (1u << 0)
 134
 135 /* Inner L3 checksum offload (Tunneled packets only). */
 136 #define MLX5_ETH_WQE_L3_INNER_CSUM (1u << 4)
 137
 138 /* Inner L4 checksum offload (Tunneled packets only). */
 139 #define MLX5_ETH_WQE_L4_INNER_CSUM (1u << 5)
 140
 141 /* INVALID is used by packets matching no flow rules. */
 142 #define MLX5_FLOW_MARK_INVALID 0
 143
 144 /* Maximum allowed value to mark a packet. */
 145 #define MLX5_FLOW_MARK_MAX 0xfffff0
 146
 147 /* Default mark value used when none is provided. */
 148 #define MLX5_FLOW_MARK_DEFAULT 0xffffff
 149
 150 /* Subset of struct mlx5_wqe_eth_seg. */
 151 struct mlx5_wqe_eth_seg_small {
 152         uint32_t rsvd0;
 153         uint8_t cs_flags;
 154         uint8_t rsvd1;
 155         uint16_t mss;
 156         uint32_t rsvd2;
 157         uint16_t inline_hdr_sz;
 158         uint8_t inline_hdr[2];
 159 } __rte_aligned(MLX5_WQE_DWORD_SIZE);
 160
 161 struct mlx5_wqe_inl_small {
 162         uint32_t byte_cnt;
 163         uint8_t raw;
 164 } __rte_aligned(MLX5_WQE_DWORD_SIZE);
 165
 166 struct mlx5_wqe_ctrl {
 167         uint32_t ctrl0;
 168         uint32_t ctrl1;
 169         uint32_t ctrl2;
 170         uint32_t ctrl3;
 171 } __rte_aligned(MLX5_WQE_DWORD_SIZE);
 172
 173 /* Small common part of the WQE. */
 174 struct mlx5_wqe {
 175         uint32_t ctrl[4];
 176         struct mlx5_wqe_eth_seg_small eseg;
 177 };
 178
 179 /* Vectorize WQE header. */
 180 struct mlx5_wqe_v {
 181         rte_v128u32_t ctrl;
 182         rte_v128u32_t eseg;
 183 };
 184
 185 /* WQE. */
 186 struct mlx5_wqe64 {
 187         struct mlx5_wqe hdr;
 188         uint8_t raw[32];
 189 } __rte_aligned(MLX5_WQE_SIZE);
 190
 191 /* MPW mode. */
 192 enum mlx5_mpw_mode {
 193         MLX5_MPW_DISABLED,
 194         MLX5_MPW,
 195         MLX5_MPW_ENHANCED, /* Enhanced Multi-Packet Send WQE, a.k.a MPWv2. */
 196 };
 197
 198 /* MPW session status. */
 199 enum mlx5_mpw_state {
 200         MLX5_MPW_STATE_OPENED,
 201         MLX5_MPW_INL_STATE_OPENED,
 202         MLX5_MPW_ENHANCED_STATE_OPENED,
 203         MLX5_MPW_STATE_CLOSED,
 204 };
 205
 206 /* MPW session descriptor. */
 207 struct mlx5_mpw {
 208         enum mlx5_mpw_state state;
 209         unsigned int pkts_n;
 210         unsigned int len;
 211         unsigned int total_len;
 212         volatile struct mlx5_wqe *wqe;
 213         union {
 214                 volatile struct mlx5_wqe_data_seg *dseg[MLX5_MPW_DSEG_MAX];
 215                 volatile uint8_t *raw;
 216         } data;
 217 };
 218
 219 /* CQ element structure - should be equal to the cache line size */
 220 struct mlx5_cqe {
 221 #if (RTE_CACHE_LINE_SIZE == 128)
 222         uint8_t padding[64];
 223 #endif
 224         uint8_t pkt_info;
 225         uint8_t rsvd0[11];
 226         uint32_t rx_hash_res;
 227         uint8_t rx_hash_type;
 228         uint8_t rsvd1[11];
 229         uint16_t hdr_type_etc;
 230         uint16_t vlan_info;
 231         uint8_t rsvd2[12];
 232         uint32_t byte_cnt;
 233         uint64_t timestamp;
 234         uint32_t sop_drop_qpn;
 235         uint16_t wqe_counter;
 236         uint8_t rsvd4;
 237         uint8_t op_own;
 238 };
 239
 240 /**
 241  * Convert a user mark to flow mark.
 242  *
 243  * @param val
 244  *   Mark value to convert.
 245  *
 246  * @return
 247  *   Converted mark value.
 248  */
 249 static inline uint32_t
 250 mlx5_flow_mark_set(uint32_t val)
 251 {
 252         uint32_t ret;
 253
 254         /*
 255          * Add one to the user value to differentiate un-marked flows from
 256          * marked flows, if the ID is equal to MLX5_FLOW_MARK_DEFAULT it
 257          * remains untouched.
 258          */
 259         if (val != MLX5_FLOW_MARK_DEFAULT)
 260                 ++val;
 261 #if RTE_BYTE_ORDER == RTE_LITTLE_ENDIAN
 262         /*
 263          * Mark is 24 bits (minus reserved values) but is stored on a 32 bit
 264          * word, byte-swapped by the kernel on little-endian systems. In this
 265          * case, left-shifting the resulting big-endian value ensures the
 266          * least significant 24 bits are retained when converting it back.
 267          */
 268         ret = rte_cpu_to_be_32(val) >> 8;
 269 #else
 270         ret = val;
 271 #endif
 272         return ret;
 273 }
 274
 275 /**
 276  * Convert a mark to user mark.
 277  *
 278  * @param val
 279  *   Mark value to convert.
 280  *
 281  * @return
 282  *   Converted mark value.
 283  */
 284 static inline uint32_t
 285 mlx5_flow_mark_get(uint32_t val)
 286 {
 287         /*
 288          * Subtract one from the retrieved value. It was added by
 289          * mlx5_flow_mark_set() to distinguish unmarked flows.
 290          */
 291 #if RTE_BYTE_ORDER == RTE_LITTLE_ENDIAN
 292         return (val >> 8) - 1;
 293 #else
 294         return val - 1;
 295 #endif
 296 }
 297
 298 #endif /* RTE_PMD_MLX5_PRM_H_ */