drivers/net/mlx5/mlx5_rxq.c

   1 /*-
   2  *   BSD LICENSE
   3  *
   4  *   Copyright 2015 6WIND S.A.
   5  *   Copyright 2015 Mellanox.
   6  *
   7  *   Redistribution and use in source and binary forms, with or without
   8  *   modification, are permitted provided that the following conditions
   9  *   are met:
  10  *
  11  *     * Redistributions of source code must retain the above copyright
  12  *       notice, this list of conditions and the following disclaimer.
  13  *     * Redistributions in binary form must reproduce the above copyright
  14  *       notice, this list of conditions and the following disclaimer in
  15  *       the documentation and/or other materials provided with the
  16  *       distribution.
  17  *     * Neither the name of 6WIND S.A. nor the names of its
  18  *       contributors may be used to endorse or promote products derived
  19  *       from this software without specific prior written permission.
  20  *
  21  *   THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS
  22  *   "AS IS" AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT
  23  *   LIMITED TO, THE IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR
  24  *   A PARTICULAR PURPOSE ARE DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT
  25  *   OWNER OR CONTRIBUTORS BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL,
  26  *   SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT
  27  *   LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF USE,
  28  *   DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON ANY
  29  *   THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT
  30  *   (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE
  31  *   OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
  32  */
  33
  34 #include <stddef.h>
  35 #include <assert.h>
  36 #include <errno.h>
  37 #include <string.h>
  38 #include <stdint.h>
  39 #include <fcntl.h>
  40
  41 /* Verbs header. */
  42 /* ISO C doesn't support unnamed structs/unions, disabling -pedantic. */
  43 #ifdef PEDANTIC
  44 #pragma GCC diagnostic ignored "-Wpedantic"
  45 #endif
  46 #include <infiniband/verbs.h>
  47 #include <infiniband/mlx5dv.h>
  48 #ifdef PEDANTIC
  49 #pragma GCC diagnostic error "-Wpedantic"
  50 #endif
  51
  52 #include <rte_mbuf.h>
  53 #include <rte_malloc.h>
  54 #include <rte_ethdev.h>
  55 #include <rte_common.h>
  56 #include <rte_interrupts.h>
  57 #include <rte_debug.h>
  58 #include <rte_io.h>
  59
  60 #include "mlx5.h"
  61 #include "mlx5_rxtx.h"
  62 #include "mlx5_utils.h"
  63 #include "mlx5_autoconf.h"
  64 #include "mlx5_defs.h"
  65
  66 /* Initialization data for hash RX queues. */
  67 const struct hash_rxq_init hash_rxq_init[] = {
  68         [HASH_RXQ_TCPV4] = {
  69                 .hash_fields = (IBV_RX_HASH_SRC_IPV4 |
  70                                 IBV_RX_HASH_DST_IPV4 |
  71                                 IBV_RX_HASH_SRC_PORT_TCP |
  72                                 IBV_RX_HASH_DST_PORT_TCP),
  73                 .dpdk_rss_hf = ETH_RSS_NONFRAG_IPV4_TCP,
  74                 .flow_priority = 0,
  75                 .flow_spec.tcp_udp = {
  76                         .type = IBV_FLOW_SPEC_TCP,
  77                         .size = sizeof(hash_rxq_init[0].flow_spec.tcp_udp),
  78                 },
  79                 .underlayer = &hash_rxq_init[HASH_RXQ_IPV4],
  80         },
  81         [HASH_RXQ_UDPV4] = {
  82                 .hash_fields = (IBV_RX_HASH_SRC_IPV4 |
  83                                 IBV_RX_HASH_DST_IPV4 |
  84                                 IBV_RX_HASH_SRC_PORT_UDP |
  85                                 IBV_RX_HASH_DST_PORT_UDP),
  86                 .dpdk_rss_hf = ETH_RSS_NONFRAG_IPV4_UDP,
  87                 .flow_priority = 0,
  88                 .flow_spec.tcp_udp = {
  89                         .type = IBV_FLOW_SPEC_UDP,
  90                         .size = sizeof(hash_rxq_init[0].flow_spec.tcp_udp),
  91                 },
  92                 .underlayer = &hash_rxq_init[HASH_RXQ_IPV4],
  93         },
  94         [HASH_RXQ_IPV4] = {
  95                 .hash_fields = (IBV_RX_HASH_SRC_IPV4 |
  96                                 IBV_RX_HASH_DST_IPV4),
  97                 .dpdk_rss_hf = (ETH_RSS_IPV4 |
  98                                 ETH_RSS_FRAG_IPV4),
  99                 .flow_priority = 1,
 100                 .flow_spec.ipv4 = {
 101                         .type = IBV_FLOW_SPEC_IPV4,
 102                         .size = sizeof(hash_rxq_init[0].flow_spec.ipv4),
 103                 },
 104                 .underlayer = &hash_rxq_init[HASH_RXQ_ETH],
 105         },
 106         [HASH_RXQ_TCPV6] = {
 107                 .hash_fields = (IBV_RX_HASH_SRC_IPV6 |
 108                                 IBV_RX_HASH_DST_IPV6 |
 109                                 IBV_RX_HASH_SRC_PORT_TCP |
 110                                 IBV_RX_HASH_DST_PORT_TCP),
 111                 .dpdk_rss_hf = ETH_RSS_NONFRAG_IPV6_TCP,
 112                 .flow_priority = 0,
 113                 .flow_spec.tcp_udp = {
 114                         .type = IBV_FLOW_SPEC_TCP,
 115                         .size = sizeof(hash_rxq_init[0].flow_spec.tcp_udp),
 116                 },
 117                 .underlayer = &hash_rxq_init[HASH_RXQ_IPV6],
 118         },
 119         [HASH_RXQ_UDPV6] = {
 120                 .hash_fields = (IBV_RX_HASH_SRC_IPV6 |
 121                                 IBV_RX_HASH_DST_IPV6 |
 122                                 IBV_RX_HASH_SRC_PORT_UDP |
 123                                 IBV_RX_HASH_DST_PORT_UDP),
 124                 .dpdk_rss_hf = ETH_RSS_NONFRAG_IPV6_UDP,
 125                 .flow_priority = 0,
 126                 .flow_spec.tcp_udp = {
 127                         .type = IBV_FLOW_SPEC_UDP,
 128                         .size = sizeof(hash_rxq_init[0].flow_spec.tcp_udp),
 129                 },
 130                 .underlayer = &hash_rxq_init[HASH_RXQ_IPV6],
 131         },
 132         [HASH_RXQ_IPV6] = {
 133                 .hash_fields = (IBV_RX_HASH_SRC_IPV6 |
 134                                 IBV_RX_HASH_DST_IPV6),
 135                 .dpdk_rss_hf = (ETH_RSS_IPV6 |
 136                                 ETH_RSS_FRAG_IPV6),
 137                 .flow_priority = 1,
 138                 .flow_spec.ipv6 = {
 139                         .type = IBV_FLOW_SPEC_IPV6,
 140                         .size = sizeof(hash_rxq_init[0].flow_spec.ipv6),
 141                 },
 142                 .underlayer = &hash_rxq_init[HASH_RXQ_ETH],
 143         },
 144         [HASH_RXQ_ETH] = {
 145                 .hash_fields = 0,
 146                 .dpdk_rss_hf = 0,
 147                 .flow_priority = 2,
 148                 .flow_spec.eth = {
 149                         .type = IBV_FLOW_SPEC_ETH,
 150                         .size = sizeof(hash_rxq_init[0].flow_spec.eth),
 151                 },
 152                 .underlayer = NULL,
 153         },
 154 };
 155
 156 /* Number of entries in hash_rxq_init[]. */
 157 const unsigned int hash_rxq_init_n = RTE_DIM(hash_rxq_init);
 158
 159 /* Initialization data for hash RX queue indirection tables. */
 160 static const struct ind_table_init ind_table_init[] = {
 161         {
 162                 .max_size = -1u, /* Superseded by HW limitations. */
 163                 .hash_types =
 164                         1 << HASH_RXQ_TCPV4 |
 165                         1 << HASH_RXQ_UDPV4 |
 166                         1 << HASH_RXQ_IPV4 |
 167                         1 << HASH_RXQ_TCPV6 |
 168                         1 << HASH_RXQ_UDPV6 |
 169                         1 << HASH_RXQ_IPV6 |
 170                         0,
 171                 .hash_types_n = 6,
 172         },
 173         {
 174                 .max_size = 1,
 175                 .hash_types = 1 << HASH_RXQ_ETH,
 176                 .hash_types_n = 1,
 177         },
 178 };
 179
 180 #define IND_TABLE_INIT_N RTE_DIM(ind_table_init)
 181
 182 /* Default RSS hash key also used for ConnectX-3. */
 183 uint8_t rss_hash_default_key[] = {
 184         0x2c, 0xc6, 0x81, 0xd1,
 185         0x5b, 0xdb, 0xf4, 0xf7,
 186         0xfc, 0xa2, 0x83, 0x19,
 187         0xdb, 0x1a, 0x3e, 0x94,
 188         0x6b, 0x9e, 0x38, 0xd9,
 189         0x2c, 0x9c, 0x03, 0xd1,
 190         0xad, 0x99, 0x44, 0xa7,
 191         0xd9, 0x56, 0x3d, 0x59,
 192         0x06, 0x3c, 0x25, 0xf3,
 193         0xfc, 0x1f, 0xdc, 0x2a,
 194 };
 195
 196 /* Length of the default RSS hash key. */
 197 const size_t rss_hash_default_key_len = sizeof(rss_hash_default_key);
 198
 199 /**
 200  * Populate flow steering rule for a given hash RX queue type using
 201  * information from hash_rxq_init[]. Nothing is written to flow_attr when
 202  * flow_attr_size is not large enough, but the required size is still returned.
 203  *
 204  * @param priv
 205  *   Pointer to private structure.
 206  * @param[out] flow_attr
 207  *   Pointer to flow attribute structure to fill. Note that the allocated
 208  *   area must be larger and large enough to hold all flow specifications.
 209  * @param flow_attr_size
 210  *   Entire size of flow_attr and trailing room for flow specifications.
 211  * @param type
 212  *   Hash RX queue type to use for flow steering rule.
 213  *
 214  * @return
 215  *   Total size of the flow attribute buffer. No errors are defined.
 216  */
 217 size_t
 218 priv_flow_attr(struct priv *priv, struct ibv_flow_attr *flow_attr,
 219                size_t flow_attr_size, enum hash_rxq_type type)
 220 {
 221         size_t offset = sizeof(*flow_attr);
 222         const struct hash_rxq_init *init = &hash_rxq_init[type];
 223
 224         assert(priv != NULL);
 225         assert((size_t)type < RTE_DIM(hash_rxq_init));
 226         do {
 227                 offset += init->flow_spec.hdr.size;
 228                 init = init->underlayer;
 229         } while (init != NULL);
 230         if (offset > flow_attr_size)
 231                 return offset;
 232         flow_attr_size = offset;
 233         init = &hash_rxq_init[type];
 234         *flow_attr = (struct ibv_flow_attr){
 235                 .type = IBV_FLOW_ATTR_NORMAL,
 236                 /* Priorities < 3 are reserved for flow director. */
 237                 .priority = init->flow_priority + 3,
 238                 .num_of_specs = 0,
 239                 .port = priv->port,
 240                 .flags = 0,
 241         };
 242         do {
 243                 offset -= init->flow_spec.hdr.size;
 244                 memcpy((void *)((uintptr_t)flow_attr + offset),
 245                        &init->flow_spec,
 246                        init->flow_spec.hdr.size);
 247                 ++flow_attr->num_of_specs;
 248                 init = init->underlayer;
 249         } while (init != NULL);
 250         return flow_attr_size;
 251 }
 252
 253 /**
 254  * Convert hash type position in indirection table initializer to
 255  * hash RX queue type.
 256  *
 257  * @param table
 258  *   Indirection table initializer.
 259  * @param pos
 260  *   Hash type position.
 261  *
 262  * @return
 263  *   Hash RX queue type.
 264  */
 265 static enum hash_rxq_type
 266 hash_rxq_type_from_pos(const struct ind_table_init *table, unsigned int pos)
 267 {
 268         enum hash_rxq_type type = HASH_RXQ_TCPV4;
 269
 270         assert(pos < table->hash_types_n);
 271         do {
 272                 if ((table->hash_types & (1 << type)) && (pos-- == 0))
 273                         break;
 274                 ++type;
 275         } while (1);
 276         return type;
 277 }
 278
 279 /**
 280  * Filter out disabled hash RX queue types from ind_table_init[].
 281  *
 282  * @param priv
 283  *   Pointer to private structure.
 284  * @param[out] table
 285  *   Output table.
 286  *
 287  * @return
 288  *   Number of table entries.
 289  */
 290 static unsigned int
 291 priv_make_ind_table_init(struct priv *priv,
 292                          struct ind_table_init (*table)[IND_TABLE_INIT_N])
 293 {
 294         uint64_t rss_hf;
 295         unsigned int i;
 296         unsigned int j;
 297         unsigned int table_n = 0;
 298         /* Mandatory to receive frames not handled by normal hash RX queues. */
 299         unsigned int hash_types_sup = 1 << HASH_RXQ_ETH;
 300
 301         rss_hf = priv->rss_hf;
 302         /* Process other protocols only if more than one queue. */
 303         if (priv->rxqs_n > 1)
 304                 for (i = 0; (i != hash_rxq_init_n); ++i)
 305                         if (rss_hf & hash_rxq_init[i].dpdk_rss_hf)
 306                                 hash_types_sup |= (1 << i);
 307
 308         /* Filter out entries whose protocols are not in the set. */
 309         for (i = 0, j = 0; (i != IND_TABLE_INIT_N); ++i) {
 310                 unsigned int nb;
 311                 unsigned int h;
 312
 313                 /* j is increased only if the table has valid protocols. */
 314                 assert(j <= i);
 315                 (*table)[j] = ind_table_init[i];
 316                 (*table)[j].hash_types &= hash_types_sup;
 317                 for (h = 0, nb = 0; (h != hash_rxq_init_n); ++h)
 318                         if (((*table)[j].hash_types >> h) & 0x1)
 319                                 ++nb;
 320                 (*table)[i].hash_types_n = nb;
 321                 if (nb) {
 322                         ++table_n;
 323                         ++j;
 324                 }
 325         }
 326         return table_n;
 327 }
 328
 329 /**
 330  * Initialize hash RX queues and indirection table.
 331  *
 332  * @param priv
 333  *   Pointer to private structure.
 334  *
 335  * @return
 336  *   0 on success, errno value on failure.
 337  */
 338 int
 339 priv_create_hash_rxqs(struct priv *priv)
 340 {
 341         struct ibv_wq *wqs[priv->reta_idx_n];
 342         struct ind_table_init ind_table_init[IND_TABLE_INIT_N];
 343         unsigned int ind_tables_n =
 344                 priv_make_ind_table_init(priv, &ind_table_init);
 345         unsigned int hash_rxqs_n = 0;
 346         struct hash_rxq (*hash_rxqs)[] = NULL;
 347         struct ibv_rwq_ind_table *(*ind_tables)[] = NULL;
 348         unsigned int i;
 349         unsigned int j;
 350         unsigned int k;
 351         int err = 0;
 352
 353         assert(priv->ind_tables == NULL);
 354         assert(priv->ind_tables_n == 0);
 355         assert(priv->hash_rxqs == NULL);
 356         assert(priv->hash_rxqs_n == 0);
 357         assert(priv->pd != NULL);
 358         assert(priv->ctx != NULL);
 359         if (priv->isolated)
 360                 return 0;
 361         if (priv->rxqs_n == 0)
 362                 return EINVAL;
 363         assert(priv->rxqs != NULL);
 364         if (ind_tables_n == 0) {
 365                 ERROR("all hash RX queue types have been filtered out,"
 366                       " indirection table cannot be created");
 367                 return EINVAL;
 368         }
 369         if (priv->rxqs_n & (priv->rxqs_n - 1)) {
 370                 INFO("%u RX queues are configured, consider rounding this"
 371                      " number to the next power of two for better balancing",
 372                      priv->rxqs_n);
 373                 DEBUG("indirection table extended to assume %u WQs",
 374                       priv->reta_idx_n);
 375         }
 376         for (i = 0; (i != priv->reta_idx_n); ++i) {
 377                 struct rxq_ctrl *rxq_ctrl;
 378
 379                 rxq_ctrl = container_of((*priv->rxqs)[(*priv->reta_idx)[i]],
 380                                         struct rxq_ctrl, rxq);
 381                 wqs[i] = rxq_ctrl->wq;
 382         }
 383         /* Get number of hash RX queues to configure. */
 384         for (i = 0, hash_rxqs_n = 0; (i != ind_tables_n); ++i)
 385                 hash_rxqs_n += ind_table_init[i].hash_types_n;
 386         DEBUG("allocating %u hash RX queues for %u WQs, %u indirection tables",
 387               hash_rxqs_n, priv->rxqs_n, ind_tables_n);
 388         /* Create indirection tables. */
 389         ind_tables = rte_calloc(__func__, ind_tables_n,
 390                                 sizeof((*ind_tables)[0]), 0);
 391         if (ind_tables == NULL) {
 392                 err = ENOMEM;
 393                 ERROR("cannot allocate indirection tables container: %s",
 394                       strerror(err));
 395                 goto error;
 396         }
 397         for (i = 0; (i != ind_tables_n); ++i) {
 398                 struct ibv_rwq_ind_table_init_attr ind_init_attr = {
 399                         .log_ind_tbl_size = 0, /* Set below. */
 400                         .ind_tbl = wqs,
 401                         .comp_mask = 0,
 402                 };
 403                 unsigned int ind_tbl_size = ind_table_init[i].max_size;
 404                 struct ibv_rwq_ind_table *ind_table;
 405
 406                 if (priv->reta_idx_n < ind_tbl_size)
 407                         ind_tbl_size = priv->reta_idx_n;
 408                 ind_init_attr.log_ind_tbl_size = log2above(ind_tbl_size);
 409                 errno = 0;
 410                 ind_table = ibv_create_rwq_ind_table(priv->ctx,
 411                                                      &ind_init_attr);
 412                 if (ind_table != NULL) {
 413                         (*ind_tables)[i] = ind_table;
 414                         continue;
 415                 }
 416                 /* Not clear whether errno is set. */
 417                 err = (errno ? errno : EINVAL);
 418                 ERROR("RX indirection table creation failed with error %d: %s",
 419                       err, strerror(err));
 420                 goto error;
 421         }
 422         /* Allocate array that holds hash RX queues and related data. */
 423         hash_rxqs = rte_calloc(__func__, hash_rxqs_n,
 424                                sizeof((*hash_rxqs)[0]), 0);
 425         if (hash_rxqs == NULL) {
 426                 err = ENOMEM;
 427                 ERROR("cannot allocate hash RX queues container: %s",
 428                       strerror(err));
 429                 goto error;
 430         }
 431         for (i = 0, j = 0, k = 0;
 432              ((i != hash_rxqs_n) && (j != ind_tables_n));
 433              ++i) {
 434                 struct hash_rxq *hash_rxq = &(*hash_rxqs)[i];
 435                 enum hash_rxq_type type =
 436                         hash_rxq_type_from_pos(&ind_table_init[j], k);
 437                 struct rte_eth_rss_conf *priv_rss_conf =
 438                         (*priv->rss_conf)[type];
 439                 struct ibv_rx_hash_conf hash_conf = {
 440                         .rx_hash_function = IBV_RX_HASH_FUNC_TOEPLITZ,
 441                         .rx_hash_key_len = (priv_rss_conf ?
 442                                             priv_rss_conf->rss_key_len :
 443                                             rss_hash_default_key_len),
 444                         .rx_hash_key = (priv_rss_conf ?
 445                                         priv_rss_conf->rss_key :
 446                                         rss_hash_default_key),
 447                         .rx_hash_fields_mask = hash_rxq_init[type].hash_fields,
 448                 };
 449                 struct ibv_qp_init_attr_ex qp_init_attr = {
 450                         .qp_type = IBV_QPT_RAW_PACKET,
 451                         .comp_mask = (IBV_QP_INIT_ATTR_PD |
 452                                       IBV_QP_INIT_ATTR_IND_TABLE |
 453                                       IBV_QP_INIT_ATTR_RX_HASH),
 454                         .rx_hash_conf = hash_conf,
 455                         .rwq_ind_tbl = (*ind_tables)[j],
 456                         .pd = priv->pd,
 457                 };
 458
 459                 DEBUG("using indirection table %u for hash RX queue %u type %d",
 460                       j, i, type);
 461                 *hash_rxq = (struct hash_rxq){
 462                         .priv = priv,
 463                         .qp = ibv_create_qp_ex(priv->ctx, &qp_init_attr),
 464                         .type = type,
 465                 };
 466                 if (hash_rxq->qp == NULL) {
 467                         err = (errno ? errno : EINVAL);
 468                         ERROR("Hash RX QP creation failure: %s",
 469                               strerror(err));
 470                         goto error;
 471                 }
 472                 if (++k < ind_table_init[j].hash_types_n)
 473                         continue;
 474                 /* Switch to the next indirection table and reset hash RX
 475                  * queue type array index. */
 476                 ++j;
 477                 k = 0;
 478         }
 479         priv->ind_tables = ind_tables;
 480         priv->ind_tables_n = ind_tables_n;
 481         priv->hash_rxqs = hash_rxqs;
 482         priv->hash_rxqs_n = hash_rxqs_n;
 483         assert(err == 0);
 484         return 0;
 485 error:
 486         if (hash_rxqs != NULL) {
 487                 for (i = 0; (i != hash_rxqs_n); ++i) {
 488                         struct ibv_qp *qp = (*hash_rxqs)[i].qp;
 489
 490                         if (qp == NULL)
 491                                 continue;
 492                         claim_zero(ibv_destroy_qp(qp));
 493                 }
 494                 rte_free(hash_rxqs);
 495         }
 496         if (ind_tables != NULL) {
 497                 for (j = 0; (j != ind_tables_n); ++j) {
 498                         struct ibv_rwq_ind_table *ind_table =
 499                                 (*ind_tables)[j];
 500
 501                         if (ind_table == NULL)
 502                                 continue;
 503                         claim_zero(ibv_destroy_rwq_ind_table(ind_table));
 504                 }
 505                 rte_free(ind_tables);
 506         }
 507         return err;
 508 }
 509
 510 /**
 511  * Clean up hash RX queues and indirection table.
 512  *
 513  * @param priv
 514  *   Pointer to private structure.
 515  */
 516 void
 517 priv_destroy_hash_rxqs(struct priv *priv)
 518 {
 519         unsigned int i;
 520
 521         DEBUG("destroying %u hash RX queues", priv->hash_rxqs_n);
 522         if (priv->hash_rxqs_n == 0) {
 523                 assert(priv->hash_rxqs == NULL);
 524                 assert(priv->ind_tables == NULL);
 525                 return;
 526         }
 527         for (i = 0; (i != priv->hash_rxqs_n); ++i) {
 528                 struct hash_rxq *hash_rxq = &(*priv->hash_rxqs)[i];
 529                 unsigned int j, k;
 530
 531                 assert(hash_rxq->priv == priv);
 532                 assert(hash_rxq->qp != NULL);
 533                 /* Also check that there are no remaining flows. */
 534                 for (j = 0; (j != RTE_DIM(hash_rxq->special_flow)); ++j)
 535                         for (k = 0;
 536                              (k != RTE_DIM(hash_rxq->special_flow[j]));
 537                              ++k)
 538                                 assert(hash_rxq->special_flow[j][k] == NULL);
 539                 for (j = 0; (j != RTE_DIM(hash_rxq->mac_flow)); ++j)
 540                         for (k = 0; (k != RTE_DIM(hash_rxq->mac_flow[j])); ++k)
 541                                 assert(hash_rxq->mac_flow[j][k] == NULL);
 542                 claim_zero(ibv_destroy_qp(hash_rxq->qp));
 543         }
 544         priv->hash_rxqs_n = 0;
 545         rte_free(priv->hash_rxqs);
 546         priv->hash_rxqs = NULL;
 547         for (i = 0; (i != priv->ind_tables_n); ++i) {
 548                 struct ibv_rwq_ind_table *ind_table =
 549                         (*priv->ind_tables)[i];
 550
 551                 assert(ind_table != NULL);
 552                 claim_zero(ibv_destroy_rwq_ind_table(ind_table));
 553         }
 554         priv->ind_tables_n = 0;
 555         rte_free(priv->ind_tables);
 556         priv->ind_tables = NULL;
 557 }
 558
 559 /**
 560  * Check whether a given flow type is allowed.
 561  *
 562  * @param priv
 563  *   Pointer to private structure.
 564  * @param type
 565  *   Flow type to check.
 566  *
 567  * @return
 568  *   Nonzero if the given flow type is allowed.
 569  */
 570 int
 571 priv_allow_flow_type(struct priv *priv, enum hash_rxq_flow_type type)
 572 {
 573         /* Only FLOW_TYPE_PROMISC is allowed when promiscuous mode
 574          * has been requested. */
 575         if (priv->promisc_req)
 576                 return type == HASH_RXQ_FLOW_TYPE_PROMISC;
 577         switch (type) {
 578         case HASH_RXQ_FLOW_TYPE_PROMISC:
 579                 return !!priv->promisc_req;
 580         case HASH_RXQ_FLOW_TYPE_ALLMULTI:
 581                 return !!priv->allmulti_req;
 582         case HASH_RXQ_FLOW_TYPE_BROADCAST:
 583         case HASH_RXQ_FLOW_TYPE_IPV6MULTI:
 584                 /* If allmulti is enabled, broadcast and ipv6multi
 585                  * are unnecessary. */
 586                 return !priv->allmulti_req;
 587         case HASH_RXQ_FLOW_TYPE_MAC:
 588                 return 1;
 589         default:
 590                 /* Unsupported flow type is not allowed. */
 591                 return 0;
 592         }
 593         return 0;
 594 }
 595
 596 /**
 597  * Automatically enable/disable flows according to configuration.
 598  *
 599  * @param priv
 600  *   Private structure.
 601  *
 602  * @return
 603  *   0 on success, errno value on failure.
 604  */
 605 int
 606 priv_rehash_flows(struct priv *priv)
 607 {
 608         enum hash_rxq_flow_type i;
 609
 610         for (i = HASH_RXQ_FLOW_TYPE_PROMISC;
 611                         i != RTE_DIM((*priv->hash_rxqs)[0].special_flow);
 612                         ++i)
 613                 if (!priv_allow_flow_type(priv, i)) {
 614                         priv_special_flow_disable(priv, i);
 615                 } else {
 616                         int ret = priv_special_flow_enable(priv, i);
 617
 618                         if (ret)
 619                                 return ret;
 620                 }
 621         if (priv_allow_flow_type(priv, HASH_RXQ_FLOW_TYPE_MAC))
 622                 return priv_mac_addrs_enable(priv);
 623         priv_mac_addrs_disable(priv);
 624         return 0;
 625 }
 626
 627 /**
 628  * Allocate RX queue elements.
 629  *
 630  * @param rxq_ctrl
 631  *   Pointer to RX queue structure.
 632  * @param elts_n
 633  *   Number of elements to allocate.
 634  *
 635  * @return
 636  *   0 on success, errno value on failure.
 637  */
 638 static int
 639 rxq_alloc_elts(struct rxq_ctrl *rxq_ctrl, unsigned int elts_n)
 640 {
 641         const unsigned int sges_n = 1 << rxq_ctrl->rxq.sges_n;
 642         unsigned int i;
 643         int ret = 0;
 644
 645         /* Iterate on segments. */
 646         for (i = 0; (i != elts_n); ++i) {
 647                 struct rte_mbuf *buf;
 648                 volatile struct mlx5_wqe_data_seg *scat =
 649                         &(*rxq_ctrl->rxq.wqes)[i];
 650
 651                 buf = rte_pktmbuf_alloc(rxq_ctrl->rxq.mp);
 652                 if (buf == NULL) {
 653                         ERROR("%p: empty mbuf pool", (void *)rxq_ctrl);
 654                         ret = ENOMEM;
 655                         goto error;
 656                 }
 657                 /* Headroom is reserved by rte_pktmbuf_alloc(). */
 658                 assert(DATA_OFF(buf) == RTE_PKTMBUF_HEADROOM);
 659                 /* Buffer is supposed to be empty. */
 660                 assert(rte_pktmbuf_data_len(buf) == 0);
 661                 assert(rte_pktmbuf_pkt_len(buf) == 0);
 662                 assert(!buf->next);
 663                 /* Only the first segment keeps headroom. */
 664                 if (i % sges_n)
 665                         SET_DATA_OFF(buf, 0);
 666                 PORT(buf) = rxq_ctrl->rxq.port_id;
 667                 DATA_LEN(buf) = rte_pktmbuf_tailroom(buf);
 668                 PKT_LEN(buf) = DATA_LEN(buf);
 669                 NB_SEGS(buf) = 1;
 670                 /* scat->addr must be able to store a pointer. */
 671                 assert(sizeof(scat->addr) >= sizeof(uintptr_t));
 672                 *scat = (struct mlx5_wqe_data_seg){
 673                         .addr =
 674                             rte_cpu_to_be_64(rte_pktmbuf_mtod(buf, uintptr_t)),
 675                         .byte_count = rte_cpu_to_be_32(DATA_LEN(buf)),
 676                         .lkey = rte_cpu_to_be_32(rxq_ctrl->mr->lkey),
 677                 };
 678                 (*rxq_ctrl->rxq.elts)[i] = buf;
 679         }
 680         if (rxq_check_vec_support(&rxq_ctrl->rxq) > 0) {
 681                 struct rxq *rxq = &rxq_ctrl->rxq;
 682                 struct rte_mbuf *mbuf_init = &rxq->fake_mbuf;
 683
 684                 assert(rxq->elts_n == rxq->cqe_n);
 685                 /* Initialize default rearm_data for vPMD. */
 686                 mbuf_init->data_off = RTE_PKTMBUF_HEADROOM;
 687                 rte_mbuf_refcnt_set(mbuf_init, 1);
 688                 mbuf_init->nb_segs = 1;
 689                 mbuf_init->port = rxq->port_id;
 690                 /*
 691                  * prevent compiler reordering:
 692                  * rearm_data covers previous fields.
 693                  */
 694                 rte_compiler_barrier();
 695                 rxq->mbuf_initializer = *(uint64_t *)&mbuf_init->rearm_data;
 696                 /* Padding with a fake mbuf for vectorized Rx. */
 697                 for (i = 0; i < MLX5_VPMD_DESCS_PER_LOOP; ++i)
 698                         (*rxq->elts)[elts_n + i] = &rxq->fake_mbuf;
 699         }
 700         DEBUG("%p: allocated and configured %u segments (max %u packets)",
 701               (void *)rxq_ctrl, elts_n, elts_n / (1 << rxq_ctrl->rxq.sges_n));
 702         assert(ret == 0);
 703         return 0;
 704 error:
 705         elts_n = i;
 706         for (i = 0; (i != elts_n); ++i) {
 707                 if ((*rxq_ctrl->rxq.elts)[i] != NULL)
 708                         rte_pktmbuf_free_seg((*rxq_ctrl->rxq.elts)[i]);
 709                 (*rxq_ctrl->rxq.elts)[i] = NULL;
 710         }
 711         DEBUG("%p: failed, freed everything", (void *)rxq_ctrl);
 712         assert(ret > 0);
 713         return ret;
 714 }
 715
 716 /**
 717  * Free RX queue elements.
 718  *
 719  * @param rxq_ctrl
 720  *   Pointer to RX queue structure.
 721  */
 722 static void
 723 rxq_free_elts(struct rxq_ctrl *rxq_ctrl)
 724 {
 725         struct rxq *rxq = &rxq_ctrl->rxq;
 726         const uint16_t q_n = (1 << rxq->elts_n);
 727         const uint16_t q_mask = q_n - 1;
 728         uint16_t used = q_n - (rxq->rq_ci - rxq->rq_pi);
 729         uint16_t i;
 730
 731         DEBUG("%p: freeing WRs", (void *)rxq_ctrl);
 732         if (rxq->elts == NULL)
 733                 return;
 734         /**
 735          * Some mbuf in the Ring belongs to the application.  They cannot be
 736          * freed.
 737          */
 738         if (rxq_check_vec_support(rxq) > 0) {
 739                 for (i = 0; i < used; ++i)
 740                         (*rxq->elts)[(rxq->rq_ci + i) & q_mask] = NULL;
 741                 rxq->rq_pi = rxq->rq_ci;
 742         }
 743         for (i = 0; (i != (1u << rxq->elts_n)); ++i) {
 744                 if ((*rxq->elts)[i] != NULL)
 745                         rte_pktmbuf_free_seg((*rxq->elts)[i]);
 746                 (*rxq->elts)[i] = NULL;
 747         }
 748 }
 749
 750 /**
 751  * Clean up a RX queue.
 752  *
 753  * Destroy objects, free allocated memory and reset the structure for reuse.
 754  *
 755  * @param rxq_ctrl
 756  *   Pointer to RX queue structure.
 757  */
 758 void
 759 rxq_cleanup(struct rxq_ctrl *rxq_ctrl)
 760 {
 761         DEBUG("cleaning up %p", (void *)rxq_ctrl);
 762         rxq_free_elts(rxq_ctrl);
 763         if (rxq_ctrl->fdir_queue != NULL)
 764                 priv_fdir_queue_destroy(rxq_ctrl->priv, rxq_ctrl->fdir_queue);
 765         if (rxq_ctrl->wq != NULL)
 766                 claim_zero(ibv_destroy_wq(rxq_ctrl->wq));
 767         if (rxq_ctrl->cq != NULL)
 768                 claim_zero(ibv_destroy_cq(rxq_ctrl->cq));
 769         if (rxq_ctrl->channel != NULL)
 770                 claim_zero(ibv_destroy_comp_channel(rxq_ctrl->channel));
 771         if (rxq_ctrl->mr != NULL)
 772                 claim_zero(ibv_dereg_mr(rxq_ctrl->mr));
 773         memset(rxq_ctrl, 0, sizeof(*rxq_ctrl));
 774 }
 775
 776 /**
 777  * Initialize RX queue.
 778  *
 779  * @param tmpl
 780  *   Pointer to RX queue control template.
 781  *
 782  * @return
 783  *   0 on success, errno value on failure.
 784  */
 785 static inline int
 786 rxq_setup(struct rxq_ctrl *tmpl)
 787 {
 788         struct ibv_cq *ibcq = tmpl->cq;
 789         struct mlx5dv_cq cq_info;
 790         struct mlx5dv_rwq rwq;
 791         const uint16_t desc_n =
 792                 (1 << tmpl->rxq.elts_n) + tmpl->priv->rx_vec_en *
 793                 MLX5_VPMD_DESCS_PER_LOOP;
 794         struct rte_mbuf *(*elts)[desc_n] =
 795                 rte_calloc_socket("RXQ", 1, sizeof(*elts), 0, tmpl->socket);
 796         struct mlx5dv_obj obj;
 797         int ret = 0;
 798
 799         obj.cq.in = ibcq;
 800         obj.cq.out = &cq_info;
 801         obj.rwq.in = tmpl->wq;
 802         obj.rwq.out = &rwq;
 803         ret = mlx5dv_init_obj(&obj, MLX5DV_OBJ_CQ | MLX5DV_OBJ_RWQ);
 804         if (ret != 0) {
 805                 return -EINVAL;
 806         }
 807         if (cq_info.cqe_size != RTE_CACHE_LINE_SIZE) {
 808                 ERROR("Wrong MLX5_CQE_SIZE environment variable value: "
 809                       "it should be set to %u", RTE_CACHE_LINE_SIZE);
 810                 return EINVAL;
 811         }
 812         if (elts == NULL)
 813                 return ENOMEM;
 814         tmpl->rxq.rq_db = rwq.dbrec;
 815         tmpl->rxq.cqe_n = log2above(cq_info.cqe_cnt);
 816         tmpl->rxq.cq_ci = 0;
 817         tmpl->rxq.rq_ci = 0;
 818         tmpl->rxq.rq_pi = 0;
 819         tmpl->rxq.cq_db = cq_info.dbrec;
 820         tmpl->rxq.wqes =
 821                 (volatile struct mlx5_wqe_data_seg (*)[])
 822                 (uintptr_t)rwq.buf;
 823         tmpl->rxq.cqes =
 824                 (volatile struct mlx5_cqe (*)[])
 825                 (uintptr_t)cq_info.buf;
 826         tmpl->rxq.elts = elts;
 827         tmpl->rxq.cq_uar = cq_info.cq_uar;
 828         tmpl->rxq.cqn = cq_info.cqn;
 829         tmpl->rxq.cq_arm_sn = 0;
 830         return 0;
 831 }
 832
 833 /**
 834  * Configure a RX queue.
 835  *
 836  * @param dev
 837  *   Pointer to Ethernet device structure.
 838  * @param rxq_ctrl
 839  *   Pointer to RX queue structure.
 840  * @param desc
 841  *   Number of descriptors to configure in queue.
 842  * @param socket
 843  *   NUMA socket on which memory must be allocated.
 844  * @param[in] conf
 845  *   Thresholds parameters.
 846  * @param mp
 847  *   Memory pool for buffer allocations.
 848  *
 849  * @return
 850  *   0 on success, errno value on failure.
 851  */
 852 static int
 853 rxq_ctrl_setup(struct rte_eth_dev *dev, struct rxq_ctrl *rxq_ctrl,
 854                uint16_t desc, unsigned int socket,
 855                const struct rte_eth_rxconf *conf, struct rte_mempool *mp)
 856 {
 857         struct priv *priv = dev->data->dev_private;
 858         struct rxq_ctrl tmpl = {
 859                 .priv = priv,
 860                 .socket = socket,
 861                 .rxq = {
 862                         .elts_n = log2above(desc),
 863                         .mp = mp,
 864                         .rss_hash = priv->rxqs_n > 1,
 865                 },
 866         };
 867         struct ibv_wq_attr mod;
 868         union {
 869                 struct ibv_cq_init_attr_ex cq;
 870                 struct ibv_wq_init_attr wq;
 871                 struct ibv_cq_ex cq_attr;
 872         } attr;
 873         unsigned int mb_len = rte_pktmbuf_data_room_size(mp);
 874         unsigned int cqe_n = desc - 1;
 875         const uint16_t desc_n =
 876                 desc + priv->rx_vec_en * MLX5_VPMD_DESCS_PER_LOOP;
 877         struct rte_mbuf *(*elts)[desc_n] = NULL;
 878         int ret = 0;
 879
 880         (void)conf; /* Thresholds configuration (ignored). */
 881         /* Enable scattered packets support for this queue if necessary. */
 882         assert(mb_len >= RTE_PKTMBUF_HEADROOM);
 883         if (dev->data->dev_conf.rxmode.max_rx_pkt_len <=
 884             (mb_len - RTE_PKTMBUF_HEADROOM)) {
 885                 tmpl.rxq.sges_n = 0;
 886         } else if (dev->data->dev_conf.rxmode.enable_scatter) {
 887                 unsigned int size =
 888                         RTE_PKTMBUF_HEADROOM +
 889                         dev->data->dev_conf.rxmode.max_rx_pkt_len;
 890                 unsigned int sges_n;
 891
 892                 /*
 893                  * Determine the number of SGEs needed for a full packet
 894                  * and round it to the next power of two.
 895                  */
 896                 sges_n = log2above((size / mb_len) + !!(size % mb_len));
 897                 tmpl.rxq.sges_n = sges_n;
 898                 /* Make sure rxq.sges_n did not overflow. */
 899                 size = mb_len * (1 << tmpl.rxq.sges_n);
 900                 size -= RTE_PKTMBUF_HEADROOM;
 901                 if (size < dev->data->dev_conf.rxmode.max_rx_pkt_len) {
 902                         ERROR("%p: too many SGEs (%u) needed to handle"
 903                               " requested maximum packet size %u",
 904                               (void *)dev,
 905                               1 << sges_n,
 906                               dev->data->dev_conf.rxmode.max_rx_pkt_len);
 907                         return EOVERFLOW;
 908                 }
 909         } else {
 910                 WARN("%p: the requested maximum Rx packet size (%u) is"
 911                      " larger than a single mbuf (%u) and scattered"
 912                      " mode has not been requested",
 913                      (void *)dev,
 914                      dev->data->dev_conf.rxmode.max_rx_pkt_len,
 915                      mb_len - RTE_PKTMBUF_HEADROOM);
 916         }
 917         DEBUG("%p: maximum number of segments per packet: %u",
 918               (void *)dev, 1 << tmpl.rxq.sges_n);
 919         if (desc % (1 << tmpl.rxq.sges_n)) {
 920                 ERROR("%p: number of RX queue descriptors (%u) is not a"
 921                       " multiple of SGEs per packet (%u)",
 922                       (void *)dev,
 923                       desc,
 924                       1 << tmpl.rxq.sges_n);
 925                 return EINVAL;
 926         }
 927         /* Toggle RX checksum offload if hardware supports it. */
 928         if (priv->hw_csum)
 929                 tmpl.rxq.csum = !!dev->data->dev_conf.rxmode.hw_ip_checksum;
 930         if (priv->hw_csum_l2tun)
 931                 tmpl.rxq.csum_l2tun =
 932                         !!dev->data->dev_conf.rxmode.hw_ip_checksum;
 933         /* Use the entire RX mempool as the memory region. */
 934         tmpl.mr = mlx5_mp2mr(priv->pd, mp);
 935         if (tmpl.mr == NULL) {
 936                 ret = EINVAL;
 937                 ERROR("%p: MR creation failure: %s",
 938                       (void *)dev, strerror(ret));
 939                 goto error;
 940         }
 941         if (dev->data->dev_conf.intr_conf.rxq) {
 942                 tmpl.channel = ibv_create_comp_channel(priv->ctx);
 943                 if (tmpl.channel == NULL) {
 944                         ret = ENOMEM;
 945                         ERROR("%p: Rx interrupt completion channel creation"
 946                               " failure: %s",
 947                               (void *)dev, strerror(ret));
 948                         goto error;
 949                 }
 950         }
 951         attr.cq = (struct ibv_cq_init_attr_ex){
 952                 .comp_mask = 0,
 953         };
 954         if (priv->cqe_comp) {
 955                 attr.cq.comp_mask |= IBV_CQ_INIT_ATTR_MASK_FLAGS;
 956                 attr.cq.flags |= MLX5DV_CQ_INIT_ATTR_MASK_COMPRESSED_CQE;
 957                 /*
 958                  * For vectorized Rx, it must not be doubled in order to
 959                  * make cq_ci and rq_ci aligned.
 960                  */
 961                 if (rxq_check_vec_support(&tmpl.rxq) < 0)
 962                         cqe_n = (desc * 2) - 1; /* Double the number of CQEs. */
 963         }
 964         tmpl.cq = ibv_create_cq(priv->ctx, cqe_n, NULL, tmpl.channel, 0);
 965         if (tmpl.cq == NULL) {
 966                 ret = ENOMEM;
 967                 ERROR("%p: CQ creation failure: %s",
 968                       (void *)dev, strerror(ret));
 969                 goto error;
 970         }
 971         DEBUG("priv->device_attr.max_qp_wr is %d",
 972               priv->device_attr.orig_attr.max_qp_wr);
 973         DEBUG("priv->device_attr.max_sge is %d",
 974               priv->device_attr.orig_attr.max_sge);
 975         /* Configure VLAN stripping. */
 976         tmpl.rxq.vlan_strip = (priv->hw_vlan_strip &&
 977                                !!dev->data->dev_conf.rxmode.hw_vlan_strip);
 978         attr.wq = (struct ibv_wq_init_attr){
 979                 .wq_context = NULL, /* Could be useful in the future. */
 980                 .wq_type = IBV_WQT_RQ,
 981                 /* Max number of outstanding WRs. */
 982                 .max_wr = desc >> tmpl.rxq.sges_n,
 983                 /* Max number of scatter/gather elements in a WR. */
 984                 .max_sge = 1 << tmpl.rxq.sges_n,
 985                 .pd = priv->pd,
 986                 .cq = tmpl.cq,
 987                 .comp_mask =
 988                         IBV_WQ_FLAGS_CVLAN_STRIPPING |
 989                         0,
 990                 .create_flags = (tmpl.rxq.vlan_strip ?
 991                                  IBV_WQ_FLAGS_CVLAN_STRIPPING :
 992                                  0),
 993         };
 994         /* By default, FCS (CRC) is stripped by hardware. */
 995         if (dev->data->dev_conf.rxmode.hw_strip_crc) {
 996                 tmpl.rxq.crc_present = 0;
 997         } else if (priv->hw_fcs_strip) {
 998                 /* Ask HW/Verbs to leave CRC in place when supported. */
 999                 attr.wq.create_flags |= IBV_WQ_FLAGS_SCATTER_FCS;
1000                 attr.wq.comp_mask |= IBV_WQ_INIT_ATTR_FLAGS;
1001                 tmpl.rxq.crc_present = 1;
1002         } else {
1003                 WARN("%p: CRC stripping has been disabled but will still"
1004                      " be performed by hardware, make sure MLNX_OFED and"
1005                      " firmware are up to date",
1006                      (void *)dev);
1007                 tmpl.rxq.crc_present = 0;
1008         }
1009         DEBUG("%p: CRC stripping is %s, %u bytes will be subtracted from"
1010               " incoming frames to hide it",
1011               (void *)dev,
1012               tmpl.rxq.crc_present ? "disabled" : "enabled",
1013               tmpl.rxq.crc_present << 2);
1014 #ifdef HAVE_IBV_WQ_FLAG_RX_END_PADDING
1015         if (!mlx5_getenv_int("MLX5_PMD_ENABLE_PADDING"))
1016                 ; /* Nothing else to do. */
1017         else if (priv->hw_padding) {
1018                 INFO("%p: enabling packet padding on queue %p",
1019                      (void *)dev, (void *)rxq_ctrl);
1020                 attr.wq.create_flags |= IBV_WQ_FLAG_RX_END_PADDING;
1021                 attr.wq.comp_mask |= IBV_WQ_INIT_ATTR_FLAGS;
1022         } else
1023                 WARN("%p: packet padding has been requested but is not"
1024                      " supported, make sure MLNX_OFED and firmware are"
1025                      " up to date",
1026                      (void *)dev);
1027 #endif
1028
1029         tmpl.wq = ibv_create_wq(priv->ctx, &attr.wq);
1030         if (tmpl.wq == NULL) {
1031                 ret = (errno ? errno : EINVAL);
1032                 ERROR("%p: WQ creation failure: %s",
1033                       (void *)dev, strerror(ret));
1034                 goto error;
1035         }
1036         /*
1037          * Make sure number of WRs*SGEs match expectations since a queue
1038          * cannot allocate more than "desc" buffers.
1039          */
1040         if (((int)attr.wq.max_wr != (desc >> tmpl.rxq.sges_n)) ||
1041             ((int)attr.wq.max_sge != (1 << tmpl.rxq.sges_n))) {
1042                 ERROR("%p: requested %u*%u but got %u*%u WRs*SGEs",
1043                       (void *)dev,
1044                       (desc >> tmpl.rxq.sges_n), (1 << tmpl.rxq.sges_n),
1045                       attr.wq.max_wr, attr.wq.max_sge);
1046                 ret = EINVAL;
1047                 goto error;
1048         }
1049         /* Save port ID. */
1050         tmpl.rxq.port_id = dev->data->port_id;
1051         DEBUG("%p: RTE port ID: %u", (void *)rxq_ctrl, tmpl.rxq.port_id);
1052         /* Change queue state to ready. */
1053         mod = (struct ibv_wq_attr){
1054                 .attr_mask = IBV_WQ_ATTR_STATE,
1055                 .wq_state = IBV_WQS_RDY,
1056         };
1057         ret = ibv_modify_wq(tmpl.wq, &mod);
1058         if (ret) {
1059                 ERROR("%p: WQ state to IBV_WQS_RDY failed: %s",
1060                       (void *)dev, strerror(ret));
1061                 goto error;
1062         }
1063         ret = rxq_setup(&tmpl);
1064         if (ret) {
1065                 ERROR("%p: cannot initialize RX queue structure: %s",
1066                       (void *)dev, strerror(ret));
1067                 goto error;
1068         }
1069         ret = rxq_alloc_elts(&tmpl, desc);
1070         if (ret) {
1071                 ERROR("%p: RXQ allocation failed: %s",
1072                       (void *)dev, strerror(ret));
1073                 goto error;
1074         }
1075         /* Clean up rxq in case we're reinitializing it. */
1076         DEBUG("%p: cleaning-up old rxq just in case", (void *)rxq_ctrl);
1077         rxq_cleanup(rxq_ctrl);
1078         /* Move mbuf pointers to dedicated storage area in RX queue. */
1079         elts = (void *)(rxq_ctrl + 1);
1080         rte_memcpy(elts, tmpl.rxq.elts, sizeof(*elts));
1081 #ifndef NDEBUG
1082         memset(tmpl.rxq.elts, 0x55, sizeof(*elts));
1083 #endif
1084         rte_free(tmpl.rxq.elts);
1085         tmpl.rxq.elts = elts;
1086         *rxq_ctrl = tmpl;
1087         /* Update doorbell counter. */
1088         rxq_ctrl->rxq.rq_ci = desc >> rxq_ctrl->rxq.sges_n;
1089         rte_wmb();
1090         *rxq_ctrl->rxq.rq_db = rte_cpu_to_be_32(rxq_ctrl->rxq.rq_ci);
1091         DEBUG("%p: rxq updated with %p", (void *)rxq_ctrl, (void *)&tmpl);
1092         assert(ret == 0);
1093         return 0;
1094 error:
1095         elts = tmpl.rxq.elts;
1096         rxq_cleanup(&tmpl);
1097         rte_free(elts);
1098         assert(ret > 0);
1099         return ret;
1100 }
1101
1102 /**
1103  * DPDK callback to configure a RX queue.
1104  *
1105  * @param dev
1106  *   Pointer to Ethernet device structure.
1107  * @param idx
1108  *   RX queue index.
1109  * @param desc
1110  *   Number of descriptors to configure in queue.
1111  * @param socket
1112  *   NUMA socket on which memory must be allocated.
1113  * @param[in] conf
1114  *   Thresholds parameters.
1115  * @param mp
1116  *   Memory pool for buffer allocations.
1117  *
1118  * @return
1119  *   0 on success, negative errno value on failure.
1120  */
1121 int
1122 mlx5_rx_queue_setup(struct rte_eth_dev *dev, uint16_t idx, uint16_t desc,
1123                     unsigned int socket, const struct rte_eth_rxconf *conf,
1124                     struct rte_mempool *mp)
1125 {
1126         struct priv *priv = dev->data->dev_private;
1127         struct rxq *rxq = (*priv->rxqs)[idx];
1128         struct rxq_ctrl *rxq_ctrl = container_of(rxq, struct rxq_ctrl, rxq);
1129         const uint16_t desc_n =
1130                 desc + priv->rx_vec_en * MLX5_VPMD_DESCS_PER_LOOP;
1131         int ret;
1132
1133         if (mlx5_is_secondary())
1134                 return -E_RTE_SECONDARY;
1135
1136         priv_lock(priv);
1137         if (!rte_is_power_of_2(desc)) {
1138                 desc = 1 << log2above(desc);
1139                 WARN("%p: increased number of descriptors in RX queue %u"
1140                      " to the next power of two (%d)",
1141                      (void *)dev, idx, desc);
1142         }
1143         DEBUG("%p: configuring queue %u for %u descriptors",
1144               (void *)dev, idx, desc);
1145         if (idx >= priv->rxqs_n) {
1146                 ERROR("%p: queue index out of range (%u >= %u)",
1147                       (void *)dev, idx, priv->rxqs_n);
1148                 priv_unlock(priv);
1149                 return -EOVERFLOW;
1150         }
1151         if (rxq != NULL) {
1152                 DEBUG("%p: reusing already allocated queue index %u (%p)",
1153                       (void *)dev, idx, (void *)rxq);
1154                 if (priv->started) {
1155                         priv_unlock(priv);
1156                         return -EEXIST;
1157                 }
1158                 (*priv->rxqs)[idx] = NULL;
1159                 rxq_cleanup(rxq_ctrl);
1160                 /* Resize if rxq size is changed. */
1161                 if (rxq_ctrl->rxq.elts_n != log2above(desc)) {
1162                         rxq_ctrl = rte_realloc(rxq_ctrl,
1163                                                sizeof(*rxq_ctrl) + desc_n *
1164                                                sizeof(struct rte_mbuf *),
1165                                                RTE_CACHE_LINE_SIZE);
1166                         if (!rxq_ctrl) {
1167                                 ERROR("%p: unable to reallocate queue index %u",
1168                                         (void *)dev, idx);
1169                                 priv_unlock(priv);
1170                                 return -ENOMEM;
1171                         }
1172                 }
1173         } else {
1174                 rxq_ctrl = rte_calloc_socket("RXQ", 1, sizeof(*rxq_ctrl) +
1175                                              desc_n *
1176                                              sizeof(struct rte_mbuf *),
1177                                              0, socket);
1178                 if (rxq_ctrl == NULL) {
1179                         ERROR("%p: unable to allocate queue index %u",
1180                               (void *)dev, idx);
1181                         priv_unlock(priv);
1182                         return -ENOMEM;
1183                 }
1184         }
1185         ret = rxq_ctrl_setup(dev, rxq_ctrl, desc, socket, conf, mp);
1186         if (ret)
1187                 rte_free(rxq_ctrl);
1188         else {
1189                 rxq_ctrl->rxq.stats.idx = idx;
1190                 DEBUG("%p: adding RX queue %p to list",
1191                       (void *)dev, (void *)rxq_ctrl);
1192                 (*priv->rxqs)[idx] = &rxq_ctrl->rxq;
1193         }
1194         priv_unlock(priv);
1195         return -ret;
1196 }
1197
1198 /**
1199  * DPDK callback to release a RX queue.
1200  *
1201  * @param dpdk_rxq
1202  *   Generic RX queue pointer.
1203  */
1204 void
1205 mlx5_rx_queue_release(void *dpdk_rxq)
1206 {
1207         struct rxq *rxq = (struct rxq *)dpdk_rxq;
1208         struct rxq_ctrl *rxq_ctrl;
1209         struct priv *priv;
1210         unsigned int i;
1211
1212         if (mlx5_is_secondary())
1213                 return;
1214
1215         if (rxq == NULL)
1216                 return;
1217         rxq_ctrl = container_of(rxq, struct rxq_ctrl, rxq);
1218         priv = rxq_ctrl->priv;
1219         priv_lock(priv);
1220         if (priv_flow_rxq_in_use(priv, rxq))
1221                 rte_panic("Rx queue %p is still used by a flow and cannot be"
1222                           " removed\n", (void *)rxq_ctrl);
1223         for (i = 0; (i != priv->rxqs_n); ++i)
1224                 if ((*priv->rxqs)[i] == rxq) {
1225                         DEBUG("%p: removing RX queue %p from list",
1226                               (void *)priv->dev, (void *)rxq_ctrl);
1227                         (*priv->rxqs)[i] = NULL;
1228                         break;
1229                 }
1230         rxq_cleanup(rxq_ctrl);
1231         rte_free(rxq_ctrl);
1232         priv_unlock(priv);
1233 }
1234
1235 /**
1236  * Allocate queue vector and fill epoll fd list for Rx interrupts.
1237  *
1238  * @param priv
1239  *   Pointer to private structure.
1240  *
1241  * @return
1242  *   0 on success, negative on failure.
1243  */
1244 int
1245 priv_rx_intr_vec_enable(struct priv *priv)
1246 {
1247         unsigned int i;
1248         unsigned int rxqs_n = priv->rxqs_n;
1249         unsigned int n = RTE_MIN(rxqs_n, (uint32_t)RTE_MAX_RXTX_INTR_VEC_ID);
1250         unsigned int count = 0;
1251         struct rte_intr_handle *intr_handle = priv->dev->intr_handle;
1252
1253         assert(!mlx5_is_secondary());
1254         if (!priv->dev->data->dev_conf.intr_conf.rxq)
1255                 return 0;
1256         priv_rx_intr_vec_disable(priv);
1257         intr_handle->intr_vec = malloc(sizeof(intr_handle->intr_vec[rxqs_n]));
1258         if (intr_handle->intr_vec == NULL) {
1259                 ERROR("failed to allocate memory for interrupt vector,"
1260                       " Rx interrupts will not be supported");
1261                 return -ENOMEM;
1262         }
1263         intr_handle->type = RTE_INTR_HANDLE_EXT;
1264         for (i = 0; i != n; ++i) {
1265                 struct rxq *rxq = (*priv->rxqs)[i];
1266                 struct rxq_ctrl *rxq_ctrl =
1267                         container_of(rxq, struct rxq_ctrl, rxq);
1268                 int fd;
1269                 int flags;
1270                 int rc;
1271
1272                 /* Skip queues that cannot request interrupts. */
1273                 if (!rxq || !rxq_ctrl->channel) {
1274                         /* Use invalid intr_vec[] index to disable entry. */
1275                         intr_handle->intr_vec[i] =
1276                                 RTE_INTR_VEC_RXTX_OFFSET +
1277                                 RTE_MAX_RXTX_INTR_VEC_ID;
1278                         continue;
1279                 }
1280                 if (count >= RTE_MAX_RXTX_INTR_VEC_ID) {
1281                         ERROR("too many Rx queues for interrupt vector size"
1282                               " (%d), Rx interrupts cannot be enabled",
1283                               RTE_MAX_RXTX_INTR_VEC_ID);
1284                         priv_rx_intr_vec_disable(priv);
1285                         return -1;
1286                 }
1287                 fd = rxq_ctrl->channel->fd;
1288                 flags = fcntl(fd, F_GETFL);
1289                 rc = fcntl(fd, F_SETFL, flags | O_NONBLOCK);
1290                 if (rc < 0) {
1291                         ERROR("failed to make Rx interrupt file descriptor"
1292                               " %d non-blocking for queue index %d", fd, i);
1293                         priv_rx_intr_vec_disable(priv);
1294                         return -1;
1295                 }
1296                 intr_handle->intr_vec[i] = RTE_INTR_VEC_RXTX_OFFSET + count;
1297                 intr_handle->efds[count] = fd;
1298                 count++;
1299         }
1300         if (!count)
1301                 priv_rx_intr_vec_disable(priv);
1302         else
1303                 intr_handle->nb_efd = count;
1304         return 0;
1305 }
1306
1307 /**
1308  * Clean up Rx interrupts handler.
1309  *
1310  * @param priv
1311  *   Pointer to private structure.
1312  */
1313 void
1314 priv_rx_intr_vec_disable(struct priv *priv)
1315 {
1316         struct rte_intr_handle *intr_handle = priv->dev->intr_handle;
1317
1318         rte_intr_free_epoll_fd(intr_handle);
1319         free(intr_handle->intr_vec);
1320         intr_handle->nb_efd = 0;
1321         intr_handle->intr_vec = NULL;
1322 }
1323
1324 /**
1325  *  MLX5 CQ notification .
1326  *
1327  *  @param rxq
1328  *     Pointer to receive queue structure.
1329  *  @param sq_n_rxq
1330  *     Sequence number per receive queue .
1331  */
1332 static inline void
1333 mlx5_arm_cq(struct rxq *rxq, int sq_n_rxq)
1334 {
1335         int sq_n = 0;
1336         uint32_t doorbell_hi;
1337         uint64_t doorbell;
1338         void *cq_db_reg = (char *)rxq->cq_uar + MLX5_CQ_DOORBELL;
1339
1340         sq_n = sq_n_rxq & MLX5_CQ_SQN_MASK;
1341         doorbell_hi = sq_n << MLX5_CQ_SQN_OFFSET | (rxq->cq_ci & MLX5_CI_MASK);
1342         doorbell = (uint64_t)doorbell_hi << 32;
1343         doorbell |=  rxq->cqn;
1344         rxq->cq_db[MLX5_CQ_ARM_DB] = rte_cpu_to_be_32(doorbell_hi);
1345         rte_wmb();
1346         rte_write64(rte_cpu_to_be_64(doorbell), cq_db_reg);
1347 }
1348
1349 /**
1350  * DPDK callback for Rx queue interrupt enable.
1351  *
1352  * @param dev
1353  *   Pointer to Ethernet device structure.
1354  * @param rx_queue_id
1355  *   Rx queue number.
1356  *
1357  * @return
1358  *   0 on success, negative on failure.
1359  */
1360 int
1361 mlx5_rx_intr_enable(struct rte_eth_dev *dev, uint16_t rx_queue_id)
1362 {
1363         struct priv *priv = mlx5_get_priv(dev);
1364         struct rxq *rxq = (*priv->rxqs)[rx_queue_id];
1365         struct rxq_ctrl *rxq_ctrl = container_of(rxq, struct rxq_ctrl, rxq);
1366         int ret = 0;
1367
1368         if (!rxq || !rxq_ctrl->channel) {
1369                 ret = EINVAL;
1370         } else {
1371                 mlx5_arm_cq(rxq, rxq->cq_arm_sn);
1372         }
1373         if (ret)
1374                 WARN("unable to arm interrupt on rx queue %d", rx_queue_id);
1375         return -ret;
1376 }
1377
1378 /**
1379  * DPDK callback for Rx queue interrupt disable.
1380  *
1381  * @param dev
1382  *   Pointer to Ethernet device structure.
1383  * @param rx_queue_id
1384  *   Rx queue number.
1385  *
1386  * @return
1387  *   0 on success, negative on failure.
1388  */
1389 int
1390 mlx5_rx_intr_disable(struct rte_eth_dev *dev, uint16_t rx_queue_id)
1391 {
1392         struct priv *priv = mlx5_get_priv(dev);
1393         struct rxq *rxq = (*priv->rxqs)[rx_queue_id];
1394         struct rxq_ctrl *rxq_ctrl = container_of(rxq, struct rxq_ctrl, rxq);
1395         struct ibv_cq *ev_cq;
1396         void *ev_ctx;
1397         int ret;
1398
1399         if (!rxq || !rxq_ctrl->channel) {
1400                 ret = EINVAL;
1401         } else {
1402                 ret = ibv_get_cq_event(rxq_ctrl->cq->channel, &ev_cq, &ev_ctx);
1403                 rxq->cq_arm_sn++;
1404                 if (ret || ev_cq != rxq_ctrl->cq)
1405                         ret = EINVAL;
1406         }
1407         if (ret)
1408                 WARN("unable to disable interrupt on rx queue %d",
1409                      rx_queue_id);
1410         else
1411                 ibv_ack_cq_events(rxq_ctrl->cq, 1);
1412         return -ret;
1413 }