drivers/net/mlx5/mlx5_rxtx.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright 2015 6WIND S.A.
   3  * Copyright 2015 Mellanox Technologies, Ltd
   4  */
   5
   6 #ifndef RTE_PMD_MLX5_RXTX_H_
   7 #define RTE_PMD_MLX5_RXTX_H_
   8
   9 #include <stddef.h>
  10 #include <stdint.h>
  11 #include <sys/queue.h>
  12
  13 /* Verbs header. */
  14 /* ISO C doesn't support unnamed structs/unions, disabling -pedantic. */
  15 #ifdef PEDANTIC
  16 #pragma GCC diagnostic ignored "-Wpedantic"
  17 #endif
  18 #include <infiniband/verbs.h>
  19 #include <infiniband/mlx5dv.h>
  20 #ifdef PEDANTIC
  21 #pragma GCC diagnostic error "-Wpedantic"
  22 #endif
  23
  24 #include <rte_mbuf.h>
  25 #include <rte_mempool.h>
  26 #include <rte_common.h>
  27 #include <rte_hexdump.h>
  28 #include <rte_atomic.h>
  29 #include <rte_spinlock.h>
  30 #include <rte_io.h>
  31 #include <rte_bus_pci.h>
  32 #include <rte_malloc.h>
  33
  34 #include "mlx5_utils.h"
  35 #include "mlx5.h"
  36 #include "mlx5_mr.h"
  37 #include "mlx5_autoconf.h"
  38 #include "mlx5_defs.h"
  39 #include "mlx5_prm.h"
  40 #include "mlx5_glue.h"
  41
  42 /* Support tunnel matching. */
  43 #define MLX5_FLOW_TUNNEL 9
  44
  45 struct mlx5_rxq_stats {
  46 #ifdef MLX5_PMD_SOFT_COUNTERS
  47         uint64_t ipackets; /**< Total of successfully received packets. */
  48         uint64_t ibytes; /**< Total of successfully received bytes. */
  49 #endif
  50         uint64_t idropped; /**< Total of packets dropped when RX ring full. */
  51         uint64_t rx_nombuf; /**< Total of RX mbuf allocation failures. */
  52 };
  53
  54 struct mlx5_txq_stats {
  55 #ifdef MLX5_PMD_SOFT_COUNTERS
  56         uint64_t opackets; /**< Total of successfully sent packets. */
  57         uint64_t obytes; /**< Total of successfully sent bytes. */
  58 #endif
  59         uint64_t oerrors; /**< Total number of failed transmitted packets. */
  60 };
  61
  62 struct mlx5_priv;
  63
  64 /* Compressed CQE context. */
  65 struct rxq_zip {
  66         uint16_t ai; /* Array index. */
  67         uint16_t ca; /* Current array index. */
  68         uint16_t na; /* Next array index. */
  69         uint16_t cq_ci; /* The next CQE. */
  70         uint32_t cqe_cnt; /* Number of CQEs. */
  71 };
  72
  73 /* Multi-Packet RQ buffer header. */
  74 struct mlx5_mprq_buf {
  75         struct rte_mempool *mp;
  76         rte_atomic16_t refcnt; /* Atomically accessed refcnt. */
  77         uint8_t pad[RTE_PKTMBUF_HEADROOM]; /* Headroom for the first packet. */
  78         struct rte_mbuf_ext_shared_info shinfos[];
  79         /*
  80          * Shared information per stride.
  81          * More memory will be allocated for the first stride head-room and for
  82          * the strides data.
  83          */
  84 } __rte_cache_aligned;
  85
  86 /* Get pointer to the first stride. */
  87 #define mlx5_mprq_buf_addr(ptr, strd_n) (RTE_PTR_ADD((ptr), \
  88                                 sizeof(struct mlx5_mprq_buf) + \
  89                                 (strd_n) * \
  90                                 sizeof(struct rte_mbuf_ext_shared_info) + \
  91                                 RTE_PKTMBUF_HEADROOM))
  92
  93 #define MLX5_MIN_SINGLE_STRIDE_LOG_NUM_BYTES 6
  94 #define MLX5_MIN_SINGLE_WQE_LOG_NUM_STRIDES 9
  95
  96 enum mlx5_rxq_err_state {
  97         MLX5_RXQ_ERR_STATE_NO_ERROR = 0,
  98         MLX5_RXQ_ERR_STATE_NEED_RESET,
  99         MLX5_RXQ_ERR_STATE_NEED_READY,
 100 };
 101
 102 /* RX queue descriptor. */
 103 struct mlx5_rxq_data {
 104         unsigned int csum:1; /* Enable checksum offloading. */
 105         unsigned int hw_timestamp:1; /* Enable HW timestamp. */
 106         unsigned int vlan_strip:1; /* Enable VLAN stripping. */
 107         unsigned int crc_present:1; /* CRC must be subtracted. */
 108         unsigned int sges_n:3; /* Log 2 of SGEs (max buffers per packet). */
 109         unsigned int cqe_n:4; /* Log 2 of CQ elements. */
 110         unsigned int elts_n:4; /* Log 2 of Mbufs. */
 111         unsigned int rss_hash:1; /* RSS hash result is enabled. */
 112         unsigned int mark:1; /* Marked flow available on the queue. */
 113         unsigned int strd_num_n:5; /* Log 2 of the number of stride. */
 114         unsigned int strd_sz_n:4; /* Log 2 of stride size. */
 115         unsigned int strd_shift_en:1; /* Enable 2bytes shift on a stride. */
 116         unsigned int err_state:2; /* enum mlx5_rxq_err_state. */
 117         unsigned int strd_headroom_en:1; /* Enable mbuf headroom in MPRQ. */
 118         unsigned int lro:1; /* Enable LRO. */
 119         unsigned int :1; /* Remaining bits. */
 120         volatile uint32_t *rq_db;
 121         volatile uint32_t *cq_db;
 122         uint16_t port_id;
 123         uint32_t rq_ci;
 124         uint16_t consumed_strd; /* Number of consumed strides in WQE. */
 125         uint32_t rq_pi;
 126         uint32_t cq_ci;
 127         uint16_t rq_repl_thresh; /* Threshold for buffer replenishment. */
 128         union {
 129                 struct rxq_zip zip; /* Compressed context. */
 130                 uint16_t decompressed;
 131                 /* Number of ready mbufs decompressed from the CQ. */
 132         };
 133         struct mlx5_mr_ctrl mr_ctrl; /* MR control descriptor. */
 134         uint16_t mprq_max_memcpy_len; /* Maximum size of packet to memcpy. */
 135         volatile void *wqes;
 136         volatile struct mlx5_cqe(*cqes)[];
 137         RTE_STD_C11
 138         union  {
 139                 struct rte_mbuf *(*elts)[];
 140                 struct mlx5_mprq_buf *(*mprq_bufs)[];
 141         };
 142         struct rte_mempool *mp;
 143         struct rte_mempool *mprq_mp; /* Mempool for Multi-Packet RQ. */
 144         struct mlx5_mprq_buf *mprq_repl; /* Stashed mbuf for replenish. */
 145         uint16_t idx; /* Queue index. */
 146         struct mlx5_rxq_stats stats;
 147         rte_xmm_t mbuf_initializer; /* Default rearm/flags for vectorized Rx. */
 148         struct rte_mbuf fake_mbuf; /* elts padding for vectorized Rx. */
 149         void *cq_uar; /* CQ user access region. */
 150         uint32_t cqn; /* CQ number. */
 151         uint8_t cq_arm_sn; /* CQ arm seq number. */
 152 #ifndef RTE_ARCH_64
 153         rte_spinlock_t *uar_lock_cq;
 154         /* CQ (UAR) access lock required for 32bit implementations */
 155 #endif
 156         uint32_t tunnel; /* Tunnel information. */
 157 } __rte_cache_aligned;
 158
 159 enum mlx5_rxq_obj_type {
 160         MLX5_RXQ_OBJ_TYPE_IBV,          /* mlx5_rxq_obj with ibv_wq. */
 161         MLX5_RXQ_OBJ_TYPE_DEVX_RQ,      /* mlx5_rxq_obj with mlx5_devx_rq. */
 162         MLX5_RXQ_OBJ_TYPE_DEVX_HAIRPIN,
 163         /* mlx5_rxq_obj with mlx5_devx_rq and hairpin support. */
 164 };
 165
 166 enum mlx5_rxq_type {
 167         MLX5_RXQ_TYPE_STANDARD, /* Standard Rx queue. */
 168         MLX5_RXQ_TYPE_HAIRPIN, /* Hairpin Rx queue. */
 169         MLX5_RXQ_TYPE_UNDEFINED,
 170 };
 171
 172 /* Verbs/DevX Rx queue elements. */
 173 struct mlx5_rxq_obj {
 174         LIST_ENTRY(mlx5_rxq_obj) next; /* Pointer to the next element. */
 175         rte_atomic32_t refcnt; /* Reference counter. */
 176         struct mlx5_rxq_ctrl *rxq_ctrl; /* Back pointer to parent. */
 177         struct ibv_cq *cq; /* Completion Queue. */
 178         enum mlx5_rxq_obj_type type;
 179         RTE_STD_C11
 180         union {
 181                 struct ibv_wq *wq; /* Work Queue. */
 182                 struct mlx5_devx_obj *rq; /* DevX object for Rx Queue. */
 183         };
 184         struct ibv_comp_channel *channel;
 185 };
 186
 187 /* RX queue control descriptor. */
 188 struct mlx5_rxq_ctrl {
 189         struct mlx5_rxq_data rxq; /* Data path structure. */
 190         LIST_ENTRY(mlx5_rxq_ctrl) next; /* Pointer to the next element. */
 191         rte_atomic32_t refcnt; /* Reference counter. */
 192         struct mlx5_rxq_obj *obj; /* Verbs/DevX elements. */
 193         struct mlx5_priv *priv; /* Back pointer to private data. */
 194         enum mlx5_rxq_type type; /* Rxq type. */
 195         unsigned int socket; /* CPU socket ID for allocations. */
 196         unsigned int irq:1; /* Whether IRQ is enabled. */
 197         unsigned int dbr_umem_id_valid:1; /* dbr_umem_id holds a valid value. */
 198         uint32_t flow_mark_n; /* Number of Mark/Flag flows using this Queue. */
 199         uint32_t flow_tunnels_n[MLX5_FLOW_TUNNEL]; /* Tunnels counters. */
 200         uint32_t wqn; /* WQ number. */
 201         uint16_t dump_file_n; /* Number of dump files. */
 202         uint32_t dbr_umem_id; /* Storing door-bell information, */
 203         uint64_t dbr_offset;  /* needed when freeing door-bell. */
 204         struct mlx5dv_devx_umem *wq_umem; /* WQ buffer registration info. */
 205         struct rte_eth_hairpin_conf hairpin_conf; /* Hairpin configuration. */
 206 };
 207
 208 enum mlx5_ind_tbl_type {
 209         MLX5_IND_TBL_TYPE_IBV,
 210         MLX5_IND_TBL_TYPE_DEVX,
 211 };
 212
 213 /* Indirection table. */
 214 struct mlx5_ind_table_obj {
 215         LIST_ENTRY(mlx5_ind_table_obj) next; /* Pointer to the next element. */
 216         rte_atomic32_t refcnt; /* Reference counter. */
 217         enum mlx5_ind_tbl_type type;
 218         RTE_STD_C11
 219         union {
 220                 struct ibv_rwq_ind_table *ind_table; /**< Indirection table. */
 221                 struct mlx5_devx_obj *rqt; /* DevX RQT object. */
 222         };
 223         uint32_t queues_n; /**< Number of queues in the list. */
 224         uint16_t queues[]; /**< Queue list. */
 225 };
 226
 227 /* Hash Rx queue. */
 228 struct mlx5_hrxq {
 229         LIST_ENTRY(mlx5_hrxq) next; /* Pointer to the next element. */
 230         rte_atomic32_t refcnt; /* Reference counter. */
 231         struct mlx5_ind_table_obj *ind_table; /* Indirection table. */
 232         RTE_STD_C11
 233         union {
 234                 struct ibv_qp *qp; /* Verbs queue pair. */
 235                 struct mlx5_devx_obj *tir; /* DevX TIR object. */
 236         };
 237 #ifdef HAVE_IBV_FLOW_DV_SUPPORT
 238         void *action; /* DV QP action pointer. */
 239 #endif
 240         uint64_t hash_fields; /* Verbs Hash fields. */
 241         uint32_t rss_key_len; /* Hash key length in bytes. */
 242         uint8_t rss_key[]; /* Hash key. */
 243 };
 244
 245 /* TX queue send local data. */
 246 __extension__
 247 struct mlx5_txq_local {
 248         struct mlx5_wqe *wqe_last; /* last sent WQE pointer. */
 249         struct rte_mbuf *mbuf; /* first mbuf to process. */
 250         uint16_t pkts_copy; /* packets copied to elts. */
 251         uint16_t pkts_sent; /* packets sent. */
 252         uint16_t pkts_loop; /* packets sent on loop entry. */
 253         uint16_t elts_free; /* available elts remain. */
 254         uint16_t wqe_free; /* available wqe remain. */
 255         uint16_t mbuf_off; /* data offset in current mbuf. */
 256         uint16_t mbuf_nseg; /* number of remaining mbuf. */
 257 };
 258
 259 /* TX queue descriptor. */
 260 __extension__
 261 struct mlx5_txq_data {
 262         uint16_t elts_head; /* Current counter in (*elts)[]. */
 263         uint16_t elts_tail; /* Counter of first element awaiting completion. */
 264         uint16_t elts_comp; /* elts index since last completion request. */
 265         uint16_t elts_s; /* Number of mbuf elements. */
 266         uint16_t elts_m; /* Mask for mbuf elements indices. */
 267         /* Fields related to elts mbuf storage. */
 268         uint16_t wqe_ci; /* Consumer index for work queue. */
 269         uint16_t wqe_pi; /* Producer index for work queue. */
 270         uint16_t wqe_s; /* Number of WQ elements. */
 271         uint16_t wqe_m; /* Mask Number for WQ elements. */
 272         uint16_t wqe_comp; /* WQE index since last completion request. */
 273         uint16_t wqe_thres; /* WQE threshold to request completion in CQ. */
 274         /* WQ related fields. */
 275         uint16_t cq_ci; /* Consumer index for completion queue. */
 276 #ifndef NDEBUG
 277         uint16_t cq_pi; /* Counter of issued CQE "always" requests. */
 278 #endif
 279         uint16_t cqe_s; /* Number of CQ elements. */
 280         uint16_t cqe_m; /* Mask for CQ indices. */
 281         /* CQ related fields. */
 282         uint16_t elts_n:4; /* elts[] length (in log2). */
 283         uint16_t cqe_n:4; /* Number of CQ elements (in log2). */
 284         uint16_t wqe_n:4; /* Number of WQ elements (in log2). */
 285         uint16_t tso_en:1; /* When set hardware TSO is enabled. */
 286         uint16_t tunnel_en:1;
 287         /* When set TX offload for tunneled packets are supported. */
 288         uint16_t swp_en:1; /* Whether SW parser is enabled. */
 289         uint16_t vlan_en:1; /* VLAN insertion in WQE is supported. */
 290         uint16_t db_nc:1; /* Doorbell mapped to non-cached region. */
 291         uint16_t db_heu:1; /* Doorbell heuristic write barrier. */
 292         uint16_t inlen_send; /* Ordinary send data inline size. */
 293         uint16_t inlen_empw; /* eMPW max packet size to inline. */
 294         uint16_t inlen_mode; /* Minimal data length to inline. */
 295         uint32_t qp_num_8s; /* QP number shifted by 8. */
 296         uint64_t offloads; /* Offloads for Tx Queue. */
 297         struct mlx5_mr_ctrl mr_ctrl; /* MR control descriptor. */
 298         struct mlx5_wqe *wqes; /* Work queue. */
 299         struct mlx5_wqe *wqes_end; /* Work queue array limit. */
 300         volatile struct mlx5_cqe *cqes; /* Completion queue. */
 301         volatile uint32_t *qp_db; /* Work queue doorbell. */
 302         volatile uint32_t *cq_db; /* Completion queue doorbell. */
 303         uint16_t port_id; /* Port ID of device. */
 304         uint16_t idx; /* Queue index. */
 305         struct mlx5_txq_stats stats; /* TX queue counters. */
 306 #ifndef RTE_ARCH_64
 307         rte_spinlock_t *uar_lock;
 308         /* UAR access lock required for 32bit implementations */
 309 #endif
 310         struct rte_mbuf *elts[0];
 311         /* Storage for queued packets, must be the last field. */
 312 } __rte_cache_aligned;
 313
 314 enum mlx5_txq_obj_type {
 315         MLX5_TXQ_OBJ_TYPE_IBV,          /* mlx5_txq_obj with ibv_wq. */
 316         MLX5_TXQ_OBJ_TYPE_DEVX_HAIRPIN,
 317         /* mlx5_txq_obj with mlx5_devx_tq and hairpin support. */
 318 };
 319
 320 enum mlx5_txq_type {
 321         MLX5_TXQ_TYPE_STANDARD, /* Standard Tx queue. */
 322         MLX5_TXQ_TYPE_HAIRPIN, /* Hairpin Rx queue. */
 323 };
 324
 325 /* Verbs/DevX Tx queue elements. */
 326 struct mlx5_txq_obj {
 327         LIST_ENTRY(mlx5_txq_obj) next; /* Pointer to the next element. */
 328         rte_atomic32_t refcnt; /* Reference counter. */
 329         struct mlx5_txq_ctrl *txq_ctrl; /* Pointer to the control queue. */
 330         enum mlx5_txq_obj_type type; /* The txq object type. */
 331         RTE_STD_C11
 332         union {
 333                 struct {
 334                         struct ibv_cq *cq; /* Completion Queue. */
 335                         struct ibv_qp *qp; /* Queue Pair. */
 336                 };
 337                 struct {
 338                         struct mlx5_devx_obj *sq;
 339                         /* DevX object for Sx queue. */
 340                         struct mlx5_devx_obj *tis; /* The TIS object. */
 341                 };
 342         };
 343 };
 344
 345 /* TX queue control descriptor. */
 346 struct mlx5_txq_ctrl {
 347         LIST_ENTRY(mlx5_txq_ctrl) next; /* Pointer to the next element. */
 348         rte_atomic32_t refcnt; /* Reference counter. */
 349         unsigned int socket; /* CPU socket ID for allocations. */
 350         enum mlx5_txq_type type; /* The txq ctrl type. */
 351         unsigned int max_inline_data; /* Max inline data. */
 352         unsigned int max_tso_header; /* Max TSO header size. */
 353         struct mlx5_txq_obj *obj; /* Verbs/DevX queue object. */
 354         struct mlx5_priv *priv; /* Back pointer to private data. */
 355         off_t uar_mmap_offset; /* UAR mmap offset for non-primary process. */
 356         void *bf_reg; /* BlueFlame register from Verbs. */
 357         uint16_t dump_file_n; /* Number of dump files. */
 358         struct rte_eth_hairpin_conf hairpin_conf; /* Hairpin configuration. */
 359         struct mlx5_txq_data txq; /* Data path structure. */
 360         /* Must be the last field in the structure, contains elts[]. */
 361 };
 362
 363 #define MLX5_TX_BFREG(txq) \
 364                 (MLX5_PROC_PRIV((txq)->port_id)->uar_table[(txq)->idx])
 365
 366 /* mlx5_rxq.c */
 367
 368 extern uint8_t rss_hash_default_key[];
 369
 370 int mlx5_check_mprq_support(struct rte_eth_dev *dev);
 371 int mlx5_rxq_mprq_enabled(struct mlx5_rxq_data *rxq);
 372 int mlx5_mprq_enabled(struct rte_eth_dev *dev);
 373 int mlx5_mprq_free_mp(struct rte_eth_dev *dev);
 374 int mlx5_mprq_alloc_mp(struct rte_eth_dev *dev);
 375 int mlx5_rx_queue_setup(struct rte_eth_dev *dev, uint16_t idx, uint16_t desc,
 376                         unsigned int socket, const struct rte_eth_rxconf *conf,
 377                         struct rte_mempool *mp);
 378 int mlx5_rx_hairpin_queue_setup
 379         (struct rte_eth_dev *dev, uint16_t idx, uint16_t desc,
 380          const struct rte_eth_hairpin_conf *hairpin_conf);
 381 void mlx5_rx_queue_release(void *dpdk_rxq);
 382 int mlx5_rx_intr_vec_enable(struct rte_eth_dev *dev);
 383 void mlx5_rx_intr_vec_disable(struct rte_eth_dev *dev);
 384 int mlx5_rx_intr_enable(struct rte_eth_dev *dev, uint16_t rx_queue_id);
 385 int mlx5_rx_intr_disable(struct rte_eth_dev *dev, uint16_t rx_queue_id);
 386 struct mlx5_rxq_obj *mlx5_rxq_obj_new(struct rte_eth_dev *dev, uint16_t idx,
 387                                       enum mlx5_rxq_obj_type type);
 388 int mlx5_rxq_obj_verify(struct rte_eth_dev *dev);
 389 struct mlx5_rxq_ctrl *mlx5_rxq_new(struct rte_eth_dev *dev, uint16_t idx,
 390                                    uint16_t desc, unsigned int socket,
 391                                    const struct rte_eth_rxconf *conf,
 392                                    struct rte_mempool *mp);
 393 struct mlx5_rxq_ctrl *mlx5_rxq_hairpin_new
 394         (struct rte_eth_dev *dev, uint16_t idx, uint16_t desc,
 395          const struct rte_eth_hairpin_conf *hairpin_conf);
 396 struct mlx5_rxq_ctrl *mlx5_rxq_get(struct rte_eth_dev *dev, uint16_t idx);
 397 int mlx5_rxq_release(struct rte_eth_dev *dev, uint16_t idx);
 398 int mlx5_rxq_verify(struct rte_eth_dev *dev);
 399 int rxq_alloc_elts(struct mlx5_rxq_ctrl *rxq_ctrl);
 400 int mlx5_ind_table_obj_verify(struct rte_eth_dev *dev);
 401 struct mlx5_hrxq *mlx5_hrxq_new(struct rte_eth_dev *dev,
 402                                 const uint8_t *rss_key, uint32_t rss_key_len,
 403                                 uint64_t hash_fields,
 404                                 const uint16_t *queues, uint32_t queues_n,
 405                                 int tunnel __rte_unused);
 406 struct mlx5_hrxq *mlx5_hrxq_get(struct rte_eth_dev *dev,
 407                                 const uint8_t *rss_key, uint32_t rss_key_len,
 408                                 uint64_t hash_fields,
 409                                 const uint16_t *queues, uint32_t queues_n);
 410 int mlx5_hrxq_release(struct rte_eth_dev *dev, struct mlx5_hrxq *hxrq);
 411 int mlx5_hrxq_verify(struct rte_eth_dev *dev);
 412 enum mlx5_rxq_type mlx5_rxq_get_type(struct rte_eth_dev *dev, uint16_t idx);
 413 struct mlx5_hrxq *mlx5_hrxq_drop_new(struct rte_eth_dev *dev);
 414 void mlx5_hrxq_drop_release(struct rte_eth_dev *dev);
 415 uint64_t mlx5_get_rx_port_offloads(void);
 416 uint64_t mlx5_get_rx_queue_offloads(struct rte_eth_dev *dev);
 417
 418 /* mlx5_txq.c */
 419
 420 int mlx5_tx_queue_setup(struct rte_eth_dev *dev, uint16_t idx, uint16_t desc,
 421                         unsigned int socket, const struct rte_eth_txconf *conf);
 422 int mlx5_tx_hairpin_queue_setup
 423         (struct rte_eth_dev *dev, uint16_t idx, uint16_t desc,
 424          const struct rte_eth_hairpin_conf *hairpin_conf);
 425 void mlx5_tx_queue_release(void *dpdk_txq);
 426 int mlx5_tx_uar_init_secondary(struct rte_eth_dev *dev, int fd);
 427 struct mlx5_txq_obj *mlx5_txq_obj_new(struct rte_eth_dev *dev, uint16_t idx,
 428                                       enum mlx5_txq_obj_type type);
 429 struct mlx5_txq_obj *mlx5_txq_obj_get(struct rte_eth_dev *dev, uint16_t idx);
 430 int mlx5_txq_obj_release(struct mlx5_txq_obj *txq_ibv);
 431 int mlx5_txq_obj_verify(struct rte_eth_dev *dev);
 432 struct mlx5_txq_ctrl *mlx5_txq_new(struct rte_eth_dev *dev, uint16_t idx,
 433                                    uint16_t desc, unsigned int socket,
 434                                    const struct rte_eth_txconf *conf);
 435 struct mlx5_txq_ctrl *mlx5_txq_hairpin_new
 436         (struct rte_eth_dev *dev, uint16_t idx, uint16_t desc,
 437          const struct rte_eth_hairpin_conf *hairpin_conf);
 438 struct mlx5_txq_ctrl *mlx5_txq_get(struct rte_eth_dev *dev, uint16_t idx);
 439 int mlx5_txq_release(struct rte_eth_dev *dev, uint16_t idx);
 440 int mlx5_txq_releasable(struct rte_eth_dev *dev, uint16_t idx);
 441 int mlx5_txq_verify(struct rte_eth_dev *dev);
 442 void txq_alloc_elts(struct mlx5_txq_ctrl *txq_ctrl);
 443 void txq_free_elts(struct mlx5_txq_ctrl *txq_ctrl);
 444 uint64_t mlx5_get_tx_port_offloads(struct rte_eth_dev *dev);
 445
 446 /* mlx5_rxtx.c */
 447
 448 extern uint32_t mlx5_ptype_table[];
 449 extern uint8_t mlx5_cksum_table[];
 450 extern uint8_t mlx5_swp_types_table[];
 451
 452 void mlx5_set_ptype_table(void);
 453 void mlx5_set_cksum_table(void);
 454 void mlx5_set_swp_types_table(void);
 455 uint16_t mlx5_rx_burst(void *dpdk_rxq, struct rte_mbuf **pkts, uint16_t pkts_n);
 456 void mlx5_rxq_initialize(struct mlx5_rxq_data *rxq);
 457 __rte_noinline int mlx5_rx_err_handle(struct mlx5_rxq_data *rxq, uint8_t vec);
 458 void mlx5_mprq_buf_free_cb(void *addr, void *opaque);
 459 void mlx5_mprq_buf_free(struct mlx5_mprq_buf *buf);
 460 uint16_t mlx5_rx_burst_mprq(void *dpdk_rxq, struct rte_mbuf **pkts,
 461                             uint16_t pkts_n);
 462 uint16_t removed_tx_burst(void *dpdk_txq, struct rte_mbuf **pkts,
 463                           uint16_t pkts_n);
 464 uint16_t removed_rx_burst(void *dpdk_rxq, struct rte_mbuf **pkts,
 465                           uint16_t pkts_n);
 466 int mlx5_rx_descriptor_status(void *rx_queue, uint16_t offset);
 467 int mlx5_tx_descriptor_status(void *tx_queue, uint16_t offset);
 468 uint32_t mlx5_rx_queue_count(struct rte_eth_dev *dev, uint16_t rx_queue_id);
 469 void mlx5_dump_debug_information(const char *path, const char *title,
 470                                  const void *buf, unsigned int len);
 471 int mlx5_queue_state_modify_primary(struct rte_eth_dev *dev,
 472                         const struct mlx5_mp_arg_queue_state_modify *sm);
 473
 474 /* Vectorized version of mlx5_rxtx.c */
 475 int mlx5_rxq_check_vec_support(struct mlx5_rxq_data *rxq_data);
 476 int mlx5_check_vec_rx_support(struct rte_eth_dev *dev);
 477 uint16_t mlx5_rx_burst_vec(void *dpdk_txq, struct rte_mbuf **pkts,
 478                            uint16_t pkts_n);
 479
 480 /* mlx5_mr.c */
 481
 482 void mlx5_mr_flush_local_cache(struct mlx5_mr_ctrl *mr_ctrl);
 483 uint32_t mlx5_rx_addr2mr_bh(struct mlx5_rxq_data *rxq, uintptr_t addr);
 484 uint32_t mlx5_tx_mb2mr_bh(struct mlx5_txq_data *txq, struct rte_mbuf *mb);
 485 uint32_t mlx5_tx_update_ext_mp(struct mlx5_txq_data *txq, uintptr_t addr,
 486                                struct rte_mempool *mp);
 487 int mlx5_dma_map(struct rte_pci_device *pdev, void *addr, uint64_t iova,
 488                  size_t len);
 489 int mlx5_dma_unmap(struct rte_pci_device *pdev, void *addr, uint64_t iova,
 490                    size_t len);
 491
 492 /**
 493  * Provide safe 64bit store operation to mlx5 UAR region for both 32bit and
 494  * 64bit architectures.
 495  *
 496  * @param val
 497  *   value to write in CPU endian format.
 498  * @param addr
 499  *   Address to write to.
 500  * @param lock
 501  *   Address of the lock to use for that UAR access.
 502  */
 503 static __rte_always_inline void
 504 __mlx5_uar_write64_relaxed(uint64_t val, void *addr,
 505                            rte_spinlock_t *lock __rte_unused)
 506 {
 507 #ifdef RTE_ARCH_64
 508         *(uint64_t *)addr = val;
 509 #else /* !RTE_ARCH_64 */
 510         rte_spinlock_lock(lock);
 511         *(uint32_t *)addr = val;
 512         rte_io_wmb();
 513         *((uint32_t *)addr + 1) = val >> 32;
 514         rte_spinlock_unlock(lock);
 515 #endif
 516 }
 517
 518 /**
 519  * Provide safe 64bit store operation to mlx5 UAR region for both 32bit and
 520  * 64bit architectures while guaranteeing the order of execution with the
 521  * code being executed.
 522  *
 523  * @param val
 524  *   value to write in CPU endian format.
 525  * @param addr
 526  *   Address to write to.
 527  * @param lock
 528  *   Address of the lock to use for that UAR access.
 529  */
 530 static __rte_always_inline void
 531 __mlx5_uar_write64(uint64_t val, void *addr, rte_spinlock_t *lock)
 532 {
 533         rte_io_wmb();
 534         __mlx5_uar_write64_relaxed(val, addr, lock);
 535 }
 536
 537 /* Assist macros, used instead of directly calling the functions they wrap. */
 538 #ifdef RTE_ARCH_64
 539 #define mlx5_uar_write64_relaxed(val, dst, lock) \
 540                 __mlx5_uar_write64_relaxed(val, dst, NULL)
 541 #define mlx5_uar_write64(val, dst, lock) __mlx5_uar_write64(val, dst, NULL)
 542 #else
 543 #define mlx5_uar_write64_relaxed(val, dst, lock) \
 544                 __mlx5_uar_write64_relaxed(val, dst, lock)
 545 #define mlx5_uar_write64(val, dst, lock) __mlx5_uar_write64(val, dst, lock)
 546 #endif
 547
 548 /* CQE status. */
 549 enum mlx5_cqe_status {
 550         MLX5_CQE_STATUS_SW_OWN = -1,
 551         MLX5_CQE_STATUS_HW_OWN = -2,
 552         MLX5_CQE_STATUS_ERR = -3,
 553 };
 554
 555 /**
 556  * Check whether CQE is valid.
 557  *
 558  * @param cqe
 559  *   Pointer to CQE.
 560  * @param cqes_n
 561  *   Size of completion queue.
 562  * @param ci
 563  *   Consumer index.
 564  *
 565  * @return
 566  *   The CQE status.
 567  */
 568 static __rte_always_inline enum mlx5_cqe_status
 569 check_cqe(volatile struct mlx5_cqe *cqe, const uint16_t cqes_n,
 570           const uint16_t ci)
 571 {
 572         const uint16_t idx = ci & cqes_n;
 573         const uint8_t op_own = cqe->op_own;
 574         const uint8_t op_owner = MLX5_CQE_OWNER(op_own);
 575         const uint8_t op_code = MLX5_CQE_OPCODE(op_own);
 576
 577         if (unlikely((op_owner != (!!(idx))) || (op_code == MLX5_CQE_INVALID)))
 578                 return MLX5_CQE_STATUS_HW_OWN;
 579         rte_cio_rmb();
 580         if (unlikely(op_code == MLX5_CQE_RESP_ERR ||
 581                      op_code == MLX5_CQE_REQ_ERR))
 582                 return MLX5_CQE_STATUS_ERR;
 583         return MLX5_CQE_STATUS_SW_OWN;
 584 }
 585
 586 /**
 587  * Get Memory Pool (MP) from mbuf. If mbuf is indirect, the pool from which the
 588  * cloned mbuf is allocated is returned instead.
 589  *
 590  * @param buf
 591  *   Pointer to mbuf.
 592  *
 593  * @return
 594  *   Memory pool where data is located for given mbuf.
 595  */
 596 static inline struct rte_mempool *
 597 mlx5_mb2mp(struct rte_mbuf *buf)
 598 {
 599         if (unlikely(RTE_MBUF_CLONED(buf)))
 600                 return rte_mbuf_from_indirect(buf)->pool;
 601         return buf->pool;
 602 }
 603
 604 /**
 605  * Query LKey from a packet buffer for Rx. No need to flush local caches for Rx
 606  * as mempool is pre-configured and static.
 607  *
 608  * @param rxq
 609  *   Pointer to Rx queue structure.
 610  * @param addr
 611  *   Address to search.
 612  *
 613  * @return
 614  *   Searched LKey on success, UINT32_MAX on no match.
 615  */
 616 static __rte_always_inline uint32_t
 617 mlx5_rx_addr2mr(struct mlx5_rxq_data *rxq, uintptr_t addr)
 618 {
 619         struct mlx5_mr_ctrl *mr_ctrl = &rxq->mr_ctrl;
 620         uint32_t lkey;
 621
 622         /* Linear search on MR cache array. */
 623         lkey = mlx5_mr_lookup_cache(mr_ctrl->cache, &mr_ctrl->mru,
 624                                     MLX5_MR_CACHE_N, addr);
 625         if (likely(lkey != UINT32_MAX))
 626                 return lkey;
 627         /* Take slower bottom-half (Binary Search) on miss. */
 628         return mlx5_rx_addr2mr_bh(rxq, addr);
 629 }
 630
 631 #define mlx5_rx_mb2mr(rxq, mb) mlx5_rx_addr2mr(rxq, (uintptr_t)((mb)->buf_addr))
 632
 633 /**
 634  * Query LKey from a packet buffer for Tx. If not found, add the mempool.
 635  *
 636  * @param txq
 637  *   Pointer to Tx queue structure.
 638  * @param addr
 639  *   Address to search.
 640  *
 641  * @return
 642  *   Searched LKey on success, UINT32_MAX on no match.
 643  */
 644 static __rte_always_inline uint32_t
 645 mlx5_tx_mb2mr(struct mlx5_txq_data *txq, struct rte_mbuf *mb)
 646 {
 647         struct mlx5_mr_ctrl *mr_ctrl = &txq->mr_ctrl;
 648         uintptr_t addr = (uintptr_t)mb->buf_addr;
 649         uint32_t lkey;
 650
 651         /* Check generation bit to see if there's any change on existing MRs. */
 652         if (unlikely(*mr_ctrl->dev_gen_ptr != mr_ctrl->cur_gen))
 653                 mlx5_mr_flush_local_cache(mr_ctrl);
 654         /* Linear search on MR cache array. */
 655         lkey = mlx5_mr_lookup_cache(mr_ctrl->cache, &mr_ctrl->mru,
 656                                     MLX5_MR_CACHE_N, addr);
 657         if (likely(lkey != UINT32_MAX))
 658                 return lkey;
 659         /* Take slower bottom-half on miss. */
 660         return mlx5_tx_mb2mr_bh(txq, mb);
 661 }
 662
 663 /**
 664  * Ring TX queue doorbell and flush the update if requested.
 665  *
 666  * @param txq
 667  *   Pointer to TX queue structure.
 668  * @param wqe
 669  *   Pointer to the last WQE posted in the NIC.
 670  * @param cond
 671  *   Request for write memory barrier after BlueFlame update.
 672  */
 673 static __rte_always_inline void
 674 mlx5_tx_dbrec_cond_wmb(struct mlx5_txq_data *txq, volatile struct mlx5_wqe *wqe,
 675                        int cond)
 676 {
 677         uint64_t *dst = MLX5_TX_BFREG(txq);
 678         volatile uint64_t *src = ((volatile uint64_t *)wqe);
 679
 680         rte_cio_wmb();
 681         *txq->qp_db = rte_cpu_to_be_32(txq->wqe_ci);
 682         /* Ensure ordering between DB record and BF copy. */
 683         rte_wmb();
 684         mlx5_uar_write64_relaxed(*src, dst, txq->uar_lock);
 685         if (cond)
 686                 rte_wmb();
 687 }
 688
 689 /**
 690  * Ring TX queue doorbell and flush the update by write memory barrier.
 691  *
 692  * @param txq
 693  *   Pointer to TX queue structure.
 694  * @param wqe
 695  *   Pointer to the last WQE posted in the NIC.
 696  */
 697 static __rte_always_inline void
 698 mlx5_tx_dbrec(struct mlx5_txq_data *txq, volatile struct mlx5_wqe *wqe)
 699 {
 700         mlx5_tx_dbrec_cond_wmb(txq, wqe, 1);
 701 }
 702
 703 #endif /* RTE_PMD_MLX5_RXTX_H_ */