drivers/net/mlx5/mlx5_rxtx.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright 2015 6WIND S.A.
   3  * Copyright 2015 Mellanox.
   4  */
   5
   6 #ifndef RTE_PMD_MLX5_RXTX_H_
   7 #define RTE_PMD_MLX5_RXTX_H_
   8
   9 #include <stddef.h>
  10 #include <stdint.h>
  11 #include <sys/queue.h>
  12
  13 /* Verbs header. */
  14 /* ISO C doesn't support unnamed structs/unions, disabling -pedantic. */
  15 #ifdef PEDANTIC
  16 #pragma GCC diagnostic ignored "-Wpedantic"
  17 #endif
  18 #include <infiniband/verbs.h>
  19 #include <infiniband/mlx5dv.h>
  20 #ifdef PEDANTIC
  21 #pragma GCC diagnostic error "-Wpedantic"
  22 #endif
  23
  24 #include <rte_mbuf.h>
  25 #include <rte_mempool.h>
  26 #include <rte_common.h>
  27 #include <rte_hexdump.h>
  28 #include <rte_atomic.h>
  29
  30 #include "mlx5_utils.h"
  31 #include "mlx5.h"
  32 #include "mlx5_autoconf.h"
  33 #include "mlx5_defs.h"
  34 #include "mlx5_prm.h"
  35
  36 struct mlx5_rxq_stats {
  37         unsigned int idx; /**< Mapping index. */
  38 #ifdef MLX5_PMD_SOFT_COUNTERS
  39         uint64_t ipackets; /**< Total of successfully received packets. */
  40         uint64_t ibytes; /**< Total of successfully received bytes. */
  41 #endif
  42         uint64_t idropped; /**< Total of packets dropped when RX ring full. */
  43         uint64_t rx_nombuf; /**< Total of RX mbuf allocation failures. */
  44 };
  45
  46 struct mlx5_txq_stats {
  47         unsigned int idx; /**< Mapping index. */
  48 #ifdef MLX5_PMD_SOFT_COUNTERS
  49         uint64_t opackets; /**< Total of successfully sent packets. */
  50         uint64_t obytes; /**< Total of successfully sent bytes. */
  51 #endif
  52         uint64_t oerrors; /**< Total number of failed transmitted packets. */
  53 };
  54
  55 struct priv;
  56
  57 /* Memory region queue object. */
  58 struct mlx5_mr {
  59         LIST_ENTRY(mlx5_mr) next; /**< Pointer to the next element. */
  60         rte_atomic32_t refcnt; /*<< Reference counter. */
  61         uint32_t lkey; /*<< rte_cpu_to_be_32(mr->lkey) */
  62         uintptr_t start; /* Start address of MR */
  63         uintptr_t end; /* End address of MR */
  64         struct ibv_mr *mr; /*<< Memory Region. */
  65         struct rte_mempool *mp; /*<< Memory Pool. */
  66 };
  67
  68 /* Compressed CQE context. */
  69 struct rxq_zip {
  70         uint16_t ai; /* Array index. */
  71         uint16_t ca; /* Current array index. */
  72         uint16_t na; /* Next array index. */
  73         uint16_t cq_ci; /* The next CQE. */
  74         uint32_t cqe_cnt; /* Number of CQEs. */
  75 };
  76
  77 /* RX queue descriptor. */
  78 struct mlx5_rxq_data {
  79         unsigned int csum:1; /* Enable checksum offloading. */
  80         unsigned int csum_l2tun:1; /* Same for L2 tunnels. */
  81         unsigned int hw_timestamp:1; /* Enable HW timestamp. */
  82         unsigned int vlan_strip:1; /* Enable VLAN stripping. */
  83         unsigned int crc_present:1; /* CRC must be subtracted. */
  84         unsigned int sges_n:2; /* Log 2 of SGEs (max buffers per packet). */
  85         unsigned int cqe_n:4; /* Log 2 of CQ elements. */
  86         unsigned int elts_n:4; /* Log 2 of Mbufs. */
  87         unsigned int rss_hash:1; /* RSS hash result is enabled. */
  88         unsigned int mark:1; /* Marked flow available on the queue. */
  89         unsigned int :15; /* Remaining bits. */
  90         volatile uint32_t *rq_db;
  91         volatile uint32_t *cq_db;
  92         uint16_t port_id;
  93         uint16_t rq_ci;
  94         uint16_t rq_pi;
  95         uint16_t cq_ci;
  96         volatile struct mlx5_wqe_data_seg(*wqes)[];
  97         volatile struct mlx5_cqe(*cqes)[];
  98         struct rxq_zip zip; /* Compressed context. */
  99         struct rte_mbuf *(*elts)[];
 100         struct rte_mempool *mp;
 101         struct mlx5_rxq_stats stats;
 102         uint64_t mbuf_initializer; /* Default rearm_data for vectorized Rx. */
 103         struct rte_mbuf fake_mbuf; /* elts padding for vectorized Rx. */
 104         void *cq_uar; /* CQ user access region. */
 105         uint32_t cqn; /* CQ number. */
 106         uint8_t cq_arm_sn; /* CQ arm seq number. */
 107 } __rte_cache_aligned;
 108
 109 /* Verbs Rx queue elements. */
 110 struct mlx5_rxq_ibv {
 111         LIST_ENTRY(mlx5_rxq_ibv) next; /* Pointer to the next element. */
 112         rte_atomic32_t refcnt; /* Reference counter. */
 113         struct mlx5_rxq_ctrl *rxq_ctrl; /* Back pointer to parent. */
 114         struct ibv_cq *cq; /* Completion Queue. */
 115         struct ibv_wq *wq; /* Work Queue. */
 116         struct ibv_comp_channel *channel;
 117         struct mlx5_mr *mr; /* Memory Region (for mp). */
 118 };
 119
 120 /* RX queue control descriptor. */
 121 struct mlx5_rxq_ctrl {
 122         LIST_ENTRY(mlx5_rxq_ctrl) next; /* Pointer to the next element. */
 123         rte_atomic32_t refcnt; /* Reference counter. */
 124         struct priv *priv; /* Back pointer to private data. */
 125         struct mlx5_rxq_ibv *ibv; /* Verbs elements. */
 126         struct mlx5_rxq_data rxq; /* Data path structure. */
 127         unsigned int socket; /* CPU socket ID for allocations. */
 128         unsigned int irq:1; /* Whether IRQ is enabled. */
 129 };
 130
 131 /* Indirection table. */
 132 struct mlx5_ind_table_ibv {
 133         LIST_ENTRY(mlx5_ind_table_ibv) next; /* Pointer to the next element. */
 134         rte_atomic32_t refcnt; /* Reference counter. */
 135         struct ibv_rwq_ind_table *ind_table; /**< Indirection table. */
 136         uint16_t queues_n; /**< Number of queues in the list. */
 137         uint16_t queues[]; /**< Queue list. */
 138 };
 139
 140 /* Hash Rx queue. */
 141 struct mlx5_hrxq {
 142         LIST_ENTRY(mlx5_hrxq) next; /* Pointer to the next element. */
 143         rte_atomic32_t refcnt; /* Reference counter. */
 144         struct mlx5_ind_table_ibv *ind_table; /* Indirection table. */
 145         struct ibv_qp *qp; /* Verbs queue pair. */
 146         uint64_t hash_fields; /* Verbs Hash fields. */
 147         uint8_t rss_key_len; /* Hash key length in bytes. */
 148         uint8_t rss_key[]; /* Hash key. */
 149 };
 150
 151 /* TX queue descriptor. */
 152 __extension__
 153 struct mlx5_txq_data {
 154         uint16_t elts_head; /* Current counter in (*elts)[]. */
 155         uint16_t elts_tail; /* Counter of first element awaiting completion. */
 156         uint16_t elts_comp; /* Counter since last completion request. */
 157         uint16_t mpw_comp; /* WQ index since last completion request. */
 158         uint16_t cq_ci; /* Consumer index for completion queue. */
 159 #ifndef NDEBUG
 160         uint16_t cq_pi; /* Producer index for completion queue. */
 161 #endif
 162         uint16_t wqe_ci; /* Consumer index for work queue. */
 163         uint16_t wqe_pi; /* Producer index for work queue. */
 164         uint16_t elts_n:4; /* (*elts)[] length (in log2). */
 165         uint16_t cqe_n:4; /* Number of CQ elements (in log2). */
 166         uint16_t wqe_n:4; /* Number of of WQ elements (in log2). */
 167         uint16_t tso_en:1; /* When set hardware TSO is enabled. */
 168         uint16_t tunnel_en:1;
 169         /* When set TX offload for tunneled packets are supported. */
 170         uint16_t mpw_hdr_dseg:1; /* Enable DSEGs in the title WQEBB. */
 171         uint16_t max_inline; /* Multiple of RTE_CACHE_LINE_SIZE to inline. */
 172         uint16_t inline_max_packet_sz; /* Max packet size for inlining. */
 173         uint16_t mr_cache_idx; /* Index of last hit entry. */
 174         uint32_t qp_num_8s; /* QP number shifted by 8. */
 175         uint64_t offloads; /* Offloads for Tx Queue. */
 176         volatile struct mlx5_cqe (*cqes)[]; /* Completion queue. */
 177         volatile void *wqes; /* Work queue (use volatile to write into). */
 178         volatile uint32_t *qp_db; /* Work queue doorbell. */
 179         volatile uint32_t *cq_db; /* Completion queue doorbell. */
 180         volatile void *bf_reg; /* Blueflame register remapped. */
 181         struct mlx5_mr *mp2mr[MLX5_PMD_TX_MP_CACHE]; /* MR translation table. */
 182         struct rte_mbuf *(*elts)[]; /* TX elements. */
 183         struct mlx5_txq_stats stats; /* TX queue counters. */
 184 } __rte_cache_aligned;
 185
 186 /* Verbs Rx queue elements. */
 187 struct mlx5_txq_ibv {
 188         LIST_ENTRY(mlx5_txq_ibv) next; /* Pointer to the next element. */
 189         rte_atomic32_t refcnt; /* Reference counter. */
 190         struct ibv_cq *cq; /* Completion Queue. */
 191         struct ibv_qp *qp; /* Queue Pair. */
 192 };
 193
 194 /* TX queue control descriptor. */
 195 struct mlx5_txq_ctrl {
 196         LIST_ENTRY(mlx5_txq_ctrl) next; /* Pointer to the next element. */
 197         rte_atomic32_t refcnt; /* Reference counter. */
 198         struct priv *priv; /* Back pointer to private data. */
 199         unsigned int socket; /* CPU socket ID for allocations. */
 200         unsigned int max_inline_data; /* Max inline data. */
 201         unsigned int max_tso_header; /* Max TSO header size. */
 202         struct mlx5_txq_ibv *ibv; /* Verbs queue object. */
 203         struct mlx5_txq_data txq; /* Data path structure. */
 204         off_t uar_mmap_offset; /* UAR mmap offset for non-primary process. */
 205         volatile void *bf_reg_orig; /* Blueflame register from verbs. */
 206 };
 207
 208 /* mlx5_rxq.c */
 209
 210 extern uint8_t rss_hash_default_key[];
 211 extern const size_t rss_hash_default_key_len;
 212
 213 void mlx5_rxq_cleanup(struct mlx5_rxq_ctrl *);
 214 int mlx5_rx_queue_setup(struct rte_eth_dev *, uint16_t, uint16_t, unsigned int,
 215                         const struct rte_eth_rxconf *, struct rte_mempool *);
 216 void mlx5_rx_queue_release(void *);
 217 int priv_rx_intr_vec_enable(struct priv *priv);
 218 void priv_rx_intr_vec_disable(struct priv *priv);
 219 int mlx5_rx_intr_enable(struct rte_eth_dev *dev, uint16_t rx_queue_id);
 220 int mlx5_rx_intr_disable(struct rte_eth_dev *dev, uint16_t rx_queue_id);
 221 struct mlx5_rxq_ibv *mlx5_priv_rxq_ibv_new(struct priv *, uint16_t);
 222 struct mlx5_rxq_ibv *mlx5_priv_rxq_ibv_get(struct priv *, uint16_t);
 223 int mlx5_priv_rxq_ibv_release(struct priv *, struct mlx5_rxq_ibv *);
 224 int mlx5_priv_rxq_ibv_releasable(struct priv *, struct mlx5_rxq_ibv *);
 225 int mlx5_priv_rxq_ibv_verify(struct priv *);
 226 struct mlx5_rxq_ctrl *mlx5_priv_rxq_new(struct priv *, uint16_t,
 227                                         uint16_t, unsigned int,
 228                                         const struct rte_eth_rxconf *,
 229                                         struct rte_mempool *);
 230 struct mlx5_rxq_ctrl *mlx5_priv_rxq_get(struct priv *, uint16_t);
 231 int mlx5_priv_rxq_release(struct priv *, uint16_t);
 232 int mlx5_priv_rxq_releasable(struct priv *, uint16_t);
 233 int mlx5_priv_rxq_verify(struct priv *);
 234 int rxq_alloc_elts(struct mlx5_rxq_ctrl *);
 235 struct mlx5_ind_table_ibv *mlx5_priv_ind_table_ibv_new(struct priv *,
 236                                                        uint16_t [],
 237                                                        uint16_t);
 238 struct mlx5_ind_table_ibv *mlx5_priv_ind_table_ibv_get(struct priv *,
 239                                                        uint16_t [],
 240                                                        uint16_t);
 241 int mlx5_priv_ind_table_ibv_release(struct priv *, struct mlx5_ind_table_ibv *);
 242 int mlx5_priv_ind_table_ibv_verify(struct priv *);
 243 struct mlx5_hrxq *mlx5_priv_hrxq_new(struct priv *, uint8_t *, uint8_t,
 244                                      uint64_t, uint16_t [], uint16_t);
 245 struct mlx5_hrxq *mlx5_priv_hrxq_get(struct priv *, uint8_t *, uint8_t,
 246                                      uint64_t, uint16_t [], uint16_t);
 247 int mlx5_priv_hrxq_release(struct priv *, struct mlx5_hrxq *);
 248 int mlx5_priv_hrxq_ibv_verify(struct priv *);
 249 uint64_t mlx5_priv_get_rx_port_offloads(struct priv *);
 250 uint64_t mlx5_priv_get_rx_queue_offloads(struct priv *);
 251
 252 /* mlx5_txq.c */
 253
 254 int mlx5_tx_queue_setup(struct rte_eth_dev *, uint16_t, uint16_t, unsigned int,
 255                         const struct rte_eth_txconf *);
 256 void mlx5_tx_queue_release(void *);
 257 int priv_tx_uar_remap(struct priv *priv, int fd);
 258 struct mlx5_txq_ibv *mlx5_priv_txq_ibv_new(struct priv *, uint16_t);
 259 struct mlx5_txq_ibv *mlx5_priv_txq_ibv_get(struct priv *, uint16_t);
 260 int mlx5_priv_txq_ibv_release(struct priv *, struct mlx5_txq_ibv *);
 261 int mlx5_priv_txq_ibv_releasable(struct priv *, struct mlx5_txq_ibv *);
 262 int mlx5_priv_txq_ibv_verify(struct priv *);
 263 struct mlx5_txq_ctrl *mlx5_priv_txq_new(struct priv *, uint16_t,
 264                                         uint16_t, unsigned int,
 265                                         const struct rte_eth_txconf *);
 266 struct mlx5_txq_ctrl *mlx5_priv_txq_get(struct priv *, uint16_t);
 267 int mlx5_priv_txq_release(struct priv *, uint16_t);
 268 int mlx5_priv_txq_releasable(struct priv *, uint16_t);
 269 int mlx5_priv_txq_verify(struct priv *);
 270 void txq_alloc_elts(struct mlx5_txq_ctrl *);
 271 uint64_t mlx5_priv_get_tx_port_offloads(struct priv *);
 272
 273 /* mlx5_rxtx.c */
 274
 275 extern uint32_t mlx5_ptype_table[];
 276
 277 void mlx5_set_ptype_table(void);
 278 uint16_t mlx5_tx_burst(void *, struct rte_mbuf **, uint16_t);
 279 uint16_t mlx5_tx_burst_mpw(void *, struct rte_mbuf **, uint16_t);
 280 uint16_t mlx5_tx_burst_mpw_inline(void *, struct rte_mbuf **, uint16_t);
 281 uint16_t mlx5_tx_burst_empw(void *, struct rte_mbuf **, uint16_t);
 282 uint16_t mlx5_rx_burst(void *, struct rte_mbuf **, uint16_t);
 283 uint16_t removed_tx_burst(void *, struct rte_mbuf **, uint16_t);
 284 uint16_t removed_rx_burst(void *, struct rte_mbuf **, uint16_t);
 285 int mlx5_rx_descriptor_status(void *, uint16_t);
 286 int mlx5_tx_descriptor_status(void *, uint16_t);
 287
 288 /* Vectorized version of mlx5_rxtx.c */
 289 int priv_check_raw_vec_tx_support(struct priv *, struct rte_eth_dev *);
 290 int priv_check_vec_tx_support(struct priv *, struct rte_eth_dev *);
 291 int rxq_check_vec_support(struct mlx5_rxq_data *);
 292 int priv_check_vec_rx_support(struct priv *);
 293 uint16_t mlx5_tx_burst_raw_vec(void *, struct rte_mbuf **, uint16_t);
 294 uint16_t mlx5_tx_burst_vec(void *, struct rte_mbuf **, uint16_t);
 295 uint16_t mlx5_rx_burst_vec(void *, struct rte_mbuf **, uint16_t);
 296
 297 /* mlx5_mr.c */
 298
 299 void mlx5_mp2mr_iter(struct rte_mempool *, void *);
 300 struct mlx5_mr *priv_txq_mp2mr_reg(struct priv *priv, struct mlx5_txq_data *,
 301                                    struct rte_mempool *, unsigned int);
 302 struct mlx5_mr *mlx5_txq_mp2mr_reg(struct mlx5_txq_data *, struct rte_mempool *,
 303                                    unsigned int);
 304
 305 #ifndef NDEBUG
 306 /**
 307  * Verify or set magic value in CQE.
 308  *
 309  * @param cqe
 310  *   Pointer to CQE.
 311  *
 312  * @return
 313  *   0 the first time.
 314  */
 315 static inline int
 316 check_cqe_seen(volatile struct mlx5_cqe *cqe)
 317 {
 318         static const uint8_t magic[] = "seen";
 319         volatile uint8_t (*buf)[sizeof(cqe->rsvd0)] = &cqe->rsvd0;
 320         int ret = 1;
 321         unsigned int i;
 322
 323         for (i = 0; i < sizeof(magic) && i < sizeof(*buf); ++i)
 324                 if (!ret || (*buf)[i] != magic[i]) {
 325                         ret = 0;
 326                         (*buf)[i] = magic[i];
 327                 }
 328         return ret;
 329 }
 330 #endif /* NDEBUG */
 331
 332 /**
 333  * Check whether CQE is valid.
 334  *
 335  * @param cqe
 336  *   Pointer to CQE.
 337  * @param cqes_n
 338  *   Size of completion queue.
 339  * @param ci
 340  *   Consumer index.
 341  *
 342  * @return
 343  *   0 on success, 1 on failure.
 344  */
 345 static __rte_always_inline int
 346 check_cqe(volatile struct mlx5_cqe *cqe,
 347           unsigned int cqes_n, const uint16_t ci)
 348 {
 349         uint16_t idx = ci & cqes_n;
 350         uint8_t op_own = cqe->op_own;
 351         uint8_t op_owner = MLX5_CQE_OWNER(op_own);
 352         uint8_t op_code = MLX5_CQE_OPCODE(op_own);
 353
 354         if (unlikely((op_owner != (!!(idx))) || (op_code == MLX5_CQE_INVALID)))
 355                 return 1; /* No CQE. */
 356 #ifndef NDEBUG
 357         if ((op_code == MLX5_CQE_RESP_ERR) ||
 358             (op_code == MLX5_CQE_REQ_ERR)) {
 359                 volatile struct mlx5_err_cqe *err_cqe = (volatile void *)cqe;
 360                 uint8_t syndrome = err_cqe->syndrome;
 361
 362                 if ((syndrome == MLX5_CQE_SYNDROME_LOCAL_LENGTH_ERR) ||
 363                     (syndrome == MLX5_CQE_SYNDROME_REMOTE_ABORTED_ERR))
 364                         return 0;
 365                 if (!check_cqe_seen(cqe)) {
 366                         ERROR("unexpected CQE error %u (0x%02x)"
 367                               " syndrome 0x%02x",
 368                               op_code, op_code, syndrome);
 369                         rte_hexdump(stderr, "MLX5 Error CQE:",
 370                                     (const void *)((uintptr_t)err_cqe),
 371                                     sizeof(*err_cqe));
 372                 }
 373                 return 1;
 374         } else if ((op_code != MLX5_CQE_RESP_SEND) &&
 375                    (op_code != MLX5_CQE_REQ)) {
 376                 if (!check_cqe_seen(cqe)) {
 377                         ERROR("unexpected CQE opcode %u (0x%02x)",
 378                               op_code, op_code);
 379                         rte_hexdump(stderr, "MLX5 CQE:",
 380                                     (const void *)((uintptr_t)cqe),
 381                                     sizeof(*cqe));
 382                 }
 383                 return 1;
 384         }
 385 #endif /* NDEBUG */
 386         return 0;
 387 }
 388
 389 /**
 390  * Return the address of the WQE.
 391  *
 392  * @param txq
 393  *   Pointer to TX queue structure.
 394  * @param  wqe_ci
 395  *   WQE consumer index.
 396  *
 397  * @return
 398  *   WQE address.
 399  */
 400 static inline uintptr_t *
 401 tx_mlx5_wqe(struct mlx5_txq_data *txq, uint16_t ci)
 402 {
 403         ci &= ((1 << txq->wqe_n) - 1);
 404         return (uintptr_t *)((uintptr_t)txq->wqes + ci * MLX5_WQE_SIZE);
 405 }
 406
 407 /**
 408  * Manage TX completions.
 409  *
 410  * When sending a burst, mlx5_tx_burst() posts several WRs.
 411  *
 412  * @param txq
 413  *   Pointer to TX queue structure.
 414  */
 415 static __rte_always_inline void
 416 mlx5_tx_complete(struct mlx5_txq_data *txq)
 417 {
 418         const uint16_t elts_n = 1 << txq->elts_n;
 419         const uint16_t elts_m = elts_n - 1;
 420         const unsigned int cqe_n = 1 << txq->cqe_n;
 421         const unsigned int cqe_cnt = cqe_n - 1;
 422         uint16_t elts_free = txq->elts_tail;
 423         uint16_t elts_tail;
 424         uint16_t cq_ci = txq->cq_ci;
 425         volatile struct mlx5_cqe *cqe = NULL;
 426         volatile struct mlx5_wqe_ctrl *ctrl;
 427         struct rte_mbuf *m, *free[elts_n];
 428         struct rte_mempool *pool = NULL;
 429         unsigned int blk_n = 0;
 430
 431         cqe = &(*txq->cqes)[cq_ci & cqe_cnt];
 432         if (unlikely(check_cqe(cqe, cqe_n, cq_ci)))
 433                 return;
 434 #ifndef NDEBUG
 435         if ((MLX5_CQE_OPCODE(cqe->op_own) == MLX5_CQE_RESP_ERR) ||
 436             (MLX5_CQE_OPCODE(cqe->op_own) == MLX5_CQE_REQ_ERR)) {
 437                 if (!check_cqe_seen(cqe)) {
 438                         ERROR("unexpected error CQE, TX stopped");
 439                         rte_hexdump(stderr, "MLX5 TXQ:",
 440                                     (const void *)((uintptr_t)txq->wqes),
 441                                     ((1 << txq->wqe_n) *
 442                                      MLX5_WQE_SIZE));
 443                 }
 444                 return;
 445         }
 446 #endif /* NDEBUG */
 447         ++cq_ci;
 448         txq->wqe_pi = rte_be_to_cpu_16(cqe->wqe_counter);
 449         ctrl = (volatile struct mlx5_wqe_ctrl *)
 450                 tx_mlx5_wqe(txq, txq->wqe_pi);
 451         elts_tail = ctrl->ctrl3;
 452         assert((elts_tail & elts_m) < (1 << txq->wqe_n));
 453         /* Free buffers. */
 454         while (elts_free != elts_tail) {
 455                 m = rte_pktmbuf_prefree_seg((*txq->elts)[elts_free++ & elts_m]);
 456                 if (likely(m != NULL)) {
 457                         if (likely(m->pool == pool)) {
 458                                 free[blk_n++] = m;
 459                         } else {
 460                                 if (likely(pool != NULL))
 461                                         rte_mempool_put_bulk(pool,
 462                                                              (void *)free,
 463                                                              blk_n);
 464                                 free[0] = m;
 465                                 pool = m->pool;
 466                                 blk_n = 1;
 467                         }
 468                 }
 469         }
 470         if (blk_n)
 471                 rte_mempool_put_bulk(pool, (void *)free, blk_n);
 472 #ifndef NDEBUG
 473         elts_free = txq->elts_tail;
 474         /* Poisoning. */
 475         while (elts_free != elts_tail) {
 476                 memset(&(*txq->elts)[elts_free & elts_m],
 477                        0x66,
 478                        sizeof((*txq->elts)[elts_free & elts_m]));
 479                 ++elts_free;
 480         }
 481 #endif
 482         txq->cq_ci = cq_ci;
 483         txq->elts_tail = elts_tail;
 484         /* Update the consumer index. */
 485         rte_compiler_barrier();
 486         *txq->cq_db = rte_cpu_to_be_32(cq_ci);
 487 }
 488
 489 /**
 490  * Get Memory Pool (MP) from mbuf. If mbuf is indirect, the pool from which
 491  * the cloned mbuf is allocated is returned instead.
 492  *
 493  * @param buf
 494  *   Pointer to mbuf.
 495  *
 496  * @return
 497  *   Memory pool where data is located for given mbuf.
 498  */
 499 static struct rte_mempool *
 500 mlx5_tx_mb2mp(struct rte_mbuf *buf)
 501 {
 502         if (unlikely(RTE_MBUF_INDIRECT(buf)))
 503                 return rte_mbuf_from_indirect(buf)->pool;
 504         return buf->pool;
 505 }
 506
 507 /**
 508  * Get Memory Region (MR) <-> rte_mbuf association from txq->mp2mr[].
 509  * Add MP to txq->mp2mr[] if it's not registered yet. If mp2mr[] is full,
 510  * remove an entry first.
 511  *
 512  * @param txq
 513  *   Pointer to TX queue structure.
 514  * @param[in] mp
 515  *   Memory Pool for which a Memory Region lkey must be returned.
 516  *
 517  * @return
 518  *   mr->lkey on success, (uint32_t)-1 on failure.
 519  */
 520 static __rte_always_inline uint32_t
 521 mlx5_tx_mb2mr(struct mlx5_txq_data *txq, struct rte_mbuf *mb)
 522 {
 523         uint16_t i = txq->mr_cache_idx;
 524         uintptr_t addr = rte_pktmbuf_mtod(mb, uintptr_t);
 525         struct mlx5_mr *mr;
 526
 527         assert(i < RTE_DIM(txq->mp2mr));
 528         if (likely(txq->mp2mr[i]->start <= addr && txq->mp2mr[i]->end > addr))
 529                 return txq->mp2mr[i]->lkey;
 530         for (i = 0; (i != RTE_DIM(txq->mp2mr)); ++i) {
 531                 if (unlikely(txq->mp2mr[i] == NULL ||
 532                     txq->mp2mr[i]->mr == NULL)) {
 533                         /* Unknown MP, add a new MR for it. */
 534                         break;
 535                 }
 536                 if (txq->mp2mr[i]->start <= addr &&
 537                     txq->mp2mr[i]->end > addr) {
 538                         assert(txq->mp2mr[i]->lkey != (uint32_t)-1);
 539                         txq->mr_cache_idx = i;
 540                         return txq->mp2mr[i]->lkey;
 541                 }
 542         }
 543         mr = mlx5_txq_mp2mr_reg(txq, mlx5_tx_mb2mp(mb), i);
 544         /*
 545          * Request the reference to use in this queue, the original one is
 546          * kept by the control plane.
 547          */
 548         if (mr) {
 549                 rte_atomic32_inc(&mr->refcnt);
 550                 txq->mr_cache_idx = i >= RTE_DIM(txq->mp2mr) ? i - 1 : i;
 551                 return mr->lkey;
 552         } else {
 553                 struct rte_mempool *mp = mlx5_tx_mb2mp(mb);
 554
 555                 WARN("Failed to register mempool 0x%p(%s)",
 556                       (void *)mp, mp->name);
 557         }
 558         return (uint32_t)-1;
 559 }
 560
 561 /**
 562  * Ring TX queue doorbell and flush the update if requested.
 563  *
 564  * @param txq
 565  *   Pointer to TX queue structure.
 566  * @param wqe
 567  *   Pointer to the last WQE posted in the NIC.
 568  * @param cond
 569  *   Request for write memory barrier after BlueFlame update.
 570  */
 571 static __rte_always_inline void
 572 mlx5_tx_dbrec_cond_wmb(struct mlx5_txq_data *txq, volatile struct mlx5_wqe *wqe,
 573                        int cond)
 574 {
 575         uint64_t *dst = (uint64_t *)((uintptr_t)txq->bf_reg);
 576         volatile uint64_t *src = ((volatile uint64_t *)wqe);
 577
 578         rte_cio_wmb();
 579         *txq->qp_db = rte_cpu_to_be_32(txq->wqe_ci);
 580         /* Ensure ordering between DB record and BF copy. */
 581         rte_wmb();
 582         *dst = *src;
 583         if (cond)
 584                 rte_wmb();
 585 }
 586
 587 /**
 588  * Ring TX queue doorbell and flush the update by write memory barrier.
 589  *
 590  * @param txq
 591  *   Pointer to TX queue structure.
 592  * @param wqe
 593  *   Pointer to the last WQE posted in the NIC.
 594  */
 595 static __rte_always_inline void
 596 mlx5_tx_dbrec(struct mlx5_txq_data *txq, volatile struct mlx5_wqe *wqe)
 597 {
 598         mlx5_tx_dbrec_cond_wmb(txq, wqe, 1);
 599 }
 600
 601 /**
 602  * Convert the Checksum offloads to Verbs.
 603  *
 604  * @param txq_data
 605  *   Pointer to the Tx queue.
 606  * @param buf
 607  *   Pointer to the mbuf.
 608  *
 609  * @return
 610  *   the converted cs_flags.
 611  */
 612 static __rte_always_inline uint8_t
 613 txq_ol_cksum_to_cs(struct mlx5_txq_data *txq_data, struct rte_mbuf *buf)
 614 {
 615         uint8_t cs_flags = 0;
 616
 617         /* Should we enable HW CKSUM offload */
 618         if (buf->ol_flags &
 619             (PKT_TX_IP_CKSUM | PKT_TX_TCP_CKSUM | PKT_TX_UDP_CKSUM |
 620              PKT_TX_OUTER_IP_CKSUM)) {
 621                 if (txq_data->tunnel_en &&
 622                     (buf->ol_flags &
 623                      (PKT_TX_TUNNEL_GRE | PKT_TX_TUNNEL_VXLAN))) {
 624                         cs_flags = MLX5_ETH_WQE_L3_INNER_CSUM |
 625                                    MLX5_ETH_WQE_L4_INNER_CSUM;
 626                         if (buf->ol_flags & PKT_TX_OUTER_IP_CKSUM)
 627                                 cs_flags |= MLX5_ETH_WQE_L3_CSUM;
 628                 } else {
 629                         cs_flags = MLX5_ETH_WQE_L3_CSUM |
 630                                    MLX5_ETH_WQE_L4_CSUM;
 631                 }
 632         }
 633         return cs_flags;
 634 }
 635
 636 /**
 637  * Count the number of contiguous single segment packets.
 638  *
 639  * @param pkts
 640  *   Pointer to array of packets.
 641  * @param pkts_n
 642  *   Number of packets.
 643  *
 644  * @return
 645  *   Number of contiguous single segment packets.
 646  */
 647 static __rte_always_inline unsigned int
 648 txq_count_contig_single_seg(struct rte_mbuf **pkts, uint16_t pkts_n)
 649 {
 650         unsigned int pos;
 651
 652         if (!pkts_n)
 653                 return 0;
 654         /* Count the number of contiguous single segment packets. */
 655         for (pos = 0; pos < pkts_n; ++pos)
 656                 if (NB_SEGS(pkts[pos]) > 1)
 657                         break;
 658         return pos;
 659 }
 660
 661 /**
 662  * Count the number of contiguous multi-segment packets.
 663  *
 664  * @param pkts
 665  *   Pointer to array of packets.
 666  * @param pkts_n
 667  *   Number of packets.
 668  *
 669  * @return
 670  *   Number of contiguous multi-segment packets.
 671  */
 672 static __rte_always_inline unsigned int
 673 txq_count_contig_multi_seg(struct rte_mbuf **pkts, uint16_t pkts_n)
 674 {
 675         unsigned int pos;
 676
 677         if (!pkts_n)
 678                 return 0;
 679         /* Count the number of contiguous multi-segment packets. */
 680         for (pos = 0; pos < pkts_n; ++pos)
 681                 if (NB_SEGS(pkts[pos]) == 1)
 682                         break;
 683         return pos;
 684 }
 685
 686 #endif /* RTE_PMD_MLX5_RXTX_H_ */