drivers/net/mlx5/mlx5_rxtx.h

   1 /*-
   2  *   BSD LICENSE
   3  *
   4  *   Copyright 2015 6WIND S.A.
   5  *   Copyright 2015 Mellanox.
   6  *
   7  *   Redistribution and use in source and binary forms, with or without
   8  *   modification, are permitted provided that the following conditions
   9  *   are met:
  10  *
  11  *     * Redistributions of source code must retain the above copyright
  12  *       notice, this list of conditions and the following disclaimer.
  13  *     * Redistributions in binary form must reproduce the above copyright
  14  *       notice, this list of conditions and the following disclaimer in
  15  *       the documentation and/or other materials provided with the
  16  *       distribution.
  17  *     * Neither the name of 6WIND S.A. nor the names of its
  18  *       contributors may be used to endorse or promote products derived
  19  *       from this software without specific prior written permission.
  20  *
  21  *   THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS
  22  *   "AS IS" AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT
  23  *   LIMITED TO, THE IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR
  24  *   A PARTICULAR PURPOSE ARE DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT
  25  *   OWNER OR CONTRIBUTORS BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL,
  26  *   SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT
  27  *   LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF USE,
  28  *   DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON ANY
  29  *   THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT
  30  *   (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE
  31  *   OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
  32  */
  33
  34 #ifndef RTE_PMD_MLX5_RXTX_H_
  35 #define RTE_PMD_MLX5_RXTX_H_
  36
  37 #include <stddef.h>
  38 #include <stdint.h>
  39 #include <sys/queue.h>
  40
  41 /* Verbs header. */
  42 /* ISO C doesn't support unnamed structs/unions, disabling -pedantic. */
  43 #ifdef PEDANTIC
  44 #pragma GCC diagnostic ignored "-Wpedantic"
  45 #endif
  46 #include <infiniband/verbs.h>
  47 #include <infiniband/mlx5dv.h>
  48 #ifdef PEDANTIC
  49 #pragma GCC diagnostic error "-Wpedantic"
  50 #endif
  51
  52 #include <rte_mbuf.h>
  53 #include <rte_mempool.h>
  54 #include <rte_common.h>
  55 #include <rte_hexdump.h>
  56 #include <rte_atomic.h>
  57
  58 #include "mlx5_utils.h"
  59 #include "mlx5.h"
  60 #include "mlx5_autoconf.h"
  61 #include "mlx5_defs.h"
  62 #include "mlx5_prm.h"
  63
  64 struct mlx5_rxq_stats {
  65         unsigned int idx; /**< Mapping index. */
  66 #ifdef MLX5_PMD_SOFT_COUNTERS
  67         uint64_t ipackets; /**< Total of successfully received packets. */
  68         uint64_t ibytes; /**< Total of successfully received bytes. */
  69 #endif
  70         uint64_t idropped; /**< Total of packets dropped when RX ring full. */
  71         uint64_t rx_nombuf; /**< Total of RX mbuf allocation failures. */
  72 };
  73
  74 struct mlx5_txq_stats {
  75         unsigned int idx; /**< Mapping index. */
  76 #ifdef MLX5_PMD_SOFT_COUNTERS
  77         uint64_t opackets; /**< Total of successfully sent packets. */
  78         uint64_t obytes; /**< Total of successfully sent bytes. */
  79 #endif
  80         uint64_t oerrors; /**< Total number of failed transmitted packets. */
  81 };
  82
  83 struct priv;
  84
  85 /* Memory region queue object. */
  86 struct mlx5_mr {
  87         LIST_ENTRY(mlx5_mr) next; /**< Pointer to the next element. */
  88         rte_atomic32_t refcnt; /*<< Reference counter. */
  89         uint32_t lkey; /*<< rte_cpu_to_be_32(mr->lkey) */
  90         uintptr_t start; /* Start address of MR */
  91         uintptr_t end; /* End address of MR */
  92         struct ibv_mr *mr; /*<< Memory Region. */
  93         struct rte_mempool *mp; /*<< Memory Pool. */
  94 };
  95
  96 /* Compressed CQE context. */
  97 struct rxq_zip {
  98         uint16_t ai; /* Array index. */
  99         uint16_t ca; /* Current array index. */
 100         uint16_t na; /* Next array index. */
 101         uint16_t cq_ci; /* The next CQE. */
 102         uint32_t cqe_cnt; /* Number of CQEs. */
 103 };
 104
 105 /* RX queue descriptor. */
 106 struct mlx5_rxq_data {
 107         unsigned int csum:1; /* Enable checksum offloading. */
 108         unsigned int csum_l2tun:1; /* Same for L2 tunnels. */
 109         unsigned int vlan_strip:1; /* Enable VLAN stripping. */
 110         unsigned int crc_present:1; /* CRC must be subtracted. */
 111         unsigned int sges_n:2; /* Log 2 of SGEs (max buffers per packet). */
 112         unsigned int cqe_n:4; /* Log 2 of CQ elements. */
 113         unsigned int elts_n:4; /* Log 2 of Mbufs. */
 114         unsigned int rss_hash:1; /* RSS hash result is enabled. */
 115         unsigned int mark:1; /* Marked flow available on the queue. */
 116         unsigned int pending_err:1; /* CQE error needs to be handled. */
 117         unsigned int :15; /* Remaining bits. */
 118         volatile uint32_t *rq_db;
 119         volatile uint32_t *cq_db;
 120         uint16_t port_id;
 121         uint16_t rq_ci;
 122         uint16_t rq_pi;
 123         uint16_t cq_ci;
 124         volatile struct mlx5_wqe_data_seg(*wqes)[];
 125         volatile struct mlx5_cqe(*cqes)[];
 126         struct rxq_zip zip; /* Compressed context. */
 127         struct rte_mbuf *(*elts)[];
 128         struct rte_mempool *mp;
 129         struct mlx5_rxq_stats stats;
 130         uint64_t mbuf_initializer; /* Default rearm_data for vectorized Rx. */
 131         struct rte_mbuf fake_mbuf; /* elts padding for vectorized Rx. */
 132         void *cq_uar; /* CQ user access region. */
 133         uint32_t cqn; /* CQ number. */
 134         uint8_t cq_arm_sn; /* CQ arm seq number. */
 135 } __rte_cache_aligned;
 136
 137 /* Verbs Rx queue elements. */
 138 struct mlx5_rxq_ibv {
 139         LIST_ENTRY(mlx5_rxq_ibv) next; /* Pointer to the next element. */
 140         rte_atomic32_t refcnt; /* Reference counter. */
 141         struct mlx5_rxq_ctrl *rxq_ctrl; /* Back pointer to parent. */
 142         struct ibv_cq *cq; /* Completion Queue. */
 143         struct ibv_wq *wq; /* Work Queue. */
 144         struct ibv_comp_channel *channel;
 145         struct mlx5_mr *mr; /* Memory Region (for mp). */
 146 };
 147
 148 /* RX queue control descriptor. */
 149 struct mlx5_rxq_ctrl {
 150         LIST_ENTRY(mlx5_rxq_ctrl) next; /* Pointer to the next element. */
 151         rte_atomic32_t refcnt; /* Reference counter. */
 152         struct priv *priv; /* Back pointer to private data. */
 153         struct mlx5_rxq_ibv *ibv; /* Verbs elements. */
 154         struct mlx5_rxq_data rxq; /* Data path structure. */
 155         unsigned int socket; /* CPU socket ID for allocations. */
 156         unsigned int irq:1; /* Whether IRQ is enabled. */
 157 };
 158
 159 /* Indirection table. */
 160 struct mlx5_ind_table_ibv {
 161         LIST_ENTRY(mlx5_ind_table_ibv) next; /* Pointer to the next element. */
 162         rte_atomic32_t refcnt; /* Reference counter. */
 163         struct ibv_rwq_ind_table *ind_table; /**< Indirection table. */
 164         uint16_t queues_n; /**< Number of queues in the list. */
 165         uint16_t queues[]; /**< Queue list. */
 166 };
 167
 168 /* Hash RX queue types. */
 169 enum hash_rxq_type {
 170         HASH_RXQ_TCPV4,
 171         HASH_RXQ_UDPV4,
 172         HASH_RXQ_IPV4,
 173         HASH_RXQ_TCPV6,
 174         HASH_RXQ_UDPV6,
 175         HASH_RXQ_IPV6,
 176         HASH_RXQ_ETH,
 177 };
 178
 179 /* Flow structure with Ethernet specification. It is packed to prevent padding
 180  * between attr and spec as this layout is expected by libibverbs. */
 181 struct flow_attr_spec_eth {
 182         struct ibv_flow_attr attr;
 183         struct ibv_flow_spec_eth spec;
 184 } __attribute__((packed));
 185
 186 /* Define a struct flow_attr_spec_eth object as an array of at least
 187  * "size" bytes. Room after the first index is normally used to store
 188  * extra flow specifications. */
 189 #define FLOW_ATTR_SPEC_ETH(name, size) \
 190         struct flow_attr_spec_eth name \
 191                 [((size) / sizeof(struct flow_attr_spec_eth)) + \
 192                  !!((size) % sizeof(struct flow_attr_spec_eth))]
 193
 194 /* Initialization data for hash RX queue. */
 195 struct hash_rxq_init {
 196         uint64_t hash_fields; /* Fields that participate in the hash. */
 197         uint64_t dpdk_rss_hf; /* Matching DPDK RSS hash fields. */
 198         unsigned int flow_priority; /* Flow priority to use. */
 199         union {
 200                 struct {
 201                         enum ibv_flow_spec_type type;
 202                         uint16_t size;
 203                 } hdr;
 204                 struct ibv_flow_spec_tcp_udp tcp_udp;
 205                 struct ibv_flow_spec_ipv4 ipv4;
 206                 struct ibv_flow_spec_ipv6 ipv6;
 207                 struct ibv_flow_spec_eth eth;
 208         } flow_spec; /* Flow specification template. */
 209         const struct hash_rxq_init *underlayer; /* Pointer to underlayer. */
 210 };
 211
 212 /* Initialization data for indirection table. */
 213 struct ind_table_init {
 214         unsigned int max_size; /* Maximum number of WQs. */
 215         /* Hash RX queues using this table. */
 216         unsigned int hash_types;
 217         unsigned int hash_types_n;
 218 };
 219
 220 /* Initialization data for special flows. */
 221 struct special_flow_init {
 222         uint8_t dst_mac_val[6];
 223         uint8_t dst_mac_mask[6];
 224         unsigned int hash_types;
 225         unsigned int per_vlan:1;
 226 };
 227
 228 enum hash_rxq_flow_type {
 229         HASH_RXQ_FLOW_TYPE_PROMISC,
 230         HASH_RXQ_FLOW_TYPE_ALLMULTI,
 231         HASH_RXQ_FLOW_TYPE_BROADCAST,
 232         HASH_RXQ_FLOW_TYPE_IPV6MULTI,
 233         HASH_RXQ_FLOW_TYPE_MAC,
 234 };
 235
 236 #ifndef NDEBUG
 237 static inline const char *
 238 hash_rxq_flow_type_str(enum hash_rxq_flow_type flow_type)
 239 {
 240         switch (flow_type) {
 241         case HASH_RXQ_FLOW_TYPE_PROMISC:
 242                 return "promiscuous";
 243         case HASH_RXQ_FLOW_TYPE_ALLMULTI:
 244                 return "allmulticast";
 245         case HASH_RXQ_FLOW_TYPE_BROADCAST:
 246                 return "broadcast";
 247         case HASH_RXQ_FLOW_TYPE_IPV6MULTI:
 248                 return "IPv6 multicast";
 249         case HASH_RXQ_FLOW_TYPE_MAC:
 250                 return "MAC";
 251         }
 252         return NULL;
 253 }
 254 #endif /* NDEBUG */
 255
 256 struct hash_rxq {
 257         struct priv *priv; /* Back pointer to private data. */
 258         struct ibv_qp *qp; /* Hash RX QP. */
 259         enum hash_rxq_type type; /* Hash RX queue type. */
 260         /* MAC flow steering rules, one per VLAN ID. */
 261         struct ibv_flow *mac_flow
 262                 [MLX5_MAX_MAC_ADDRESSES][MLX5_MAX_VLAN_IDS];
 263         struct ibv_flow *special_flow
 264                 [MLX5_MAX_SPECIAL_FLOWS][MLX5_MAX_VLAN_IDS];
 265 };
 266
 267 /* TX queue descriptor. */
 268 __extension__
 269 struct mlx5_txq_data {
 270         uint16_t elts_head; /* Current counter in (*elts)[]. */
 271         uint16_t elts_tail; /* Counter of first element awaiting completion. */
 272         uint16_t elts_comp; /* Counter since last completion request. */
 273         uint16_t mpw_comp; /* WQ index since last completion request. */
 274         uint16_t cq_ci; /* Consumer index for completion queue. */
 275         uint16_t cq_pi; /* Producer index for completion queue. */
 276         uint16_t wqe_ci; /* Consumer index for work queue. */
 277         uint16_t wqe_pi; /* Producer index for work queue. */
 278         uint16_t elts_n:4; /* (*elts)[] length (in log2). */
 279         uint16_t cqe_n:4; /* Number of CQ elements (in log2). */
 280         uint16_t wqe_n:4; /* Number of of WQ elements (in log2). */
 281         uint16_t inline_en:1; /* When set inline is enabled. */
 282         uint16_t tso_en:1; /* When set hardware TSO is enabled. */
 283         uint16_t tunnel_en:1;
 284         /* When set TX offload for tunneled packets are supported. */
 285         uint16_t mpw_hdr_dseg:1; /* Enable DSEGs in the title WQEBB. */
 286         uint16_t max_inline; /* Multiple of RTE_CACHE_LINE_SIZE to inline. */
 287         uint16_t inline_max_packet_sz; /* Max packet size for inlining. */
 288         uint16_t mr_cache_idx; /* Index of last hit entry. */
 289         uint32_t qp_num_8s; /* QP number shifted by 8. */
 290         uint32_t flags; /* Flags for Tx Queue. */
 291         volatile struct mlx5_cqe (*cqes)[]; /* Completion queue. */
 292         volatile void *wqes; /* Work queue (use volatile to write into). */
 293         volatile uint32_t *qp_db; /* Work queue doorbell. */
 294         volatile uint32_t *cq_db; /* Completion queue doorbell. */
 295         volatile void *bf_reg; /* Blueflame register. */
 296         struct mlx5_mr *mp2mr[MLX5_PMD_TX_MP_CACHE]; /* MR translation table. */
 297         struct rte_mbuf *(*elts)[]; /* TX elements. */
 298         struct mlx5_txq_stats stats; /* TX queue counters. */
 299 } __rte_cache_aligned;
 300
 301 /* Verbs Rx queue elements. */
 302 struct mlx5_txq_ibv {
 303         LIST_ENTRY(mlx5_txq_ibv) next; /* Pointer to the next element. */
 304         rte_atomic32_t refcnt; /* Reference counter. */
 305         struct ibv_cq *cq; /* Completion Queue. */
 306         struct ibv_qp *qp; /* Queue Pair. */
 307 };
 308
 309 /* TX queue control descriptor. */
 310 struct mlx5_txq_ctrl {
 311         LIST_ENTRY(mlx5_txq_ctrl) next; /* Pointer to the next element. */
 312         rte_atomic32_t refcnt; /* Reference counter. */
 313         struct priv *priv; /* Back pointer to private data. */
 314         unsigned int socket; /* CPU socket ID for allocations. */
 315         unsigned int max_inline_data; /* Max inline data. */
 316         unsigned int max_tso_header; /* Max TSO header size. */
 317         struct mlx5_txq_ibv *ibv; /* Verbs queue object. */
 318         struct mlx5_txq_data txq; /* Data path structure. */
 319         off_t uar_mmap_offset; /* UAR mmap offset for non-primary process. */
 320 };
 321
 322 /* mlx5_rxq.c */
 323
 324 extern const struct hash_rxq_init hash_rxq_init[];
 325 extern const unsigned int hash_rxq_init_n;
 326
 327 extern uint8_t rss_hash_default_key[];
 328 extern const size_t rss_hash_default_key_len;
 329
 330 size_t priv_flow_attr(struct priv *, struct ibv_flow_attr *,
 331                       size_t, enum hash_rxq_type);
 332 int priv_create_hash_rxqs(struct priv *);
 333 void priv_destroy_hash_rxqs(struct priv *);
 334 int priv_allow_flow_type(struct priv *, enum hash_rxq_flow_type);
 335 int priv_rehash_flows(struct priv *);
 336 void mlx5_rxq_cleanup(struct mlx5_rxq_ctrl *);
 337 int mlx5_rx_queue_setup(struct rte_eth_dev *, uint16_t, uint16_t, unsigned int,
 338                         const struct rte_eth_rxconf *, struct rte_mempool *);
 339 void mlx5_rx_queue_release(void *);
 340 int priv_rx_intr_vec_enable(struct priv *priv);
 341 void priv_rx_intr_vec_disable(struct priv *priv);
 342 int mlx5_rx_intr_enable(struct rte_eth_dev *dev, uint16_t rx_queue_id);
 343 int mlx5_rx_intr_disable(struct rte_eth_dev *dev, uint16_t rx_queue_id);
 344 struct mlx5_rxq_ibv *mlx5_priv_rxq_ibv_new(struct priv *, uint16_t);
 345 struct mlx5_rxq_ibv *mlx5_priv_rxq_ibv_get(struct priv *, uint16_t);
 346 int mlx5_priv_rxq_ibv_release(struct priv *, struct mlx5_rxq_ibv *);
 347 int mlx5_priv_rxq_ibv_releasable(struct priv *, struct mlx5_rxq_ibv *);
 348 int mlx5_priv_rxq_ibv_verify(struct priv *);
 349 struct mlx5_rxq_ctrl *mlx5_priv_rxq_new(struct priv *, uint16_t,
 350                                         uint16_t, unsigned int,
 351                                         struct rte_mempool *);
 352 struct mlx5_rxq_ctrl *mlx5_priv_rxq_get(struct priv *, uint16_t);
 353 int mlx5_priv_rxq_release(struct priv *, uint16_t);
 354 int mlx5_priv_rxq_releasable(struct priv *, uint16_t);
 355 int mlx5_priv_rxq_verify(struct priv *);
 356 int rxq_alloc_elts(struct mlx5_rxq_ctrl *);
 357 struct mlx5_ind_table_ibv *mlx5_priv_ind_table_ibv_new(struct priv *,
 358                                                        uint16_t [],
 359                                                        uint16_t);
 360 struct mlx5_ind_table_ibv *mlx5_priv_ind_table_ibv_get(struct priv *,
 361                                                        uint16_t [],
 362                                                        uint16_t);
 363 int mlx5_priv_ind_table_ibv_release(struct priv *, struct mlx5_ind_table_ibv *);
 364 int mlx5_priv_ind_table_ibv_verify(struct priv *);
 365
 366 /* mlx5_txq.c */
 367
 368 int mlx5_tx_queue_setup(struct rte_eth_dev *, uint16_t, uint16_t, unsigned int,
 369                         const struct rte_eth_txconf *);
 370 void mlx5_tx_queue_release(void *);
 371 int priv_tx_uar_remap(struct priv *priv, int fd);
 372 struct mlx5_txq_ibv *mlx5_priv_txq_ibv_new(struct priv *, uint16_t);
 373 struct mlx5_txq_ibv *mlx5_priv_txq_ibv_get(struct priv *, uint16_t);
 374 int mlx5_priv_txq_ibv_release(struct priv *, struct mlx5_txq_ibv *);
 375 int mlx5_priv_txq_ibv_releasable(struct priv *, struct mlx5_txq_ibv *);
 376 int mlx5_priv_txq_ibv_verify(struct priv *);
 377 struct mlx5_txq_ctrl *mlx5_priv_txq_new(struct priv *, uint16_t,
 378                                         uint16_t, unsigned int,
 379                                         const struct rte_eth_txconf *);
 380 struct mlx5_txq_ctrl *mlx5_priv_txq_get(struct priv *, uint16_t);
 381 int mlx5_priv_txq_release(struct priv *, uint16_t);
 382 int mlx5_priv_txq_releasable(struct priv *, uint16_t);
 383 int mlx5_priv_txq_verify(struct priv *);
 384 void txq_alloc_elts(struct mlx5_txq_ctrl *);
 385
 386 /* mlx5_rxtx.c */
 387
 388 extern uint32_t mlx5_ptype_table[];
 389
 390 void mlx5_set_ptype_table(void);
 391 uint16_t mlx5_tx_burst(void *, struct rte_mbuf **, uint16_t);
 392 uint16_t mlx5_tx_burst_mpw(void *, struct rte_mbuf **, uint16_t);
 393 uint16_t mlx5_tx_burst_mpw_inline(void *, struct rte_mbuf **, uint16_t);
 394 uint16_t mlx5_tx_burst_empw(void *, struct rte_mbuf **, uint16_t);
 395 uint16_t mlx5_rx_burst(void *, struct rte_mbuf **, uint16_t);
 396 uint16_t removed_tx_burst(void *, struct rte_mbuf **, uint16_t);
 397 uint16_t removed_rx_burst(void *, struct rte_mbuf **, uint16_t);
 398 int mlx5_rx_descriptor_status(void *, uint16_t);
 399 int mlx5_tx_descriptor_status(void *, uint16_t);
 400
 401 /* Vectorized version of mlx5_rxtx.c */
 402 int priv_check_raw_vec_tx_support(struct priv *);
 403 int priv_check_vec_tx_support(struct priv *);
 404 int rxq_check_vec_support(struct mlx5_rxq_data *);
 405 int priv_check_vec_rx_support(struct priv *);
 406 uint16_t mlx5_tx_burst_raw_vec(void *, struct rte_mbuf **, uint16_t);
 407 uint16_t mlx5_tx_burst_vec(void *, struct rte_mbuf **, uint16_t);
 408 uint16_t mlx5_rx_burst_vec(void *, struct rte_mbuf **, uint16_t);
 409
 410 /* mlx5_mr.c */
 411
 412 void mlx5_mp2mr_iter(struct rte_mempool *, void *);
 413 struct mlx5_mr *priv_txq_mp2mr_reg(struct priv *priv, struct mlx5_txq_data *,
 414                                    struct rte_mempool *, unsigned int);
 415 struct mlx5_mr *mlx5_txq_mp2mr_reg(struct mlx5_txq_data *, struct rte_mempool *,
 416                                    unsigned int);
 417
 418 #ifndef NDEBUG
 419 /**
 420  * Verify or set magic value in CQE.
 421  *
 422  * @param cqe
 423  *   Pointer to CQE.
 424  *
 425  * @return
 426  *   0 the first time.
 427  */
 428 static inline int
 429 check_cqe_seen(volatile struct mlx5_cqe *cqe)
 430 {
 431         static const uint8_t magic[] = "seen";
 432         volatile uint8_t (*buf)[sizeof(cqe->rsvd0)] = &cqe->rsvd0;
 433         int ret = 1;
 434         unsigned int i;
 435
 436         for (i = 0; i < sizeof(magic) && i < sizeof(*buf); ++i)
 437                 if (!ret || (*buf)[i] != magic[i]) {
 438                         ret = 0;
 439                         (*buf)[i] = magic[i];
 440                 }
 441         return ret;
 442 }
 443 #endif /* NDEBUG */
 444
 445 /**
 446  * Check whether CQE is valid.
 447  *
 448  * @param cqe
 449  *   Pointer to CQE.
 450  * @param cqes_n
 451  *   Size of completion queue.
 452  * @param ci
 453  *   Consumer index.
 454  *
 455  * @return
 456  *   0 on success, 1 on failure.
 457  */
 458 static __rte_always_inline int
 459 check_cqe(volatile struct mlx5_cqe *cqe,
 460           unsigned int cqes_n, const uint16_t ci)
 461 {
 462         uint16_t idx = ci & cqes_n;
 463         uint8_t op_own = cqe->op_own;
 464         uint8_t op_owner = MLX5_CQE_OWNER(op_own);
 465         uint8_t op_code = MLX5_CQE_OPCODE(op_own);
 466
 467         if (unlikely((op_owner != (!!(idx))) || (op_code == MLX5_CQE_INVALID)))
 468                 return 1; /* No CQE. */
 469 #ifndef NDEBUG
 470         if ((op_code == MLX5_CQE_RESP_ERR) ||
 471             (op_code == MLX5_CQE_REQ_ERR)) {
 472                 volatile struct mlx5_err_cqe *err_cqe = (volatile void *)cqe;
 473                 uint8_t syndrome = err_cqe->syndrome;
 474
 475                 if ((syndrome == MLX5_CQE_SYNDROME_LOCAL_LENGTH_ERR) ||
 476                     (syndrome == MLX5_CQE_SYNDROME_REMOTE_ABORTED_ERR))
 477                         return 0;
 478                 if (!check_cqe_seen(cqe)) {
 479                         ERROR("unexpected CQE error %u (0x%02x)"
 480                               " syndrome 0x%02x",
 481                               op_code, op_code, syndrome);
 482                         rte_hexdump(stderr, "MLX5 Error CQE:",
 483                                     (const void *)((uintptr_t)err_cqe),
 484                                     sizeof(*err_cqe));
 485                 }
 486                 return 1;
 487         } else if ((op_code != MLX5_CQE_RESP_SEND) &&
 488                    (op_code != MLX5_CQE_REQ)) {
 489                 if (!check_cqe_seen(cqe)) {
 490                         ERROR("unexpected CQE opcode %u (0x%02x)",
 491                               op_code, op_code);
 492                         rte_hexdump(stderr, "MLX5 CQE:",
 493                                     (const void *)((uintptr_t)cqe),
 494                                     sizeof(*cqe));
 495                 }
 496                 return 1;
 497         }
 498 #endif /* NDEBUG */
 499         return 0;
 500 }
 501
 502 /**
 503  * Return the address of the WQE.
 504  *
 505  * @param txq
 506  *   Pointer to TX queue structure.
 507  * @param  wqe_ci
 508  *   WQE consumer index.
 509  *
 510  * @return
 511  *   WQE address.
 512  */
 513 static inline uintptr_t *
 514 tx_mlx5_wqe(struct mlx5_txq_data *txq, uint16_t ci)
 515 {
 516         ci &= ((1 << txq->wqe_n) - 1);
 517         return (uintptr_t *)((uintptr_t)txq->wqes + ci * MLX5_WQE_SIZE);
 518 }
 519
 520 /**
 521  * Manage TX completions.
 522  *
 523  * When sending a burst, mlx5_tx_burst() posts several WRs.
 524  *
 525  * @param txq
 526  *   Pointer to TX queue structure.
 527  */
 528 static __rte_always_inline void
 529 mlx5_tx_complete(struct mlx5_txq_data *txq)
 530 {
 531         const uint16_t elts_n = 1 << txq->elts_n;
 532         const uint16_t elts_m = elts_n - 1;
 533         const unsigned int cqe_n = 1 << txq->cqe_n;
 534         const unsigned int cqe_cnt = cqe_n - 1;
 535         uint16_t elts_free = txq->elts_tail;
 536         uint16_t elts_tail;
 537         uint16_t cq_ci = txq->cq_ci;
 538         volatile struct mlx5_cqe *cqe = NULL;
 539         volatile struct mlx5_wqe_ctrl *ctrl;
 540         struct rte_mbuf *m, *free[elts_n];
 541         struct rte_mempool *pool = NULL;
 542         unsigned int blk_n = 0;
 543
 544         cqe = &(*txq->cqes)[cq_ci & cqe_cnt];
 545         if (unlikely(check_cqe(cqe, cqe_n, cq_ci)))
 546                 return;
 547 #ifndef NDEBUG
 548         if ((MLX5_CQE_OPCODE(cqe->op_own) == MLX5_CQE_RESP_ERR) ||
 549             (MLX5_CQE_OPCODE(cqe->op_own) == MLX5_CQE_REQ_ERR)) {
 550                 if (!check_cqe_seen(cqe)) {
 551                         ERROR("unexpected error CQE, TX stopped");
 552                         rte_hexdump(stderr, "MLX5 TXQ:",
 553                                     (const void *)((uintptr_t)txq->wqes),
 554                                     ((1 << txq->wqe_n) *
 555                                      MLX5_WQE_SIZE));
 556                 }
 557                 return;
 558         }
 559 #endif /* NDEBUG */
 560         ++cq_ci;
 561         txq->wqe_pi = rte_be_to_cpu_16(cqe->wqe_counter);
 562         ctrl = (volatile struct mlx5_wqe_ctrl *)
 563                 tx_mlx5_wqe(txq, txq->wqe_pi);
 564         elts_tail = ctrl->ctrl3;
 565         assert((elts_tail & elts_m) < (1 << txq->wqe_n));
 566         /* Free buffers. */
 567         while (elts_free != elts_tail) {
 568                 m = rte_pktmbuf_prefree_seg((*txq->elts)[elts_free++ & elts_m]);
 569                 if (likely(m != NULL)) {
 570                         if (likely(m->pool == pool)) {
 571                                 free[blk_n++] = m;
 572                         } else {
 573                                 if (likely(pool != NULL))
 574                                         rte_mempool_put_bulk(pool,
 575                                                              (void *)free,
 576                                                              blk_n);
 577                                 free[0] = m;
 578                                 pool = m->pool;
 579                                 blk_n = 1;
 580                         }
 581                 }
 582         }
 583         if (blk_n)
 584                 rte_mempool_put_bulk(pool, (void *)free, blk_n);
 585 #ifndef NDEBUG
 586         elts_free = txq->elts_tail;
 587         /* Poisoning. */
 588         while (elts_free != elts_tail) {
 589                 memset(&(*txq->elts)[elts_free & elts_m],
 590                        0x66,
 591                        sizeof((*txq->elts)[elts_free & elts_m]));
 592                 ++elts_free;
 593         }
 594 #endif
 595         txq->cq_ci = cq_ci;
 596         txq->elts_tail = elts_tail;
 597         /* Update the consumer index. */
 598         rte_wmb();
 599         *txq->cq_db = rte_cpu_to_be_32(cq_ci);
 600 }
 601
 602 /**
 603  * Get Memory Pool (MP) from mbuf. If mbuf is indirect, the pool from which
 604  * the cloned mbuf is allocated is returned instead.
 605  *
 606  * @param buf
 607  *   Pointer to mbuf.
 608  *
 609  * @return
 610  *   Memory pool where data is located for given mbuf.
 611  */
 612 static struct rte_mempool *
 613 mlx5_tx_mb2mp(struct rte_mbuf *buf)
 614 {
 615         if (unlikely(RTE_MBUF_INDIRECT(buf)))
 616                 return rte_mbuf_from_indirect(buf)->pool;
 617         return buf->pool;
 618 }
 619
 620 /**
 621  * Get Memory Region (MR) <-> rte_mbuf association from txq->mp2mr[].
 622  * Add MP to txq->mp2mr[] if it's not registered yet. If mp2mr[] is full,
 623  * remove an entry first.
 624  *
 625  * @param txq
 626  *   Pointer to TX queue structure.
 627  * @param[in] mp
 628  *   Memory Pool for which a Memory Region lkey must be returned.
 629  *
 630  * @return
 631  *   mr->lkey on success, (uint32_t)-1 on failure.
 632  */
 633 static __rte_always_inline uint32_t
 634 mlx5_tx_mb2mr(struct mlx5_txq_data *txq, struct rte_mbuf *mb)
 635 {
 636         uint16_t i = txq->mr_cache_idx;
 637         uintptr_t addr = rte_pktmbuf_mtod(mb, uintptr_t);
 638         struct mlx5_mr *mr;
 639
 640         assert(i < RTE_DIM(txq->mp2mr));
 641         if (likely(txq->mp2mr[i]->start <= addr && txq->mp2mr[i]->end >= addr))
 642                 return txq->mp2mr[i]->lkey;
 643         for (i = 0; (i != RTE_DIM(txq->mp2mr)); ++i) {
 644                 if (unlikely(txq->mp2mr[i]->mr == NULL)) {
 645                         /* Unknown MP, add a new MR for it. */
 646                         break;
 647                 }
 648                 if (txq->mp2mr[i]->start <= addr &&
 649                     txq->mp2mr[i]->end >= addr) {
 650                         assert(txq->mp2mr[i]->lkey != (uint32_t)-1);
 651                         assert(rte_cpu_to_be_32(txq->mp2mr[i]->mr->lkey) ==
 652                                txq->mp2mr[i]->lkey);
 653                         txq->mr_cache_idx = i;
 654                         return txq->mp2mr[i]->lkey;
 655                 }
 656         }
 657         txq->mr_cache_idx = 0;
 658         mr = mlx5_txq_mp2mr_reg(txq, mlx5_tx_mb2mp(mb), i);
 659         /*
 660          * Request the reference to use in this queue, the original one is
 661          * kept by the control plane.
 662          */
 663         if (mr) {
 664                 rte_atomic32_inc(&mr->refcnt);
 665                 return mr->lkey;
 666         }
 667         return (uint32_t)-1;
 668 }
 669
 670 /**
 671  * Ring TX queue doorbell.
 672  *
 673  * @param txq
 674  *   Pointer to TX queue structure.
 675  * @param wqe
 676  *   Pointer to the last WQE posted in the NIC.
 677  */
 678 static __rte_always_inline void
 679 mlx5_tx_dbrec(struct mlx5_txq_data *txq, volatile struct mlx5_wqe *wqe)
 680 {
 681         uint64_t *dst = (uint64_t *)((uintptr_t)txq->bf_reg);
 682         volatile uint64_t *src = ((volatile uint64_t *)wqe);
 683
 684         rte_io_wmb();
 685         *txq->qp_db = rte_cpu_to_be_32(txq->wqe_ci);
 686         /* Ensure ordering between DB record and BF copy. */
 687         rte_wmb();
 688         *dst = *src;
 689 }
 690
 691 #endif /* RTE_PMD_MLX5_RXTX_H_ */