drivers/net/mlx5/mlx5_rxtx.h

   1 /*-
   2  *   BSD LICENSE
   3  *
   4  *   Copyright 2015 6WIND S.A.
   5  *   Copyright 2015 Mellanox.
   6  *
   7  *   Redistribution and use in source and binary forms, with or without
   8  *   modification, are permitted provided that the following conditions
   9  *   are met:
  10  *
  11  *     * Redistributions of source code must retain the above copyright
  12  *       notice, this list of conditions and the following disclaimer.
  13  *     * Redistributions in binary form must reproduce the above copyright
  14  *       notice, this list of conditions and the following disclaimer in
  15  *       the documentation and/or other materials provided with the
  16  *       distribution.
  17  *     * Neither the name of 6WIND S.A. nor the names of its
  18  *       contributors may be used to endorse or promote products derived
  19  *       from this software without specific prior written permission.
  20  *
  21  *   THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS
  22  *   "AS IS" AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT
  23  *   LIMITED TO, THE IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR
  24  *   A PARTICULAR PURPOSE ARE DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT
  25  *   OWNER OR CONTRIBUTORS BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL,
  26  *   SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT
  27  *   LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF USE,
  28  *   DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON ANY
  29  *   THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT
  30  *   (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE
  31  *   OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
  32  */
  33
  34 #ifndef RTE_PMD_MLX5_RXTX_H_
  35 #define RTE_PMD_MLX5_RXTX_H_
  36
  37 #include <stddef.h>
  38 #include <stdint.h>
  39
  40 /* Verbs header. */
  41 /* ISO C doesn't support unnamed structs/unions, disabling -pedantic. */
  42 #ifdef PEDANTIC
  43 #pragma GCC diagnostic ignored "-Wpedantic"
  44 #endif
  45 #include <infiniband/verbs.h>
  46 #include <infiniband/mlx5_hw.h>
  47 #ifdef PEDANTIC
  48 #pragma GCC diagnostic error "-Wpedantic"
  49 #endif
  50
  51 #include <rte_mbuf.h>
  52 #include <rte_mempool.h>
  53 #include <rte_common.h>
  54
  55 #include "mlx5_utils.h"
  56 #include "mlx5.h"
  57 #include "mlx5_autoconf.h"
  58 #include "mlx5_defs.h"
  59 #include "mlx5_prm.h"
  60
  61 struct mlx5_rxq_stats {
  62         unsigned int idx; /**< Mapping index. */
  63 #ifdef MLX5_PMD_SOFT_COUNTERS
  64         uint64_t ipackets; /**< Total of successfully received packets. */
  65         uint64_t ibytes; /**< Total of successfully received bytes. */
  66 #endif
  67         uint64_t idropped; /**< Total of packets dropped when RX ring full. */
  68         uint64_t rx_nombuf; /**< Total of RX mbuf allocation failures. */
  69 };
  70
  71 struct mlx5_txq_stats {
  72         unsigned int idx; /**< Mapping index. */
  73 #ifdef MLX5_PMD_SOFT_COUNTERS
  74         uint64_t opackets; /**< Total of successfully sent packets. */
  75         uint64_t obytes; /**< Total of successfully sent bytes. */
  76 #endif
  77         uint64_t odropped; /**< Total of packets not sent when TX ring full. */
  78 };
  79
  80 /* Flow director queue structure. */
  81 struct fdir_queue {
  82         struct ibv_qp *qp; /* Associated RX QP. */
  83         struct ibv_exp_rwq_ind_table *ind_table; /* Indirection table. */
  84         struct ibv_exp_wq *wq; /* Work queue. */
  85         struct ibv_cq *cq; /* Completion queue. */
  86 };
  87
  88 struct priv;
  89
  90 /* Compressed CQE context. */
  91 struct rxq_zip {
  92         uint16_t ai; /* Array index. */
  93         uint16_t ca; /* Current array index. */
  94         uint16_t na; /* Next array index. */
  95         uint16_t cq_ci; /* The next CQE. */
  96         uint32_t cqe_cnt; /* Number of CQEs. */
  97 };
  98
  99 /* RX queue descriptor. */
 100 struct rxq {
 101         unsigned int csum:1; /* Enable checksum offloading. */
 102         unsigned int csum_l2tun:1; /* Same for L2 tunnels. */
 103         unsigned int vlan_strip:1; /* Enable VLAN stripping. */
 104         unsigned int crc_present:1; /* CRC must be subtracted. */
 105         unsigned int sges_n:2; /* Log 2 of SGEs (max buffers per packet). */
 106         unsigned int cqe_n:4; /* Log 2 of CQ elements. */
 107         unsigned int elts_n:4; /* Log 2 of Mbufs. */
 108         unsigned int port_id:8;
 109         unsigned int rss_hash:1; /* RSS hash result is enabled. */
 110         unsigned int mark:1; /* Marked flow available on the queue. */
 111         unsigned int pending_err:1; /* CQE error needs to be handled. */
 112         unsigned int :7; /* Remaining bits. */
 113         volatile uint32_t *rq_db;
 114         volatile uint32_t *cq_db;
 115         uint16_t rq_ci;
 116         uint16_t rq_pi;
 117         uint16_t cq_ci;
 118         volatile struct mlx5_wqe_data_seg(*wqes)[];
 119         volatile struct mlx5_cqe(*cqes)[];
 120         struct rxq_zip zip; /* Compressed context. */
 121         struct rte_mbuf *(*elts)[];
 122         struct rte_mempool *mp;
 123         struct mlx5_rxq_stats stats;
 124         uint64_t mbuf_initializer; /* Default rearm_data for vectorized Rx. */
 125         struct rte_mbuf fake_mbuf; /* elts padding for vectorized Rx. */
 126 } __rte_cache_aligned;
 127
 128 /* RX queue control descriptor. */
 129 struct rxq_ctrl {
 130         struct priv *priv; /* Back pointer to private data. */
 131         struct ibv_cq *cq; /* Completion Queue. */
 132         struct ibv_exp_wq *wq; /* Work Queue. */
 133         struct fdir_queue *fdir_queue; /* Flow director queue. */
 134         struct ibv_mr *mr; /* Memory Region (for mp). */
 135         struct ibv_comp_channel *channel;
 136         unsigned int socket; /* CPU socket ID for allocations. */
 137         struct rxq rxq; /* Data path structure. */
 138 };
 139
 140 /* Hash RX queue types. */
 141 enum hash_rxq_type {
 142         HASH_RXQ_TCPV4,
 143         HASH_RXQ_UDPV4,
 144         HASH_RXQ_IPV4,
 145         HASH_RXQ_TCPV6,
 146         HASH_RXQ_UDPV6,
 147         HASH_RXQ_IPV6,
 148         HASH_RXQ_ETH,
 149 };
 150
 151 /* Flow structure with Ethernet specification. It is packed to prevent padding
 152  * between attr and spec as this layout is expected by libibverbs. */
 153 struct flow_attr_spec_eth {
 154         struct ibv_exp_flow_attr attr;
 155         struct ibv_exp_flow_spec_eth spec;
 156 } __attribute__((packed));
 157
 158 /* Define a struct flow_attr_spec_eth object as an array of at least
 159  * "size" bytes. Room after the first index is normally used to store
 160  * extra flow specifications. */
 161 #define FLOW_ATTR_SPEC_ETH(name, size) \
 162         struct flow_attr_spec_eth name \
 163                 [((size) / sizeof(struct flow_attr_spec_eth)) + \
 164                  !!((size) % sizeof(struct flow_attr_spec_eth))]
 165
 166 /* Initialization data for hash RX queue. */
 167 struct hash_rxq_init {
 168         uint64_t hash_fields; /* Fields that participate in the hash. */
 169         uint64_t dpdk_rss_hf; /* Matching DPDK RSS hash fields. */
 170         unsigned int flow_priority; /* Flow priority to use. */
 171         union {
 172                 struct {
 173                         enum ibv_exp_flow_spec_type type;
 174                         uint16_t size;
 175                 } hdr;
 176                 struct ibv_exp_flow_spec_tcp_udp tcp_udp;
 177                 struct ibv_exp_flow_spec_ipv4 ipv4;
 178                 struct ibv_exp_flow_spec_ipv6 ipv6;
 179                 struct ibv_exp_flow_spec_eth eth;
 180         } flow_spec; /* Flow specification template. */
 181         const struct hash_rxq_init *underlayer; /* Pointer to underlayer. */
 182 };
 183
 184 /* Initialization data for indirection table. */
 185 struct ind_table_init {
 186         unsigned int max_size; /* Maximum number of WQs. */
 187         /* Hash RX queues using this table. */
 188         unsigned int hash_types;
 189         unsigned int hash_types_n;
 190 };
 191
 192 /* Initialization data for special flows. */
 193 struct special_flow_init {
 194         uint8_t dst_mac_val[6];
 195         uint8_t dst_mac_mask[6];
 196         unsigned int hash_types;
 197         unsigned int per_vlan:1;
 198 };
 199
 200 enum hash_rxq_flow_type {
 201         HASH_RXQ_FLOW_TYPE_PROMISC,
 202         HASH_RXQ_FLOW_TYPE_ALLMULTI,
 203         HASH_RXQ_FLOW_TYPE_BROADCAST,
 204         HASH_RXQ_FLOW_TYPE_IPV6MULTI,
 205         HASH_RXQ_FLOW_TYPE_MAC,
 206 };
 207
 208 #ifndef NDEBUG
 209 static inline const char *
 210 hash_rxq_flow_type_str(enum hash_rxq_flow_type flow_type)
 211 {
 212         switch (flow_type) {
 213         case HASH_RXQ_FLOW_TYPE_PROMISC:
 214                 return "promiscuous";
 215         case HASH_RXQ_FLOW_TYPE_ALLMULTI:
 216                 return "allmulticast";
 217         case HASH_RXQ_FLOW_TYPE_BROADCAST:
 218                 return "broadcast";
 219         case HASH_RXQ_FLOW_TYPE_IPV6MULTI:
 220                 return "IPv6 multicast";
 221         case HASH_RXQ_FLOW_TYPE_MAC:
 222                 return "MAC";
 223         }
 224         return NULL;
 225 }
 226 #endif /* NDEBUG */
 227
 228 struct hash_rxq {
 229         struct priv *priv; /* Back pointer to private data. */
 230         struct ibv_qp *qp; /* Hash RX QP. */
 231         enum hash_rxq_type type; /* Hash RX queue type. */
 232         /* MAC flow steering rules, one per VLAN ID. */
 233         struct ibv_exp_flow *mac_flow
 234                 [MLX5_MAX_MAC_ADDRESSES][MLX5_MAX_VLAN_IDS];
 235         struct ibv_exp_flow *special_flow
 236                 [MLX5_MAX_SPECIAL_FLOWS][MLX5_MAX_VLAN_IDS];
 237 };
 238
 239 /* TX queue descriptor. */
 240 __extension__
 241 struct txq {
 242         uint16_t elts_head; /* Current counter in (*elts)[]. */
 243         uint16_t elts_tail; /* Counter of first element awaiting completion. */
 244         uint16_t elts_comp; /* Counter since last completion request. */
 245         uint16_t mpw_comp; /* WQ index since last completion request. */
 246         uint16_t cq_ci; /* Consumer index for completion queue. */
 247         uint16_t cq_pi; /* Producer index for completion queue. */
 248         uint16_t wqe_ci; /* Consumer index for work queue. */
 249         uint16_t wqe_pi; /* Producer index for work queue. */
 250         uint16_t elts_n:4; /* (*elts)[] length (in log2). */
 251         uint16_t cqe_n:4; /* Number of CQ elements (in log2). */
 252         uint16_t wqe_n:4; /* Number of of WQ elements (in log2). */
 253         uint16_t inline_en:1; /* When set inline is enabled. */
 254         uint16_t tso_en:1; /* When set hardware TSO is enabled. */
 255         uint16_t tunnel_en:1;
 256         /* When set TX offload for tunneled packets are supported. */
 257         uint16_t mpw_hdr_dseg:1; /* Enable DSEGs in the title WQEBB. */
 258         uint16_t max_inline; /* Multiple of RTE_CACHE_LINE_SIZE to inline. */
 259         uint16_t inline_max_packet_sz; /* Max packet size for inlining. */
 260         uint32_t qp_num_8s; /* QP number shifted by 8. */
 261         uint32_t flags; /* Flags for Tx Queue. */
 262         volatile struct mlx5_cqe (*cqes)[]; /* Completion queue. */
 263         volatile void *wqes; /* Work queue (use volatile to write into). */
 264         volatile uint32_t *qp_db; /* Work queue doorbell. */
 265         volatile uint32_t *cq_db; /* Completion queue doorbell. */
 266         volatile void *bf_reg; /* Blueflame register. */
 267         struct {
 268                 uintptr_t start; /* Start address of MR */
 269                 uintptr_t end; /* End address of MR */
 270                 struct ibv_mr *mr; /* Memory Region (for mp). */
 271                 uint32_t lkey; /* htonl(mr->lkey) */
 272         } mp2mr[MLX5_PMD_TX_MP_CACHE]; /* MP to MR translation table. */
 273         uint16_t mr_cache_idx; /* Index of last hit entry. */
 274         struct rte_mbuf *(*elts)[]; /* TX elements. */
 275         struct mlx5_txq_stats stats; /* TX queue counters. */
 276 } __rte_cache_aligned;
 277
 278 /* TX queue control descriptor. */
 279 struct txq_ctrl {
 280         struct priv *priv; /* Back pointer to private data. */
 281         struct ibv_cq *cq; /* Completion Queue. */
 282         struct ibv_qp *qp; /* Queue Pair. */
 283         unsigned int socket; /* CPU socket ID for allocations. */
 284         struct txq txq; /* Data path structure. */
 285 };
 286
 287 /* mlx5_rxq.c */
 288
 289 extern const struct hash_rxq_init hash_rxq_init[];
 290 extern const unsigned int hash_rxq_init_n;
 291
 292 extern uint8_t rss_hash_default_key[];
 293 extern const size_t rss_hash_default_key_len;
 294
 295 size_t priv_flow_attr(struct priv *, struct ibv_exp_flow_attr *,
 296                       size_t, enum hash_rxq_type);
 297 int priv_create_hash_rxqs(struct priv *);
 298 void priv_destroy_hash_rxqs(struct priv *);
 299 int priv_allow_flow_type(struct priv *, enum hash_rxq_flow_type);
 300 int priv_rehash_flows(struct priv *);
 301 void rxq_cleanup(struct rxq_ctrl *);
 302 int mlx5_rx_queue_setup(struct rte_eth_dev *, uint16_t, uint16_t, unsigned int,
 303                         const struct rte_eth_rxconf *, struct rte_mempool *);
 304 void mlx5_rx_queue_release(void *);
 305 int priv_rx_intr_vec_enable(struct priv *priv);
 306 void priv_rx_intr_vec_disable(struct priv *priv);
 307 #ifdef HAVE_UPDATE_CQ_CI
 308 int mlx5_rx_intr_enable(struct rte_eth_dev *dev, uint16_t rx_queue_id);
 309 int mlx5_rx_intr_disable(struct rte_eth_dev *dev, uint16_t rx_queue_id);
 310 #endif /* HAVE_UPDATE_CQ_CI */
 311
 312 /* mlx5_txq.c */
 313
 314 void txq_cleanup(struct txq_ctrl *);
 315 int txq_ctrl_setup(struct rte_eth_dev *, struct txq_ctrl *, uint16_t,
 316                    unsigned int, const struct rte_eth_txconf *);
 317 int mlx5_tx_queue_setup(struct rte_eth_dev *, uint16_t, uint16_t, unsigned int,
 318                         const struct rte_eth_txconf *);
 319 void mlx5_tx_queue_release(void *);
 320
 321 /* mlx5_rxtx.c */
 322
 323 extern uint32_t mlx5_ptype_table[];
 324
 325 void mlx5_set_ptype_table(void);
 326 uint16_t mlx5_tx_burst(void *, struct rte_mbuf **, uint16_t);
 327 uint16_t mlx5_tx_burst_mpw(void *, struct rte_mbuf **, uint16_t);
 328 uint16_t mlx5_tx_burst_mpw_inline(void *, struct rte_mbuf **, uint16_t);
 329 uint16_t mlx5_tx_burst_empw(void *, struct rte_mbuf **, uint16_t);
 330 uint16_t mlx5_rx_burst(void *, struct rte_mbuf **, uint16_t);
 331 uint16_t removed_tx_burst(void *, struct rte_mbuf **, uint16_t);
 332 uint16_t removed_rx_burst(void *, struct rte_mbuf **, uint16_t);
 333 int mlx5_rx_descriptor_status(void *, uint16_t);
 334 int mlx5_tx_descriptor_status(void *, uint16_t);
 335
 336 /* Vectorized version of mlx5_rxtx.c */
 337 int priv_check_raw_vec_tx_support(struct priv *);
 338 int priv_check_vec_tx_support(struct priv *);
 339 int rxq_check_vec_support(struct rxq *);
 340 int priv_check_vec_rx_support(struct priv *);
 341 uint16_t mlx5_tx_burst_raw_vec(void *, struct rte_mbuf **, uint16_t);
 342 uint16_t mlx5_tx_burst_vec(void *, struct rte_mbuf **, uint16_t);
 343 uint16_t mlx5_rx_burst_vec(void *, struct rte_mbuf **, uint16_t);
 344
 345 /* mlx5_mr.c */
 346
 347 struct ibv_mr *mlx5_mp2mr(struct ibv_pd *, struct rte_mempool *);
 348 void txq_mp2mr_iter(struct rte_mempool *, void *);
 349 uint32_t txq_mp2mr_reg(struct txq *, struct rte_mempool *, unsigned int);
 350
 351 #ifndef NDEBUG
 352 /**
 353  * Verify or set magic value in CQE.
 354  *
 355  * @param cqe
 356  *   Pointer to CQE.
 357  *
 358  * @return
 359  *   0 the first time.
 360  */
 361 static inline int
 362 check_cqe_seen(volatile struct mlx5_cqe *cqe)
 363 {
 364         static const uint8_t magic[] = "seen";
 365         volatile uint8_t (*buf)[sizeof(cqe->rsvd0)] = &cqe->rsvd0;
 366         int ret = 1;
 367         unsigned int i;
 368
 369         for (i = 0; i < sizeof(magic) && i < sizeof(*buf); ++i)
 370                 if (!ret || (*buf)[i] != magic[i]) {
 371                         ret = 0;
 372                         (*buf)[i] = magic[i];
 373                 }
 374         return ret;
 375 }
 376 #endif /* NDEBUG */
 377
 378 /**
 379  * Check whether CQE is valid.
 380  *
 381  * @param cqe
 382  *   Pointer to CQE.
 383  * @param cqes_n
 384  *   Size of completion queue.
 385  * @param ci
 386  *   Consumer index.
 387  *
 388  * @return
 389  *   0 on success, 1 on failure.
 390  */
 391 static __rte_always_inline int
 392 check_cqe(volatile struct mlx5_cqe *cqe,
 393           unsigned int cqes_n, const uint16_t ci)
 394 {
 395         uint16_t idx = ci & cqes_n;
 396         uint8_t op_own = cqe->op_own;
 397         uint8_t op_owner = MLX5_CQE_OWNER(op_own);
 398         uint8_t op_code = MLX5_CQE_OPCODE(op_own);
 399
 400         if (unlikely((op_owner != (!!(idx))) || (op_code == MLX5_CQE_INVALID)))
 401                 return 1; /* No CQE. */
 402 #ifndef NDEBUG
 403         if ((op_code == MLX5_CQE_RESP_ERR) ||
 404             (op_code == MLX5_CQE_REQ_ERR)) {
 405                 volatile struct mlx5_err_cqe *err_cqe = (volatile void *)cqe;
 406                 uint8_t syndrome = err_cqe->syndrome;
 407
 408                 if ((syndrome == MLX5_CQE_SYNDROME_LOCAL_LENGTH_ERR) ||
 409                     (syndrome == MLX5_CQE_SYNDROME_REMOTE_ABORTED_ERR))
 410                         return 0;
 411                 if (!check_cqe_seen(cqe))
 412                         ERROR("unexpected CQE error %u (0x%02x)"
 413                               " syndrome 0x%02x",
 414                               op_code, op_code, syndrome);
 415                 return 1;
 416         } else if ((op_code != MLX5_CQE_RESP_SEND) &&
 417                    (op_code != MLX5_CQE_REQ)) {
 418                 if (!check_cqe_seen(cqe))
 419                         ERROR("unexpected CQE opcode %u (0x%02x)",
 420                               op_code, op_code);
 421                 return 1;
 422         }
 423 #endif /* NDEBUG */
 424         return 0;
 425 }
 426
 427 /**
 428  * Return the address of the WQE.
 429  *
 430  * @param txq
 431  *   Pointer to TX queue structure.
 432  * @param  wqe_ci
 433  *   WQE consumer index.
 434  *
 435  * @return
 436  *   WQE address.
 437  */
 438 static inline uintptr_t *
 439 tx_mlx5_wqe(struct txq *txq, uint16_t ci)
 440 {
 441         ci &= ((1 << txq->wqe_n) - 1);
 442         return (uintptr_t *)((uintptr_t)txq->wqes + ci * MLX5_WQE_SIZE);
 443 }
 444
 445 /**
 446  * Manage TX completions.
 447  *
 448  * When sending a burst, mlx5_tx_burst() posts several WRs.
 449  *
 450  * @param txq
 451  *   Pointer to TX queue structure.
 452  */
 453 static __rte_always_inline void
 454 mlx5_tx_complete(struct txq *txq)
 455 {
 456         const uint16_t elts_n = 1 << txq->elts_n;
 457         const uint16_t elts_m = elts_n - 1;
 458         const unsigned int cqe_n = 1 << txq->cqe_n;
 459         const unsigned int cqe_cnt = cqe_n - 1;
 460         uint16_t elts_free = txq->elts_tail;
 461         uint16_t elts_tail;
 462         uint16_t cq_ci = txq->cq_ci;
 463         volatile struct mlx5_cqe *cqe = NULL;
 464         volatile struct mlx5_wqe_ctrl *ctrl;
 465         struct rte_mbuf *m, *free[elts_n];
 466         struct rte_mempool *pool = NULL;
 467         unsigned int blk_n = 0;
 468
 469         cqe = &(*txq->cqes)[cq_ci & cqe_cnt];
 470         if (unlikely(check_cqe(cqe, cqe_n, cq_ci)))
 471                 return;
 472 #ifndef NDEBUG
 473         if ((MLX5_CQE_OPCODE(cqe->op_own) == MLX5_CQE_RESP_ERR) ||
 474             (MLX5_CQE_OPCODE(cqe->op_own) == MLX5_CQE_REQ_ERR)) {
 475                 if (!check_cqe_seen(cqe))
 476                         ERROR("unexpected error CQE, TX stopped");
 477                 return;
 478         }
 479 #endif /* NDEBUG */
 480         ++cq_ci;
 481         txq->wqe_pi = ntohs(cqe->wqe_counter);
 482         ctrl = (volatile struct mlx5_wqe_ctrl *)
 483                 tx_mlx5_wqe(txq, txq->wqe_pi);
 484         elts_tail = ctrl->ctrl3;
 485         assert((elts_tail & elts_m) < (1 << txq->wqe_n));
 486         /* Free buffers. */
 487         while (elts_free != elts_tail) {
 488                 m = rte_pktmbuf_prefree_seg((*txq->elts)[elts_free++ & elts_m]);
 489                 if (likely(m != NULL)) {
 490                         if (likely(m->pool == pool)) {
 491                                 free[blk_n++] = m;
 492                         } else {
 493                                 if (likely(pool != NULL))
 494                                         rte_mempool_put_bulk(pool,
 495                                                              (void *)free,
 496                                                              blk_n);
 497                                 free[0] = m;
 498                                 pool = m->pool;
 499                                 blk_n = 1;
 500                         }
 501                 }
 502         }
 503         if (blk_n)
 504                 rte_mempool_put_bulk(pool, (void *)free, blk_n);
 505 #ifndef NDEBUG
 506         elts_free = txq->elts_tail;
 507         /* Poisoning. */
 508         while (elts_free != elts_tail) {
 509                 memset(&(*txq->elts)[elts_free & elts_m],
 510                        0x66,
 511                        sizeof((*txq->elts)[elts_free & elts_m]));
 512                 ++elts_free;
 513         }
 514 #endif
 515         txq->cq_ci = cq_ci;
 516         txq->elts_tail = elts_tail;
 517         /* Update the consumer index. */
 518         rte_wmb();
 519         *txq->cq_db = htonl(cq_ci);
 520 }
 521
 522 /**
 523  * Get Memory Pool (MP) from mbuf. If mbuf is indirect, the pool from which
 524  * the cloned mbuf is allocated is returned instead.
 525  *
 526  * @param buf
 527  *   Pointer to mbuf.
 528  *
 529  * @return
 530  *   Memory pool where data is located for given mbuf.
 531  */
 532 static struct rte_mempool *
 533 mlx5_tx_mb2mp(struct rte_mbuf *buf)
 534 {
 535         if (unlikely(RTE_MBUF_INDIRECT(buf)))
 536                 return rte_mbuf_from_indirect(buf)->pool;
 537         return buf->pool;
 538 }
 539
 540 /**
 541  * Get Memory Region (MR) <-> rte_mbuf association from txq->mp2mr[].
 542  * Add MP to txq->mp2mr[] if it's not registered yet. If mp2mr[] is full,
 543  * remove an entry first.
 544  *
 545  * @param txq
 546  *   Pointer to TX queue structure.
 547  * @param[in] mp
 548  *   Memory Pool for which a Memory Region lkey must be returned.
 549  *
 550  * @return
 551  *   mr->lkey on success, (uint32_t)-1 on failure.
 552  */
 553 static __rte_always_inline uint32_t
 554 mlx5_tx_mb2mr(struct txq *txq, struct rte_mbuf *mb)
 555 {
 556         uint16_t i = txq->mr_cache_idx;
 557         uintptr_t addr = rte_pktmbuf_mtod(mb, uintptr_t);
 558
 559         assert(i < RTE_DIM(txq->mp2mr));
 560         if (likely(txq->mp2mr[i].start <= addr && txq->mp2mr[i].end >= addr))
 561                 return txq->mp2mr[i].lkey;
 562         for (i = 0; (i != RTE_DIM(txq->mp2mr)); ++i) {
 563                 if (unlikely(txq->mp2mr[i].mr == NULL)) {
 564                         /* Unknown MP, add a new MR for it. */
 565                         break;
 566                 }
 567                 if (txq->mp2mr[i].start <= addr &&
 568                     txq->mp2mr[i].end >= addr) {
 569                         assert(txq->mp2mr[i].lkey != (uint32_t)-1);
 570                         assert(htonl(txq->mp2mr[i].mr->lkey) ==
 571                                txq->mp2mr[i].lkey);
 572                         txq->mr_cache_idx = i;
 573                         return txq->mp2mr[i].lkey;
 574                 }
 575         }
 576         txq->mr_cache_idx = 0;
 577         return txq_mp2mr_reg(txq, mlx5_tx_mb2mp(mb), i);
 578 }
 579
 580 /**
 581  * Ring TX queue doorbell.
 582  *
 583  * @param txq
 584  *   Pointer to TX queue structure.
 585  * @param wqe
 586  *   Pointer to the last WQE posted in the NIC.
 587  */
 588 static __rte_always_inline void
 589 mlx5_tx_dbrec(struct txq *txq, volatile struct mlx5_wqe *wqe)
 590 {
 591         uint64_t *dst = (uint64_t *)((uintptr_t)txq->bf_reg);
 592         volatile uint64_t *src = ((volatile uint64_t *)wqe);
 593
 594         rte_wmb();
 595         *txq->qp_db = htonl(txq->wqe_ci);
 596         /* Ensure ordering between DB record and BF copy. */
 597         rte_wmb();
 598         *dst = *src;
 599 }
 600
 601 #endif /* RTE_PMD_MLX5_RXTX_H_ */