drivers/net/mlx5/mlx5_rxtx.h

   1 /*-
   2  *   BSD LICENSE
   3  *
   4  *   Copyright 2015 6WIND S.A.
   5  *   Copyright 2015 Mellanox.
   6  *
   7  *   Redistribution and use in source and binary forms, with or without
   8  *   modification, are permitted provided that the following conditions
   9  *   are met:
  10  *
  11  *     * Redistributions of source code must retain the above copyright
  12  *       notice, this list of conditions and the following disclaimer.
  13  *     * Redistributions in binary form must reproduce the above copyright
  14  *       notice, this list of conditions and the following disclaimer in
  15  *       the documentation and/or other materials provided with the
  16  *       distribution.
  17  *     * Neither the name of 6WIND S.A. nor the names of its
  18  *       contributors may be used to endorse or promote products derived
  19  *       from this software without specific prior written permission.
  20  *
  21  *   THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS
  22  *   "AS IS" AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT
  23  *   LIMITED TO, THE IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR
  24  *   A PARTICULAR PURPOSE ARE DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT
  25  *   OWNER OR CONTRIBUTORS BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL,
  26  *   SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT
  27  *   LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF USE,
  28  *   DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON ANY
  29  *   THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT
  30  *   (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE
  31  *   OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
  32  */
  33
  34 #ifndef RTE_PMD_MLX5_RXTX_H_
  35 #define RTE_PMD_MLX5_RXTX_H_
  36
  37 #include <stddef.h>
  38 #include <stdint.h>
  39 #include <sys/queue.h>
  40
  41 /* Verbs header. */
  42 /* ISO C doesn't support unnamed structs/unions, disabling -pedantic. */
  43 #ifdef PEDANTIC
  44 #pragma GCC diagnostic ignored "-Wpedantic"
  45 #endif
  46 #include <infiniband/verbs.h>
  47 #include <infiniband/mlx5dv.h>
  48 #ifdef PEDANTIC
  49 #pragma GCC diagnostic error "-Wpedantic"
  50 #endif
  51
  52 #include <rte_mbuf.h>
  53 #include <rte_mempool.h>
  54 #include <rte_common.h>
  55 #include <rte_hexdump.h>
  56 #include <rte_atomic.h>
  57
  58 #include "mlx5_utils.h"
  59 #include "mlx5.h"
  60 #include "mlx5_autoconf.h"
  61 #include "mlx5_defs.h"
  62 #include "mlx5_prm.h"
  63
  64 struct mlx5_rxq_stats {
  65         unsigned int idx; /**< Mapping index. */
  66 #ifdef MLX5_PMD_SOFT_COUNTERS
  67         uint64_t ipackets; /**< Total of successfully received packets. */
  68         uint64_t ibytes; /**< Total of successfully received bytes. */
  69 #endif
  70         uint64_t idropped; /**< Total of packets dropped when RX ring full. */
  71         uint64_t rx_nombuf; /**< Total of RX mbuf allocation failures. */
  72 };
  73
  74 struct mlx5_txq_stats {
  75         unsigned int idx; /**< Mapping index. */
  76 #ifdef MLX5_PMD_SOFT_COUNTERS
  77         uint64_t opackets; /**< Total of successfully sent packets. */
  78         uint64_t obytes; /**< Total of successfully sent bytes. */
  79 #endif
  80         uint64_t oerrors; /**< Total number of failed transmitted packets. */
  81 };
  82
  83 struct priv;
  84
  85 /* Memory region queue object. */
  86 struct mlx5_mr {
  87         LIST_ENTRY(mlx5_mr) next; /**< Pointer to the next element. */
  88         rte_atomic32_t refcnt; /*<< Reference counter. */
  89         uint32_t lkey; /*<< rte_cpu_to_be_32(mr->lkey) */
  90         uintptr_t start; /* Start address of MR */
  91         uintptr_t end; /* End address of MR */
  92         struct ibv_mr *mr; /*<< Memory Region. */
  93         struct rte_mempool *mp; /*<< Memory Pool. */
  94 };
  95
  96 /* Compressed CQE context. */
  97 struct rxq_zip {
  98         uint16_t ai; /* Array index. */
  99         uint16_t ca; /* Current array index. */
 100         uint16_t na; /* Next array index. */
 101         uint16_t cq_ci; /* The next CQE. */
 102         uint32_t cqe_cnt; /* Number of CQEs. */
 103 };
 104
 105 /* RX queue descriptor. */
 106 struct mlx5_rxq_data {
 107         unsigned int csum:1; /* Enable checksum offloading. */
 108         unsigned int csum_l2tun:1; /* Same for L2 tunnels. */
 109         unsigned int vlan_strip:1; /* Enable VLAN stripping. */
 110         unsigned int crc_present:1; /* CRC must be subtracted. */
 111         unsigned int sges_n:2; /* Log 2 of SGEs (max buffers per packet). */
 112         unsigned int cqe_n:4; /* Log 2 of CQ elements. */
 113         unsigned int elts_n:4; /* Log 2 of Mbufs. */
 114         unsigned int rss_hash:1; /* RSS hash result is enabled. */
 115         unsigned int mark:1; /* Marked flow available on the queue. */
 116         unsigned int pending_err:1; /* CQE error needs to be handled. */
 117         unsigned int :15; /* Remaining bits. */
 118         volatile uint32_t *rq_db;
 119         volatile uint32_t *cq_db;
 120         uint16_t port_id;
 121         uint16_t rq_ci;
 122         uint16_t rq_pi;
 123         uint16_t cq_ci;
 124         volatile struct mlx5_wqe_data_seg(*wqes)[];
 125         volatile struct mlx5_cqe(*cqes)[];
 126         struct rxq_zip zip; /* Compressed context. */
 127         struct rte_mbuf *(*elts)[];
 128         struct rte_mempool *mp;
 129         struct mlx5_rxq_stats stats;
 130         uint64_t mbuf_initializer; /* Default rearm_data for vectorized Rx. */
 131         struct rte_mbuf fake_mbuf; /* elts padding for vectorized Rx. */
 132         void *cq_uar; /* CQ user access region. */
 133         uint32_t cqn; /* CQ number. */
 134         uint8_t cq_arm_sn; /* CQ arm seq number. */
 135 } __rte_cache_aligned;
 136
 137 /* Verbs Rx queue elements. */
 138 struct mlx5_rxq_ibv {
 139         LIST_ENTRY(mlx5_rxq_ibv) next; /* Pointer to the next element. */
 140         rte_atomic32_t refcnt; /* Reference counter. */
 141         struct mlx5_rxq_ctrl *rxq_ctrl; /* Back pointer to parent. */
 142         struct ibv_cq *cq; /* Completion Queue. */
 143         struct ibv_wq *wq; /* Work Queue. */
 144         struct ibv_comp_channel *channel;
 145         struct mlx5_mr *mr; /* Memory Region (for mp). */
 146 };
 147
 148 /* RX queue control descriptor. */
 149 struct mlx5_rxq_ctrl {
 150         LIST_ENTRY(mlx5_rxq_ctrl) next; /* Pointer to the next element. */
 151         rte_atomic32_t refcnt; /* Reference counter. */
 152         struct priv *priv; /* Back pointer to private data. */
 153         struct mlx5_rxq_ibv *ibv; /* Verbs elements. */
 154         struct mlx5_rxq_data rxq; /* Data path structure. */
 155         unsigned int socket; /* CPU socket ID for allocations. */
 156         unsigned int irq:1; /* Whether IRQ is enabled. */
 157 };
 158
 159 /* Indirection table. */
 160 struct mlx5_ind_table_ibv {
 161         LIST_ENTRY(mlx5_ind_table_ibv) next; /* Pointer to the next element. */
 162         rte_atomic32_t refcnt; /* Reference counter. */
 163         struct ibv_rwq_ind_table *ind_table; /**< Indirection table. */
 164         uint16_t queues_n; /**< Number of queues in the list. */
 165         uint16_t queues[]; /**< Queue list. */
 166 };
 167
 168 /* Hash Rx queue. */
 169 struct mlx5_hrxq {
 170         LIST_ENTRY(mlx5_hrxq) next; /* Pointer to the next element. */
 171         rte_atomic32_t refcnt; /* Reference counter. */
 172         struct mlx5_ind_table_ibv *ind_table; /* Indirection table. */
 173         struct ibv_qp *qp; /* Verbs queue pair. */
 174         uint64_t hash_fields; /* Verbs Hash fields. */
 175         uint8_t rss_key_len; /* Hash key length in bytes. */
 176         uint8_t rss_key[]; /* Hash key. */
 177 };
 178
 179 /* Hash RX queue types. */
 180 enum hash_rxq_type {
 181         HASH_RXQ_TCPV4,
 182         HASH_RXQ_UDPV4,
 183         HASH_RXQ_IPV4,
 184         HASH_RXQ_TCPV6,
 185         HASH_RXQ_UDPV6,
 186         HASH_RXQ_IPV6,
 187         HASH_RXQ_ETH,
 188 };
 189
 190 /* Flow structure with Ethernet specification. It is packed to prevent padding
 191  * between attr and spec as this layout is expected by libibverbs. */
 192 struct flow_attr_spec_eth {
 193         struct ibv_flow_attr attr;
 194         struct ibv_flow_spec_eth spec;
 195 } __attribute__((packed));
 196
 197 /* Define a struct flow_attr_spec_eth object as an array of at least
 198  * "size" bytes. Room after the first index is normally used to store
 199  * extra flow specifications. */
 200 #define FLOW_ATTR_SPEC_ETH(name, size) \
 201         struct flow_attr_spec_eth name \
 202                 [((size) / sizeof(struct flow_attr_spec_eth)) + \
 203                  !!((size) % sizeof(struct flow_attr_spec_eth))]
 204
 205 /* Initialization data for hash RX queue. */
 206 struct hash_rxq_init {
 207         uint64_t hash_fields; /* Fields that participate in the hash. */
 208         uint64_t dpdk_rss_hf; /* Matching DPDK RSS hash fields. */
 209         unsigned int flow_priority; /* Flow priority to use. */
 210         union {
 211                 struct {
 212                         enum ibv_flow_spec_type type;
 213                         uint16_t size;
 214                 } hdr;
 215                 struct ibv_flow_spec_tcp_udp tcp_udp;
 216                 struct ibv_flow_spec_ipv4 ipv4;
 217                 struct ibv_flow_spec_ipv6 ipv6;
 218                 struct ibv_flow_spec_eth eth;
 219         } flow_spec; /* Flow specification template. */
 220         const struct hash_rxq_init *underlayer; /* Pointer to underlayer. */
 221 };
 222
 223 /* Initialization data for indirection table. */
 224 struct ind_table_init {
 225         unsigned int max_size; /* Maximum number of WQs. */
 226         /* Hash RX queues using this table. */
 227         unsigned int hash_types;
 228         unsigned int hash_types_n;
 229 };
 230
 231 /* Initialization data for special flows. */
 232 struct special_flow_init {
 233         uint8_t dst_mac_val[6];
 234         uint8_t dst_mac_mask[6];
 235         unsigned int hash_types;
 236         unsigned int per_vlan:1;
 237 };
 238
 239 enum hash_rxq_flow_type {
 240         HASH_RXQ_FLOW_TYPE_BROADCAST,
 241         HASH_RXQ_FLOW_TYPE_IPV6MULTI,
 242         HASH_RXQ_FLOW_TYPE_MAC,
 243 };
 244
 245 #ifndef NDEBUG
 246 static inline const char *
 247 hash_rxq_flow_type_str(enum hash_rxq_flow_type flow_type)
 248 {
 249         switch (flow_type) {
 250         case HASH_RXQ_FLOW_TYPE_BROADCAST:
 251                 return "broadcast";
 252         case HASH_RXQ_FLOW_TYPE_IPV6MULTI:
 253                 return "IPv6 multicast";
 254         case HASH_RXQ_FLOW_TYPE_MAC:
 255                 return "MAC";
 256         }
 257         return NULL;
 258 }
 259 #endif /* NDEBUG */
 260
 261 struct hash_rxq {
 262         struct priv *priv; /* Back pointer to private data. */
 263         struct ibv_qp *qp; /* Hash RX QP. */
 264         enum hash_rxq_type type; /* Hash RX queue type. */
 265         /* MAC flow steering rules, one per VLAN ID. */
 266         struct ibv_flow *mac_flow
 267                 [MLX5_MAX_MAC_ADDRESSES][MLX5_MAX_VLAN_IDS];
 268         struct ibv_flow *special_flow
 269                 [MLX5_MAX_SPECIAL_FLOWS][MLX5_MAX_VLAN_IDS];
 270 };
 271
 272 /* TX queue descriptor. */
 273 __extension__
 274 struct mlx5_txq_data {
 275         uint16_t elts_head; /* Current counter in (*elts)[]. */
 276         uint16_t elts_tail; /* Counter of first element awaiting completion. */
 277         uint16_t elts_comp; /* Counter since last completion request. */
 278         uint16_t mpw_comp; /* WQ index since last completion request. */
 279         uint16_t cq_ci; /* Consumer index for completion queue. */
 280         uint16_t cq_pi; /* Producer index for completion queue. */
 281         uint16_t wqe_ci; /* Consumer index for work queue. */
 282         uint16_t wqe_pi; /* Producer index for work queue. */
 283         uint16_t elts_n:4; /* (*elts)[] length (in log2). */
 284         uint16_t cqe_n:4; /* Number of CQ elements (in log2). */
 285         uint16_t wqe_n:4; /* Number of of WQ elements (in log2). */
 286         uint16_t inline_en:1; /* When set inline is enabled. */
 287         uint16_t tso_en:1; /* When set hardware TSO is enabled. */
 288         uint16_t tunnel_en:1;
 289         /* When set TX offload for tunneled packets are supported. */
 290         uint16_t mpw_hdr_dseg:1; /* Enable DSEGs in the title WQEBB. */
 291         uint16_t max_inline; /* Multiple of RTE_CACHE_LINE_SIZE to inline. */
 292         uint16_t inline_max_packet_sz; /* Max packet size for inlining. */
 293         uint16_t mr_cache_idx; /* Index of last hit entry. */
 294         uint32_t qp_num_8s; /* QP number shifted by 8. */
 295         uint32_t flags; /* Flags for Tx Queue. */
 296         volatile struct mlx5_cqe (*cqes)[]; /* Completion queue. */
 297         volatile void *wqes; /* Work queue (use volatile to write into). */
 298         volatile uint32_t *qp_db; /* Work queue doorbell. */
 299         volatile uint32_t *cq_db; /* Completion queue doorbell. */
 300         volatile void *bf_reg; /* Blueflame register. */
 301         struct mlx5_mr *mp2mr[MLX5_PMD_TX_MP_CACHE]; /* MR translation table. */
 302         struct rte_mbuf *(*elts)[]; /* TX elements. */
 303         struct mlx5_txq_stats stats; /* TX queue counters. */
 304 } __rte_cache_aligned;
 305
 306 /* Verbs Rx queue elements. */
 307 struct mlx5_txq_ibv {
 308         LIST_ENTRY(mlx5_txq_ibv) next; /* Pointer to the next element. */
 309         rte_atomic32_t refcnt; /* Reference counter. */
 310         struct ibv_cq *cq; /* Completion Queue. */
 311         struct ibv_qp *qp; /* Queue Pair. */
 312 };
 313
 314 /* TX queue control descriptor. */
 315 struct mlx5_txq_ctrl {
 316         LIST_ENTRY(mlx5_txq_ctrl) next; /* Pointer to the next element. */
 317         rte_atomic32_t refcnt; /* Reference counter. */
 318         struct priv *priv; /* Back pointer to private data. */
 319         unsigned int socket; /* CPU socket ID for allocations. */
 320         unsigned int max_inline_data; /* Max inline data. */
 321         unsigned int max_tso_header; /* Max TSO header size. */
 322         struct mlx5_txq_ibv *ibv; /* Verbs queue object. */
 323         struct mlx5_txq_data txq; /* Data path structure. */
 324         off_t uar_mmap_offset; /* UAR mmap offset for non-primary process. */
 325 };
 326
 327 /* mlx5_rxq.c */
 328
 329 extern const struct hash_rxq_init hash_rxq_init[];
 330 extern const unsigned int hash_rxq_init_n;
 331
 332 extern uint8_t rss_hash_default_key[];
 333 extern const size_t rss_hash_default_key_len;
 334
 335 size_t priv_flow_attr(struct priv *, struct ibv_flow_attr *,
 336                       size_t, enum hash_rxq_type);
 337 int priv_create_hash_rxqs(struct priv *);
 338 void priv_destroy_hash_rxqs(struct priv *);
 339 int priv_allow_flow_type(struct priv *, enum hash_rxq_flow_type);
 340 int priv_rehash_flows(struct priv *);
 341 void mlx5_rxq_cleanup(struct mlx5_rxq_ctrl *);
 342 int mlx5_rx_queue_setup(struct rte_eth_dev *, uint16_t, uint16_t, unsigned int,
 343                         const struct rte_eth_rxconf *, struct rte_mempool *);
 344 void mlx5_rx_queue_release(void *);
 345 int priv_rx_intr_vec_enable(struct priv *priv);
 346 void priv_rx_intr_vec_disable(struct priv *priv);
 347 int mlx5_rx_intr_enable(struct rte_eth_dev *dev, uint16_t rx_queue_id);
 348 int mlx5_rx_intr_disable(struct rte_eth_dev *dev, uint16_t rx_queue_id);
 349 struct mlx5_rxq_ibv *mlx5_priv_rxq_ibv_new(struct priv *, uint16_t);
 350 struct mlx5_rxq_ibv *mlx5_priv_rxq_ibv_get(struct priv *, uint16_t);
 351 int mlx5_priv_rxq_ibv_release(struct priv *, struct mlx5_rxq_ibv *);
 352 int mlx5_priv_rxq_ibv_releasable(struct priv *, struct mlx5_rxq_ibv *);
 353 int mlx5_priv_rxq_ibv_verify(struct priv *);
 354 struct mlx5_rxq_ctrl *mlx5_priv_rxq_new(struct priv *, uint16_t,
 355                                         uint16_t, unsigned int,
 356                                         struct rte_mempool *);
 357 struct mlx5_rxq_ctrl *mlx5_priv_rxq_get(struct priv *, uint16_t);
 358 int mlx5_priv_rxq_release(struct priv *, uint16_t);
 359 int mlx5_priv_rxq_releasable(struct priv *, uint16_t);
 360 int mlx5_priv_rxq_verify(struct priv *);
 361 int rxq_alloc_elts(struct mlx5_rxq_ctrl *);
 362 struct mlx5_ind_table_ibv *mlx5_priv_ind_table_ibv_new(struct priv *,
 363                                                        uint16_t [],
 364                                                        uint16_t);
 365 struct mlx5_ind_table_ibv *mlx5_priv_ind_table_ibv_get(struct priv *,
 366                                                        uint16_t [],
 367                                                        uint16_t);
 368 int mlx5_priv_ind_table_ibv_release(struct priv *, struct mlx5_ind_table_ibv *);
 369 int mlx5_priv_ind_table_ibv_verify(struct priv *);
 370 struct mlx5_hrxq *mlx5_priv_hrxq_new(struct priv *, uint8_t *, uint8_t,
 371                                      uint64_t, uint16_t [], uint16_t);
 372 struct mlx5_hrxq *mlx5_priv_hrxq_get(struct priv *, uint8_t *, uint8_t,
 373                                      uint64_t, uint16_t [], uint16_t);
 374 int mlx5_priv_hrxq_release(struct priv *, struct mlx5_hrxq *);
 375 int mlx5_priv_hrxq_ibv_verify(struct priv *);
 376
 377 /* mlx5_txq.c */
 378
 379 int mlx5_tx_queue_setup(struct rte_eth_dev *, uint16_t, uint16_t, unsigned int,
 380                         const struct rte_eth_txconf *);
 381 void mlx5_tx_queue_release(void *);
 382 int priv_tx_uar_remap(struct priv *priv, int fd);
 383 struct mlx5_txq_ibv *mlx5_priv_txq_ibv_new(struct priv *, uint16_t);
 384 struct mlx5_txq_ibv *mlx5_priv_txq_ibv_get(struct priv *, uint16_t);
 385 int mlx5_priv_txq_ibv_release(struct priv *, struct mlx5_txq_ibv *);
 386 int mlx5_priv_txq_ibv_releasable(struct priv *, struct mlx5_txq_ibv *);
 387 int mlx5_priv_txq_ibv_verify(struct priv *);
 388 struct mlx5_txq_ctrl *mlx5_priv_txq_new(struct priv *, uint16_t,
 389                                         uint16_t, unsigned int,
 390                                         const struct rte_eth_txconf *);
 391 struct mlx5_txq_ctrl *mlx5_priv_txq_get(struct priv *, uint16_t);
 392 int mlx5_priv_txq_release(struct priv *, uint16_t);
 393 int mlx5_priv_txq_releasable(struct priv *, uint16_t);
 394 int mlx5_priv_txq_verify(struct priv *);
 395 void txq_alloc_elts(struct mlx5_txq_ctrl *);
 396
 397 /* mlx5_rxtx.c */
 398
 399 extern uint32_t mlx5_ptype_table[];
 400
 401 void mlx5_set_ptype_table(void);
 402 uint16_t mlx5_tx_burst(void *, struct rte_mbuf **, uint16_t);
 403 uint16_t mlx5_tx_burst_mpw(void *, struct rte_mbuf **, uint16_t);
 404 uint16_t mlx5_tx_burst_mpw_inline(void *, struct rte_mbuf **, uint16_t);
 405 uint16_t mlx5_tx_burst_empw(void *, struct rte_mbuf **, uint16_t);
 406 uint16_t mlx5_rx_burst(void *, struct rte_mbuf **, uint16_t);
 407 uint16_t removed_tx_burst(void *, struct rte_mbuf **, uint16_t);
 408 uint16_t removed_rx_burst(void *, struct rte_mbuf **, uint16_t);
 409 int mlx5_rx_descriptor_status(void *, uint16_t);
 410 int mlx5_tx_descriptor_status(void *, uint16_t);
 411
 412 /* Vectorized version of mlx5_rxtx.c */
 413 int priv_check_raw_vec_tx_support(struct priv *);
 414 int priv_check_vec_tx_support(struct priv *);
 415 int rxq_check_vec_support(struct mlx5_rxq_data *);
 416 int priv_check_vec_rx_support(struct priv *);
 417 uint16_t mlx5_tx_burst_raw_vec(void *, struct rte_mbuf **, uint16_t);
 418 uint16_t mlx5_tx_burst_vec(void *, struct rte_mbuf **, uint16_t);
 419 uint16_t mlx5_rx_burst_vec(void *, struct rte_mbuf **, uint16_t);
 420
 421 /* mlx5_mr.c */
 422
 423 void mlx5_mp2mr_iter(struct rte_mempool *, void *);
 424 struct mlx5_mr *priv_txq_mp2mr_reg(struct priv *priv, struct mlx5_txq_data *,
 425                                    struct rte_mempool *, unsigned int);
 426 struct mlx5_mr *mlx5_txq_mp2mr_reg(struct mlx5_txq_data *, struct rte_mempool *,
 427                                    unsigned int);
 428
 429 #ifndef NDEBUG
 430 /**
 431  * Verify or set magic value in CQE.
 432  *
 433  * @param cqe
 434  *   Pointer to CQE.
 435  *
 436  * @return
 437  *   0 the first time.
 438  */
 439 static inline int
 440 check_cqe_seen(volatile struct mlx5_cqe *cqe)
 441 {
 442         static const uint8_t magic[] = "seen";
 443         volatile uint8_t (*buf)[sizeof(cqe->rsvd0)] = &cqe->rsvd0;
 444         int ret = 1;
 445         unsigned int i;
 446
 447         for (i = 0; i < sizeof(magic) && i < sizeof(*buf); ++i)
 448                 if (!ret || (*buf)[i] != magic[i]) {
 449                         ret = 0;
 450                         (*buf)[i] = magic[i];
 451                 }
 452         return ret;
 453 }
 454 #endif /* NDEBUG */
 455
 456 /**
 457  * Check whether CQE is valid.
 458  *
 459  * @param cqe
 460  *   Pointer to CQE.
 461  * @param cqes_n
 462  *   Size of completion queue.
 463  * @param ci
 464  *   Consumer index.
 465  *
 466  * @return
 467  *   0 on success, 1 on failure.
 468  */
 469 static __rte_always_inline int
 470 check_cqe(volatile struct mlx5_cqe *cqe,
 471           unsigned int cqes_n, const uint16_t ci)
 472 {
 473         uint16_t idx = ci & cqes_n;
 474         uint8_t op_own = cqe->op_own;
 475         uint8_t op_owner = MLX5_CQE_OWNER(op_own);
 476         uint8_t op_code = MLX5_CQE_OPCODE(op_own);
 477
 478         if (unlikely((op_owner != (!!(idx))) || (op_code == MLX5_CQE_INVALID)))
 479                 return 1; /* No CQE. */
 480 #ifndef NDEBUG
 481         if ((op_code == MLX5_CQE_RESP_ERR) ||
 482             (op_code == MLX5_CQE_REQ_ERR)) {
 483                 volatile struct mlx5_err_cqe *err_cqe = (volatile void *)cqe;
 484                 uint8_t syndrome = err_cqe->syndrome;
 485
 486                 if ((syndrome == MLX5_CQE_SYNDROME_LOCAL_LENGTH_ERR) ||
 487                     (syndrome == MLX5_CQE_SYNDROME_REMOTE_ABORTED_ERR))
 488                         return 0;
 489                 if (!check_cqe_seen(cqe)) {
 490                         ERROR("unexpected CQE error %u (0x%02x)"
 491                               " syndrome 0x%02x",
 492                               op_code, op_code, syndrome);
 493                         rte_hexdump(stderr, "MLX5 Error CQE:",
 494                                     (const void *)((uintptr_t)err_cqe),
 495                                     sizeof(*err_cqe));
 496                 }
 497                 return 1;
 498         } else if ((op_code != MLX5_CQE_RESP_SEND) &&
 499                    (op_code != MLX5_CQE_REQ)) {
 500                 if (!check_cqe_seen(cqe)) {
 501                         ERROR("unexpected CQE opcode %u (0x%02x)",
 502                               op_code, op_code);
 503                         rte_hexdump(stderr, "MLX5 CQE:",
 504                                     (const void *)((uintptr_t)cqe),
 505                                     sizeof(*cqe));
 506                 }
 507                 return 1;
 508         }
 509 #endif /* NDEBUG */
 510         return 0;
 511 }
 512
 513 /**
 514  * Return the address of the WQE.
 515  *
 516  * @param txq
 517  *   Pointer to TX queue structure.
 518  * @param  wqe_ci
 519  *   WQE consumer index.
 520  *
 521  * @return
 522  *   WQE address.
 523  */
 524 static inline uintptr_t *
 525 tx_mlx5_wqe(struct mlx5_txq_data *txq, uint16_t ci)
 526 {
 527         ci &= ((1 << txq->wqe_n) - 1);
 528         return (uintptr_t *)((uintptr_t)txq->wqes + ci * MLX5_WQE_SIZE);
 529 }
 530
 531 /**
 532  * Manage TX completions.
 533  *
 534  * When sending a burst, mlx5_tx_burst() posts several WRs.
 535  *
 536  * @param txq
 537  *   Pointer to TX queue structure.
 538  */
 539 static __rte_always_inline void
 540 mlx5_tx_complete(struct mlx5_txq_data *txq)
 541 {
 542         const uint16_t elts_n = 1 << txq->elts_n;
 543         const uint16_t elts_m = elts_n - 1;
 544         const unsigned int cqe_n = 1 << txq->cqe_n;
 545         const unsigned int cqe_cnt = cqe_n - 1;
 546         uint16_t elts_free = txq->elts_tail;
 547         uint16_t elts_tail;
 548         uint16_t cq_ci = txq->cq_ci;
 549         volatile struct mlx5_cqe *cqe = NULL;
 550         volatile struct mlx5_wqe_ctrl *ctrl;
 551         struct rte_mbuf *m, *free[elts_n];
 552         struct rte_mempool *pool = NULL;
 553         unsigned int blk_n = 0;
 554
 555         cqe = &(*txq->cqes)[cq_ci & cqe_cnt];
 556         if (unlikely(check_cqe(cqe, cqe_n, cq_ci)))
 557                 return;
 558 #ifndef NDEBUG
 559         if ((MLX5_CQE_OPCODE(cqe->op_own) == MLX5_CQE_RESP_ERR) ||
 560             (MLX5_CQE_OPCODE(cqe->op_own) == MLX5_CQE_REQ_ERR)) {
 561                 if (!check_cqe_seen(cqe)) {
 562                         ERROR("unexpected error CQE, TX stopped");
 563                         rte_hexdump(stderr, "MLX5 TXQ:",
 564                                     (const void *)((uintptr_t)txq->wqes),
 565                                     ((1 << txq->wqe_n) *
 566                                      MLX5_WQE_SIZE));
 567                 }
 568                 return;
 569         }
 570 #endif /* NDEBUG */
 571         ++cq_ci;
 572         txq->wqe_pi = rte_be_to_cpu_16(cqe->wqe_counter);
 573         ctrl = (volatile struct mlx5_wqe_ctrl *)
 574                 tx_mlx5_wqe(txq, txq->wqe_pi);
 575         elts_tail = ctrl->ctrl3;
 576         assert((elts_tail & elts_m) < (1 << txq->wqe_n));
 577         /* Free buffers. */
 578         while (elts_free != elts_tail) {
 579                 m = rte_pktmbuf_prefree_seg((*txq->elts)[elts_free++ & elts_m]);
 580                 if (likely(m != NULL)) {
 581                         if (likely(m->pool == pool)) {
 582                                 free[blk_n++] = m;
 583                         } else {
 584                                 if (likely(pool != NULL))
 585                                         rte_mempool_put_bulk(pool,
 586                                                              (void *)free,
 587                                                              blk_n);
 588                                 free[0] = m;
 589                                 pool = m->pool;
 590                                 blk_n = 1;
 591                         }
 592                 }
 593         }
 594         if (blk_n)
 595                 rte_mempool_put_bulk(pool, (void *)free, blk_n);
 596 #ifndef NDEBUG
 597         elts_free = txq->elts_tail;
 598         /* Poisoning. */
 599         while (elts_free != elts_tail) {
 600                 memset(&(*txq->elts)[elts_free & elts_m],
 601                        0x66,
 602                        sizeof((*txq->elts)[elts_free & elts_m]));
 603                 ++elts_free;
 604         }
 605 #endif
 606         txq->cq_ci = cq_ci;
 607         txq->elts_tail = elts_tail;
 608         /* Update the consumer index. */
 609         rte_wmb();
 610         *txq->cq_db = rte_cpu_to_be_32(cq_ci);
 611 }
 612
 613 /**
 614  * Get Memory Pool (MP) from mbuf. If mbuf is indirect, the pool from which
 615  * the cloned mbuf is allocated is returned instead.
 616  *
 617  * @param buf
 618  *   Pointer to mbuf.
 619  *
 620  * @return
 621  *   Memory pool where data is located for given mbuf.
 622  */
 623 static struct rte_mempool *
 624 mlx5_tx_mb2mp(struct rte_mbuf *buf)
 625 {
 626         if (unlikely(RTE_MBUF_INDIRECT(buf)))
 627                 return rte_mbuf_from_indirect(buf)->pool;
 628         return buf->pool;
 629 }
 630
 631 /**
 632  * Get Memory Region (MR) <-> rte_mbuf association from txq->mp2mr[].
 633  * Add MP to txq->mp2mr[] if it's not registered yet. If mp2mr[] is full,
 634  * remove an entry first.
 635  *
 636  * @param txq
 637  *   Pointer to TX queue structure.
 638  * @param[in] mp
 639  *   Memory Pool for which a Memory Region lkey must be returned.
 640  *
 641  * @return
 642  *   mr->lkey on success, (uint32_t)-1 on failure.
 643  */
 644 static __rte_always_inline uint32_t
 645 mlx5_tx_mb2mr(struct mlx5_txq_data *txq, struct rte_mbuf *mb)
 646 {
 647         uint16_t i = txq->mr_cache_idx;
 648         uintptr_t addr = rte_pktmbuf_mtod(mb, uintptr_t);
 649         struct mlx5_mr *mr;
 650
 651         assert(i < RTE_DIM(txq->mp2mr));
 652         if (likely(txq->mp2mr[i]->start <= addr && txq->mp2mr[i]->end >= addr))
 653                 return txq->mp2mr[i]->lkey;
 654         for (i = 0; (i != RTE_DIM(txq->mp2mr)); ++i) {
 655                 if (unlikely(txq->mp2mr[i]->mr == NULL)) {
 656                         /* Unknown MP, add a new MR for it. */
 657                         break;
 658                 }
 659                 if (txq->mp2mr[i]->start <= addr &&
 660                     txq->mp2mr[i]->end >= addr) {
 661                         assert(txq->mp2mr[i]->lkey != (uint32_t)-1);
 662                         assert(rte_cpu_to_be_32(txq->mp2mr[i]->mr->lkey) ==
 663                                txq->mp2mr[i]->lkey);
 664                         txq->mr_cache_idx = i;
 665                         return txq->mp2mr[i]->lkey;
 666                 }
 667         }
 668         txq->mr_cache_idx = 0;
 669         mr = mlx5_txq_mp2mr_reg(txq, mlx5_tx_mb2mp(mb), i);
 670         /*
 671          * Request the reference to use in this queue, the original one is
 672          * kept by the control plane.
 673          */
 674         if (mr) {
 675                 rte_atomic32_inc(&mr->refcnt);
 676                 return mr->lkey;
 677         }
 678         return (uint32_t)-1;
 679 }
 680
 681 /**
 682  * Ring TX queue doorbell.
 683  *
 684  * @param txq
 685  *   Pointer to TX queue structure.
 686  * @param wqe
 687  *   Pointer to the last WQE posted in the NIC.
 688  */
 689 static __rte_always_inline void
 690 mlx5_tx_dbrec(struct mlx5_txq_data *txq, volatile struct mlx5_wqe *wqe)
 691 {
 692         uint64_t *dst = (uint64_t *)((uintptr_t)txq->bf_reg);
 693         volatile uint64_t *src = ((volatile uint64_t *)wqe);
 694
 695         rte_io_wmb();
 696         *txq->qp_db = rte_cpu_to_be_32(txq->wqe_ci);
 697         /* Ensure ordering between DB record and BF copy. */
 698         rte_wmb();
 699         *dst = *src;
 700 }
 701
 702 #endif /* RTE_PMD_MLX5_RXTX_H_ */