drivers/net/mlx5/mlx5_rxtx.h

   1 /*-
   2  *   BSD LICENSE
   3  *
   4  *   Copyright 2015 6WIND S.A.
   5  *   Copyright 2015 Mellanox.
   6  *
   7  *   Redistribution and use in source and binary forms, with or without
   8  *   modification, are permitted provided that the following conditions
   9  *   are met:
  10  *
  11  *     * Redistributions of source code must retain the above copyright
  12  *       notice, this list of conditions and the following disclaimer.
  13  *     * Redistributions in binary form must reproduce the above copyright
  14  *       notice, this list of conditions and the following disclaimer in
  15  *       the documentation and/or other materials provided with the
  16  *       distribution.
  17  *     * Neither the name of 6WIND S.A. nor the names of its
  18  *       contributors may be used to endorse or promote products derived
  19  *       from this software without specific prior written permission.
  20  *
  21  *   THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS
  22  *   "AS IS" AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT
  23  *   LIMITED TO, THE IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR
  24  *   A PARTICULAR PURPOSE ARE DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT
  25  *   OWNER OR CONTRIBUTORS BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL,
  26  *   SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT
  27  *   LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF USE,
  28  *   DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON ANY
  29  *   THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT
  30  *   (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE
  31  *   OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
  32  */
  33
  34 #ifndef RTE_PMD_MLX5_RXTX_H_
  35 #define RTE_PMD_MLX5_RXTX_H_
  36
  37 #include <stddef.h>
  38 #include <stdint.h>
  39
  40 /* Verbs header. */
  41 /* ISO C doesn't support unnamed structs/unions, disabling -pedantic. */
  42 #ifdef PEDANTIC
  43 #pragma GCC diagnostic ignored "-Wpedantic"
  44 #endif
  45 #include <infiniband/verbs.h>
  46 #include <infiniband/mlx5_hw.h>
  47 #ifdef PEDANTIC
  48 #pragma GCC diagnostic error "-Wpedantic"
  49 #endif
  50
  51 /* DPDK headers don't like -pedantic. */
  52 #ifdef PEDANTIC
  53 #pragma GCC diagnostic ignored "-Wpedantic"
  54 #endif
  55 #include <rte_mbuf.h>
  56 #include <rte_mempool.h>
  57 #include <rte_common.h>
  58 #ifdef PEDANTIC
  59 #pragma GCC diagnostic error "-Wpedantic"
  60 #endif
  61
  62 #include "mlx5_utils.h"
  63 #include "mlx5.h"
  64 #include "mlx5_autoconf.h"
  65 #include "mlx5_defs.h"
  66 #include "mlx5_prm.h"
  67
  68 struct mlx5_rxq_stats {
  69         unsigned int idx; /**< Mapping index. */
  70 #ifdef MLX5_PMD_SOFT_COUNTERS
  71         uint64_t ipackets; /**< Total of successfully received packets. */
  72         uint64_t ibytes; /**< Total of successfully received bytes. */
  73 #endif
  74         uint64_t idropped; /**< Total of packets dropped when RX ring full. */
  75         uint64_t rx_nombuf; /**< Total of RX mbuf allocation failures. */
  76 };
  77
  78 struct mlx5_txq_stats {
  79         unsigned int idx; /**< Mapping index. */
  80 #ifdef MLX5_PMD_SOFT_COUNTERS
  81         uint64_t opackets; /**< Total of successfully sent packets. */
  82         uint64_t obytes; /**< Total of successfully sent bytes. */
  83 #endif
  84         uint64_t odropped; /**< Total of packets not sent when TX ring full. */
  85 };
  86
  87 /* Flow director queue structure. */
  88 struct fdir_queue {
  89         struct ibv_qp *qp; /* Associated RX QP. */
  90         struct ibv_exp_rwq_ind_table *ind_table; /* Indirection table. */
  91         struct ibv_exp_wq *wq; /* Work queue. */
  92         struct ibv_cq *cq; /* Completion queue. */
  93 };
  94
  95 struct priv;
  96
  97 /* Compressed CQE context. */
  98 struct rxq_zip {
  99         uint16_t ai; /* Array index. */
 100         uint16_t ca; /* Current array index. */
 101         uint16_t na; /* Next array index. */
 102         uint16_t cq_ci; /* The next CQE. */
 103         uint32_t cqe_cnt; /* Number of CQEs. */
 104 };
 105
 106 /* RX queue descriptor. */
 107 struct rxq {
 108         unsigned int csum:1; /* Enable checksum offloading. */
 109         unsigned int csum_l2tun:1; /* Same for L2 tunnels. */
 110         unsigned int vlan_strip:1; /* Enable VLAN stripping. */
 111         unsigned int crc_present:1; /* CRC must be subtracted. */
 112         unsigned int sges_n:2; /* Log 2 of SGEs (max buffers per packet). */
 113         unsigned int cqe_n:4; /* Log 2 of CQ elements. */
 114         unsigned int elts_n:4; /* Log 2 of Mbufs. */
 115         unsigned int port_id:8;
 116         unsigned int rss_hash:1; /* RSS hash result is enabled. */
 117         unsigned int mark:1; /* Marked flow available on the queue. */
 118         unsigned int pending_err:1; /* CQE error needs to be handled. */
 119         unsigned int trim_elts:1; /* Whether elts needs clean-up. */
 120         unsigned int :6; /* Remaining bits. */
 121         volatile uint32_t *rq_db;
 122         volatile uint32_t *cq_db;
 123         uint16_t rq_ci;
 124         uint16_t rq_pi;
 125         uint16_t cq_ci;
 126         volatile struct mlx5_wqe_data_seg(*wqes)[];
 127         volatile struct mlx5_cqe(*cqes)[];
 128         struct rxq_zip zip; /* Compressed context. */
 129         struct rte_mbuf *(*elts)[];
 130         struct rte_mempool *mp;
 131         struct mlx5_rxq_stats stats;
 132         uint64_t mbuf_initializer; /* Default rearm_data for vectorized Rx. */
 133         struct rte_mbuf fake_mbuf; /* elts padding for vectorized Rx. */
 134 } __rte_cache_aligned;
 135
 136 /* RX queue control descriptor. */
 137 struct rxq_ctrl {
 138         struct priv *priv; /* Back pointer to private data. */
 139         struct ibv_cq *cq; /* Completion Queue. */
 140         struct ibv_exp_wq *wq; /* Work Queue. */
 141         struct fdir_queue *fdir_queue; /* Flow director queue. */
 142         struct ibv_mr *mr; /* Memory Region (for mp). */
 143         struct ibv_comp_channel *channel;
 144         unsigned int socket; /* CPU socket ID for allocations. */
 145         struct rxq rxq; /* Data path structure. */
 146 };
 147
 148 /* Hash RX queue types. */
 149 enum hash_rxq_type {
 150         HASH_RXQ_TCPV4,
 151         HASH_RXQ_UDPV4,
 152         HASH_RXQ_IPV4,
 153         HASH_RXQ_TCPV6,
 154         HASH_RXQ_UDPV6,
 155         HASH_RXQ_IPV6,
 156         HASH_RXQ_ETH,
 157 };
 158
 159 /* Flow structure with Ethernet specification. It is packed to prevent padding
 160  * between attr and spec as this layout is expected by libibverbs. */
 161 struct flow_attr_spec_eth {
 162         struct ibv_exp_flow_attr attr;
 163         struct ibv_exp_flow_spec_eth spec;
 164 } __attribute__((packed));
 165
 166 /* Define a struct flow_attr_spec_eth object as an array of at least
 167  * "size" bytes. Room after the first index is normally used to store
 168  * extra flow specifications. */
 169 #define FLOW_ATTR_SPEC_ETH(name, size) \
 170         struct flow_attr_spec_eth name \
 171                 [((size) / sizeof(struct flow_attr_spec_eth)) + \
 172                  !!((size) % sizeof(struct flow_attr_spec_eth))]
 173
 174 /* Initialization data for hash RX queue. */
 175 struct hash_rxq_init {
 176         uint64_t hash_fields; /* Fields that participate in the hash. */
 177         uint64_t dpdk_rss_hf; /* Matching DPDK RSS hash fields. */
 178         unsigned int flow_priority; /* Flow priority to use. */
 179         union {
 180                 struct {
 181                         enum ibv_exp_flow_spec_type type;
 182                         uint16_t size;
 183                 } hdr;
 184                 struct ibv_exp_flow_spec_tcp_udp tcp_udp;
 185                 struct ibv_exp_flow_spec_ipv4 ipv4;
 186                 struct ibv_exp_flow_spec_ipv6 ipv6;
 187                 struct ibv_exp_flow_spec_eth eth;
 188         } flow_spec; /* Flow specification template. */
 189         const struct hash_rxq_init *underlayer; /* Pointer to underlayer. */
 190 };
 191
 192 /* Initialization data for indirection table. */
 193 struct ind_table_init {
 194         unsigned int max_size; /* Maximum number of WQs. */
 195         /* Hash RX queues using this table. */
 196         unsigned int hash_types;
 197         unsigned int hash_types_n;
 198 };
 199
 200 /* Initialization data for special flows. */
 201 struct special_flow_init {
 202         uint8_t dst_mac_val[6];
 203         uint8_t dst_mac_mask[6];
 204         unsigned int hash_types;
 205         unsigned int per_vlan:1;
 206 };
 207
 208 enum hash_rxq_flow_type {
 209         HASH_RXQ_FLOW_TYPE_PROMISC,
 210         HASH_RXQ_FLOW_TYPE_ALLMULTI,
 211         HASH_RXQ_FLOW_TYPE_BROADCAST,
 212         HASH_RXQ_FLOW_TYPE_IPV6MULTI,
 213         HASH_RXQ_FLOW_TYPE_MAC,
 214 };
 215
 216 #ifndef NDEBUG
 217 static inline const char *
 218 hash_rxq_flow_type_str(enum hash_rxq_flow_type flow_type)
 219 {
 220         switch (flow_type) {
 221         case HASH_RXQ_FLOW_TYPE_PROMISC:
 222                 return "promiscuous";
 223         case HASH_RXQ_FLOW_TYPE_ALLMULTI:
 224                 return "allmulticast";
 225         case HASH_RXQ_FLOW_TYPE_BROADCAST:
 226                 return "broadcast";
 227         case HASH_RXQ_FLOW_TYPE_IPV6MULTI:
 228                 return "IPv6 multicast";
 229         case HASH_RXQ_FLOW_TYPE_MAC:
 230                 return "MAC";
 231         }
 232         return NULL;
 233 }
 234 #endif /* NDEBUG */
 235
 236 struct hash_rxq {
 237         struct priv *priv; /* Back pointer to private data. */
 238         struct ibv_qp *qp; /* Hash RX QP. */
 239         enum hash_rxq_type type; /* Hash RX queue type. */
 240         /* MAC flow steering rules, one per VLAN ID. */
 241         struct ibv_exp_flow *mac_flow
 242                 [MLX5_MAX_MAC_ADDRESSES][MLX5_MAX_VLAN_IDS];
 243         struct ibv_exp_flow *special_flow
 244                 [MLX5_MAX_SPECIAL_FLOWS][MLX5_MAX_VLAN_IDS];
 245 };
 246
 247 /* TX queue descriptor. */
 248 __extension__
 249 struct txq {
 250         uint16_t elts_head; /* Current counter in (*elts)[]. */
 251         uint16_t elts_tail; /* Counter of first element awaiting completion. */
 252         uint16_t elts_comp; /* Counter since last completion request. */
 253         uint16_t mpw_comp; /* WQ index since last completion request. */
 254         uint16_t cq_ci; /* Consumer index for completion queue. */
 255         uint16_t cq_pi; /* Producer index for completion queue. */
 256         uint16_t wqe_ci; /* Consumer index for work queue. */
 257         uint16_t wqe_pi; /* Producer index for work queue. */
 258         uint16_t elts_n:4; /* (*elts)[] length (in log2). */
 259         uint16_t cqe_n:4; /* Number of CQ elements (in log2). */
 260         uint16_t wqe_n:4; /* Number of of WQ elements (in log2). */
 261         uint16_t inline_en:1; /* When set inline is enabled. */
 262         uint16_t tso_en:1; /* When set hardware TSO is enabled. */
 263         uint16_t tunnel_en:1;
 264         /* When set TX offload for tunneled packets are supported. */
 265         uint16_t mpw_hdr_dseg:1; /* Enable DSEGs in the title WQEBB. */
 266         uint16_t max_inline; /* Multiple of RTE_CACHE_LINE_SIZE to inline. */
 267         uint16_t inline_max_packet_sz; /* Max packet size for inlining. */
 268         uint32_t qp_num_8s; /* QP number shifted by 8. */
 269         uint32_t flags; /* Flags for Tx Queue. */
 270         volatile struct mlx5_cqe (*cqes)[]; /* Completion queue. */
 271         volatile void *wqes; /* Work queue (use volatile to write into). */
 272         volatile uint32_t *qp_db; /* Work queue doorbell. */
 273         volatile uint32_t *cq_db; /* Completion queue doorbell. */
 274         volatile void *bf_reg; /* Blueflame register. */
 275         struct {
 276                 uintptr_t start; /* Start address of MR */
 277                 uintptr_t end; /* End address of MR */
 278                 struct ibv_mr *mr; /* Memory Region (for mp). */
 279                 uint32_t lkey; /* htonl(mr->lkey) */
 280         } mp2mr[MLX5_PMD_TX_MP_CACHE]; /* MP to MR translation table. */
 281         uint16_t mr_cache_idx; /* Index of last hit entry. */
 282         struct rte_mbuf *(*elts)[]; /* TX elements. */
 283         struct mlx5_txq_stats stats; /* TX queue counters. */
 284 } __rte_cache_aligned;
 285
 286 /* TX queue control descriptor. */
 287 struct txq_ctrl {
 288         struct priv *priv; /* Back pointer to private data. */
 289         struct ibv_cq *cq; /* Completion Queue. */
 290         struct ibv_qp *qp; /* Queue Pair. */
 291         unsigned int socket; /* CPU socket ID for allocations. */
 292         struct txq txq; /* Data path structure. */
 293 };
 294
 295 /* mlx5_rxq.c */
 296
 297 extern const struct hash_rxq_init hash_rxq_init[];
 298 extern const unsigned int hash_rxq_init_n;
 299
 300 extern uint8_t rss_hash_default_key[];
 301 extern const size_t rss_hash_default_key_len;
 302
 303 size_t priv_flow_attr(struct priv *, struct ibv_exp_flow_attr *,
 304                       size_t, enum hash_rxq_type);
 305 int priv_create_hash_rxqs(struct priv *);
 306 void priv_destroy_hash_rxqs(struct priv *);
 307 int priv_allow_flow_type(struct priv *, enum hash_rxq_flow_type);
 308 int priv_rehash_flows(struct priv *);
 309 void rxq_cleanup(struct rxq_ctrl *);
 310 int rxq_rehash(struct rte_eth_dev *, struct rxq_ctrl *);
 311 int rxq_ctrl_setup(struct rte_eth_dev *, struct rxq_ctrl *, uint16_t,
 312                    unsigned int, const struct rte_eth_rxconf *,
 313                    struct rte_mempool *);
 314 int mlx5_rx_queue_setup(struct rte_eth_dev *, uint16_t, uint16_t, unsigned int,
 315                         const struct rte_eth_rxconf *, struct rte_mempool *);
 316 void mlx5_rx_queue_release(void *);
 317 uint16_t mlx5_rx_burst_secondary_setup(void *, struct rte_mbuf **, uint16_t);
 318 int priv_rx_intr_vec_enable(struct priv *priv);
 319 void priv_rx_intr_vec_disable(struct priv *priv);
 320 #ifdef HAVE_UPDATE_CQ_CI
 321 int mlx5_rx_intr_enable(struct rte_eth_dev *dev, uint16_t rx_queue_id);
 322 int mlx5_rx_intr_disable(struct rte_eth_dev *dev, uint16_t rx_queue_id);
 323 #endif /* HAVE_UPDATE_CQ_CI */
 324
 325 /* mlx5_txq.c */
 326
 327 void txq_cleanup(struct txq_ctrl *);
 328 int txq_ctrl_setup(struct rte_eth_dev *, struct txq_ctrl *, uint16_t,
 329                    unsigned int, const struct rte_eth_txconf *);
 330 int mlx5_tx_queue_setup(struct rte_eth_dev *, uint16_t, uint16_t, unsigned int,
 331                         const struct rte_eth_txconf *);
 332 void mlx5_tx_queue_release(void *);
 333 uint16_t mlx5_tx_burst_secondary_setup(void *, struct rte_mbuf **, uint16_t);
 334
 335 /* mlx5_rxtx.c */
 336
 337 extern const uint32_t mlx5_ptype_table[];
 338
 339 uint16_t mlx5_tx_burst(void *, struct rte_mbuf **, uint16_t);
 340 uint16_t mlx5_tx_burst_mpw(void *, struct rte_mbuf **, uint16_t);
 341 uint16_t mlx5_tx_burst_mpw_inline(void *, struct rte_mbuf **, uint16_t);
 342 uint16_t mlx5_tx_burst_empw(void *, struct rte_mbuf **, uint16_t);
 343 uint16_t mlx5_rx_burst(void *, struct rte_mbuf **, uint16_t);
 344 uint16_t removed_tx_burst(void *, struct rte_mbuf **, uint16_t);
 345 uint16_t removed_rx_burst(void *, struct rte_mbuf **, uint16_t);
 346 int mlx5_rx_descriptor_status(void *, uint16_t);
 347 int mlx5_tx_descriptor_status(void *, uint16_t);
 348
 349 /* Vectorized version of mlx5_rxtx.c */
 350 int priv_check_raw_vec_tx_support(struct priv *);
 351 int priv_check_vec_tx_support(struct priv *);
 352 int rxq_check_vec_support(struct rxq *);
 353 int priv_check_vec_rx_support(struct priv *);
 354 void priv_prep_vec_rx_function(struct priv *);
 355 uint16_t mlx5_tx_burst_raw_vec(void *, struct rte_mbuf **, uint16_t);
 356 uint16_t mlx5_tx_burst_vec(void *, struct rte_mbuf **, uint16_t);
 357 uint16_t mlx5_rx_burst_vec(void *, struct rte_mbuf **, uint16_t);
 358
 359 /* mlx5_mr.c */
 360
 361 struct ibv_mr *mlx5_mp2mr(struct ibv_pd *, struct rte_mempool *);
 362 void txq_mp2mr_iter(struct rte_mempool *, void *);
 363 uint32_t txq_mp2mr_reg(struct txq *, struct rte_mempool *, unsigned int);
 364
 365 #ifndef NDEBUG
 366 /**
 367  * Verify or set magic value in CQE.
 368  *
 369  * @param cqe
 370  *   Pointer to CQE.
 371  *
 372  * @return
 373  *   0 the first time.
 374  */
 375 static inline int
 376 check_cqe_seen(volatile struct mlx5_cqe *cqe)
 377 {
 378         static const uint8_t magic[] = "seen";
 379         volatile uint8_t (*buf)[sizeof(cqe->rsvd0)] = &cqe->rsvd0;
 380         int ret = 1;
 381         unsigned int i;
 382
 383         for (i = 0; i < sizeof(magic) && i < sizeof(*buf); ++i)
 384                 if (!ret || (*buf)[i] != magic[i]) {
 385                         ret = 0;
 386                         (*buf)[i] = magic[i];
 387                 }
 388         return ret;
 389 }
 390 #endif /* NDEBUG */
 391
 392 /**
 393  * Check whether CQE is valid.
 394  *
 395  * @param cqe
 396  *   Pointer to CQE.
 397  * @param cqes_n
 398  *   Size of completion queue.
 399  * @param ci
 400  *   Consumer index.
 401  *
 402  * @return
 403  *   0 on success, 1 on failure.
 404  */
 405 static __rte_always_inline int
 406 check_cqe(volatile struct mlx5_cqe *cqe,
 407           unsigned int cqes_n, const uint16_t ci)
 408 {
 409         uint16_t idx = ci & cqes_n;
 410         uint8_t op_own = cqe->op_own;
 411         uint8_t op_owner = MLX5_CQE_OWNER(op_own);
 412         uint8_t op_code = MLX5_CQE_OPCODE(op_own);
 413
 414         if (unlikely((op_owner != (!!(idx))) || (op_code == MLX5_CQE_INVALID)))
 415                 return 1; /* No CQE. */
 416 #ifndef NDEBUG
 417         if ((op_code == MLX5_CQE_RESP_ERR) ||
 418             (op_code == MLX5_CQE_REQ_ERR)) {
 419                 volatile struct mlx5_err_cqe *err_cqe = (volatile void *)cqe;
 420                 uint8_t syndrome = err_cqe->syndrome;
 421
 422                 if ((syndrome == MLX5_CQE_SYNDROME_LOCAL_LENGTH_ERR) ||
 423                     (syndrome == MLX5_CQE_SYNDROME_REMOTE_ABORTED_ERR))
 424                         return 0;
 425                 if (!check_cqe_seen(cqe))
 426                         ERROR("unexpected CQE error %u (0x%02x)"
 427                               " syndrome 0x%02x",
 428                               op_code, op_code, syndrome);
 429                 return 1;
 430         } else if ((op_code != MLX5_CQE_RESP_SEND) &&
 431                    (op_code != MLX5_CQE_REQ)) {
 432                 if (!check_cqe_seen(cqe))
 433                         ERROR("unexpected CQE opcode %u (0x%02x)",
 434                               op_code, op_code);
 435                 return 1;
 436         }
 437 #endif /* NDEBUG */
 438         return 0;
 439 }
 440
 441 /**
 442  * Return the address of the WQE.
 443  *
 444  * @param txq
 445  *   Pointer to TX queue structure.
 446  * @param  wqe_ci
 447  *   WQE consumer index.
 448  *
 449  * @return
 450  *   WQE address.
 451  */
 452 static inline uintptr_t *
 453 tx_mlx5_wqe(struct txq *txq, uint16_t ci)
 454 {
 455         ci &= ((1 << txq->wqe_n) - 1);
 456         return (uintptr_t *)((uintptr_t)txq->wqes + ci * MLX5_WQE_SIZE);
 457 }
 458
 459 /**
 460  * Manage TX completions.
 461  *
 462  * When sending a burst, mlx5_tx_burst() posts several WRs.
 463  *
 464  * @param txq
 465  *   Pointer to TX queue structure.
 466  */
 467 static __rte_always_inline void
 468 mlx5_tx_complete(struct txq *txq)
 469 {
 470         const uint16_t elts_n = 1 << txq->elts_n;
 471         const uint16_t elts_m = elts_n - 1;
 472         const unsigned int cqe_n = 1 << txq->cqe_n;
 473         const unsigned int cqe_cnt = cqe_n - 1;
 474         uint16_t elts_free = txq->elts_tail;
 475         uint16_t elts_tail;
 476         uint16_t cq_ci = txq->cq_ci;
 477         volatile struct mlx5_cqe *cqe = NULL;
 478         volatile struct mlx5_wqe_ctrl *ctrl;
 479         struct rte_mbuf *m, *free[elts_n];
 480         struct rte_mempool *pool = NULL;
 481         unsigned int blk_n = 0;
 482
 483         do {
 484                 volatile struct mlx5_cqe *tmp;
 485
 486                 tmp = &(*txq->cqes)[cq_ci & cqe_cnt];
 487                 if (check_cqe(tmp, cqe_n, cq_ci))
 488                         break;
 489                 cqe = tmp;
 490 #ifndef NDEBUG
 491                 if (MLX5_CQE_FORMAT(cqe->op_own) == MLX5_COMPRESSED) {
 492                         if (!check_cqe_seen(cqe))
 493                                 ERROR("unexpected compressed CQE, TX stopped");
 494                         return;
 495                 }
 496                 if ((MLX5_CQE_OPCODE(cqe->op_own) == MLX5_CQE_RESP_ERR) ||
 497                     (MLX5_CQE_OPCODE(cqe->op_own) == MLX5_CQE_REQ_ERR)) {
 498                         if (!check_cqe_seen(cqe))
 499                                 ERROR("unexpected error CQE, TX stopped");
 500                         return;
 501                 }
 502 #endif /* NDEBUG */
 503                 ++cq_ci;
 504         } while (1);
 505         if (unlikely(cqe == NULL))
 506                 return;
 507         txq->wqe_pi = ntohs(cqe->wqe_counter);
 508         ctrl = (volatile struct mlx5_wqe_ctrl *)
 509                 tx_mlx5_wqe(txq, txq->wqe_pi);
 510         elts_tail = ctrl->ctrl3;
 511         assert((elts_tail & elts_m) < (1 << txq->wqe_n));
 512         /* Free buffers. */
 513         while (elts_free != elts_tail) {
 514                 m = rte_pktmbuf_prefree_seg((*txq->elts)[elts_free++ & elts_m]);
 515                 if (likely(m != NULL)) {
 516                         if (likely(m->pool == pool)) {
 517                                 free[blk_n++] = m;
 518                         } else {
 519                                 if (likely(pool != NULL))
 520                                         rte_mempool_put_bulk(pool,
 521                                                              (void *)free,
 522                                                              blk_n);
 523                                 free[0] = m;
 524                                 pool = m->pool;
 525                                 blk_n = 1;
 526                         }
 527                 }
 528         }
 529         if (blk_n)
 530                 rte_mempool_put_bulk(pool, (void *)free, blk_n);
 531 #ifndef NDEBUG
 532         elts_free = txq->elts_tail;
 533         /* Poisoning. */
 534         while (elts_free != elts_tail) {
 535                 memset(&(*txq->elts)[elts_free & elts_m],
 536                        0x66,
 537                        sizeof((*txq->elts)[elts_free & elts_m]));
 538                 ++elts_free;
 539         }
 540 #endif
 541         txq->cq_ci = cq_ci;
 542         txq->elts_tail = elts_tail;
 543         /* Update the consumer index. */
 544         rte_wmb();
 545         *txq->cq_db = htonl(cq_ci);
 546 }
 547
 548 /**
 549  * Get Memory Pool (MP) from mbuf. If mbuf is indirect, the pool from which
 550  * the cloned mbuf is allocated is returned instead.
 551  *
 552  * @param buf
 553  *   Pointer to mbuf.
 554  *
 555  * @return
 556  *   Memory pool where data is located for given mbuf.
 557  */
 558 static struct rte_mempool *
 559 mlx5_tx_mb2mp(struct rte_mbuf *buf)
 560 {
 561         if (unlikely(RTE_MBUF_INDIRECT(buf)))
 562                 return rte_mbuf_from_indirect(buf)->pool;
 563         return buf->pool;
 564 }
 565
 566 /**
 567  * Get Memory Region (MR) <-> rte_mbuf association from txq->mp2mr[].
 568  * Add MP to txq->mp2mr[] if it's not registered yet. If mp2mr[] is full,
 569  * remove an entry first.
 570  *
 571  * @param txq
 572  *   Pointer to TX queue structure.
 573  * @param[in] mp
 574  *   Memory Pool for which a Memory Region lkey must be returned.
 575  *
 576  * @return
 577  *   mr->lkey on success, (uint32_t)-1 on failure.
 578  */
 579 static __rte_always_inline uint32_t
 580 mlx5_tx_mb2mr(struct txq *txq, struct rte_mbuf *mb)
 581 {
 582         uint16_t i = txq->mr_cache_idx;
 583         uintptr_t addr = rte_pktmbuf_mtod(mb, uintptr_t);
 584
 585         assert(i < RTE_DIM(txq->mp2mr));
 586         if (likely(txq->mp2mr[i].start <= addr && txq->mp2mr[i].end >= addr))
 587                 return txq->mp2mr[i].lkey;
 588         for (i = 0; (i != RTE_DIM(txq->mp2mr)); ++i) {
 589                 if (unlikely(txq->mp2mr[i].mr == NULL)) {
 590                         /* Unknown MP, add a new MR for it. */
 591                         break;
 592                 }
 593                 if (txq->mp2mr[i].start <= addr &&
 594                     txq->mp2mr[i].end >= addr) {
 595                         assert(txq->mp2mr[i].lkey != (uint32_t)-1);
 596                         assert(htonl(txq->mp2mr[i].mr->lkey) ==
 597                                txq->mp2mr[i].lkey);
 598                         txq->mr_cache_idx = i;
 599                         return txq->mp2mr[i].lkey;
 600                 }
 601         }
 602         txq->mr_cache_idx = 0;
 603         return txq_mp2mr_reg(txq, mlx5_tx_mb2mp(mb), i);
 604 }
 605
 606 /**
 607  * Ring TX queue doorbell.
 608  *
 609  * @param txq
 610  *   Pointer to TX queue structure.
 611  * @param wqe
 612  *   Pointer to the last WQE posted in the NIC.
 613  */
 614 static __rte_always_inline void
 615 mlx5_tx_dbrec(struct txq *txq, volatile struct mlx5_wqe *wqe)
 616 {
 617         uint64_t *dst = (uint64_t *)((uintptr_t)txq->bf_reg);
 618         volatile uint64_t *src = ((volatile uint64_t *)wqe);
 619
 620         rte_wmb();
 621         *txq->qp_db = htonl(txq->wqe_ci);
 622         /* Ensure ordering between DB record and BF copy. */
 623         rte_wmb();
 624         *dst = *src;
 625 }
 626
 627 #endif /* RTE_PMD_MLX5_RXTX_H_ */