drivers/net/mlx5/mlx5_rxtx.h

   1 /*-
   2  *   BSD LICENSE
   3  *
   4  *   Copyright 2015 6WIND S.A.
   5  *   Copyright 2015 Mellanox.
   6  *
   7  *   Redistribution and use in source and binary forms, with or without
   8  *   modification, are permitted provided that the following conditions
   9  *   are met:
  10  *
  11  *     * Redistributions of source code must retain the above copyright
  12  *       notice, this list of conditions and the following disclaimer.
  13  *     * Redistributions in binary form must reproduce the above copyright
  14  *       notice, this list of conditions and the following disclaimer in
  15  *       the documentation and/or other materials provided with the
  16  *       distribution.
  17  *     * Neither the name of 6WIND S.A. nor the names of its
  18  *       contributors may be used to endorse or promote products derived
  19  *       from this software without specific prior written permission.
  20  *
  21  *   THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS
  22  *   "AS IS" AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT
  23  *   LIMITED TO, THE IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR
  24  *   A PARTICULAR PURPOSE ARE DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT
  25  *   OWNER OR CONTRIBUTORS BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL,
  26  *   SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT
  27  *   LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF USE,
  28  *   DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON ANY
  29  *   THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT
  30  *   (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE
  31  *   OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
  32  */
  33
  34 #ifndef RTE_PMD_MLX5_RXTX_H_
  35 #define RTE_PMD_MLX5_RXTX_H_
  36
  37 #include <stddef.h>
  38 #include <stdint.h>
  39 #include <sys/queue.h>
  40
  41 /* Verbs header. */
  42 /* ISO C doesn't support unnamed structs/unions, disabling -pedantic. */
  43 #ifdef PEDANTIC
  44 #pragma GCC diagnostic ignored "-Wpedantic"
  45 #endif
  46 #include <infiniband/verbs.h>
  47 #include <infiniband/mlx5dv.h>
  48 #ifdef PEDANTIC
  49 #pragma GCC diagnostic error "-Wpedantic"
  50 #endif
  51
  52 #include <rte_mbuf.h>
  53 #include <rte_mempool.h>
  54 #include <rte_common.h>
  55 #include <rte_hexdump.h>
  56 #include <rte_atomic.h>
  57
  58 #include "mlx5_utils.h"
  59 #include "mlx5.h"
  60 #include "mlx5_autoconf.h"
  61 #include "mlx5_defs.h"
  62 #include "mlx5_prm.h"
  63
  64 struct mlx5_rxq_stats {
  65         unsigned int idx; /**< Mapping index. */
  66 #ifdef MLX5_PMD_SOFT_COUNTERS
  67         uint64_t ipackets; /**< Total of successfully received packets. */
  68         uint64_t ibytes; /**< Total of successfully received bytes. */
  69 #endif
  70         uint64_t idropped; /**< Total of packets dropped when RX ring full. */
  71         uint64_t rx_nombuf; /**< Total of RX mbuf allocation failures. */
  72 };
  73
  74 struct mlx5_txq_stats {
  75         unsigned int idx; /**< Mapping index. */
  76 #ifdef MLX5_PMD_SOFT_COUNTERS
  77         uint64_t opackets; /**< Total of successfully sent packets. */
  78         uint64_t obytes; /**< Total of successfully sent bytes. */
  79 #endif
  80         uint64_t oerrors; /**< Total number of failed transmitted packets. */
  81 };
  82
  83 struct priv;
  84
  85 /* Memory region queue object. */
  86 struct mlx5_mr {
  87         LIST_ENTRY(mlx5_mr) next; /**< Pointer to the next element. */
  88         rte_atomic32_t refcnt; /*<< Reference counter. */
  89         uint32_t lkey; /*<< rte_cpu_to_be_32(mr->lkey) */
  90         uintptr_t start; /* Start address of MR */
  91         uintptr_t end; /* End address of MR */
  92         struct ibv_mr *mr; /*<< Memory Region. */
  93         struct rte_mempool *mp; /*<< Memory Pool. */
  94 };
  95
  96 /* Compressed CQE context. */
  97 struct rxq_zip {
  98         uint16_t ai; /* Array index. */
  99         uint16_t ca; /* Current array index. */
 100         uint16_t na; /* Next array index. */
 101         uint16_t cq_ci; /* The next CQE. */
 102         uint32_t cqe_cnt; /* Number of CQEs. */
 103 };
 104
 105 /* RX queue descriptor. */
 106 struct mlx5_rxq_data {
 107         unsigned int csum:1; /* Enable checksum offloading. */
 108         unsigned int csum_l2tun:1; /* Same for L2 tunnels. */
 109         unsigned int hw_timestamp:1; /* Enable HW timestamp. */
 110         unsigned int vlan_strip:1; /* Enable VLAN stripping. */
 111         unsigned int crc_present:1; /* CRC must be subtracted. */
 112         unsigned int sges_n:2; /* Log 2 of SGEs (max buffers per packet). */
 113         unsigned int cqe_n:4; /* Log 2 of CQ elements. */
 114         unsigned int elts_n:4; /* Log 2 of Mbufs. */
 115         unsigned int rss_hash:1; /* RSS hash result is enabled. */
 116         unsigned int mark:1; /* Marked flow available on the queue. */
 117         unsigned int :15; /* Remaining bits. */
 118         volatile uint32_t *rq_db;
 119         volatile uint32_t *cq_db;
 120         uint16_t port_id;
 121         uint16_t rq_ci;
 122         uint16_t rq_pi;
 123         uint16_t cq_ci;
 124         volatile struct mlx5_wqe_data_seg(*wqes)[];
 125         volatile struct mlx5_cqe(*cqes)[];
 126         struct rxq_zip zip; /* Compressed context. */
 127         struct rte_mbuf *(*elts)[];
 128         struct rte_mempool *mp;
 129         struct mlx5_rxq_stats stats;
 130         uint64_t mbuf_initializer; /* Default rearm_data for vectorized Rx. */
 131         struct rte_mbuf fake_mbuf; /* elts padding for vectorized Rx. */
 132         void *cq_uar; /* CQ user access region. */
 133         uint32_t cqn; /* CQ number. */
 134         uint8_t cq_arm_sn; /* CQ arm seq number. */
 135 } __rte_cache_aligned;
 136
 137 /* Verbs Rx queue elements. */
 138 struct mlx5_rxq_ibv {
 139         LIST_ENTRY(mlx5_rxq_ibv) next; /* Pointer to the next element. */
 140         rte_atomic32_t refcnt; /* Reference counter. */
 141         struct mlx5_rxq_ctrl *rxq_ctrl; /* Back pointer to parent. */
 142         struct ibv_cq *cq; /* Completion Queue. */
 143         struct ibv_wq *wq; /* Work Queue. */
 144         struct ibv_comp_channel *channel;
 145         struct mlx5_mr *mr; /* Memory Region (for mp). */
 146 };
 147
 148 /* RX queue control descriptor. */
 149 struct mlx5_rxq_ctrl {
 150         LIST_ENTRY(mlx5_rxq_ctrl) next; /* Pointer to the next element. */
 151         rte_atomic32_t refcnt; /* Reference counter. */
 152         struct priv *priv; /* Back pointer to private data. */
 153         struct mlx5_rxq_ibv *ibv; /* Verbs elements. */
 154         struct mlx5_rxq_data rxq; /* Data path structure. */
 155         unsigned int socket; /* CPU socket ID for allocations. */
 156         unsigned int irq:1; /* Whether IRQ is enabled. */
 157 };
 158
 159 /* Indirection table. */
 160 struct mlx5_ind_table_ibv {
 161         LIST_ENTRY(mlx5_ind_table_ibv) next; /* Pointer to the next element. */
 162         rte_atomic32_t refcnt; /* Reference counter. */
 163         struct ibv_rwq_ind_table *ind_table; /**< Indirection table. */
 164         uint16_t queues_n; /**< Number of queues in the list. */
 165         uint16_t queues[]; /**< Queue list. */
 166 };
 167
 168 /* Hash Rx queue. */
 169 struct mlx5_hrxq {
 170         LIST_ENTRY(mlx5_hrxq) next; /* Pointer to the next element. */
 171         rte_atomic32_t refcnt; /* Reference counter. */
 172         struct mlx5_ind_table_ibv *ind_table; /* Indirection table. */
 173         struct ibv_qp *qp; /* Verbs queue pair. */
 174         uint64_t hash_fields; /* Verbs Hash fields. */
 175         uint8_t rss_key_len; /* Hash key length in bytes. */
 176         uint8_t rss_key[]; /* Hash key. */
 177 };
 178
 179 /* TX queue descriptor. */
 180 __extension__
 181 struct mlx5_txq_data {
 182         uint16_t elts_head; /* Current counter in (*elts)[]. */
 183         uint16_t elts_tail; /* Counter of first element awaiting completion. */
 184         uint16_t elts_comp; /* Counter since last completion request. */
 185         uint16_t mpw_comp; /* WQ index since last completion request. */
 186         uint16_t cq_ci; /* Consumer index for completion queue. */
 187 #ifndef NDEBUG
 188         uint16_t cq_pi; /* Producer index for completion queue. */
 189 #endif
 190         uint16_t wqe_ci; /* Consumer index for work queue. */
 191         uint16_t wqe_pi; /* Producer index for work queue. */
 192         uint16_t elts_n:4; /* (*elts)[] length (in log2). */
 193         uint16_t cqe_n:4; /* Number of CQ elements (in log2). */
 194         uint16_t wqe_n:4; /* Number of of WQ elements (in log2). */
 195         uint16_t tso_en:1; /* When set hardware TSO is enabled. */
 196         uint16_t tunnel_en:1;
 197         /* When set TX offload for tunneled packets are supported. */
 198         uint16_t mpw_hdr_dseg:1; /* Enable DSEGs in the title WQEBB. */
 199         uint16_t max_inline; /* Multiple of RTE_CACHE_LINE_SIZE to inline. */
 200         uint16_t inline_max_packet_sz; /* Max packet size for inlining. */
 201         uint16_t mr_cache_idx; /* Index of last hit entry. */
 202         uint32_t qp_num_8s; /* QP number shifted by 8. */
 203         uint64_t offloads; /* Offloads for Tx Queue. */
 204         volatile struct mlx5_cqe (*cqes)[]; /* Completion queue. */
 205         volatile void *wqes; /* Work queue (use volatile to write into). */
 206         volatile uint32_t *qp_db; /* Work queue doorbell. */
 207         volatile uint32_t *cq_db; /* Completion queue doorbell. */
 208         volatile void *bf_reg; /* Blueflame register. */
 209         struct mlx5_mr *mp2mr[MLX5_PMD_TX_MP_CACHE]; /* MR translation table. */
 210         struct rte_mbuf *(*elts)[]; /* TX elements. */
 211         struct mlx5_txq_stats stats; /* TX queue counters. */
 212 } __rte_cache_aligned;
 213
 214 /* Verbs Rx queue elements. */
 215 struct mlx5_txq_ibv {
 216         LIST_ENTRY(mlx5_txq_ibv) next; /* Pointer to the next element. */
 217         rte_atomic32_t refcnt; /* Reference counter. */
 218         struct ibv_cq *cq; /* Completion Queue. */
 219         struct ibv_qp *qp; /* Queue Pair. */
 220 };
 221
 222 /* TX queue control descriptor. */
 223 struct mlx5_txq_ctrl {
 224         LIST_ENTRY(mlx5_txq_ctrl) next; /* Pointer to the next element. */
 225         rte_atomic32_t refcnt; /* Reference counter. */
 226         struct priv *priv; /* Back pointer to private data. */
 227         unsigned int socket; /* CPU socket ID for allocations. */
 228         unsigned int max_inline_data; /* Max inline data. */
 229         unsigned int max_tso_header; /* Max TSO header size. */
 230         struct mlx5_txq_ibv *ibv; /* Verbs queue object. */
 231         struct mlx5_txq_data txq; /* Data path structure. */
 232         off_t uar_mmap_offset; /* UAR mmap offset for non-primary process. */
 233 };
 234
 235 /* mlx5_rxq.c */
 236
 237 extern uint8_t rss_hash_default_key[];
 238 extern const size_t rss_hash_default_key_len;
 239
 240 void mlx5_rxq_cleanup(struct mlx5_rxq_ctrl *);
 241 int mlx5_rx_queue_setup(struct rte_eth_dev *, uint16_t, uint16_t, unsigned int,
 242                         const struct rte_eth_rxconf *, struct rte_mempool *);
 243 void mlx5_rx_queue_release(void *);
 244 int priv_rx_intr_vec_enable(struct priv *priv);
 245 void priv_rx_intr_vec_disable(struct priv *priv);
 246 int mlx5_rx_intr_enable(struct rte_eth_dev *dev, uint16_t rx_queue_id);
 247 int mlx5_rx_intr_disable(struct rte_eth_dev *dev, uint16_t rx_queue_id);
 248 struct mlx5_rxq_ibv *mlx5_priv_rxq_ibv_new(struct priv *, uint16_t);
 249 struct mlx5_rxq_ibv *mlx5_priv_rxq_ibv_get(struct priv *, uint16_t);
 250 int mlx5_priv_rxq_ibv_release(struct priv *, struct mlx5_rxq_ibv *);
 251 int mlx5_priv_rxq_ibv_releasable(struct priv *, struct mlx5_rxq_ibv *);
 252 int mlx5_priv_rxq_ibv_verify(struct priv *);
 253 struct mlx5_rxq_ctrl *mlx5_priv_rxq_new(struct priv *, uint16_t,
 254                                         uint16_t, unsigned int,
 255                                         const struct rte_eth_rxconf *,
 256                                         struct rte_mempool *);
 257 struct mlx5_rxq_ctrl *mlx5_priv_rxq_get(struct priv *, uint16_t);
 258 int mlx5_priv_rxq_release(struct priv *, uint16_t);
 259 int mlx5_priv_rxq_releasable(struct priv *, uint16_t);
 260 int mlx5_priv_rxq_verify(struct priv *);
 261 int rxq_alloc_elts(struct mlx5_rxq_ctrl *);
 262 struct mlx5_ind_table_ibv *mlx5_priv_ind_table_ibv_new(struct priv *,
 263                                                        uint16_t [],
 264                                                        uint16_t);
 265 struct mlx5_ind_table_ibv *mlx5_priv_ind_table_ibv_get(struct priv *,
 266                                                        uint16_t [],
 267                                                        uint16_t);
 268 int mlx5_priv_ind_table_ibv_release(struct priv *, struct mlx5_ind_table_ibv *);
 269 int mlx5_priv_ind_table_ibv_verify(struct priv *);
 270 struct mlx5_hrxq *mlx5_priv_hrxq_new(struct priv *, uint8_t *, uint8_t,
 271                                      uint64_t, uint16_t [], uint16_t);
 272 struct mlx5_hrxq *mlx5_priv_hrxq_get(struct priv *, uint8_t *, uint8_t,
 273                                      uint64_t, uint16_t [], uint16_t);
 274 int mlx5_priv_hrxq_release(struct priv *, struct mlx5_hrxq *);
 275 int mlx5_priv_hrxq_ibv_verify(struct priv *);
 276 uint64_t mlx5_priv_get_rx_port_offloads(struct priv *);
 277 uint64_t mlx5_priv_get_rx_queue_offloads(struct priv *);
 278
 279 /* mlx5_txq.c */
 280
 281 int mlx5_tx_queue_setup(struct rte_eth_dev *, uint16_t, uint16_t, unsigned int,
 282                         const struct rte_eth_txconf *);
 283 void mlx5_tx_queue_release(void *);
 284 int priv_tx_uar_remap(struct priv *priv, int fd);
 285 struct mlx5_txq_ibv *mlx5_priv_txq_ibv_new(struct priv *, uint16_t);
 286 struct mlx5_txq_ibv *mlx5_priv_txq_ibv_get(struct priv *, uint16_t);
 287 int mlx5_priv_txq_ibv_release(struct priv *, struct mlx5_txq_ibv *);
 288 int mlx5_priv_txq_ibv_releasable(struct priv *, struct mlx5_txq_ibv *);
 289 int mlx5_priv_txq_ibv_verify(struct priv *);
 290 struct mlx5_txq_ctrl *mlx5_priv_txq_new(struct priv *, uint16_t,
 291                                         uint16_t, unsigned int,
 292                                         const struct rte_eth_txconf *);
 293 struct mlx5_txq_ctrl *mlx5_priv_txq_get(struct priv *, uint16_t);
 294 int mlx5_priv_txq_release(struct priv *, uint16_t);
 295 int mlx5_priv_txq_releasable(struct priv *, uint16_t);
 296 int mlx5_priv_txq_verify(struct priv *);
 297 void txq_alloc_elts(struct mlx5_txq_ctrl *);
 298 uint64_t mlx5_priv_get_tx_port_offloads(struct priv *);
 299
 300 /* mlx5_rxtx.c */
 301
 302 extern uint32_t mlx5_ptype_table[];
 303
 304 void mlx5_set_ptype_table(void);
 305 uint16_t mlx5_tx_burst(void *, struct rte_mbuf **, uint16_t);
 306 uint16_t mlx5_tx_burst_mpw(void *, struct rte_mbuf **, uint16_t);
 307 uint16_t mlx5_tx_burst_mpw_inline(void *, struct rte_mbuf **, uint16_t);
 308 uint16_t mlx5_tx_burst_empw(void *, struct rte_mbuf **, uint16_t);
 309 uint16_t mlx5_rx_burst(void *, struct rte_mbuf **, uint16_t);
 310 uint16_t removed_tx_burst(void *, struct rte_mbuf **, uint16_t);
 311 uint16_t removed_rx_burst(void *, struct rte_mbuf **, uint16_t);
 312 int mlx5_rx_descriptor_status(void *, uint16_t);
 313 int mlx5_tx_descriptor_status(void *, uint16_t);
 314
 315 /* Vectorized version of mlx5_rxtx.c */
 316 int priv_check_raw_vec_tx_support(struct priv *, struct rte_eth_dev *);
 317 int priv_check_vec_tx_support(struct priv *, struct rte_eth_dev *);
 318 int rxq_check_vec_support(struct mlx5_rxq_data *);
 319 int priv_check_vec_rx_support(struct priv *);
 320 uint16_t mlx5_tx_burst_raw_vec(void *, struct rte_mbuf **, uint16_t);
 321 uint16_t mlx5_tx_burst_vec(void *, struct rte_mbuf **, uint16_t);
 322 uint16_t mlx5_rx_burst_vec(void *, struct rte_mbuf **, uint16_t);
 323
 324 /* mlx5_mr.c */
 325
 326 void mlx5_mp2mr_iter(struct rte_mempool *, void *);
 327 struct mlx5_mr *priv_txq_mp2mr_reg(struct priv *priv, struct mlx5_txq_data *,
 328                                    struct rte_mempool *, unsigned int);
 329 struct mlx5_mr *mlx5_txq_mp2mr_reg(struct mlx5_txq_data *, struct rte_mempool *,
 330                                    unsigned int);
 331
 332 #ifndef NDEBUG
 333 /**
 334  * Verify or set magic value in CQE.
 335  *
 336  * @param cqe
 337  *   Pointer to CQE.
 338  *
 339  * @return
 340  *   0 the first time.
 341  */
 342 static inline int
 343 check_cqe_seen(volatile struct mlx5_cqe *cqe)
 344 {
 345         static const uint8_t magic[] = "seen";
 346         volatile uint8_t (*buf)[sizeof(cqe->rsvd0)] = &cqe->rsvd0;
 347         int ret = 1;
 348         unsigned int i;
 349
 350         for (i = 0; i < sizeof(magic) && i < sizeof(*buf); ++i)
 351                 if (!ret || (*buf)[i] != magic[i]) {
 352                         ret = 0;
 353                         (*buf)[i] = magic[i];
 354                 }
 355         return ret;
 356 }
 357 #endif /* NDEBUG */
 358
 359 /**
 360  * Check whether CQE is valid.
 361  *
 362  * @param cqe
 363  *   Pointer to CQE.
 364  * @param cqes_n
 365  *   Size of completion queue.
 366  * @param ci
 367  *   Consumer index.
 368  *
 369  * @return
 370  *   0 on success, 1 on failure.
 371  */
 372 static __rte_always_inline int
 373 check_cqe(volatile struct mlx5_cqe *cqe,
 374           unsigned int cqes_n, const uint16_t ci)
 375 {
 376         uint16_t idx = ci & cqes_n;
 377         uint8_t op_own = cqe->op_own;
 378         uint8_t op_owner = MLX5_CQE_OWNER(op_own);
 379         uint8_t op_code = MLX5_CQE_OPCODE(op_own);
 380
 381         if (unlikely((op_owner != (!!(idx))) || (op_code == MLX5_CQE_INVALID)))
 382                 return 1; /* No CQE. */
 383 #ifndef NDEBUG
 384         if ((op_code == MLX5_CQE_RESP_ERR) ||
 385             (op_code == MLX5_CQE_REQ_ERR)) {
 386                 volatile struct mlx5_err_cqe *err_cqe = (volatile void *)cqe;
 387                 uint8_t syndrome = err_cqe->syndrome;
 388
 389                 if ((syndrome == MLX5_CQE_SYNDROME_LOCAL_LENGTH_ERR) ||
 390                     (syndrome == MLX5_CQE_SYNDROME_REMOTE_ABORTED_ERR))
 391                         return 0;
 392                 if (!check_cqe_seen(cqe)) {
 393                         ERROR("unexpected CQE error %u (0x%02x)"
 394                               " syndrome 0x%02x",
 395                               op_code, op_code, syndrome);
 396                         rte_hexdump(stderr, "MLX5 Error CQE:",
 397                                     (const void *)((uintptr_t)err_cqe),
 398                                     sizeof(*err_cqe));
 399                 }
 400                 return 1;
 401         } else if ((op_code != MLX5_CQE_RESP_SEND) &&
 402                    (op_code != MLX5_CQE_REQ)) {
 403                 if (!check_cqe_seen(cqe)) {
 404                         ERROR("unexpected CQE opcode %u (0x%02x)",
 405                               op_code, op_code);
 406                         rte_hexdump(stderr, "MLX5 CQE:",
 407                                     (const void *)((uintptr_t)cqe),
 408                                     sizeof(*cqe));
 409                 }
 410                 return 1;
 411         }
 412 #endif /* NDEBUG */
 413         return 0;
 414 }
 415
 416 /**
 417  * Return the address of the WQE.
 418  *
 419  * @param txq
 420  *   Pointer to TX queue structure.
 421  * @param  wqe_ci
 422  *   WQE consumer index.
 423  *
 424  * @return
 425  *   WQE address.
 426  */
 427 static inline uintptr_t *
 428 tx_mlx5_wqe(struct mlx5_txq_data *txq, uint16_t ci)
 429 {
 430         ci &= ((1 << txq->wqe_n) - 1);
 431         return (uintptr_t *)((uintptr_t)txq->wqes + ci * MLX5_WQE_SIZE);
 432 }
 433
 434 /**
 435  * Manage TX completions.
 436  *
 437  * When sending a burst, mlx5_tx_burst() posts several WRs.
 438  *
 439  * @param txq
 440  *   Pointer to TX queue structure.
 441  */
 442 static __rte_always_inline void
 443 mlx5_tx_complete(struct mlx5_txq_data *txq)
 444 {
 445         const uint16_t elts_n = 1 << txq->elts_n;
 446         const uint16_t elts_m = elts_n - 1;
 447         const unsigned int cqe_n = 1 << txq->cqe_n;
 448         const unsigned int cqe_cnt = cqe_n - 1;
 449         uint16_t elts_free = txq->elts_tail;
 450         uint16_t elts_tail;
 451         uint16_t cq_ci = txq->cq_ci;
 452         volatile struct mlx5_cqe *cqe = NULL;
 453         volatile struct mlx5_wqe_ctrl *ctrl;
 454         struct rte_mbuf *m, *free[elts_n];
 455         struct rte_mempool *pool = NULL;
 456         unsigned int blk_n = 0;
 457
 458         cqe = &(*txq->cqes)[cq_ci & cqe_cnt];
 459         if (unlikely(check_cqe(cqe, cqe_n, cq_ci)))
 460                 return;
 461 #ifndef NDEBUG
 462         if ((MLX5_CQE_OPCODE(cqe->op_own) == MLX5_CQE_RESP_ERR) ||
 463             (MLX5_CQE_OPCODE(cqe->op_own) == MLX5_CQE_REQ_ERR)) {
 464                 if (!check_cqe_seen(cqe)) {
 465                         ERROR("unexpected error CQE, TX stopped");
 466                         rte_hexdump(stderr, "MLX5 TXQ:",
 467                                     (const void *)((uintptr_t)txq->wqes),
 468                                     ((1 << txq->wqe_n) *
 469                                      MLX5_WQE_SIZE));
 470                 }
 471                 return;
 472         }
 473 #endif /* NDEBUG */
 474         ++cq_ci;
 475         txq->wqe_pi = rte_be_to_cpu_16(cqe->wqe_counter);
 476         ctrl = (volatile struct mlx5_wqe_ctrl *)
 477                 tx_mlx5_wqe(txq, txq->wqe_pi);
 478         elts_tail = ctrl->ctrl3;
 479         assert((elts_tail & elts_m) < (1 << txq->wqe_n));
 480         /* Free buffers. */
 481         while (elts_free != elts_tail) {
 482                 m = rte_pktmbuf_prefree_seg((*txq->elts)[elts_free++ & elts_m]);
 483                 if (likely(m != NULL)) {
 484                         if (likely(m->pool == pool)) {
 485                                 free[blk_n++] = m;
 486                         } else {
 487                                 if (likely(pool != NULL))
 488                                         rte_mempool_put_bulk(pool,
 489                                                              (void *)free,
 490                                                              blk_n);
 491                                 free[0] = m;
 492                                 pool = m->pool;
 493                                 blk_n = 1;
 494                         }
 495                 }
 496         }
 497         if (blk_n)
 498                 rte_mempool_put_bulk(pool, (void *)free, blk_n);
 499 #ifndef NDEBUG
 500         elts_free = txq->elts_tail;
 501         /* Poisoning. */
 502         while (elts_free != elts_tail) {
 503                 memset(&(*txq->elts)[elts_free & elts_m],
 504                        0x66,
 505                        sizeof((*txq->elts)[elts_free & elts_m]));
 506                 ++elts_free;
 507         }
 508 #endif
 509         txq->cq_ci = cq_ci;
 510         txq->elts_tail = elts_tail;
 511         /* Update the consumer index. */
 512         rte_compiler_barrier();
 513         *txq->cq_db = rte_cpu_to_be_32(cq_ci);
 514 }
 515
 516 /**
 517  * Get Memory Pool (MP) from mbuf. If mbuf is indirect, the pool from which
 518  * the cloned mbuf is allocated is returned instead.
 519  *
 520  * @param buf
 521  *   Pointer to mbuf.
 522  *
 523  * @return
 524  *   Memory pool where data is located for given mbuf.
 525  */
 526 static struct rte_mempool *
 527 mlx5_tx_mb2mp(struct rte_mbuf *buf)
 528 {
 529         if (unlikely(RTE_MBUF_INDIRECT(buf)))
 530                 return rte_mbuf_from_indirect(buf)->pool;
 531         return buf->pool;
 532 }
 533
 534 /**
 535  * Get Memory Region (MR) <-> rte_mbuf association from txq->mp2mr[].
 536  * Add MP to txq->mp2mr[] if it's not registered yet. If mp2mr[] is full,
 537  * remove an entry first.
 538  *
 539  * @param txq
 540  *   Pointer to TX queue structure.
 541  * @param[in] mp
 542  *   Memory Pool for which a Memory Region lkey must be returned.
 543  *
 544  * @return
 545  *   mr->lkey on success, (uint32_t)-1 on failure.
 546  */
 547 static __rte_always_inline uint32_t
 548 mlx5_tx_mb2mr(struct mlx5_txq_data *txq, struct rte_mbuf *mb)
 549 {
 550         uint16_t i = txq->mr_cache_idx;
 551         uintptr_t addr = rte_pktmbuf_mtod(mb, uintptr_t);
 552         struct mlx5_mr *mr;
 553
 554         assert(i < RTE_DIM(txq->mp2mr));
 555         if (likely(txq->mp2mr[i]->start <= addr && txq->mp2mr[i]->end >= addr))
 556                 return txq->mp2mr[i]->lkey;
 557         for (i = 0; (i != RTE_DIM(txq->mp2mr)); ++i) {
 558                 if (unlikely(txq->mp2mr[i] == NULL ||
 559                     txq->mp2mr[i]->mr == NULL)) {
 560                         /* Unknown MP, add a new MR for it. */
 561                         break;
 562                 }
 563                 if (txq->mp2mr[i]->start <= addr &&
 564                     txq->mp2mr[i]->end >= addr) {
 565                         assert(txq->mp2mr[i]->lkey != (uint32_t)-1);
 566                         txq->mr_cache_idx = i;
 567                         return txq->mp2mr[i]->lkey;
 568                 }
 569         }
 570         txq->mr_cache_idx = 0;
 571         mr = mlx5_txq_mp2mr_reg(txq, mlx5_tx_mb2mp(mb), i);
 572         /*
 573          * Request the reference to use in this queue, the original one is
 574          * kept by the control plane.
 575          */
 576         if (mr) {
 577                 rte_atomic32_inc(&mr->refcnt);
 578                 return mr->lkey;
 579         } else {
 580                 struct rte_mempool *mp = mlx5_tx_mb2mp(mb);
 581
 582                 WARN("Failed to register mempool 0x%p(%s)",
 583                       (void *)mp, mp->name);
 584         }
 585         return (uint32_t)-1;
 586 }
 587
 588 /**
 589  * Ring TX queue doorbell and flush the update if requested.
 590  *
 591  * @param txq
 592  *   Pointer to TX queue structure.
 593  * @param wqe
 594  *   Pointer to the last WQE posted in the NIC.
 595  * @param cond
 596  *   Request for write memory barrier after BlueFlame update.
 597  */
 598 static __rte_always_inline void
 599 mlx5_tx_dbrec_cond_wmb(struct mlx5_txq_data *txq, volatile struct mlx5_wqe *wqe,
 600                        int cond)
 601 {
 602         uint64_t *dst = (uint64_t *)((uintptr_t)txq->bf_reg);
 603         volatile uint64_t *src = ((volatile uint64_t *)wqe);
 604
 605         rte_cio_wmb();
 606         *txq->qp_db = rte_cpu_to_be_32(txq->wqe_ci);
 607         /* Ensure ordering between DB record and BF copy. */
 608         rte_wmb();
 609         *dst = *src;
 610         if (cond)
 611                 rte_wmb();
 612 }
 613
 614 /**
 615  * Ring TX queue doorbell and flush the update by write memory barrier.
 616  *
 617  * @param txq
 618  *   Pointer to TX queue structure.
 619  * @param wqe
 620  *   Pointer to the last WQE posted in the NIC.
 621  */
 622 static __rte_always_inline void
 623 mlx5_tx_dbrec(struct mlx5_txq_data *txq, volatile struct mlx5_wqe *wqe)
 624 {
 625         mlx5_tx_dbrec_cond_wmb(txq, wqe, 1);
 626 }
 627
 628 /**
 629  * Convert the Checksum offloads to Verbs.
 630  *
 631  * @param txq_data
 632  *   Pointer to the Tx queue.
 633  * @param buf
 634  *   Pointer to the mbuf.
 635  *
 636  * @return
 637  *   the converted cs_flags.
 638  */
 639 static __rte_always_inline uint8_t
 640 txq_ol_cksum_to_cs(struct mlx5_txq_data *txq_data, struct rte_mbuf *buf)
 641 {
 642         uint8_t cs_flags = 0;
 643
 644         /* Should we enable HW CKSUM offload */
 645         if (buf->ol_flags &
 646             (PKT_TX_IP_CKSUM | PKT_TX_TCP_CKSUM | PKT_TX_UDP_CKSUM |
 647              PKT_TX_OUTER_IP_CKSUM)) {
 648                 if (txq_data->tunnel_en &&
 649                     (buf->ol_flags &
 650                      (PKT_TX_TUNNEL_GRE | PKT_TX_TUNNEL_VXLAN))) {
 651                         cs_flags = MLX5_ETH_WQE_L3_INNER_CSUM |
 652                                    MLX5_ETH_WQE_L4_INNER_CSUM;
 653                         if (buf->ol_flags & PKT_TX_OUTER_IP_CKSUM)
 654                                 cs_flags |= MLX5_ETH_WQE_L3_CSUM;
 655                 } else {
 656                         cs_flags = MLX5_ETH_WQE_L3_CSUM |
 657                                    MLX5_ETH_WQE_L4_CSUM;
 658                 }
 659         }
 660         return cs_flags;
 661 }
 662
 663 /**
 664  * Count the number of contiguous single segment packets.
 665  *
 666  * @param pkts
 667  *   Pointer to array of packets.
 668  * @param pkts_n
 669  *   Number of packets.
 670  *
 671  * @return
 672  *   Number of contiguous single segment packets.
 673  */
 674 static __rte_always_inline unsigned int
 675 txq_count_contig_single_seg(struct rte_mbuf **pkts, uint16_t pkts_n)
 676 {
 677         unsigned int pos;
 678
 679         if (!pkts_n)
 680                 return 0;
 681         /* Count the number of contiguous single segment packets. */
 682         for (pos = 0; pos < pkts_n; ++pos)
 683                 if (NB_SEGS(pkts[pos]) > 1)
 684                         break;
 685         return pos;
 686 }
 687
 688 /**
 689  * Count the number of contiguous multi-segment packets.
 690  *
 691  * @param pkts
 692  *   Pointer to array of packets.
 693  * @param pkts_n
 694  *   Number of packets.
 695  *
 696  * @return
 697  *   Number of contiguous multi-segment packets.
 698  */
 699 static __rte_always_inline unsigned int
 700 txq_count_contig_multi_seg(struct rte_mbuf **pkts, uint16_t pkts_n)
 701 {
 702         unsigned int pos;
 703
 704         if (!pkts_n)
 705                 return 0;
 706         /* Count the number of contiguous multi-segment packets. */
 707         for (pos = 0; pos < pkts_n; ++pos)
 708                 if (NB_SEGS(pkts[pos]) == 1)
 709                         break;
 710         return pos;
 711 }
 712
 713 #endif /* RTE_PMD_MLX5_RXTX_H_ */