drivers/net/mlx5/mlx5_rxtx.h

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright 2015 6WIND S.A.
   3  * Copyright 2015 Mellanox Technologies, Ltd
   4  */
   5
   6 #ifndef RTE_PMD_MLX5_RXTX_H_
   7 #define RTE_PMD_MLX5_RXTX_H_
   8
   9 #include <stddef.h>
  10 #include <stdint.h>
  11 #include <sys/queue.h>
  12
  13 /* Verbs header. */
  14 /* ISO C doesn't support unnamed structs/unions, disabling -pedantic. */
  15 #ifdef PEDANTIC
  16 #pragma GCC diagnostic ignored "-Wpedantic"
  17 #endif
  18 #include <infiniband/verbs.h>
  19 #include <infiniband/mlx5dv.h>
  20 #ifdef PEDANTIC
  21 #pragma GCC diagnostic error "-Wpedantic"
  22 #endif
  23
  24 #include <rte_mbuf.h>
  25 #include <rte_mempool.h>
  26 #include <rte_common.h>
  27 #include <rte_hexdump.h>
  28 #include <rte_atomic.h>
  29
  30 #include "mlx5_utils.h"
  31 #include "mlx5.h"
  32 #include "mlx5_mr.h"
  33 #include "mlx5_autoconf.h"
  34 #include "mlx5_defs.h"
  35 #include "mlx5_prm.h"
  36
  37 struct mlx5_rxq_stats {
  38         unsigned int idx; /**< Mapping index. */
  39 #ifdef MLX5_PMD_SOFT_COUNTERS
  40         uint64_t ipackets; /**< Total of successfully received packets. */
  41         uint64_t ibytes; /**< Total of successfully received bytes. */
  42 #endif
  43         uint64_t idropped; /**< Total of packets dropped when RX ring full. */
  44         uint64_t rx_nombuf; /**< Total of RX mbuf allocation failures. */
  45 };
  46
  47 struct mlx5_txq_stats {
  48         unsigned int idx; /**< Mapping index. */
  49 #ifdef MLX5_PMD_SOFT_COUNTERS
  50         uint64_t opackets; /**< Total of successfully sent packets. */
  51         uint64_t obytes; /**< Total of successfully sent bytes. */
  52 #endif
  53         uint64_t oerrors; /**< Total number of failed transmitted packets. */
  54 };
  55
  56 struct priv;
  57
  58 /* Compressed CQE context. */
  59 struct rxq_zip {
  60         uint16_t ai; /* Array index. */
  61         uint16_t ca; /* Current array index. */
  62         uint16_t na; /* Next array index. */
  63         uint16_t cq_ci; /* The next CQE. */
  64         uint32_t cqe_cnt; /* Number of CQEs. */
  65 };
  66
  67 /* Multi-Packet RQ buffer header. */
  68 struct mlx5_mprq_buf {
  69         struct rte_mempool *mp;
  70         rte_atomic16_t refcnt; /* Atomically accessed refcnt. */
  71         uint8_t pad[RTE_PKTMBUF_HEADROOM]; /* Headroom for the first packet. */
  72 } __rte_cache_aligned;
  73
  74 /* Get pointer to the first stride. */
  75 #define mlx5_mprq_buf_addr(ptr) ((ptr) + 1)
  76
  77 /* RX queue descriptor. */
  78 struct mlx5_rxq_data {
  79         unsigned int csum:1; /* Enable checksum offloading. */
  80         unsigned int hw_timestamp:1; /* Enable HW timestamp. */
  81         unsigned int vlan_strip:1; /* Enable VLAN stripping. */
  82         unsigned int crc_present:1; /* CRC must be subtracted. */
  83         unsigned int sges_n:2; /* Log 2 of SGEs (max buffers per packet). */
  84         unsigned int cqe_n:4; /* Log 2 of CQ elements. */
  85         unsigned int elts_n:4; /* Log 2 of Mbufs. */
  86         unsigned int rss_hash:1; /* RSS hash result is enabled. */
  87         unsigned int mark:1; /* Marked flow available on the queue. */
  88         unsigned int strd_num_n:5; /* Log 2 of the number of stride. */
  89         unsigned int strd_sz_n:4; /* Log 2 of stride size. */
  90         unsigned int strd_shift_en:1; /* Enable 2bytes shift on a stride. */
  91         unsigned int :6; /* Remaining bits. */
  92         volatile uint32_t *rq_db;
  93         volatile uint32_t *cq_db;
  94         uint16_t port_id;
  95         uint16_t rq_ci;
  96         uint16_t consumed_strd; /* Number of consumed strides in WQE. */
  97         uint16_t rq_pi;
  98         uint16_t cq_ci;
  99         struct mlx5_mr_ctrl mr_ctrl; /* MR control descriptor. */
 100         uint16_t mprq_max_memcpy_len; /* Maximum size of packet to memcpy. */
 101         volatile void *wqes;
 102         volatile struct mlx5_cqe(*cqes)[];
 103         struct rxq_zip zip; /* Compressed context. */
 104         RTE_STD_C11
 105         union  {
 106                 struct rte_mbuf *(*elts)[];
 107                 struct mlx5_mprq_buf *(*mprq_bufs)[];
 108         };
 109         struct rte_mempool *mp;
 110         struct rte_mempool *mprq_mp; /* Mempool for Multi-Packet RQ. */
 111         struct mlx5_mprq_buf *mprq_repl; /* Stashed mbuf for replenish. */
 112         struct mlx5_rxq_stats stats;
 113         uint64_t mbuf_initializer; /* Default rearm_data for vectorized Rx. */
 114         struct rte_mbuf fake_mbuf; /* elts padding for vectorized Rx. */
 115         void *cq_uar; /* CQ user access region. */
 116         uint32_t cqn; /* CQ number. */
 117         uint8_t cq_arm_sn; /* CQ arm seq number. */
 118         uint32_t tunnel; /* Tunnel information. */
 119 } __rte_cache_aligned;
 120
 121 /* Verbs Rx queue elements. */
 122 struct mlx5_rxq_ibv {
 123         LIST_ENTRY(mlx5_rxq_ibv) next; /* Pointer to the next element. */
 124         rte_atomic32_t refcnt; /* Reference counter. */
 125         struct mlx5_rxq_ctrl *rxq_ctrl; /* Back pointer to parent. */
 126         struct ibv_cq *cq; /* Completion Queue. */
 127         struct ibv_wq *wq; /* Work Queue. */
 128         struct ibv_comp_channel *channel;
 129 };
 130
 131 /* RX queue control descriptor. */
 132 struct mlx5_rxq_ctrl {
 133         LIST_ENTRY(mlx5_rxq_ctrl) next; /* Pointer to the next element. */
 134         rte_atomic32_t refcnt; /* Reference counter. */
 135         struct mlx5_rxq_ibv *ibv; /* Verbs elements. */
 136         struct priv *priv; /* Back pointer to private data. */
 137         struct mlx5_rxq_data rxq; /* Data path structure. */
 138         unsigned int socket; /* CPU socket ID for allocations. */
 139         unsigned int irq:1; /* Whether IRQ is enabled. */
 140         uint16_t idx; /* Queue index. */
 141         uint32_t flow_mark_n; /* Number of Mark/Flag flows using this Queue. */
 142 };
 143
 144 /* Indirection table. */
 145 struct mlx5_ind_table_ibv {
 146         LIST_ENTRY(mlx5_ind_table_ibv) next; /* Pointer to the next element. */
 147         rte_atomic32_t refcnt; /* Reference counter. */
 148         struct ibv_rwq_ind_table *ind_table; /**< Indirection table. */
 149         uint32_t queues_n; /**< Number of queues in the list. */
 150         uint16_t queues[]; /**< Queue list. */
 151 };
 152
 153 /* Hash Rx queue. */
 154 struct mlx5_hrxq {
 155         LIST_ENTRY(mlx5_hrxq) next; /* Pointer to the next element. */
 156         rte_atomic32_t refcnt; /* Reference counter. */
 157         struct mlx5_ind_table_ibv *ind_table; /* Indirection table. */
 158         struct ibv_qp *qp; /* Verbs queue pair. */
 159         uint64_t hash_fields; /* Verbs Hash fields. */
 160         uint32_t tunnel; /* Tunnel type. */
 161         uint32_t rss_level; /* RSS on tunnel level. */
 162         uint32_t rss_key_len; /* Hash key length in bytes. */
 163         uint8_t rss_key[]; /* Hash key. */
 164 };
 165
 166 /* TX queue descriptor. */
 167 __extension__
 168 struct mlx5_txq_data {
 169         uint16_t elts_head; /* Current counter in (*elts)[]. */
 170         uint16_t elts_tail; /* Counter of first element awaiting completion. */
 171         uint16_t elts_comp; /* Counter since last completion request. */
 172         uint16_t mpw_comp; /* WQ index since last completion request. */
 173         uint16_t cq_ci; /* Consumer index for completion queue. */
 174 #ifndef NDEBUG
 175         uint16_t cq_pi; /* Producer index for completion queue. */
 176 #endif
 177         uint16_t wqe_ci; /* Consumer index for work queue. */
 178         uint16_t wqe_pi; /* Producer index for work queue. */
 179         uint16_t elts_n:4; /* (*elts)[] length (in log2). */
 180         uint16_t cqe_n:4; /* Number of CQ elements (in log2). */
 181         uint16_t wqe_n:4; /* Number of of WQ elements (in log2). */
 182         uint16_t tso_en:1; /* When set hardware TSO is enabled. */
 183         uint16_t tunnel_en:1;
 184         /* When set TX offload for tunneled packets are supported. */
 185         uint16_t swp_en:1; /* Whether SW parser is enabled. */
 186         uint16_t mpw_hdr_dseg:1; /* Enable DSEGs in the title WQEBB. */
 187         uint16_t max_inline; /* Multiple of RTE_CACHE_LINE_SIZE to inline. */
 188         uint16_t inline_max_packet_sz; /* Max packet size for inlining. */
 189         uint32_t qp_num_8s; /* QP number shifted by 8. */
 190         uint64_t offloads; /* Offloads for Tx Queue. */
 191         struct mlx5_mr_ctrl mr_ctrl; /* MR control descriptor. */
 192         volatile struct mlx5_cqe (*cqes)[]; /* Completion queue. */
 193         volatile void *wqes; /* Work queue (use volatile to write into). */
 194         volatile uint32_t *qp_db; /* Work queue doorbell. */
 195         volatile uint32_t *cq_db; /* Completion queue doorbell. */
 196         volatile void *bf_reg; /* Blueflame register remapped. */
 197         struct rte_mbuf *(*elts)[]; /* TX elements. */
 198         struct mlx5_txq_stats stats; /* TX queue counters. */
 199 } __rte_cache_aligned;
 200
 201 /* Verbs Rx queue elements. */
 202 struct mlx5_txq_ibv {
 203         LIST_ENTRY(mlx5_txq_ibv) next; /* Pointer to the next element. */
 204         rte_atomic32_t refcnt; /* Reference counter. */
 205         struct mlx5_txq_ctrl *txq_ctrl; /* Pointer to the control queue. */
 206         struct ibv_cq *cq; /* Completion Queue. */
 207         struct ibv_qp *qp; /* Queue Pair. */
 208 };
 209
 210 /* TX queue control descriptor. */
 211 struct mlx5_txq_ctrl {
 212         LIST_ENTRY(mlx5_txq_ctrl) next; /* Pointer to the next element. */
 213         rte_atomic32_t refcnt; /* Reference counter. */
 214         unsigned int socket; /* CPU socket ID for allocations. */
 215         unsigned int max_inline_data; /* Max inline data. */
 216         unsigned int max_tso_header; /* Max TSO header size. */
 217         struct mlx5_txq_ibv *ibv; /* Verbs queue object. */
 218         struct priv *priv; /* Back pointer to private data. */
 219         struct mlx5_txq_data txq; /* Data path structure. */
 220         off_t uar_mmap_offset; /* UAR mmap offset for non-primary process. */
 221         volatile void *bf_reg_orig; /* Blueflame register from verbs. */
 222         uint16_t idx; /* Queue index. */
 223 };
 224
 225 /* mlx5_rxq.c */
 226
 227 extern uint8_t rss_hash_default_key[];
 228 extern const size_t rss_hash_default_key_len;
 229
 230 int mlx5_check_mprq_support(struct rte_eth_dev *dev);
 231 int mlx5_rxq_mprq_enabled(struct mlx5_rxq_data *rxq);
 232 int mlx5_mprq_enabled(struct rte_eth_dev *dev);
 233 int mlx5_mprq_free_mp(struct rte_eth_dev *dev);
 234 int mlx5_mprq_alloc_mp(struct rte_eth_dev *dev);
 235 void mlx5_rxq_cleanup(struct mlx5_rxq_ctrl *rxq_ctrl);
 236 int mlx5_rx_queue_setup(struct rte_eth_dev *dev, uint16_t idx, uint16_t desc,
 237                         unsigned int socket, const struct rte_eth_rxconf *conf,
 238                         struct rte_mempool *mp);
 239 void mlx5_rx_queue_release(void *dpdk_rxq);
 240 int mlx5_rx_intr_vec_enable(struct rte_eth_dev *dev);
 241 void mlx5_rx_intr_vec_disable(struct rte_eth_dev *dev);
 242 int mlx5_rx_intr_enable(struct rte_eth_dev *dev, uint16_t rx_queue_id);
 243 int mlx5_rx_intr_disable(struct rte_eth_dev *dev, uint16_t rx_queue_id);
 244 struct mlx5_rxq_ibv *mlx5_rxq_ibv_new(struct rte_eth_dev *dev, uint16_t idx);
 245 struct mlx5_rxq_ibv *mlx5_rxq_ibv_get(struct rte_eth_dev *dev, uint16_t idx);
 246 int mlx5_rxq_ibv_release(struct mlx5_rxq_ibv *rxq_ibv);
 247 int mlx5_rxq_ibv_releasable(struct mlx5_rxq_ibv *rxq_ibv);
 248 struct mlx5_rxq_ibv *mlx5_rxq_ibv_drop_new(struct rte_eth_dev *dev);
 249 void mlx5_rxq_ibv_drop_release(struct rte_eth_dev *dev);
 250 int mlx5_rxq_ibv_verify(struct rte_eth_dev *dev);
 251 struct mlx5_rxq_ctrl *mlx5_rxq_new(struct rte_eth_dev *dev, uint16_t idx,
 252                                    uint16_t desc, unsigned int socket,
 253                                    const struct rte_eth_rxconf *conf,
 254                                    struct rte_mempool *mp);
 255 struct mlx5_rxq_ctrl *mlx5_rxq_get(struct rte_eth_dev *dev, uint16_t idx);
 256 int mlx5_rxq_release(struct rte_eth_dev *dev, uint16_t idx);
 257 int mlx5_rxq_releasable(struct rte_eth_dev *dev, uint16_t idx);
 258 int mlx5_rxq_verify(struct rte_eth_dev *dev);
 259 int rxq_alloc_elts(struct mlx5_rxq_ctrl *rxq_ctrl);
 260 int rxq_alloc_mprq_buf(struct mlx5_rxq_ctrl *rxq_ctrl);
 261 struct mlx5_ind_table_ibv *mlx5_ind_table_ibv_new(struct rte_eth_dev *dev,
 262                                                   const uint16_t *queues,
 263                                                   uint32_t queues_n);
 264 struct mlx5_ind_table_ibv *mlx5_ind_table_ibv_get(struct rte_eth_dev *dev,
 265                                                   const uint16_t *queues,
 266                                                   uint32_t queues_n);
 267 int mlx5_ind_table_ibv_release(struct rte_eth_dev *dev,
 268                                struct mlx5_ind_table_ibv *ind_tbl);
 269 int mlx5_ind_table_ibv_verify(struct rte_eth_dev *dev);
 270 struct mlx5_ind_table_ibv *mlx5_ind_table_ibv_drop_new(struct rte_eth_dev *dev);
 271 void mlx5_ind_table_ibv_drop_release(struct rte_eth_dev *dev);
 272 struct mlx5_hrxq *mlx5_hrxq_new(struct rte_eth_dev *dev,
 273                                 const uint8_t *rss_key, uint32_t rss_key_len,
 274                                 uint64_t hash_fields,
 275                                 const uint16_t *queues, uint32_t queues_n,
 276                                 uint32_t tunnel, uint32_t rss_level);
 277 struct mlx5_hrxq *mlx5_hrxq_get(struct rte_eth_dev *dev,
 278                                 const uint8_t *rss_key, uint32_t rss_key_len,
 279                                 uint64_t hash_fields,
 280                                 const uint16_t *queues, uint32_t queues_n,
 281                                 uint32_t tunnel, uint32_t rss_level);
 282 int mlx5_hrxq_release(struct rte_eth_dev *dev, struct mlx5_hrxq *hxrq);
 283 int mlx5_hrxq_ibv_verify(struct rte_eth_dev *dev);
 284 struct mlx5_hrxq *mlx5_hrxq_drop_new(struct rte_eth_dev *dev);
 285 void mlx5_hrxq_drop_release(struct rte_eth_dev *dev);
 286 uint64_t mlx5_get_rx_port_offloads(void);
 287 uint64_t mlx5_get_rx_queue_offloads(struct rte_eth_dev *dev);
 288
 289 /* mlx5_txq.c */
 290
 291 int mlx5_tx_queue_setup(struct rte_eth_dev *dev, uint16_t idx, uint16_t desc,
 292                         unsigned int socket, const struct rte_eth_txconf *conf);
 293 void mlx5_tx_queue_release(void *dpdk_txq);
 294 int mlx5_tx_uar_remap(struct rte_eth_dev *dev, int fd);
 295 struct mlx5_txq_ibv *mlx5_txq_ibv_new(struct rte_eth_dev *dev, uint16_t idx);
 296 struct mlx5_txq_ibv *mlx5_txq_ibv_get(struct rte_eth_dev *dev, uint16_t idx);
 297 int mlx5_txq_ibv_release(struct mlx5_txq_ibv *txq_ibv);
 298 int mlx5_txq_ibv_releasable(struct mlx5_txq_ibv *txq_ibv);
 299 int mlx5_txq_ibv_verify(struct rte_eth_dev *dev);
 300 struct mlx5_txq_ctrl *mlx5_txq_new(struct rte_eth_dev *dev, uint16_t idx,
 301                                    uint16_t desc, unsigned int socket,
 302                                    const struct rte_eth_txconf *conf);
 303 struct mlx5_txq_ctrl *mlx5_txq_get(struct rte_eth_dev *dev, uint16_t idx);
 304 int mlx5_txq_release(struct rte_eth_dev *dev, uint16_t idx);
 305 int mlx5_txq_releasable(struct rte_eth_dev *dev, uint16_t idx);
 306 int mlx5_txq_verify(struct rte_eth_dev *dev);
 307 void txq_alloc_elts(struct mlx5_txq_ctrl *txq_ctrl);
 308 uint64_t mlx5_get_tx_port_offloads(struct rte_eth_dev *dev);
 309
 310 /* mlx5_rxtx.c */
 311
 312 extern uint32_t mlx5_ptype_table[];
 313 extern uint8_t mlx5_cksum_table[];
 314 extern uint8_t mlx5_swp_types_table[];
 315
 316 void mlx5_set_ptype_table(void);
 317 void mlx5_set_cksum_table(void);
 318 void mlx5_set_swp_types_table(void);
 319 uint16_t mlx5_tx_burst(void *dpdk_txq, struct rte_mbuf **pkts,
 320                        uint16_t pkts_n);
 321 uint16_t mlx5_tx_burst_mpw(void *dpdk_txq, struct rte_mbuf **pkts,
 322                            uint16_t pkts_n);
 323 uint16_t mlx5_tx_burst_mpw_inline(void *dpdk_txq, struct rte_mbuf **pkts,
 324                                   uint16_t pkts_n);
 325 uint16_t mlx5_tx_burst_empw(void *dpdk_txq, struct rte_mbuf **pkts,
 326                             uint16_t pkts_n);
 327 uint16_t mlx5_rx_burst(void *dpdk_rxq, struct rte_mbuf **pkts, uint16_t pkts_n);
 328 void mlx5_mprq_buf_free_cb(void *addr, void *opaque);
 329 void mlx5_mprq_buf_free(struct mlx5_mprq_buf *buf);
 330 uint16_t mlx5_rx_burst_mprq(void *dpdk_rxq, struct rte_mbuf **pkts,
 331                             uint16_t pkts_n);
 332 uint16_t removed_tx_burst(void *dpdk_txq, struct rte_mbuf **pkts,
 333                           uint16_t pkts_n);
 334 uint16_t removed_rx_burst(void *dpdk_rxq, struct rte_mbuf **pkts,
 335                           uint16_t pkts_n);
 336 int mlx5_rx_descriptor_status(void *rx_queue, uint16_t offset);
 337 int mlx5_tx_descriptor_status(void *tx_queue, uint16_t offset);
 338
 339 /* Vectorized version of mlx5_rxtx.c */
 340 int mlx5_check_raw_vec_tx_support(struct rte_eth_dev *dev);
 341 int mlx5_check_vec_tx_support(struct rte_eth_dev *dev);
 342 int mlx5_rxq_check_vec_support(struct mlx5_rxq_data *rxq_data);
 343 int mlx5_check_vec_rx_support(struct rte_eth_dev *dev);
 344 uint16_t mlx5_tx_burst_raw_vec(void *dpdk_txq, struct rte_mbuf **pkts,
 345                                uint16_t pkts_n);
 346 uint16_t mlx5_tx_burst_vec(void *dpdk_txq, struct rte_mbuf **pkts,
 347                            uint16_t pkts_n);
 348 uint16_t mlx5_rx_burst_vec(void *dpdk_txq, struct rte_mbuf **pkts,
 349                            uint16_t pkts_n);
 350
 351 /* mlx5_mr.c */
 352
 353 void mlx5_mr_flush_local_cache(struct mlx5_mr_ctrl *mr_ctrl);
 354 uint32_t mlx5_rx_addr2mr_bh(struct mlx5_rxq_data *rxq, uintptr_t addr);
 355 uint32_t mlx5_tx_addr2mr_bh(struct mlx5_txq_data *txq, uintptr_t addr);
 356
 357 #ifndef NDEBUG
 358 /**
 359  * Verify or set magic value in CQE.
 360  *
 361  * @param cqe
 362  *   Pointer to CQE.
 363  *
 364  * @return
 365  *   0 the first time.
 366  */
 367 static inline int
 368 check_cqe_seen(volatile struct mlx5_cqe *cqe)
 369 {
 370         static const uint8_t magic[] = "seen";
 371         volatile uint8_t (*buf)[sizeof(cqe->rsvd1)] = &cqe->rsvd1;
 372         int ret = 1;
 373         unsigned int i;
 374
 375         for (i = 0; i < sizeof(magic) && i < sizeof(*buf); ++i)
 376                 if (!ret || (*buf)[i] != magic[i]) {
 377                         ret = 0;
 378                         (*buf)[i] = magic[i];
 379                 }
 380         return ret;
 381 }
 382 #endif /* NDEBUG */
 383
 384 /**
 385  * Check whether CQE is valid.
 386  *
 387  * @param cqe
 388  *   Pointer to CQE.
 389  * @param cqes_n
 390  *   Size of completion queue.
 391  * @param ci
 392  *   Consumer index.
 393  *
 394  * @return
 395  *   0 on success, 1 on failure.
 396  */
 397 static __rte_always_inline int
 398 check_cqe(volatile struct mlx5_cqe *cqe,
 399           unsigned int cqes_n, const uint16_t ci)
 400 {
 401         uint16_t idx = ci & cqes_n;
 402         uint8_t op_own = cqe->op_own;
 403         uint8_t op_owner = MLX5_CQE_OWNER(op_own);
 404         uint8_t op_code = MLX5_CQE_OPCODE(op_own);
 405
 406         if (unlikely((op_owner != (!!(idx))) || (op_code == MLX5_CQE_INVALID)))
 407                 return 1; /* No CQE. */
 408 #ifndef NDEBUG
 409         if ((op_code == MLX5_CQE_RESP_ERR) ||
 410             (op_code == MLX5_CQE_REQ_ERR)) {
 411                 volatile struct mlx5_err_cqe *err_cqe = (volatile void *)cqe;
 412                 uint8_t syndrome = err_cqe->syndrome;
 413
 414                 if ((syndrome == MLX5_CQE_SYNDROME_LOCAL_LENGTH_ERR) ||
 415                     (syndrome == MLX5_CQE_SYNDROME_REMOTE_ABORTED_ERR))
 416                         return 0;
 417                 if (!check_cqe_seen(cqe)) {
 418                         DRV_LOG(ERR,
 419                                 "unexpected CQE error %u (0x%02x) syndrome"
 420                                 " 0x%02x",
 421                                 op_code, op_code, syndrome);
 422                         rte_hexdump(stderr, "MLX5 Error CQE:",
 423                                     (const void *)((uintptr_t)err_cqe),
 424                                     sizeof(*err_cqe));
 425                 }
 426                 return 1;
 427         } else if ((op_code != MLX5_CQE_RESP_SEND) &&
 428                    (op_code != MLX5_CQE_REQ)) {
 429                 if (!check_cqe_seen(cqe)) {
 430                         DRV_LOG(ERR, "unexpected CQE opcode %u (0x%02x)",
 431                                 op_code, op_code);
 432                         rte_hexdump(stderr, "MLX5 CQE:",
 433                                     (const void *)((uintptr_t)cqe),
 434                                     sizeof(*cqe));
 435                 }
 436                 return 1;
 437         }
 438 #endif /* NDEBUG */
 439         return 0;
 440 }
 441
 442 /**
 443  * Return the address of the WQE.
 444  *
 445  * @param txq
 446  *   Pointer to TX queue structure.
 447  * @param  wqe_ci
 448  *   WQE consumer index.
 449  *
 450  * @return
 451  *   WQE address.
 452  */
 453 static inline uintptr_t *
 454 tx_mlx5_wqe(struct mlx5_txq_data *txq, uint16_t ci)
 455 {
 456         ci &= ((1 << txq->wqe_n) - 1);
 457         return (uintptr_t *)((uintptr_t)txq->wqes + ci * MLX5_WQE_SIZE);
 458 }
 459
 460 /**
 461  * Manage TX completions.
 462  *
 463  * When sending a burst, mlx5_tx_burst() posts several WRs.
 464  *
 465  * @param txq
 466  *   Pointer to TX queue structure.
 467  */
 468 static __rte_always_inline void
 469 mlx5_tx_complete(struct mlx5_txq_data *txq)
 470 {
 471         const uint16_t elts_n = 1 << txq->elts_n;
 472         const uint16_t elts_m = elts_n - 1;
 473         const unsigned int cqe_n = 1 << txq->cqe_n;
 474         const unsigned int cqe_cnt = cqe_n - 1;
 475         uint16_t elts_free = txq->elts_tail;
 476         uint16_t elts_tail;
 477         uint16_t cq_ci = txq->cq_ci;
 478         volatile struct mlx5_cqe *cqe = NULL;
 479         volatile struct mlx5_wqe_ctrl *ctrl;
 480         struct rte_mbuf *m, *free[elts_n];
 481         struct rte_mempool *pool = NULL;
 482         unsigned int blk_n = 0;
 483
 484         cqe = &(*txq->cqes)[cq_ci & cqe_cnt];
 485         if (unlikely(check_cqe(cqe, cqe_n, cq_ci)))
 486                 return;
 487 #ifndef NDEBUG
 488         if ((MLX5_CQE_OPCODE(cqe->op_own) == MLX5_CQE_RESP_ERR) ||
 489             (MLX5_CQE_OPCODE(cqe->op_own) == MLX5_CQE_REQ_ERR)) {
 490                 if (!check_cqe_seen(cqe)) {
 491                         DRV_LOG(ERR, "unexpected error CQE, Tx stopped");
 492                         rte_hexdump(stderr, "MLX5 TXQ:",
 493                                     (const void *)((uintptr_t)txq->wqes),
 494                                     ((1 << txq->wqe_n) *
 495                                      MLX5_WQE_SIZE));
 496                 }
 497                 return;
 498         }
 499 #endif /* NDEBUG */
 500         ++cq_ci;
 501         txq->wqe_pi = rte_be_to_cpu_16(cqe->wqe_counter);
 502         ctrl = (volatile struct mlx5_wqe_ctrl *)
 503                 tx_mlx5_wqe(txq, txq->wqe_pi);
 504         elts_tail = ctrl->ctrl3;
 505         assert((elts_tail & elts_m) < (1 << txq->wqe_n));
 506         /* Free buffers. */
 507         while (elts_free != elts_tail) {
 508                 m = rte_pktmbuf_prefree_seg((*txq->elts)[elts_free++ & elts_m]);
 509                 if (likely(m != NULL)) {
 510                         if (likely(m->pool == pool)) {
 511                                 free[blk_n++] = m;
 512                         } else {
 513                                 if (likely(pool != NULL))
 514                                         rte_mempool_put_bulk(pool,
 515                                                              (void *)free,
 516                                                              blk_n);
 517                                 free[0] = m;
 518                                 pool = m->pool;
 519                                 blk_n = 1;
 520                         }
 521                 }
 522         }
 523         if (blk_n)
 524                 rte_mempool_put_bulk(pool, (void *)free, blk_n);
 525 #ifndef NDEBUG
 526         elts_free = txq->elts_tail;
 527         /* Poisoning. */
 528         while (elts_free != elts_tail) {
 529                 memset(&(*txq->elts)[elts_free & elts_m],
 530                        0x66,
 531                        sizeof((*txq->elts)[elts_free & elts_m]));
 532                 ++elts_free;
 533         }
 534 #endif
 535         txq->cq_ci = cq_ci;
 536         txq->elts_tail = elts_tail;
 537         /* Update the consumer index. */
 538         rte_compiler_barrier();
 539         *txq->cq_db = rte_cpu_to_be_32(cq_ci);
 540 }
 541
 542 /**
 543  * Query LKey from a packet buffer for Rx. No need to flush local caches for Rx
 544  * as mempool is pre-configured and static.
 545  *
 546  * @param rxq
 547  *   Pointer to Rx queue structure.
 548  * @param addr
 549  *   Address to search.
 550  *
 551  * @return
 552  *   Searched LKey on success, UINT32_MAX on no match.
 553  */
 554 static __rte_always_inline uint32_t
 555 mlx5_rx_addr2mr(struct mlx5_rxq_data *rxq, uintptr_t addr)
 556 {
 557         struct mlx5_mr_ctrl *mr_ctrl = &rxq->mr_ctrl;
 558         uint32_t lkey;
 559
 560         /* Linear search on MR cache array. */
 561         lkey = mlx5_mr_lookup_cache(mr_ctrl->cache, &mr_ctrl->mru,
 562                                     MLX5_MR_CACHE_N, addr);
 563         if (likely(lkey != UINT32_MAX))
 564                 return lkey;
 565         /* Take slower bottom-half (Binary Search) on miss. */
 566         return mlx5_rx_addr2mr_bh(rxq, addr);
 567 }
 568
 569 #define mlx5_rx_mb2mr(rxq, mb) mlx5_rx_addr2mr(rxq, (uintptr_t)((mb)->buf_addr))
 570
 571 /**
 572  * Query LKey from a packet buffer for Tx. If not found, add the mempool.
 573  *
 574  * @param txq
 575  *   Pointer to Tx queue structure.
 576  * @param addr
 577  *   Address to search.
 578  *
 579  * @return
 580  *   Searched LKey on success, UINT32_MAX on no match.
 581  */
 582 static __rte_always_inline uint32_t
 583 mlx5_tx_addr2mr(struct mlx5_txq_data *txq, uintptr_t addr)
 584 {
 585         struct mlx5_mr_ctrl *mr_ctrl = &txq->mr_ctrl;
 586         uint32_t lkey;
 587
 588         /* Check generation bit to see if there's any change on existing MRs. */
 589         if (unlikely(*mr_ctrl->dev_gen_ptr != mr_ctrl->cur_gen))
 590                 mlx5_mr_flush_local_cache(mr_ctrl);
 591         /* Linear search on MR cache array. */
 592         lkey = mlx5_mr_lookup_cache(mr_ctrl->cache, &mr_ctrl->mru,
 593                                     MLX5_MR_CACHE_N, addr);
 594         if (likely(lkey != UINT32_MAX))
 595                 return lkey;
 596         /* Take slower bottom-half (binary search) on miss. */
 597         return mlx5_tx_addr2mr_bh(txq, addr);
 598 }
 599
 600 #define mlx5_tx_mb2mr(rxq, mb) mlx5_tx_addr2mr(rxq, (uintptr_t)((mb)->buf_addr))
 601
 602 /**
 603  * Ring TX queue doorbell and flush the update if requested.
 604  *
 605  * @param txq
 606  *   Pointer to TX queue structure.
 607  * @param wqe
 608  *   Pointer to the last WQE posted in the NIC.
 609  * @param cond
 610  *   Request for write memory barrier after BlueFlame update.
 611  */
 612 static __rte_always_inline void
 613 mlx5_tx_dbrec_cond_wmb(struct mlx5_txq_data *txq, volatile struct mlx5_wqe *wqe,
 614                        int cond)
 615 {
 616         uint64_t *dst = (uint64_t *)((uintptr_t)txq->bf_reg);
 617         volatile uint64_t *src = ((volatile uint64_t *)wqe);
 618
 619         rte_cio_wmb();
 620         *txq->qp_db = rte_cpu_to_be_32(txq->wqe_ci);
 621         /* Ensure ordering between DB record and BF copy. */
 622         rte_wmb();
 623         *dst = *src;
 624         if (cond)
 625                 rte_wmb();
 626 }
 627
 628 /**
 629  * Ring TX queue doorbell and flush the update by write memory barrier.
 630  *
 631  * @param txq
 632  *   Pointer to TX queue structure.
 633  * @param wqe
 634  *   Pointer to the last WQE posted in the NIC.
 635  */
 636 static __rte_always_inline void
 637 mlx5_tx_dbrec(struct mlx5_txq_data *txq, volatile struct mlx5_wqe *wqe)
 638 {
 639         mlx5_tx_dbrec_cond_wmb(txq, wqe, 1);
 640 }
 641
 642 /**
 643  * Convert mbuf to Verb SWP.
 644  *
 645  * @param txq_data
 646  *   Pointer to the Tx queue.
 647  * @param buf
 648  *   Pointer to the mbuf.
 649  * @param tso
 650  *   TSO offloads enabled.
 651  * @param vlan
 652  *   VLAN offloads enabled
 653  * @param offsets
 654  *   Pointer to the SWP header offsets.
 655  * @param swp_types
 656  *   Pointer to the SWP header types.
 657  */
 658 static __rte_always_inline void
 659 txq_mbuf_to_swp(struct mlx5_txq_data *txq, struct rte_mbuf *buf,
 660                 uint8_t *offsets, uint8_t *swp_types)
 661 {
 662         const uint64_t vlan = buf->ol_flags & PKT_TX_VLAN_PKT;
 663         const uint64_t tunnel = buf->ol_flags & PKT_TX_TUNNEL_MASK;
 664         const uint64_t tso = buf->ol_flags & PKT_TX_TCP_SEG;
 665         const uint64_t csum_flags = buf->ol_flags & PKT_TX_L4_MASK;
 666         const uint64_t inner_ip =
 667                 buf->ol_flags & (PKT_TX_IPV4 | PKT_TX_IPV6);
 668         const uint64_t ol_flags_mask = PKT_TX_L4_MASK | PKT_TX_IPV6 |
 669                                        PKT_TX_OUTER_IPV6;
 670         uint16_t idx;
 671         uint16_t off;
 672
 673         if (likely(!txq->swp_en || (tunnel != PKT_TX_TUNNEL_UDP &&
 674                                     tunnel != PKT_TX_TUNNEL_IP)))
 675                 return;
 676         /*
 677          * The index should have:
 678          * bit[0:1] = PKT_TX_L4_MASK
 679          * bit[4] = PKT_TX_IPV6
 680          * bit[8] = PKT_TX_OUTER_IPV6
 681          * bit[9] = PKT_TX_OUTER_UDP
 682          */
 683         idx = (buf->ol_flags & ol_flags_mask) >> 52;
 684         if (tunnel == PKT_TX_TUNNEL_UDP)
 685                 idx |= 1 << 9;
 686         *swp_types = mlx5_swp_types_table[idx];
 687         /*
 688          * Set offsets for SW parser. Since ConnectX-5, SW parser just
 689          * complements HW parser. SW parser starts to engage only if HW parser
 690          * can't reach a header. For the older devices, HW parser will not kick
 691          * in if any of SWP offsets is set. Therefore, all of the L3 offsets
 692          * should be set regardless of HW offload.
 693          */
 694         off = buf->outer_l2_len + (vlan ? sizeof(struct vlan_hdr) : 0);
 695         offsets[1] = off >> 1; /* Outer L3 offset. */
 696         off += buf->outer_l3_len;
 697         if (tunnel == PKT_TX_TUNNEL_UDP)
 698                 offsets[0] = off >> 1; /* Outer L4 offset. */
 699         if (inner_ip) {
 700                 off += buf->l2_len;
 701                 offsets[3] = off >> 1; /* Inner L3 offset. */
 702                 if (csum_flags == PKT_TX_TCP_CKSUM || tso ||
 703                     csum_flags == PKT_TX_UDP_CKSUM) {
 704                         off += buf->l3_len;
 705                         offsets[2] = off >> 1; /* Inner L4 offset. */
 706                 }
 707         }
 708 }
 709
 710 /**
 711  * Convert the Checksum offloads to Verbs.
 712  *
 713  * @param buf
 714  *   Pointer to the mbuf.
 715  *
 716  * @return
 717  *   Converted checksum flags.
 718  */
 719 static __rte_always_inline uint8_t
 720 txq_ol_cksum_to_cs(struct rte_mbuf *buf)
 721 {
 722         uint32_t idx;
 723         uint8_t is_tunnel = !!(buf->ol_flags & PKT_TX_TUNNEL_MASK);
 724         const uint64_t ol_flags_mask = PKT_TX_TCP_SEG | PKT_TX_L4_MASK |
 725                                        PKT_TX_IP_CKSUM | PKT_TX_OUTER_IP_CKSUM;
 726
 727         /*
 728          * The index should have:
 729          * bit[0] = PKT_TX_TCP_SEG
 730          * bit[2:3] = PKT_TX_UDP_CKSUM, PKT_TX_TCP_CKSUM
 731          * bit[4] = PKT_TX_IP_CKSUM
 732          * bit[8] = PKT_TX_OUTER_IP_CKSUM
 733          * bit[9] = tunnel
 734          */
 735         idx = ((buf->ol_flags & ol_flags_mask) >> 50) | (!!is_tunnel << 9);
 736         return mlx5_cksum_table[idx];
 737 }
 738
 739 /**
 740  * Count the number of contiguous single segment packets.
 741  *
 742  * @param pkts
 743  *   Pointer to array of packets.
 744  * @param pkts_n
 745  *   Number of packets.
 746  *
 747  * @return
 748  *   Number of contiguous single segment packets.
 749  */
 750 static __rte_always_inline unsigned int
 751 txq_count_contig_single_seg(struct rte_mbuf **pkts, uint16_t pkts_n)
 752 {
 753         unsigned int pos;
 754
 755         if (!pkts_n)
 756                 return 0;
 757         /* Count the number of contiguous single segment packets. */
 758         for (pos = 0; pos < pkts_n; ++pos)
 759                 if (NB_SEGS(pkts[pos]) > 1)
 760                         break;
 761         return pos;
 762 }
 763
 764 /**
 765  * Count the number of contiguous multi-segment packets.
 766  *
 767  * @param pkts
 768  *   Pointer to array of packets.
 769  * @param pkts_n
 770  *   Number of packets.
 771  *
 772  * @return
 773  *   Number of contiguous multi-segment packets.
 774  */
 775 static __rte_always_inline unsigned int
 776 txq_count_contig_multi_seg(struct rte_mbuf **pkts, uint16_t pkts_n)
 777 {
 778         unsigned int pos;
 779
 780         if (!pkts_n)
 781                 return 0;
 782         /* Count the number of contiguous multi-segment packets. */
 783         for (pos = 0; pos < pkts_n; ++pos)
 784                 if (NB_SEGS(pkts[pos]) == 1)
 785                         break;
 786         return pos;
 787 }
 788
 789 #endif /* RTE_PMD_MLX5_RXTX_H_ */