drivers/net/mlx5/mlx5_txq.c

   1 /* SPDX-License-Identifier: BSD-3-Clause
   2  * Copyright 2015 6WIND S.A.
   3  * Copyright 2015 Mellanox Technologies, Ltd
   4  */
   5
   6 #include <stddef.h>
   7 #include <assert.h>
   8 #include <errno.h>
   9 #include <string.h>
  10 #include <stdint.h>
  11 #include <unistd.h>
  12 #include <sys/mman.h>
  13 #include <inttypes.h>
  14
  15 /* Verbs header. */
  16 /* ISO C doesn't support unnamed structs/unions, disabling -pedantic. */
  17 #ifdef PEDANTIC
  18 #pragma GCC diagnostic ignored "-Wpedantic"
  19 #endif
  20 #include <infiniband/verbs.h>
  21 #include <infiniband/mlx5dv.h>
  22 #ifdef PEDANTIC
  23 #pragma GCC diagnostic error "-Wpedantic"
  24 #endif
  25
  26 #include <rte_mbuf.h>
  27 #include <rte_malloc.h>
  28 #include <rte_ethdev_driver.h>
  29 #include <rte_common.h>
  30
  31 #include "mlx5_utils.h"
  32 #include "mlx5_defs.h"
  33 #include "mlx5.h"
  34 #include "mlx5_rxtx.h"
  35 #include "mlx5_autoconf.h"
  36 #include "mlx5_glue.h"
  37
  38 /**
  39  * Allocate TX queue elements.
  40  *
  41  * @param txq_ctrl
  42  *   Pointer to TX queue structure.
  43  */
  44 void
  45 txq_alloc_elts(struct mlx5_txq_ctrl *txq_ctrl)
  46 {
  47         const unsigned int elts_n = 1 << txq_ctrl->txq.elts_n;
  48         unsigned int i;
  49
  50         for (i = 0; (i != elts_n); ++i)
  51                 txq_ctrl->txq.elts[i] = NULL;
  52         DRV_LOG(DEBUG, "port %u Tx queue %u allocated and configured %u WRs",
  53                 PORT_ID(txq_ctrl->priv), txq_ctrl->txq.idx, elts_n);
  54         txq_ctrl->txq.elts_head = 0;
  55         txq_ctrl->txq.elts_tail = 0;
  56         txq_ctrl->txq.elts_comp = 0;
  57 }
  58
  59 /**
  60  * Free TX queue elements.
  61  *
  62  * @param txq_ctrl
  63  *   Pointer to TX queue structure.
  64  */
  65 void
  66 txq_free_elts(struct mlx5_txq_ctrl *txq_ctrl)
  67 {
  68         const uint16_t elts_n = 1 << txq_ctrl->txq.elts_n;
  69         const uint16_t elts_m = elts_n - 1;
  70         uint16_t elts_head = txq_ctrl->txq.elts_head;
  71         uint16_t elts_tail = txq_ctrl->txq.elts_tail;
  72         struct rte_mbuf *(*elts)[elts_n] = &txq_ctrl->txq.elts;
  73
  74         DRV_LOG(DEBUG, "port %u Tx queue %u freeing WRs",
  75                 PORT_ID(txq_ctrl->priv), txq_ctrl->txq.idx);
  76         txq_ctrl->txq.elts_head = 0;
  77         txq_ctrl->txq.elts_tail = 0;
  78         txq_ctrl->txq.elts_comp = 0;
  79
  80         while (elts_tail != elts_head) {
  81                 struct rte_mbuf *elt = (*elts)[elts_tail & elts_m];
  82
  83                 assert(elt != NULL);
  84                 rte_pktmbuf_free_seg(elt);
  85 #ifndef NDEBUG
  86                 /* Poisoning. */
  87                 memset(&(*elts)[elts_tail & elts_m],
  88                        0x77,
  89                        sizeof((*elts)[elts_tail & elts_m]));
  90 #endif
  91                 ++elts_tail;
  92         }
  93 }
  94
  95 /**
  96  * Returns the per-port supported offloads.
  97  *
  98  * @param dev
  99  *   Pointer to Ethernet device.
 100  *
 101  * @return
 102  *   Supported Tx offloads.
 103  */
 104 uint64_t
 105 mlx5_get_tx_port_offloads(struct rte_eth_dev *dev)
 106 {
 107         struct mlx5_priv *priv = dev->data->dev_private;
 108         uint64_t offloads = (DEV_TX_OFFLOAD_MULTI_SEGS |
 109                              DEV_TX_OFFLOAD_VLAN_INSERT);
 110         struct mlx5_dev_config *config = &priv->config;
 111
 112         if (config->hw_csum)
 113                 offloads |= (DEV_TX_OFFLOAD_IPV4_CKSUM |
 114                              DEV_TX_OFFLOAD_UDP_CKSUM |
 115                              DEV_TX_OFFLOAD_TCP_CKSUM);
 116         if (config->tso)
 117                 offloads |= DEV_TX_OFFLOAD_TCP_TSO;
 118         if (config->swp) {
 119                 if (config->hw_csum)
 120                         offloads |= DEV_TX_OFFLOAD_OUTER_IPV4_CKSUM;
 121                 if (config->tso)
 122                         offloads |= (DEV_TX_OFFLOAD_IP_TNL_TSO |
 123                                      DEV_TX_OFFLOAD_UDP_TNL_TSO);
 124         }
 125         if (config->tunnel_en) {
 126                 if (config->hw_csum)
 127                         offloads |= DEV_TX_OFFLOAD_OUTER_IPV4_CKSUM;
 128                 if (config->tso)
 129                         offloads |= (DEV_TX_OFFLOAD_VXLAN_TNL_TSO |
 130                                      DEV_TX_OFFLOAD_GRE_TNL_TSO |
 131                                      DEV_TX_OFFLOAD_GENEVE_TNL_TSO);
 132         }
 133         return offloads;
 134 }
 135
 136 /**
 137  * Tx queue presetup checks.
 138  *
 139  * @param dev
 140  *   Pointer to Ethernet device structure.
 141  * @param idx
 142  *   Tx queue index.
 143  * @param desc
 144  *   Number of descriptors to configure in queue.
 145  *
 146  * @return
 147  *   0 on success, a negative errno value otherwise and rte_errno is set.
 148  */
 149 static int
 150 mlx5_tx_queue_pre_setup(struct rte_eth_dev *dev, uint16_t idx, uint16_t desc)
 151 {
 152         struct mlx5_priv *priv = dev->data->dev_private;
 153
 154         if (desc <= MLX5_TX_COMP_THRESH) {
 155                 DRV_LOG(WARNING,
 156                         "port %u number of descriptors requested for Tx queue"
 157                         " %u must be higher than MLX5_TX_COMP_THRESH, using %u"
 158                         " instead of %u",
 159                         dev->data->port_id, idx, MLX5_TX_COMP_THRESH + 1, desc);
 160                 desc = MLX5_TX_COMP_THRESH + 1;
 161         }
 162         if (!rte_is_power_of_2(desc)) {
 163                 desc = 1 << log2above(desc);
 164                 DRV_LOG(WARNING,
 165                         "port %u increased number of descriptors in Tx queue"
 166                         " %u to the next power of two (%d)",
 167                         dev->data->port_id, idx, desc);
 168         }
 169         DRV_LOG(DEBUG, "port %u configuring queue %u for %u descriptors",
 170                 dev->data->port_id, idx, desc);
 171         if (idx >= priv->txqs_n) {
 172                 DRV_LOG(ERR, "port %u Tx queue index out of range (%u >= %u)",
 173                         dev->data->port_id, idx, priv->txqs_n);
 174                 rte_errno = EOVERFLOW;
 175                 return -rte_errno;
 176         }
 177         if (!mlx5_txq_releasable(dev, idx)) {
 178                 rte_errno = EBUSY;
 179                 DRV_LOG(ERR, "port %u unable to release queue index %u",
 180                         dev->data->port_id, idx);
 181                 return -rte_errno;
 182         }
 183         mlx5_txq_release(dev, idx);
 184         return 0;
 185 }
 186 /**
 187  * DPDK callback to configure a TX queue.
 188  *
 189  * @param dev
 190  *   Pointer to Ethernet device structure.
 191  * @param idx
 192  *   TX queue index.
 193  * @param desc
 194  *   Number of descriptors to configure in queue.
 195  * @param socket
 196  *   NUMA socket on which memory must be allocated.
 197  * @param[in] conf
 198  *   Thresholds parameters.
 199  *
 200  * @return
 201  *   0 on success, a negative errno value otherwise and rte_errno is set.
 202  */
 203 int
 204 mlx5_tx_queue_setup(struct rte_eth_dev *dev, uint16_t idx, uint16_t desc,
 205                     unsigned int socket, const struct rte_eth_txconf *conf)
 206 {
 207         struct mlx5_priv *priv = dev->data->dev_private;
 208         struct mlx5_txq_data *txq = (*priv->txqs)[idx];
 209         struct mlx5_txq_ctrl *txq_ctrl =
 210                 container_of(txq, struct mlx5_txq_ctrl, txq);
 211         int res;
 212
 213         res = mlx5_tx_queue_pre_setup(dev, idx, desc);
 214         if (res)
 215                 return res;
 216         txq_ctrl = mlx5_txq_new(dev, idx, desc, socket, conf);
 217         if (!txq_ctrl) {
 218                 DRV_LOG(ERR, "port %u unable to allocate queue index %u",
 219                         dev->data->port_id, idx);
 220                 return -rte_errno;
 221         }
 222         DRV_LOG(DEBUG, "port %u adding Tx queue %u to list",
 223                 dev->data->port_id, idx);
 224         (*priv->txqs)[idx] = &txq_ctrl->txq;
 225         return 0;
 226 }
 227
 228 /**
 229  * DPDK callback to configure a TX hairpin queue.
 230  *
 231  * @param dev
 232  *   Pointer to Ethernet device structure.
 233  * @param idx
 234  *   TX queue index.
 235  * @param desc
 236  *   Number of descriptors to configure in queue.
 237  * @param[in] hairpin_conf
 238  *   The hairpin binding configuration.
 239  *
 240  * @return
 241  *   0 on success, a negative errno value otherwise and rte_errno is set.
 242  */
 243 int
 244 mlx5_tx_hairpin_queue_setup(struct rte_eth_dev *dev, uint16_t idx,
 245                             uint16_t desc,
 246                             const struct rte_eth_hairpin_conf *hairpin_conf)
 247 {
 248         struct mlx5_priv *priv = dev->data->dev_private;
 249         struct mlx5_txq_data *txq = (*priv->txqs)[idx];
 250         struct mlx5_txq_ctrl *txq_ctrl =
 251                 container_of(txq, struct mlx5_txq_ctrl, txq);
 252         int res;
 253
 254         res = mlx5_tx_queue_pre_setup(dev, idx, desc);
 255         if (res)
 256                 return res;
 257         if (hairpin_conf->peer_count != 1 ||
 258             hairpin_conf->peers[0].port != dev->data->port_id ||
 259             hairpin_conf->peers[0].queue >= priv->rxqs_n) {
 260                 DRV_LOG(ERR, "port %u unable to setup hairpin queue index %u "
 261                         " invalid hairpind configuration", dev->data->port_id,
 262                         idx);
 263                 rte_errno = EINVAL;
 264                 return -rte_errno;
 265         }
 266         txq_ctrl = mlx5_txq_hairpin_new(dev, idx, desc, hairpin_conf);
 267         if (!txq_ctrl) {
 268                 DRV_LOG(ERR, "port %u unable to allocate queue index %u",
 269                         dev->data->port_id, idx);
 270                 return -rte_errno;
 271         }
 272         DRV_LOG(DEBUG, "port %u adding Tx queue %u to list",
 273                 dev->data->port_id, idx);
 274         (*priv->txqs)[idx] = &txq_ctrl->txq;
 275         return 0;
 276 }
 277
 278 /**
 279  * DPDK callback to release a TX queue.
 280  *
 281  * @param dpdk_txq
 282  *   Generic TX queue pointer.
 283  */
 284 void
 285 mlx5_tx_queue_release(void *dpdk_txq)
 286 {
 287         struct mlx5_txq_data *txq = (struct mlx5_txq_data *)dpdk_txq;
 288         struct mlx5_txq_ctrl *txq_ctrl;
 289         struct mlx5_priv *priv;
 290         unsigned int i;
 291
 292         if (txq == NULL)
 293                 return;
 294         txq_ctrl = container_of(txq, struct mlx5_txq_ctrl, txq);
 295         priv = txq_ctrl->priv;
 296         for (i = 0; (i != priv->txqs_n); ++i)
 297                 if ((*priv->txqs)[i] == txq) {
 298                         mlx5_txq_release(ETH_DEV(priv), i);
 299                         DRV_LOG(DEBUG, "port %u removing Tx queue %u from list",
 300                                 PORT_ID(priv), txq->idx);
 301                         break;
 302                 }
 303 }
 304
 305 /**
 306  * Configure the doorbell register non-cached attribute.
 307  *
 308  * @param txq_ctrl
 309  *   Pointer to Tx queue control structure.
 310  * @param page_size
 311  *   Systme page size
 312  */
 313 static void
 314 txq_uar_ncattr_init(struct mlx5_txq_ctrl *txq_ctrl, size_t page_size)
 315 {
 316         struct mlx5_priv *priv = txq_ctrl->priv;
 317         off_t cmd;
 318
 319         txq_ctrl->txq.db_heu = priv->config.dbnc == MLX5_TXDB_HEURISTIC;
 320         txq_ctrl->txq.db_nc = 0;
 321         /* Check the doorbell register mapping type. */
 322         cmd = txq_ctrl->uar_mmap_offset / page_size;
 323         cmd >>= MLX5_UAR_MMAP_CMD_SHIFT;
 324         cmd &= MLX5_UAR_MMAP_CMD_MASK;
 325         if (cmd == MLX5_MMAP_GET_NC_PAGES_CMD)
 326                 txq_ctrl->txq.db_nc = 1;
 327 }
 328
 329 /**
 330  * Initialize Tx UAR registers for primary process.
 331  *
 332  * @param txq_ctrl
 333  *   Pointer to Tx queue control structure.
 334  */
 335 static void
 336 txq_uar_init(struct mlx5_txq_ctrl *txq_ctrl)
 337 {
 338         struct mlx5_priv *priv = txq_ctrl->priv;
 339         struct mlx5_proc_priv *ppriv = MLX5_PROC_PRIV(PORT_ID(priv));
 340         const size_t page_size = sysconf(_SC_PAGESIZE);
 341 #ifndef RTE_ARCH_64
 342         unsigned int lock_idx;
 343 #endif
 344
 345         if (txq_ctrl->type != MLX5_TXQ_TYPE_STANDARD)
 346                 return;
 347         assert(rte_eal_process_type() == RTE_PROC_PRIMARY);
 348         assert(ppriv);
 349         ppriv->uar_table[txq_ctrl->txq.idx] = txq_ctrl->bf_reg;
 350         txq_uar_ncattr_init(txq_ctrl, page_size);
 351 #ifndef RTE_ARCH_64
 352         /* Assign an UAR lock according to UAR page number */
 353         lock_idx = (txq_ctrl->uar_mmap_offset / page_size) &
 354                    MLX5_UAR_PAGE_NUM_MASK;
 355         txq_ctrl->txq.uar_lock = &priv->uar_lock[lock_idx];
 356 #endif
 357 }
 358
 359 /**
 360  * Remap UAR register of a Tx queue for secondary process.
 361  *
 362  * Remapped address is stored at the table in the process private structure of
 363  * the device, indexed by queue index.
 364  *
 365  * @param txq_ctrl
 366  *   Pointer to Tx queue control structure.
 367  * @param fd
 368  *   Verbs file descriptor to map UAR pages.
 369  *
 370  * @return
 371  *   0 on success, a negative errno value otherwise and rte_errno is set.
 372  */
 373 static int
 374 txq_uar_init_secondary(struct mlx5_txq_ctrl *txq_ctrl, int fd)
 375 {
 376         struct mlx5_priv *priv = txq_ctrl->priv;
 377         struct mlx5_proc_priv *ppriv = MLX5_PROC_PRIV(PORT_ID(priv));
 378         struct mlx5_txq_data *txq = &txq_ctrl->txq;
 379         void *addr;
 380         uintptr_t uar_va;
 381         uintptr_t offset;
 382         const size_t page_size = sysconf(_SC_PAGESIZE);
 383
 384         if (txq_ctrl->type != MLX5_TXQ_TYPE_STANDARD)
 385                 return 0;
 386         assert(ppriv);
 387         /*
 388          * As rdma-core, UARs are mapped in size of OS page
 389          * size. Ref to libmlx5 function: mlx5_init_context()
 390          */
 391         uar_va = (uintptr_t)txq_ctrl->bf_reg;
 392         offset = uar_va & (page_size - 1); /* Offset in page. */
 393         addr = mmap(NULL, page_size, PROT_WRITE, MAP_SHARED, fd,
 394                         txq_ctrl->uar_mmap_offset);
 395         if (addr == MAP_FAILED) {
 396                 DRV_LOG(ERR,
 397                         "port %u mmap failed for BF reg of txq %u",
 398                         txq->port_id, txq->idx);
 399                 rte_errno = ENXIO;
 400                 return -rte_errno;
 401         }
 402         addr = RTE_PTR_ADD(addr, offset);
 403         ppriv->uar_table[txq->idx] = addr;
 404         txq_uar_ncattr_init(txq_ctrl, page_size);
 405         return 0;
 406 }
 407
 408 /**
 409  * Unmap UAR register of a Tx queue for secondary process.
 410  *
 411  * @param txq_ctrl
 412  *   Pointer to Tx queue control structure.
 413  */
 414 static void
 415 txq_uar_uninit_secondary(struct mlx5_txq_ctrl *txq_ctrl)
 416 {
 417         struct mlx5_proc_priv *ppriv = MLX5_PROC_PRIV(PORT_ID(txq_ctrl->priv));
 418         const size_t page_size = sysconf(_SC_PAGESIZE);
 419         void *addr;
 420
 421         if (txq_ctrl->type != MLX5_TXQ_TYPE_STANDARD)
 422                 return;
 423         addr = ppriv->uar_table[txq_ctrl->txq.idx];
 424         munmap(RTE_PTR_ALIGN_FLOOR(addr, page_size), page_size);
 425 }
 426
 427 /**
 428  * Initialize Tx UAR registers for secondary process.
 429  *
 430  * @param dev
 431  *   Pointer to Ethernet device.
 432  * @param fd
 433  *   Verbs file descriptor to map UAR pages.
 434  *
 435  * @return
 436  *   0 on success, a negative errno value otherwise and rte_errno is set.
 437  */
 438 int
 439 mlx5_tx_uar_init_secondary(struct rte_eth_dev *dev, int fd)
 440 {
 441         struct mlx5_priv *priv = dev->data->dev_private;
 442         struct mlx5_txq_data *txq;
 443         struct mlx5_txq_ctrl *txq_ctrl;
 444         unsigned int i;
 445         int ret;
 446
 447         assert(rte_eal_process_type() == RTE_PROC_SECONDARY);
 448         for (i = 0; i != priv->txqs_n; ++i) {
 449                 if (!(*priv->txqs)[i])
 450                         continue;
 451                 txq = (*priv->txqs)[i];
 452                 txq_ctrl = container_of(txq, struct mlx5_txq_ctrl, txq);
 453                 if (txq_ctrl->type != MLX5_TXQ_TYPE_STANDARD)
 454                         continue;
 455                 assert(txq->idx == (uint16_t)i);
 456                 ret = txq_uar_init_secondary(txq_ctrl, fd);
 457                 if (ret)
 458                         goto error;
 459         }
 460         return 0;
 461 error:
 462         /* Rollback. */
 463         do {
 464                 if (!(*priv->txqs)[i])
 465                         continue;
 466                 txq = (*priv->txqs)[i];
 467                 txq_ctrl = container_of(txq, struct mlx5_txq_ctrl, txq);
 468                 txq_uar_uninit_secondary(txq_ctrl);
 469         } while (i--);
 470         return -rte_errno;
 471 }
 472
 473 /**
 474  * Create the Tx hairpin queue object.
 475  *
 476  * @param dev
 477  *   Pointer to Ethernet device.
 478  * @param idx
 479  *   Queue index in DPDK Tx queue array
 480  *
 481  * @return
 482  *   The hairpin DevX object initialised, NULL otherwise and rte_errno is set.
 483  */
 484 static struct mlx5_txq_obj *
 485 mlx5_txq_obj_hairpin_new(struct rte_eth_dev *dev, uint16_t idx)
 486 {
 487         struct mlx5_priv *priv = dev->data->dev_private;
 488         struct mlx5_txq_data *txq_data = (*priv->txqs)[idx];
 489         struct mlx5_txq_ctrl *txq_ctrl =
 490                 container_of(txq_data, struct mlx5_txq_ctrl, txq);
 491         struct mlx5_devx_create_sq_attr attr = { 0 };
 492         struct mlx5_txq_obj *tmpl = NULL;
 493         int ret = 0;
 494
 495         assert(txq_data);
 496         assert(!txq_ctrl->obj);
 497         tmpl = rte_calloc_socket(__func__, 1, sizeof(*tmpl), 0,
 498                                  txq_ctrl->socket);
 499         if (!tmpl) {
 500                 DRV_LOG(ERR,
 501                         "port %u Tx queue %u cannot allocate memory resources",
 502                         dev->data->port_id, txq_data->idx);
 503                 rte_errno = ENOMEM;
 504                 goto error;
 505         }
 506         tmpl->type = MLX5_TXQ_OBJ_TYPE_DEVX_HAIRPIN;
 507         tmpl->txq_ctrl = txq_ctrl;
 508         attr.hairpin = 1;
 509         attr.tis_lst_sz = 1;
 510         /* Workaround for hairpin startup */
 511         attr.wq_attr.log_hairpin_num_packets = log2above(32);
 512         /* Workaround for packets larger than 1KB */
 513         attr.wq_attr.log_hairpin_data_sz =
 514                         priv->config.hca_attr.log_max_hairpin_wq_data_sz;
 515         attr.tis_num = priv->sh->tis->id;
 516         tmpl->sq = mlx5_devx_cmd_create_sq(priv->sh->ctx, &attr);
 517         if (!tmpl->sq) {
 518                 DRV_LOG(ERR,
 519                         "port %u tx hairpin queue %u can't create sq object",
 520                         dev->data->port_id, idx);
 521                 rte_errno = errno;
 522                 goto error;
 523         }
 524         DRV_LOG(DEBUG, "port %u sxq %u updated with %p", dev->data->port_id,
 525                 idx, (void *)&tmpl);
 526         rte_atomic32_inc(&tmpl->refcnt);
 527         LIST_INSERT_HEAD(&priv->txqsobj, tmpl, next);
 528         return tmpl;
 529 error:
 530         ret = rte_errno; /* Save rte_errno before cleanup. */
 531         if (tmpl->tis)
 532                 mlx5_devx_cmd_destroy(tmpl->tis);
 533         if (tmpl->sq)
 534                 mlx5_devx_cmd_destroy(tmpl->sq);
 535         rte_errno = ret; /* Restore rte_errno. */
 536         return NULL;
 537 }
 538
 539 /**
 540  * Create the Tx queue Verbs object.
 541  *
 542  * @param dev
 543  *   Pointer to Ethernet device.
 544  * @param idx
 545  *   Queue index in DPDK Tx queue array.
 546  * @param type
 547  *   Type of the Tx queue object to create.
 548  *
 549  * @return
 550  *   The Verbs object initialised, NULL otherwise and rte_errno is set.
 551  */
 552 struct mlx5_txq_obj *
 553 mlx5_txq_obj_new(struct rte_eth_dev *dev, uint16_t idx,
 554                  enum mlx5_txq_obj_type type)
 555 {
 556         struct mlx5_priv *priv = dev->data->dev_private;
 557         struct mlx5_txq_data *txq_data = (*priv->txqs)[idx];
 558         struct mlx5_txq_ctrl *txq_ctrl =
 559                 container_of(txq_data, struct mlx5_txq_ctrl, txq);
 560         struct mlx5_txq_obj tmpl;
 561         struct mlx5_txq_obj *txq_obj = NULL;
 562         union {
 563                 struct ibv_qp_init_attr_ex init;
 564                 struct ibv_cq_init_attr_ex cq;
 565                 struct ibv_qp_attr mod;
 566         } attr;
 567         unsigned int cqe_n;
 568         struct mlx5dv_qp qp = { .comp_mask = MLX5DV_QP_MASK_UAR_MMAP_OFFSET };
 569         struct mlx5dv_cq cq_info;
 570         struct mlx5dv_obj obj;
 571         const int desc = 1 << txq_data->elts_n;
 572         int ret = 0;
 573
 574         if (type == MLX5_TXQ_OBJ_TYPE_DEVX_HAIRPIN)
 575                 return mlx5_txq_obj_hairpin_new(dev, idx);
 576 #ifdef HAVE_IBV_FLOW_DV_SUPPORT
 577         /* If using DevX, need additional mask to read tisn value. */
 578         if (priv->config.devx && !priv->sh->tdn)
 579                 qp.comp_mask |= MLX5DV_QP_MASK_RAW_QP_HANDLES;
 580 #endif
 581         assert(txq_data);
 582         priv->verbs_alloc_ctx.type = MLX5_VERBS_ALLOC_TYPE_TX_QUEUE;
 583         priv->verbs_alloc_ctx.obj = txq_ctrl;
 584         if (mlx5_getenv_int("MLX5_ENABLE_CQE_COMPRESSION")) {
 585                 DRV_LOG(ERR,
 586                         "port %u MLX5_ENABLE_CQE_COMPRESSION must never be set",
 587                         dev->data->port_id);
 588                 rte_errno = EINVAL;
 589                 return NULL;
 590         }
 591         memset(&tmpl, 0, sizeof(struct mlx5_txq_obj));
 592         attr.cq = (struct ibv_cq_init_attr_ex){
 593                 .comp_mask = 0,
 594         };
 595         cqe_n = desc / MLX5_TX_COMP_THRESH +
 596                 1 + MLX5_TX_COMP_THRESH_INLINE_DIV;
 597         tmpl.cq = mlx5_glue->create_cq(priv->sh->ctx, cqe_n, NULL, NULL, 0);
 598         if (tmpl.cq == NULL) {
 599                 DRV_LOG(ERR, "port %u Tx queue %u CQ creation failure",
 600                         dev->data->port_id, idx);
 601                 rte_errno = errno;
 602                 goto error;
 603         }
 604         attr.init = (struct ibv_qp_init_attr_ex){
 605                 /* CQ to be associated with the send queue. */
 606                 .send_cq = tmpl.cq,
 607                 /* CQ to be associated with the receive queue. */
 608                 .recv_cq = tmpl.cq,
 609                 .cap = {
 610                         /* Max number of outstanding WRs. */
 611                         .max_send_wr =
 612                                 ((priv->sh->device_attr.orig_attr.max_qp_wr <
 613                                   desc) ?
 614                                  priv->sh->device_attr.orig_attr.max_qp_wr :
 615                                  desc),
 616                         /*
 617                          * Max number of scatter/gather elements in a WR,
 618                          * must be 1 to prevent libmlx5 from trying to affect
 619                          * too much memory. TX gather is not impacted by the
 620                          * device_attr.max_sge limit and will still work
 621                          * properly.
 622                          */
 623                         .max_send_sge = 1,
 624                 },
 625                 .qp_type = IBV_QPT_RAW_PACKET,
 626                 /*
 627                  * Do *NOT* enable this, completions events are managed per
 628                  * Tx burst.
 629                  */
 630                 .sq_sig_all = 0,
 631                 .pd = priv->sh->pd,
 632                 .comp_mask = IBV_QP_INIT_ATTR_PD,
 633         };
 634         if (txq_data->inlen_send)
 635                 attr.init.cap.max_inline_data = txq_ctrl->max_inline_data;
 636         if (txq_data->tso_en) {
 637                 attr.init.max_tso_header = txq_ctrl->max_tso_header;
 638                 attr.init.comp_mask |= IBV_QP_INIT_ATTR_MAX_TSO_HEADER;
 639         }
 640         tmpl.qp = mlx5_glue->create_qp_ex(priv->sh->ctx, &attr.init);
 641         if (tmpl.qp == NULL) {
 642                 DRV_LOG(ERR, "port %u Tx queue %u QP creation failure",
 643                         dev->data->port_id, idx);
 644                 rte_errno = errno;
 645                 goto error;
 646         }
 647         attr.mod = (struct ibv_qp_attr){
 648                 /* Move the QP to this state. */
 649                 .qp_state = IBV_QPS_INIT,
 650                 /* IB device port number. */
 651                 .port_num = (uint8_t)priv->ibv_port,
 652         };
 653         ret = mlx5_glue->modify_qp(tmpl.qp, &attr.mod,
 654                                    (IBV_QP_STATE | IBV_QP_PORT));
 655         if (ret) {
 656                 DRV_LOG(ERR,
 657                         "port %u Tx queue %u QP state to IBV_QPS_INIT failed",
 658                         dev->data->port_id, idx);
 659                 rte_errno = errno;
 660                 goto error;
 661         }
 662         attr.mod = (struct ibv_qp_attr){
 663                 .qp_state = IBV_QPS_RTR
 664         };
 665         ret = mlx5_glue->modify_qp(tmpl.qp, &attr.mod, IBV_QP_STATE);
 666         if (ret) {
 667                 DRV_LOG(ERR,
 668                         "port %u Tx queue %u QP state to IBV_QPS_RTR failed",
 669                         dev->data->port_id, idx);
 670                 rte_errno = errno;
 671                 goto error;
 672         }
 673         attr.mod.qp_state = IBV_QPS_RTS;
 674         ret = mlx5_glue->modify_qp(tmpl.qp, &attr.mod, IBV_QP_STATE);
 675         if (ret) {
 676                 DRV_LOG(ERR,
 677                         "port %u Tx queue %u QP state to IBV_QPS_RTS failed",
 678                         dev->data->port_id, idx);
 679                 rte_errno = errno;
 680                 goto error;
 681         }
 682         txq_obj = rte_calloc_socket(__func__, 1, sizeof(struct mlx5_txq_obj), 0,
 683                                     txq_ctrl->socket);
 684         if (!txq_obj) {
 685                 DRV_LOG(ERR, "port %u Tx queue %u cannot allocate memory",
 686                         dev->data->port_id, idx);
 687                 rte_errno = ENOMEM;
 688                 goto error;
 689         }
 690         obj.cq.in = tmpl.cq;
 691         obj.cq.out = &cq_info;
 692         obj.qp.in = tmpl.qp;
 693         obj.qp.out = &qp;
 694         ret = mlx5_glue->dv_init_obj(&obj, MLX5DV_OBJ_CQ | MLX5DV_OBJ_QP);
 695         if (ret != 0) {
 696                 rte_errno = errno;
 697                 goto error;
 698         }
 699         if (cq_info.cqe_size != RTE_CACHE_LINE_SIZE) {
 700                 DRV_LOG(ERR,
 701                         "port %u wrong MLX5_CQE_SIZE environment variable"
 702                         " value: it should be set to %u",
 703                         dev->data->port_id, RTE_CACHE_LINE_SIZE);
 704                 rte_errno = EINVAL;
 705                 goto error;
 706         }
 707         txq_data->cqe_n = log2above(cq_info.cqe_cnt);
 708         txq_data->cqe_s = 1 << txq_data->cqe_n;
 709         txq_data->cqe_m = txq_data->cqe_s - 1;
 710         txq_data->qp_num_8s = tmpl.qp->qp_num << 8;
 711         txq_data->wqes = qp.sq.buf;
 712         txq_data->wqe_n = log2above(qp.sq.wqe_cnt);
 713         txq_data->wqe_s = 1 << txq_data->wqe_n;
 714         txq_data->wqe_m = txq_data->wqe_s - 1;
 715         txq_data->wqes_end = txq_data->wqes + txq_data->wqe_s;
 716         txq_data->qp_db = &qp.dbrec[MLX5_SND_DBR];
 717         txq_data->cq_db = cq_info.dbrec;
 718         txq_data->cqes = (volatile struct mlx5_cqe *)cq_info.buf;
 719         txq_data->cq_ci = 0;
 720 #ifndef NDEBUG
 721         txq_data->cq_pi = 0;
 722 #endif
 723         txq_data->wqe_ci = 0;
 724         txq_data->wqe_pi = 0;
 725         txq_data->wqe_comp = 0;
 726         txq_data->wqe_thres = txq_data->wqe_s / MLX5_TX_COMP_THRESH_INLINE_DIV;
 727         txq_data->fcqs = rte_calloc_socket(__func__,
 728                                            txq_data->cqe_s,
 729                                            sizeof(*txq_data->fcqs),
 730                                            RTE_CACHE_LINE_SIZE,
 731                                            txq_ctrl->socket);
 732         if (!txq_data->fcqs) {
 733                 DRV_LOG(ERR, "port %u Tx queue %u cannot allocate memory (FCQ)",
 734                         dev->data->port_id, idx);
 735                 rte_errno = ENOMEM;
 736                 goto error;
 737         }
 738 #ifdef HAVE_IBV_FLOW_DV_SUPPORT
 739         /*
 740          * If using DevX need to query and store TIS transport domain value.
 741          * This is done once per port.
 742          * Will use this value on Rx, when creating matching TIR.
 743          */
 744         if (priv->config.devx && !priv->sh->tdn) {
 745                 ret = mlx5_devx_cmd_qp_query_tis_td(tmpl.qp, qp.tisn,
 746                                                     &priv->sh->tdn);
 747                 if (ret) {
 748                         DRV_LOG(ERR, "Fail to query port %u Tx queue %u QP TIS "
 749                                 "transport domain", dev->data->port_id, idx);
 750                         rte_errno = EINVAL;
 751                         goto error;
 752                 } else {
 753                         DRV_LOG(DEBUG, "port %u Tx queue %u TIS number %d "
 754                                 "transport domain %d", dev->data->port_id,
 755                                 idx, qp.tisn, priv->sh->tdn);
 756                 }
 757         }
 758 #endif
 759         txq_obj->qp = tmpl.qp;
 760         txq_obj->cq = tmpl.cq;
 761         rte_atomic32_inc(&txq_obj->refcnt);
 762         txq_ctrl->bf_reg = qp.bf.reg;
 763         if (qp.comp_mask & MLX5DV_QP_MASK_UAR_MMAP_OFFSET) {
 764                 txq_ctrl->uar_mmap_offset = qp.uar_mmap_offset;
 765                 DRV_LOG(DEBUG, "port %u: uar_mmap_offset 0x%"PRIx64,
 766                         dev->data->port_id, txq_ctrl->uar_mmap_offset);
 767         } else {
 768                 DRV_LOG(ERR,
 769                         "port %u failed to retrieve UAR info, invalid"
 770                         " libmlx5.so",
 771                         dev->data->port_id);
 772                 rte_errno = EINVAL;
 773                 goto error;
 774         }
 775         txq_uar_init(txq_ctrl);
 776         LIST_INSERT_HEAD(&priv->txqsobj, txq_obj, next);
 777         txq_obj->txq_ctrl = txq_ctrl;
 778         priv->verbs_alloc_ctx.type = MLX5_VERBS_ALLOC_TYPE_NONE;
 779         return txq_obj;
 780 error:
 781         ret = rte_errno; /* Save rte_errno before cleanup. */
 782         if (tmpl.cq)
 783                 claim_zero(mlx5_glue->destroy_cq(tmpl.cq));
 784         if (tmpl.qp)
 785                 claim_zero(mlx5_glue->destroy_qp(tmpl.qp));
 786         if (txq_data && txq_data->fcqs)
 787                 rte_free(txq_data->fcqs);
 788         if (txq_obj)
 789                 rte_free(txq_obj);
 790         priv->verbs_alloc_ctx.type = MLX5_VERBS_ALLOC_TYPE_NONE;
 791         rte_errno = ret; /* Restore rte_errno. */
 792         return NULL;
 793 }
 794
 795 /**
 796  * Get an Tx queue Verbs object.
 797  *
 798  * @param dev
 799  *   Pointer to Ethernet device.
 800  * @param idx
 801  *   Queue index in DPDK Tx queue array.
 802  *
 803  * @return
 804  *   The Verbs object if it exists.
 805  */
 806 struct mlx5_txq_obj *
 807 mlx5_txq_obj_get(struct rte_eth_dev *dev, uint16_t idx)
 808 {
 809         struct mlx5_priv *priv = dev->data->dev_private;
 810         struct mlx5_txq_ctrl *txq_ctrl;
 811
 812         if (idx >= priv->txqs_n)
 813                 return NULL;
 814         if (!(*priv->txqs)[idx])
 815                 return NULL;
 816         txq_ctrl = container_of((*priv->txqs)[idx], struct mlx5_txq_ctrl, txq);
 817         if (txq_ctrl->obj)
 818                 rte_atomic32_inc(&txq_ctrl->obj->refcnt);
 819         return txq_ctrl->obj;
 820 }
 821
 822 /**
 823  * Release an Tx verbs queue object.
 824  *
 825  * @param txq_obj
 826  *   Verbs Tx queue object.
 827  *
 828  * @return
 829  *   1 while a reference on it exists, 0 when freed.
 830  */
 831 int
 832 mlx5_txq_obj_release(struct mlx5_txq_obj *txq_obj)
 833 {
 834         assert(txq_obj);
 835         if (rte_atomic32_dec_and_test(&txq_obj->refcnt)) {
 836                 if (txq_obj->type == MLX5_TXQ_OBJ_TYPE_DEVX_HAIRPIN) {
 837                         if (txq_obj->tis)
 838                                 claim_zero(mlx5_devx_cmd_destroy(txq_obj->tis));
 839                 } else {
 840                         claim_zero(mlx5_glue->destroy_qp(txq_obj->qp));
 841                         claim_zero(mlx5_glue->destroy_cq(txq_obj->cq));
 842                                 if (txq_obj->txq_ctrl->txq.fcqs)
 843                                         rte_free(txq_obj->txq_ctrl->txq.fcqs);
 844                 }
 845                 LIST_REMOVE(txq_obj, next);
 846                 rte_free(txq_obj);
 847                 return 0;
 848         }
 849         return 1;
 850 }
 851
 852 /**
 853  * Verify the Verbs Tx queue list is empty
 854  *
 855  * @param dev
 856  *   Pointer to Ethernet device.
 857  *
 858  * @return
 859  *   The number of object not released.
 860  */
 861 int
 862 mlx5_txq_obj_verify(struct rte_eth_dev *dev)
 863 {
 864         struct mlx5_priv *priv = dev->data->dev_private;
 865         int ret = 0;
 866         struct mlx5_txq_obj *txq_obj;
 867
 868         LIST_FOREACH(txq_obj, &priv->txqsobj, next) {
 869                 DRV_LOG(DEBUG, "port %u Verbs Tx queue %u still referenced",
 870                         dev->data->port_id, txq_obj->txq_ctrl->txq.idx);
 871                 ++ret;
 872         }
 873         return ret;
 874 }
 875
 876 /**
 877  * Calculate the total number of WQEBB for Tx queue.
 878  *
 879  * Simplified version of calc_sq_size() in rdma-core.
 880  *
 881  * @param txq_ctrl
 882  *   Pointer to Tx queue control structure.
 883  *
 884  * @return
 885  *   The number of WQEBB.
 886  */
 887 static int
 888 txq_calc_wqebb_cnt(struct mlx5_txq_ctrl *txq_ctrl)
 889 {
 890         unsigned int wqe_size;
 891         const unsigned int desc = 1 << txq_ctrl->txq.elts_n;
 892
 893         wqe_size = MLX5_WQE_CSEG_SIZE +
 894                    MLX5_WQE_ESEG_SIZE +
 895                    MLX5_WSEG_SIZE -
 896                    MLX5_ESEG_MIN_INLINE_SIZE +
 897                    txq_ctrl->max_inline_data;
 898         return rte_align32pow2(wqe_size * desc) / MLX5_WQE_SIZE;
 899 }
 900
 901 /**
 902  * Calculate the maximal inline data size for Tx queue.
 903  *
 904  * @param txq_ctrl
 905  *   Pointer to Tx queue control structure.
 906  *
 907  * @return
 908  *   The maximal inline data size.
 909  */
 910 static unsigned int
 911 txq_calc_inline_max(struct mlx5_txq_ctrl *txq_ctrl)
 912 {
 913         const unsigned int desc = 1 << txq_ctrl->txq.elts_n;
 914         struct mlx5_priv *priv = txq_ctrl->priv;
 915         unsigned int wqe_size;
 916
 917         wqe_size = priv->sh->device_attr.orig_attr.max_qp_wr / desc;
 918         if (!wqe_size)
 919                 return 0;
 920         /*
 921          * This calculation is derived from tthe source of
 922          * mlx5_calc_send_wqe() in rdma_core library.
 923          */
 924         wqe_size = wqe_size * MLX5_WQE_SIZE -
 925                    MLX5_WQE_CSEG_SIZE -
 926                    MLX5_WQE_ESEG_SIZE -
 927                    MLX5_WSEG_SIZE -
 928                    MLX5_WSEG_SIZE +
 929                    MLX5_DSEG_MIN_INLINE_SIZE;
 930         return wqe_size;
 931 }
 932
 933 /**
 934  * Set Tx queue parameters from device configuration.
 935  *
 936  * @param txq_ctrl
 937  *   Pointer to Tx queue control structure.
 938  */
 939 static void
 940 txq_set_params(struct mlx5_txq_ctrl *txq_ctrl)
 941 {
 942         struct mlx5_priv *priv = txq_ctrl->priv;
 943         struct mlx5_dev_config *config = &priv->config;
 944         unsigned int inlen_send; /* Inline data for ordinary SEND.*/
 945         unsigned int inlen_empw; /* Inline data for enhanced MPW. */
 946         unsigned int inlen_mode; /* Minimal required Inline data. */
 947         unsigned int txqs_inline; /* Min Tx queues to enable inline. */
 948         uint64_t dev_txoff = priv->dev_data->dev_conf.txmode.offloads;
 949         bool tso = txq_ctrl->txq.offloads & (DEV_TX_OFFLOAD_TCP_TSO |
 950                                             DEV_TX_OFFLOAD_VXLAN_TNL_TSO |
 951                                             DEV_TX_OFFLOAD_GRE_TNL_TSO |
 952                                             DEV_TX_OFFLOAD_IP_TNL_TSO |
 953                                             DEV_TX_OFFLOAD_UDP_TNL_TSO);
 954         bool vlan_inline;
 955         unsigned int temp;
 956
 957         if (config->txqs_inline == MLX5_ARG_UNSET)
 958                 txqs_inline =
 959 #if defined(RTE_ARCH_ARM64)
 960                 (priv->pci_dev->id.device_id ==
 961                         PCI_DEVICE_ID_MELLANOX_CONNECTX5BF) ?
 962                         MLX5_INLINE_MAX_TXQS_BLUEFIELD :
 963 #endif
 964                         MLX5_INLINE_MAX_TXQS;
 965         else
 966                 txqs_inline = (unsigned int)config->txqs_inline;
 967         inlen_send = (config->txq_inline_max == MLX5_ARG_UNSET) ?
 968                      MLX5_SEND_DEF_INLINE_LEN :
 969                      (unsigned int)config->txq_inline_max;
 970         inlen_empw = (config->txq_inline_mpw == MLX5_ARG_UNSET) ?
 971                      MLX5_EMPW_DEF_INLINE_LEN :
 972                      (unsigned int)config->txq_inline_mpw;
 973         inlen_mode = (config->txq_inline_min == MLX5_ARG_UNSET) ?
 974                      0 : (unsigned int)config->txq_inline_min;
 975         if (config->mps != MLX5_MPW_ENHANCED && config->mps != MLX5_MPW)
 976                 inlen_empw = 0;
 977         /*
 978          * If there is requested minimal amount of data to inline
 979          * we MUST enable inlining. This is a case for ConnectX-4
 980          * which usually requires L2 inlined for correct operating
 981          * and ConnectX-4LX which requires L2-L4 inlined to
 982          * support E-Switch Flows.
 983          */
 984         if (inlen_mode) {
 985                 if (inlen_mode <= MLX5_ESEG_MIN_INLINE_SIZE) {
 986                         /*
 987                          * Optimize minimal inlining for single
 988                          * segment packets to fill one WQEBB
 989                          * without gaps.
 990                          */
 991                         temp = MLX5_ESEG_MIN_INLINE_SIZE;
 992                 } else {
 993                         temp = inlen_mode - MLX5_ESEG_MIN_INLINE_SIZE;
 994                         temp = RTE_ALIGN(temp, MLX5_WSEG_SIZE) +
 995                                MLX5_ESEG_MIN_INLINE_SIZE;
 996                         temp = RTE_MIN(temp, MLX5_SEND_MAX_INLINE_LEN);
 997                 }
 998                 if (temp != inlen_mode) {
 999                         DRV_LOG(INFO,
1000                                 "port %u minimal required inline setting"
1001                                 " aligned from %u to %u",
1002                                 PORT_ID(priv), inlen_mode, temp);
1003                         inlen_mode = temp;
1004                 }
1005         }
1006         /*
1007          * If port is configured to support VLAN insertion and device
1008          * does not support this feature by HW (for NICs before ConnectX-5
1009          * or in case of wqe_vlan_insert flag is not set) we must enable
1010          * data inline on all queues because it is supported by single
1011          * tx_burst routine.
1012          */
1013         txq_ctrl->txq.vlan_en = config->hw_vlan_insert;
1014         vlan_inline = (dev_txoff & DEV_TX_OFFLOAD_VLAN_INSERT) &&
1015                       !config->hw_vlan_insert;
1016         /*
1017          * If there are few Tx queues it is prioritized
1018          * to save CPU cycles and disable data inlining at all.
1019          */
1020         if (inlen_send && priv->txqs_n >= txqs_inline) {
1021                 /*
1022                  * The data sent with ordinal MLX5_OPCODE_SEND
1023                  * may be inlined in Ethernet Segment, align the
1024                  * length accordingly to fit entire WQEBBs.
1025                  */
1026                 temp = RTE_MAX(inlen_send,
1027                                MLX5_ESEG_MIN_INLINE_SIZE + MLX5_WQE_DSEG_SIZE);
1028                 temp -= MLX5_ESEG_MIN_INLINE_SIZE + MLX5_WQE_DSEG_SIZE;
1029                 temp = RTE_ALIGN(temp, MLX5_WQE_SIZE);
1030                 temp += MLX5_ESEG_MIN_INLINE_SIZE + MLX5_WQE_DSEG_SIZE;
1031                 temp = RTE_MIN(temp, MLX5_WQE_SIZE_MAX +
1032                                      MLX5_ESEG_MIN_INLINE_SIZE -
1033                                      MLX5_WQE_CSEG_SIZE -
1034                                      MLX5_WQE_ESEG_SIZE -
1035                                      MLX5_WQE_DSEG_SIZE * 2);
1036                 temp = RTE_MIN(temp, MLX5_SEND_MAX_INLINE_LEN);
1037                 temp = RTE_MAX(temp, inlen_mode);
1038                 if (temp != inlen_send) {
1039                         DRV_LOG(INFO,
1040                                 "port %u ordinary send inline setting"
1041                                 " aligned from %u to %u",
1042                                 PORT_ID(priv), inlen_send, temp);
1043                         inlen_send = temp;
1044                 }
1045                 /*
1046                  * Not aligned to cache lines, but to WQEs.
1047                  * First bytes of data (initial alignment)
1048                  * is going to be copied explicitly at the
1049                  * beginning of inlining buffer in Ethernet
1050                  * Segment.
1051                  */
1052                 assert(inlen_send >= MLX5_ESEG_MIN_INLINE_SIZE);
1053                 assert(inlen_send <= MLX5_WQE_SIZE_MAX +
1054                                      MLX5_ESEG_MIN_INLINE_SIZE -
1055                                      MLX5_WQE_CSEG_SIZE -
1056                                      MLX5_WQE_ESEG_SIZE -
1057                                      MLX5_WQE_DSEG_SIZE * 2);
1058         } else if (inlen_mode) {
1059                 /*
1060                  * If minimal inlining is requested we must
1061                  * enable inlining in general, despite the
1062                  * number of configured queues. Ignore the
1063                  * txq_inline_max devarg, this is not
1064                  * full-featured inline.
1065                  */
1066                 inlen_send = inlen_mode;
1067                 inlen_empw = 0;
1068         } else if (vlan_inline) {
1069                 /*
1070                  * Hardware does not report offload for
1071                  * VLAN insertion, we must enable data inline
1072                  * to implement feature by software.
1073                  */
1074                 inlen_send = MLX5_ESEG_MIN_INLINE_SIZE;
1075                 inlen_empw = 0;
1076         } else {
1077                 inlen_send = 0;
1078                 inlen_empw = 0;
1079         }
1080         txq_ctrl->txq.inlen_send = inlen_send;
1081         txq_ctrl->txq.inlen_mode = inlen_mode;
1082         txq_ctrl->txq.inlen_empw = 0;
1083         if (inlen_send && inlen_empw && priv->txqs_n >= txqs_inline) {
1084                 /*
1085                  * The data sent with MLX5_OPCODE_ENHANCED_MPSW
1086                  * may be inlined in Data Segment, align the
1087                  * length accordingly to fit entire WQEBBs.
1088                  */
1089                 temp = RTE_MAX(inlen_empw,
1090                                MLX5_WQE_SIZE + MLX5_DSEG_MIN_INLINE_SIZE);
1091                 temp -= MLX5_DSEG_MIN_INLINE_SIZE;
1092                 temp = RTE_ALIGN(temp, MLX5_WQE_SIZE);
1093                 temp += MLX5_DSEG_MIN_INLINE_SIZE;
1094                 temp = RTE_MIN(temp, MLX5_WQE_SIZE_MAX +
1095                                      MLX5_DSEG_MIN_INLINE_SIZE -
1096                                      MLX5_WQE_CSEG_SIZE -
1097                                      MLX5_WQE_ESEG_SIZE -
1098                                      MLX5_WQE_DSEG_SIZE);
1099                 temp = RTE_MIN(temp, MLX5_EMPW_MAX_INLINE_LEN);
1100                 if (temp != inlen_empw) {
1101                         DRV_LOG(INFO,
1102                                 "port %u enhanced empw inline setting"
1103                                 " aligned from %u to %u",
1104                                 PORT_ID(priv), inlen_empw, temp);
1105                         inlen_empw = temp;
1106                 }
1107                 assert(inlen_empw >= MLX5_ESEG_MIN_INLINE_SIZE);
1108                 assert(inlen_empw <= MLX5_WQE_SIZE_MAX +
1109                                      MLX5_DSEG_MIN_INLINE_SIZE -
1110                                      MLX5_WQE_CSEG_SIZE -
1111                                      MLX5_WQE_ESEG_SIZE -
1112                                      MLX5_WQE_DSEG_SIZE);
1113                 txq_ctrl->txq.inlen_empw = inlen_empw;
1114         }
1115         txq_ctrl->max_inline_data = RTE_MAX(inlen_send, inlen_empw);
1116         if (tso) {
1117                 txq_ctrl->max_tso_header = MLX5_MAX_TSO_HEADER;
1118                 txq_ctrl->max_inline_data = RTE_MAX(txq_ctrl->max_inline_data,
1119                                                     MLX5_MAX_TSO_HEADER);
1120                 txq_ctrl->txq.tso_en = 1;
1121         }
1122         txq_ctrl->txq.tunnel_en = config->tunnel_en | config->swp;
1123         txq_ctrl->txq.swp_en = ((DEV_TX_OFFLOAD_IP_TNL_TSO |
1124                                  DEV_TX_OFFLOAD_UDP_TNL_TSO |
1125                                  DEV_TX_OFFLOAD_OUTER_IPV4_CKSUM) &
1126                                 txq_ctrl->txq.offloads) && config->swp;
1127 }
1128
1129 /**
1130  * Adjust Tx queue data inline parameters for large queue sizes.
1131  * The data inline feature requires multiple WQEs to fit the packets,
1132  * and if the large amount of Tx descriptors is requested by application
1133  * the total WQE amount may exceed the hardware capabilities. If the
1134  * default inline setting are used we can try to adjust these ones and
1135  * meet the hardware requirements and not exceed the queue size.
1136  *
1137  * @param txq_ctrl
1138  *   Pointer to Tx queue control structure.
1139  *
1140  * @return
1141  *   Zero on success, otherwise the parameters can not be adjusted.
1142  */
1143 static int
1144 txq_adjust_params(struct mlx5_txq_ctrl *txq_ctrl)
1145 {
1146         struct mlx5_priv *priv = txq_ctrl->priv;
1147         struct mlx5_dev_config *config = &priv->config;
1148         unsigned int max_inline;
1149
1150         max_inline = txq_calc_inline_max(txq_ctrl);
1151         if (!txq_ctrl->txq.inlen_send) {
1152                 /*
1153                  * Inline data feature is not engaged at all.
1154                  * There is nothing to adjust.
1155                  */
1156                 return 0;
1157         }
1158         if (txq_ctrl->max_inline_data <= max_inline) {
1159                 /*
1160                  * The requested inline data length does not
1161                  * exceed queue capabilities.
1162                  */
1163                 return 0;
1164         }
1165         if (txq_ctrl->txq.inlen_mode > max_inline) {
1166                 DRV_LOG(ERR,
1167                         "minimal data inline requirements (%u) are not"
1168                         " satisfied (%u) on port %u, try the smaller"
1169                         " Tx queue size (%d)",
1170                         txq_ctrl->txq.inlen_mode, max_inline,
1171                         priv->dev_data->port_id,
1172                         priv->sh->device_attr.orig_attr.max_qp_wr);
1173                 goto error;
1174         }
1175         if (txq_ctrl->txq.inlen_send > max_inline &&
1176             config->txq_inline_max != MLX5_ARG_UNSET &&
1177             config->txq_inline_max > (int)max_inline) {
1178                 DRV_LOG(ERR,
1179                         "txq_inline_max requirements (%u) are not"
1180                         " satisfied (%u) on port %u, try the smaller"
1181                         " Tx queue size (%d)",
1182                         txq_ctrl->txq.inlen_send, max_inline,
1183                         priv->dev_data->port_id,
1184                         priv->sh->device_attr.orig_attr.max_qp_wr);
1185                 goto error;
1186         }
1187         if (txq_ctrl->txq.inlen_empw > max_inline &&
1188             config->txq_inline_mpw != MLX5_ARG_UNSET &&
1189             config->txq_inline_mpw > (int)max_inline) {
1190                 DRV_LOG(ERR,
1191                         "txq_inline_mpw requirements (%u) are not"
1192                         " satisfied (%u) on port %u, try the smaller"
1193                         " Tx queue size (%d)",
1194                         txq_ctrl->txq.inlen_empw, max_inline,
1195                         priv->dev_data->port_id,
1196                         priv->sh->device_attr.orig_attr.max_qp_wr);
1197                 goto error;
1198         }
1199         if (txq_ctrl->txq.tso_en && max_inline < MLX5_MAX_TSO_HEADER) {
1200                 DRV_LOG(ERR,
1201                         "tso header inline requirements (%u) are not"
1202                         " satisfied (%u) on port %u, try the smaller"
1203                         " Tx queue size (%d)",
1204                         MLX5_MAX_TSO_HEADER, max_inline,
1205                         priv->dev_data->port_id,
1206                         priv->sh->device_attr.orig_attr.max_qp_wr);
1207                 goto error;
1208         }
1209         if (txq_ctrl->txq.inlen_send > max_inline) {
1210                 DRV_LOG(WARNING,
1211                         "adjust txq_inline_max (%u->%u)"
1212                         " due to large Tx queue on port %u",
1213                         txq_ctrl->txq.inlen_send, max_inline,
1214                         priv->dev_data->port_id);
1215                 txq_ctrl->txq.inlen_send = max_inline;
1216         }
1217         if (txq_ctrl->txq.inlen_empw > max_inline) {
1218                 DRV_LOG(WARNING,
1219                         "adjust txq_inline_mpw (%u->%u)"
1220                         "due to large Tx queue on port %u",
1221                         txq_ctrl->txq.inlen_empw, max_inline,
1222                         priv->dev_data->port_id);
1223                 txq_ctrl->txq.inlen_empw = max_inline;
1224         }
1225         txq_ctrl->max_inline_data = RTE_MAX(txq_ctrl->txq.inlen_send,
1226                                             txq_ctrl->txq.inlen_empw);
1227         assert(txq_ctrl->max_inline_data <= max_inline);
1228         assert(txq_ctrl->txq.inlen_mode <= max_inline);
1229         assert(txq_ctrl->txq.inlen_mode <= txq_ctrl->txq.inlen_send);
1230         assert(txq_ctrl->txq.inlen_mode <= txq_ctrl->txq.inlen_empw ||
1231                !txq_ctrl->txq.inlen_empw);
1232         return 0;
1233 error:
1234         rte_errno = ENOMEM;
1235         return -ENOMEM;
1236 }
1237
1238 /**
1239  * Create a DPDK Tx queue.
1240  *
1241  * @param dev
1242  *   Pointer to Ethernet device.
1243  * @param idx
1244  *   TX queue index.
1245  * @param desc
1246  *   Number of descriptors to configure in queue.
1247  * @param socket
1248  *   NUMA socket on which memory must be allocated.
1249  * @param[in] conf
1250  *  Thresholds parameters.
1251  *
1252  * @return
1253  *   A DPDK queue object on success, NULL otherwise and rte_errno is set.
1254  */
1255 struct mlx5_txq_ctrl *
1256 mlx5_txq_new(struct rte_eth_dev *dev, uint16_t idx, uint16_t desc,
1257              unsigned int socket, const struct rte_eth_txconf *conf)
1258 {
1259         struct mlx5_priv *priv = dev->data->dev_private;
1260         struct mlx5_txq_ctrl *tmpl;
1261
1262         tmpl = rte_calloc_socket("TXQ", 1,
1263                                  sizeof(*tmpl) +
1264                                  desc * sizeof(struct rte_mbuf *),
1265                                  0, socket);
1266         if (!tmpl) {
1267                 rte_errno = ENOMEM;
1268                 return NULL;
1269         }
1270         if (mlx5_mr_btree_init(&tmpl->txq.mr_ctrl.cache_bh,
1271                                MLX5_MR_BTREE_CACHE_N, socket)) {
1272                 /* rte_errno is already set. */
1273                 goto error;
1274         }
1275         /* Save pointer of global generation number to check memory event. */
1276         tmpl->txq.mr_ctrl.dev_gen_ptr = &priv->sh->mr.dev_gen;
1277         assert(desc > MLX5_TX_COMP_THRESH);
1278         tmpl->txq.offloads = conf->offloads |
1279                              dev->data->dev_conf.txmode.offloads;
1280         tmpl->priv = priv;
1281         tmpl->socket = socket;
1282         tmpl->txq.elts_n = log2above(desc);
1283         tmpl->txq.elts_s = desc;
1284         tmpl->txq.elts_m = desc - 1;
1285         tmpl->txq.port_id = dev->data->port_id;
1286         tmpl->txq.idx = idx;
1287         txq_set_params(tmpl);
1288         if (txq_adjust_params(tmpl))
1289                 goto error;
1290         if (txq_calc_wqebb_cnt(tmpl) >
1291             priv->sh->device_attr.orig_attr.max_qp_wr) {
1292                 DRV_LOG(ERR,
1293                         "port %u Tx WQEBB count (%d) exceeds the limit (%d),"
1294                         " try smaller queue size",
1295                         dev->data->port_id, txq_calc_wqebb_cnt(tmpl),
1296                         priv->sh->device_attr.orig_attr.max_qp_wr);
1297                 rte_errno = ENOMEM;
1298                 goto error;
1299         }
1300         rte_atomic32_inc(&tmpl->refcnt);
1301         tmpl->type = MLX5_TXQ_TYPE_STANDARD;
1302         LIST_INSERT_HEAD(&priv->txqsctrl, tmpl, next);
1303         return tmpl;
1304 error:
1305         rte_free(tmpl);
1306         return NULL;
1307 }
1308
1309 /**
1310  * Create a DPDK Tx hairpin queue.
1311  *
1312  * @param dev
1313  *   Pointer to Ethernet device.
1314  * @param idx
1315  *   TX queue index.
1316  * @param desc
1317  *   Number of descriptors to configure in queue.
1318  * @param hairpin_conf
1319  *  The hairpin configuration.
1320  *
1321  * @return
1322  *   A DPDK queue object on success, NULL otherwise and rte_errno is set.
1323  */
1324 struct mlx5_txq_ctrl *
1325 mlx5_txq_hairpin_new(struct rte_eth_dev *dev, uint16_t idx, uint16_t desc,
1326                      const struct rte_eth_hairpin_conf *hairpin_conf)
1327 {
1328         struct mlx5_priv *priv = dev->data->dev_private;
1329         struct mlx5_txq_ctrl *tmpl;
1330
1331         tmpl = rte_calloc_socket("TXQ", 1,
1332                                  sizeof(*tmpl), 0, SOCKET_ID_ANY);
1333         if (!tmpl) {
1334                 rte_errno = ENOMEM;
1335                 return NULL;
1336         }
1337         tmpl->priv = priv;
1338         tmpl->socket = SOCKET_ID_ANY;
1339         tmpl->txq.elts_n = log2above(desc);
1340         tmpl->txq.port_id = dev->data->port_id;
1341         tmpl->txq.idx = idx;
1342         tmpl->hairpin_conf = *hairpin_conf;
1343         tmpl->type = MLX5_TXQ_TYPE_HAIRPIN;
1344         rte_atomic32_inc(&tmpl->refcnt);
1345         LIST_INSERT_HEAD(&priv->txqsctrl, tmpl, next);
1346         return tmpl;
1347 }
1348
1349 /**
1350  * Get a Tx queue.
1351  *
1352  * @param dev
1353  *   Pointer to Ethernet device.
1354  * @param idx
1355  *   TX queue index.
1356  *
1357  * @return
1358  *   A pointer to the queue if it exists.
1359  */
1360 struct mlx5_txq_ctrl *
1361 mlx5_txq_get(struct rte_eth_dev *dev, uint16_t idx)
1362 {
1363         struct mlx5_priv *priv = dev->data->dev_private;
1364         struct mlx5_txq_ctrl *ctrl = NULL;
1365
1366         if ((*priv->txqs)[idx]) {
1367                 ctrl = container_of((*priv->txqs)[idx], struct mlx5_txq_ctrl,
1368                                     txq);
1369                 mlx5_txq_obj_get(dev, idx);
1370                 rte_atomic32_inc(&ctrl->refcnt);
1371         }
1372         return ctrl;
1373 }
1374
1375 /**
1376  * Release a Tx queue.
1377  *
1378  * @param dev
1379  *   Pointer to Ethernet device.
1380  * @param idx
1381  *   TX queue index.
1382  *
1383  * @return
1384  *   1 while a reference on it exists, 0 when freed.
1385  */
1386 int
1387 mlx5_txq_release(struct rte_eth_dev *dev, uint16_t idx)
1388 {
1389         struct mlx5_priv *priv = dev->data->dev_private;
1390         struct mlx5_txq_ctrl *txq;
1391
1392         if (!(*priv->txqs)[idx])
1393                 return 0;
1394         txq = container_of((*priv->txqs)[idx], struct mlx5_txq_ctrl, txq);
1395         if (txq->obj && !mlx5_txq_obj_release(txq->obj))
1396                 txq->obj = NULL;
1397         if (rte_atomic32_dec_and_test(&txq->refcnt)) {
1398                 txq_free_elts(txq);
1399                 mlx5_mr_btree_free(&txq->txq.mr_ctrl.cache_bh);
1400                 LIST_REMOVE(txq, next);
1401                 rte_free(txq);
1402                 (*priv->txqs)[idx] = NULL;
1403                 return 0;
1404         }
1405         return 1;
1406 }
1407
1408 /**
1409  * Verify if the queue can be released.
1410  *
1411  * @param dev
1412  *   Pointer to Ethernet device.
1413  * @param idx
1414  *   TX queue index.
1415  *
1416  * @return
1417  *   1 if the queue can be released.
1418  */
1419 int
1420 mlx5_txq_releasable(struct rte_eth_dev *dev, uint16_t idx)
1421 {
1422         struct mlx5_priv *priv = dev->data->dev_private;
1423         struct mlx5_txq_ctrl *txq;
1424
1425         if (!(*priv->txqs)[idx])
1426                 return -1;
1427         txq = container_of((*priv->txqs)[idx], struct mlx5_txq_ctrl, txq);
1428         return (rte_atomic32_read(&txq->refcnt) == 1);
1429 }
1430
1431 /**
1432  * Verify the Tx Queue list is empty
1433  *
1434  * @param dev
1435  *   Pointer to Ethernet device.
1436  *
1437  * @return
1438  *   The number of object not released.
1439  */
1440 int
1441 mlx5_txq_verify(struct rte_eth_dev *dev)
1442 {
1443         struct mlx5_priv *priv = dev->data->dev_private;
1444         struct mlx5_txq_ctrl *txq_ctrl;
1445         int ret = 0;
1446
1447         LIST_FOREACH(txq_ctrl, &priv->txqsctrl, next) {
1448                 DRV_LOG(DEBUG, "port %u Tx queue %u still referenced",
1449                         dev->data->port_id, txq_ctrl->txq.idx);
1450                 ++ret;
1451         }
1452         return ret;
1453 }