drivers/net/mlx5/mlx5_txq.c

   1 /*-
   2  *   BSD LICENSE
   3  *
   4  *   Copyright 2015 6WIND S.A.
   5  *   Copyright 2015 Mellanox.
   6  *
   7  *   Redistribution and use in source and binary forms, with or without
   8  *   modification, are permitted provided that the following conditions
   9  *   are met:
  10  *
  11  *     * Redistributions of source code must retain the above copyright
  12  *       notice, this list of conditions and the following disclaimer.
  13  *     * Redistributions in binary form must reproduce the above copyright
  14  *       notice, this list of conditions and the following disclaimer in
  15  *       the documentation and/or other materials provided with the
  16  *       distribution.
  17  *     * Neither the name of 6WIND S.A. nor the names of its
  18  *       contributors may be used to endorse or promote products derived
  19  *       from this software without specific prior written permission.
  20  *
  21  *   THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS
  22  *   "AS IS" AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT
  23  *   LIMITED TO, THE IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR
  24  *   A PARTICULAR PURPOSE ARE DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT
  25  *   OWNER OR CONTRIBUTORS BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL,
  26  *   SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT
  27  *   LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF USE,
  28  *   DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON ANY
  29  *   THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT
  30  *   (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE
  31  *   OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
  32  */
  33
  34 #include <stddef.h>
  35 #include <assert.h>
  36 #include <errno.h>
  37 #include <string.h>
  38 #include <stdint.h>
  39 #include <unistd.h>
  40 #include <sys/mman.h>
  41
  42 /* Verbs header. */
  43 /* ISO C doesn't support unnamed structs/unions, disabling -pedantic. */
  44 #ifdef PEDANTIC
  45 #pragma GCC diagnostic ignored "-Wpedantic"
  46 #endif
  47 #include <infiniband/verbs.h>
  48 #ifdef PEDANTIC
  49 #pragma GCC diagnostic error "-Wpedantic"
  50 #endif
  51
  52 #include <rte_mbuf.h>
  53 #include <rte_malloc.h>
  54 #include <rte_ethdev_driver.h>
  55 #include <rte_common.h>
  56
  57 #include "mlx5_utils.h"
  58 #include "mlx5_defs.h"
  59 #include "mlx5.h"
  60 #include "mlx5_rxtx.h"
  61 #include "mlx5_autoconf.h"
  62
  63 /**
  64  * Allocate TX queue elements.
  65  *
  66  * @param txq_ctrl
  67  *   Pointer to TX queue structure.
  68  */
  69 void
  70 txq_alloc_elts(struct mlx5_txq_ctrl *txq_ctrl)
  71 {
  72         const unsigned int elts_n = 1 << txq_ctrl->txq.elts_n;
  73         unsigned int i;
  74
  75         for (i = 0; (i != elts_n); ++i)
  76                 (*txq_ctrl->txq.elts)[i] = NULL;
  77         DEBUG("%p: allocated and configured %u WRs", (void *)txq_ctrl, elts_n);
  78         txq_ctrl->txq.elts_head = 0;
  79         txq_ctrl->txq.elts_tail = 0;
  80         txq_ctrl->txq.elts_comp = 0;
  81 }
  82
  83 /**
  84  * Free TX queue elements.
  85  *
  86  * @param txq_ctrl
  87  *   Pointer to TX queue structure.
  88  */
  89 static void
  90 txq_free_elts(struct mlx5_txq_ctrl *txq_ctrl)
  91 {
  92         const uint16_t elts_n = 1 << txq_ctrl->txq.elts_n;
  93         const uint16_t elts_m = elts_n - 1;
  94         uint16_t elts_head = txq_ctrl->txq.elts_head;
  95         uint16_t elts_tail = txq_ctrl->txq.elts_tail;
  96         struct rte_mbuf *(*elts)[elts_n] = txq_ctrl->txq.elts;
  97
  98         DEBUG("%p: freeing WRs", (void *)txq_ctrl);
  99         txq_ctrl->txq.elts_head = 0;
 100         txq_ctrl->txq.elts_tail = 0;
 101         txq_ctrl->txq.elts_comp = 0;
 102
 103         while (elts_tail != elts_head) {
 104                 struct rte_mbuf *elt = (*elts)[elts_tail & elts_m];
 105
 106                 assert(elt != NULL);
 107                 rte_pktmbuf_free_seg(elt);
 108 #ifndef NDEBUG
 109                 /* Poisoning. */
 110                 memset(&(*elts)[elts_tail & elts_m],
 111                        0x77,
 112                        sizeof((*elts)[elts_tail & elts_m]));
 113 #endif
 114                 ++elts_tail;
 115         }
 116 }
 117
 118 /**
 119  * Returns the per-port supported offloads.
 120  *
 121  * @param priv
 122  *   Pointer to private structure.
 123  *
 124  * @return
 125  *   Supported Tx offloads.
 126  */
 127 uint64_t
 128 mlx5_priv_get_tx_port_offloads(struct priv *priv)
 129 {
 130         uint64_t offloads = (DEV_TX_OFFLOAD_MULTI_SEGS |
 131                              DEV_TX_OFFLOAD_VLAN_INSERT);
 132         struct mlx5_dev_config *config = &priv->config;
 133
 134         if (config->hw_csum)
 135                 offloads |= (DEV_TX_OFFLOAD_IPV4_CKSUM |
 136                              DEV_TX_OFFLOAD_UDP_CKSUM |
 137                              DEV_TX_OFFLOAD_TCP_CKSUM);
 138         if (config->tso)
 139                 offloads |= DEV_TX_OFFLOAD_TCP_TSO;
 140         if (config->tunnel_en) {
 141                 if (config->hw_csum)
 142                         offloads |= DEV_TX_OFFLOAD_OUTER_IPV4_CKSUM;
 143                 if (config->tso)
 144                         offloads |= (DEV_TX_OFFLOAD_VXLAN_TNL_TSO |
 145                                      DEV_TX_OFFLOAD_GRE_TNL_TSO);
 146         }
 147         return offloads;
 148 }
 149
 150 /**
 151  * Checks if the per-queue offload configuration is valid.
 152  *
 153  * @param priv
 154  *   Pointer to private structure.
 155  * @param offloads
 156  *   Per-queue offloads configuration.
 157  *
 158  * @return
 159  *   1 if the configuration is valid, 0 otherwise.
 160  */
 161 static int
 162 priv_is_tx_queue_offloads_allowed(struct priv *priv, uint64_t offloads)
 163 {
 164         uint64_t port_offloads = priv->dev->data->dev_conf.txmode.offloads;
 165         uint64_t port_supp_offloads = mlx5_priv_get_tx_port_offloads(priv);
 166
 167         /* There are no Tx offloads which are per queue. */
 168         if ((offloads & port_supp_offloads) != offloads)
 169                 return 0;
 170         if ((port_offloads ^ offloads) & port_supp_offloads)
 171                 return 0;
 172         return 1;
 173 }
 174
 175 /**
 176  * DPDK callback to configure a TX queue.
 177  *
 178  * @param dev
 179  *   Pointer to Ethernet device structure.
 180  * @param idx
 181  *   TX queue index.
 182  * @param desc
 183  *   Number of descriptors to configure in queue.
 184  * @param socket
 185  *   NUMA socket on which memory must be allocated.
 186  * @param[in] conf
 187  *   Thresholds parameters.
 188  *
 189  * @return
 190  *   0 on success, negative errno value on failure.
 191  */
 192 int
 193 mlx5_tx_queue_setup(struct rte_eth_dev *dev, uint16_t idx, uint16_t desc,
 194                     unsigned int socket, const struct rte_eth_txconf *conf)
 195 {
 196         struct priv *priv = dev->data->dev_private;
 197         struct mlx5_txq_data *txq = (*priv->txqs)[idx];
 198         struct mlx5_txq_ctrl *txq_ctrl =
 199                 container_of(txq, struct mlx5_txq_ctrl, txq);
 200         int ret = 0;
 201
 202         priv_lock(priv);
 203         /*
 204          * Don't verify port offloads for application which
 205          * use the old API.
 206          */
 207         if (!!(conf->txq_flags & ETH_TXQ_FLAGS_IGNORE) &&
 208             !priv_is_tx_queue_offloads_allowed(priv, conf->offloads)) {
 209                 ret = ENOTSUP;
 210                 ERROR("%p: Tx queue offloads 0x%" PRIx64 " don't match port "
 211                       "offloads 0x%" PRIx64 " or supported offloads 0x%" PRIx64,
 212                       (void *)dev, conf->offloads,
 213                       dev->data->dev_conf.txmode.offloads,
 214                       mlx5_priv_get_tx_port_offloads(priv));
 215                 goto out;
 216         }
 217         if (desc <= MLX5_TX_COMP_THRESH) {
 218                 WARN("%p: number of descriptors requested for TX queue %u"
 219                      " must be higher than MLX5_TX_COMP_THRESH, using"
 220                      " %u instead of %u",
 221                      (void *)dev, idx, MLX5_TX_COMP_THRESH + 1, desc);
 222                 desc = MLX5_TX_COMP_THRESH + 1;
 223         }
 224         if (!rte_is_power_of_2(desc)) {
 225                 desc = 1 << log2above(desc);
 226                 WARN("%p: increased number of descriptors in TX queue %u"
 227                      " to the next power of two (%d)",
 228                      (void *)dev, idx, desc);
 229         }
 230         DEBUG("%p: configuring queue %u for %u descriptors",
 231               (void *)dev, idx, desc);
 232         if (idx >= priv->txqs_n) {
 233                 ERROR("%p: queue index out of range (%u >= %u)",
 234                       (void *)dev, idx, priv->txqs_n);
 235                 priv_unlock(priv);
 236                 return -EOVERFLOW;
 237         }
 238         if (!mlx5_priv_txq_releasable(priv, idx)) {
 239                 ret = EBUSY;
 240                 ERROR("%p: unable to release queue index %u",
 241                       (void *)dev, idx);
 242                 goto out;
 243         }
 244         mlx5_priv_txq_release(priv, idx);
 245         txq_ctrl = mlx5_priv_txq_new(priv, idx, desc, socket, conf);
 246         if (!txq_ctrl) {
 247                 ERROR("%p: unable to allocate queue index %u",
 248                       (void *)dev, idx);
 249                 ret = ENOMEM;
 250                 goto out;
 251         }
 252         DEBUG("%p: adding TX queue %p to list",
 253               (void *)dev, (void *)txq_ctrl);
 254         (*priv->txqs)[idx] = &txq_ctrl->txq;
 255 out:
 256         priv_unlock(priv);
 257         return -ret;
 258 }
 259
 260 /**
 261  * DPDK callback to release a TX queue.
 262  *
 263  * @param dpdk_txq
 264  *   Generic TX queue pointer.
 265  */
 266 void
 267 mlx5_tx_queue_release(void *dpdk_txq)
 268 {
 269         struct mlx5_txq_data *txq = (struct mlx5_txq_data *)dpdk_txq;
 270         struct mlx5_txq_ctrl *txq_ctrl;
 271         struct priv *priv;
 272         unsigned int i;
 273
 274         if (txq == NULL)
 275                 return;
 276         txq_ctrl = container_of(txq, struct mlx5_txq_ctrl, txq);
 277         priv = txq_ctrl->priv;
 278         priv_lock(priv);
 279         for (i = 0; (i != priv->txqs_n); ++i)
 280                 if ((*priv->txqs)[i] == txq) {
 281                         DEBUG("%p: removing TX queue %p from list",
 282                               (void *)priv->dev, (void *)txq_ctrl);
 283                         mlx5_priv_txq_release(priv, i);
 284                         break;
 285                 }
 286         priv_unlock(priv);
 287 }
 288
 289
 290 /**
 291  * Map locally UAR used in Tx queues for BlueFlame doorbell.
 292  *
 293  * @param[in] priv
 294  *   Pointer to private structure.
 295  * @param fd
 296  *   Verbs file descriptor to map UAR pages.
 297  *
 298  * @return
 299  *   0 on success, errno value on failure.
 300  */
 301 int
 302 priv_tx_uar_remap(struct priv *priv, int fd)
 303 {
 304         unsigned int i, j;
 305         uintptr_t pages[priv->txqs_n];
 306         unsigned int pages_n = 0;
 307         uintptr_t uar_va;
 308         void *addr;
 309         struct mlx5_txq_data *txq;
 310         struct mlx5_txq_ctrl *txq_ctrl;
 311         int already_mapped;
 312         size_t page_size = sysconf(_SC_PAGESIZE);
 313
 314         memset(pages, 0, priv->txqs_n * sizeof(uintptr_t));
 315         /*
 316          * As rdma-core, UARs are mapped in size of OS page size.
 317          * Use aligned address to avoid duplicate mmap.
 318          * Ref to libmlx5 function: mlx5_init_context()
 319          */
 320         for (i = 0; i != priv->txqs_n; ++i) {
 321                 txq = (*priv->txqs)[i];
 322                 txq_ctrl = container_of(txq, struct mlx5_txq_ctrl, txq);
 323                 uar_va = (uintptr_t)txq_ctrl->txq.bf_reg;
 324                 uar_va = RTE_ALIGN_FLOOR(uar_va, page_size);
 325                 already_mapped = 0;
 326                 for (j = 0; j != pages_n; ++j) {
 327                         if (pages[j] == uar_va) {
 328                                 already_mapped = 1;
 329                                 break;
 330                         }
 331                 }
 332                 if (already_mapped)
 333                         continue;
 334                 pages[pages_n++] = uar_va;
 335                 addr = mmap((void *)uar_va, page_size,
 336                             PROT_WRITE, MAP_FIXED | MAP_SHARED, fd,
 337                             txq_ctrl->uar_mmap_offset);
 338                 if (addr != (void *)uar_va) {
 339                         ERROR("call to mmap failed on UAR for txq %d\n", i);
 340                         return -1;
 341                 }
 342         }
 343         return 0;
 344 }
 345
 346 /**
 347  * Check if the burst function is using eMPW.
 348  *
 349  * @param tx_pkt_burst
 350  *   Tx burst function pointer.
 351  *
 352  * @return
 353  *   1 if the burst function is using eMPW, 0 otherwise.
 354  */
 355 static int
 356 is_empw_burst_func(eth_tx_burst_t tx_pkt_burst)
 357 {
 358         if (tx_pkt_burst == mlx5_tx_burst_raw_vec ||
 359             tx_pkt_burst == mlx5_tx_burst_vec ||
 360             tx_pkt_burst == mlx5_tx_burst_empw)
 361                 return 1;
 362         return 0;
 363 }
 364
 365 /**
 366  * Create the Tx queue Verbs object.
 367  *
 368  * @param priv
 369  *   Pointer to private structure.
 370  * @param idx
 371  *   Queue index in DPDK Rx queue array
 372  *
 373  * @return
 374  *   The Verbs object initialised if it can be created.
 375  */
 376 struct mlx5_txq_ibv*
 377 mlx5_priv_txq_ibv_new(struct priv *priv, uint16_t idx)
 378 {
 379         struct mlx5_txq_data *txq_data = (*priv->txqs)[idx];
 380         struct mlx5_txq_ctrl *txq_ctrl =
 381                 container_of(txq_data, struct mlx5_txq_ctrl, txq);
 382         struct mlx5_txq_ibv tmpl;
 383         struct mlx5_txq_ibv *txq_ibv;
 384         union {
 385                 struct ibv_qp_init_attr_ex init;
 386                 struct ibv_cq_init_attr_ex cq;
 387                 struct ibv_qp_attr mod;
 388                 struct ibv_cq_ex cq_attr;
 389         } attr;
 390         unsigned int cqe_n;
 391         struct mlx5dv_qp qp = { .comp_mask = MLX5DV_QP_MASK_UAR_MMAP_OFFSET };
 392         struct mlx5dv_cq cq_info;
 393         struct mlx5dv_obj obj;
 394         const int desc = 1 << txq_data->elts_n;
 395         eth_tx_burst_t tx_pkt_burst = priv_select_tx_function(priv, priv->dev);
 396         int ret = 0;
 397
 398         assert(txq_data);
 399         if (mlx5_getenv_int("MLX5_ENABLE_CQE_COMPRESSION")) {
 400                 ERROR("MLX5_ENABLE_CQE_COMPRESSION must never be set");
 401                 goto error;
 402         }
 403         memset(&tmpl, 0, sizeof(struct mlx5_txq_ibv));
 404         /* MRs will be registered in mp2mr[] later. */
 405         attr.cq = (struct ibv_cq_init_attr_ex){
 406                 .comp_mask = 0,
 407         };
 408         cqe_n = ((desc / MLX5_TX_COMP_THRESH) - 1) ?
 409                 ((desc / MLX5_TX_COMP_THRESH) - 1) : 1;
 410         if (is_empw_burst_func(tx_pkt_burst))
 411                 cqe_n += MLX5_TX_COMP_THRESH_INLINE_DIV;
 412         tmpl.cq = ibv_create_cq(priv->ctx, cqe_n, NULL, NULL, 0);
 413         if (tmpl.cq == NULL) {
 414                 ERROR("%p: CQ creation failure", (void *)txq_ctrl);
 415                 goto error;
 416         }
 417         attr.init = (struct ibv_qp_init_attr_ex){
 418                 /* CQ to be associated with the send queue. */
 419                 .send_cq = tmpl.cq,
 420                 /* CQ to be associated with the receive queue. */
 421                 .recv_cq = tmpl.cq,
 422                 .cap = {
 423                         /* Max number of outstanding WRs. */
 424                         .max_send_wr =
 425                                 ((priv->device_attr.orig_attr.max_qp_wr <
 426                                   desc) ?
 427                                  priv->device_attr.orig_attr.max_qp_wr :
 428                                  desc),
 429                         /*
 430                          * Max number of scatter/gather elements in a WR,
 431                          * must be 1 to prevent libmlx5 from trying to affect
 432                          * too much memory. TX gather is not impacted by the
 433                          * priv->device_attr.max_sge limit and will still work
 434                          * properly.
 435                          */
 436                         .max_send_sge = 1,
 437                 },
 438                 .qp_type = IBV_QPT_RAW_PACKET,
 439                 /*
 440                  * Do *NOT* enable this, completions events are managed per
 441                  * Tx burst.
 442                  */
 443                 .sq_sig_all = 0,
 444                 .pd = priv->pd,
 445                 .comp_mask = IBV_QP_INIT_ATTR_PD,
 446         };
 447         if (txq_data->max_inline)
 448                 attr.init.cap.max_inline_data = txq_ctrl->max_inline_data;
 449         if (txq_data->tso_en) {
 450                 attr.init.max_tso_header = txq_ctrl->max_tso_header;
 451                 attr.init.comp_mask |= IBV_QP_INIT_ATTR_MAX_TSO_HEADER;
 452         }
 453         tmpl.qp = ibv_create_qp_ex(priv->ctx, &attr.init);
 454         if (tmpl.qp == NULL) {
 455                 ERROR("%p: QP creation failure", (void *)txq_ctrl);
 456                 goto error;
 457         }
 458         attr.mod = (struct ibv_qp_attr){
 459                 /* Move the QP to this state. */
 460                 .qp_state = IBV_QPS_INIT,
 461                 /* Primary port number. */
 462                 .port_num = priv->port
 463         };
 464         ret = ibv_modify_qp(tmpl.qp, &attr.mod, (IBV_QP_STATE | IBV_QP_PORT));
 465         if (ret) {
 466                 ERROR("%p: QP state to IBV_QPS_INIT failed", (void *)txq_ctrl);
 467                 goto error;
 468         }
 469         attr.mod = (struct ibv_qp_attr){
 470                 .qp_state = IBV_QPS_RTR
 471         };
 472         ret = ibv_modify_qp(tmpl.qp, &attr.mod, IBV_QP_STATE);
 473         if (ret) {
 474                 ERROR("%p: QP state to IBV_QPS_RTR failed", (void *)txq_ctrl);
 475                 goto error;
 476         }
 477         attr.mod.qp_state = IBV_QPS_RTS;
 478         ret = ibv_modify_qp(tmpl.qp, &attr.mod, IBV_QP_STATE);
 479         if (ret) {
 480                 ERROR("%p: QP state to IBV_QPS_RTS failed", (void *)txq_ctrl);
 481                 goto error;
 482         }
 483         txq_ibv = rte_calloc_socket(__func__, 1, sizeof(struct mlx5_txq_ibv), 0,
 484                                     txq_ctrl->socket);
 485         if (!txq_ibv) {
 486                 ERROR("%p: cannot allocate memory", (void *)txq_ctrl);
 487                 goto error;
 488         }
 489         obj.cq.in = tmpl.cq;
 490         obj.cq.out = &cq_info;
 491         obj.qp.in = tmpl.qp;
 492         obj.qp.out = &qp;
 493         ret = mlx5dv_init_obj(&obj, MLX5DV_OBJ_CQ | MLX5DV_OBJ_QP);
 494         if (ret != 0)
 495                 goto error;
 496         if (cq_info.cqe_size != RTE_CACHE_LINE_SIZE) {
 497                 ERROR("Wrong MLX5_CQE_SIZE environment variable value: "
 498                       "it should be set to %u", RTE_CACHE_LINE_SIZE);
 499                 goto error;
 500         }
 501         txq_data->cqe_n = log2above(cq_info.cqe_cnt);
 502         txq_data->qp_num_8s = tmpl.qp->qp_num << 8;
 503         txq_data->wqes = qp.sq.buf;
 504         txq_data->wqe_n = log2above(qp.sq.wqe_cnt);
 505         txq_data->qp_db = &qp.dbrec[MLX5_SND_DBR];
 506         txq_data->bf_reg = qp.bf.reg;
 507         txq_data->cq_db = cq_info.dbrec;
 508         txq_data->cqes =
 509                 (volatile struct mlx5_cqe (*)[])
 510                 (uintptr_t)cq_info.buf;
 511         txq_data->cq_ci = 0;
 512 #ifndef NDEBUG
 513         txq_data->cq_pi = 0;
 514 #endif
 515         txq_data->wqe_ci = 0;
 516         txq_data->wqe_pi = 0;
 517         txq_ibv->qp = tmpl.qp;
 518         txq_ibv->cq = tmpl.cq;
 519         rte_atomic32_inc(&txq_ibv->refcnt);
 520         if (qp.comp_mask & MLX5DV_QP_MASK_UAR_MMAP_OFFSET) {
 521                 txq_ctrl->uar_mmap_offset = qp.uar_mmap_offset;
 522         } else {
 523                 ERROR("Failed to retrieve UAR info, invalid libmlx5.so version");
 524                 goto error;
 525         }
 526         DEBUG("%p: Verbs Tx queue %p: refcnt %d", (void *)priv,
 527               (void *)txq_ibv, rte_atomic32_read(&txq_ibv->refcnt));
 528         LIST_INSERT_HEAD(&priv->txqsibv, txq_ibv, next);
 529         return txq_ibv;
 530 error:
 531         if (tmpl.cq)
 532                 claim_zero(ibv_destroy_cq(tmpl.cq));
 533         if (tmpl.qp)
 534                 claim_zero(ibv_destroy_qp(tmpl.qp));
 535         return NULL;
 536 }
 537
 538 /**
 539  * Get an Tx queue Verbs object.
 540  *
 541  * @param priv
 542  *   Pointer to private structure.
 543  * @param idx
 544  *   Queue index in DPDK Rx queue array
 545  *
 546  * @return
 547  *   The Verbs object if it exists.
 548  */
 549 struct mlx5_txq_ibv*
 550 mlx5_priv_txq_ibv_get(struct priv *priv, uint16_t idx)
 551 {
 552         struct mlx5_txq_ctrl *txq_ctrl;
 553
 554         if (idx >= priv->txqs_n)
 555                 return NULL;
 556         if (!(*priv->txqs)[idx])
 557                 return NULL;
 558         txq_ctrl = container_of((*priv->txqs)[idx], struct mlx5_txq_ctrl, txq);
 559         if (txq_ctrl->ibv) {
 560                 rte_atomic32_inc(&txq_ctrl->ibv->refcnt);
 561                 DEBUG("%p: Verbs Tx queue %p: refcnt %d", (void *)priv,
 562                       (void *)txq_ctrl->ibv,
 563                       rte_atomic32_read(&txq_ctrl->ibv->refcnt));
 564         }
 565         return txq_ctrl->ibv;
 566 }
 567
 568 /**
 569  * Release an Tx verbs queue object.
 570  *
 571  * @param priv
 572  *   Pointer to private structure.
 573  * @param txq_ibv
 574  *   Verbs Tx queue object.
 575  *
 576  * @return
 577  *   0 on success, errno on failure.
 578  */
 579 int
 580 mlx5_priv_txq_ibv_release(struct priv *priv, struct mlx5_txq_ibv *txq_ibv)
 581 {
 582         (void)priv;
 583         assert(txq_ibv);
 584         DEBUG("%p: Verbs Tx queue %p: refcnt %d", (void *)priv,
 585               (void *)txq_ibv, rte_atomic32_read(&txq_ibv->refcnt));
 586         if (rte_atomic32_dec_and_test(&txq_ibv->refcnt)) {
 587                 claim_zero(ibv_destroy_qp(txq_ibv->qp));
 588                 claim_zero(ibv_destroy_cq(txq_ibv->cq));
 589                 LIST_REMOVE(txq_ibv, next);
 590                 rte_free(txq_ibv);
 591                 return 0;
 592         }
 593         return EBUSY;
 594 }
 595
 596 /**
 597  * Return true if a single reference exists on the object.
 598  *
 599  * @param priv
 600  *   Pointer to private structure.
 601  * @param txq_ibv
 602  *   Verbs Tx queue object.
 603  */
 604 int
 605 mlx5_priv_txq_ibv_releasable(struct priv *priv, struct mlx5_txq_ibv *txq_ibv)
 606 {
 607         (void)priv;
 608         assert(txq_ibv);
 609         return (rte_atomic32_read(&txq_ibv->refcnt) == 1);
 610 }
 611
 612 /**
 613  * Verify the Verbs Tx queue list is empty
 614  *
 615  * @param priv
 616  *  Pointer to private structure.
 617  *
 618  * @return the number of object not released.
 619  */
 620 int
 621 mlx5_priv_txq_ibv_verify(struct priv *priv)
 622 {
 623         int ret = 0;
 624         struct mlx5_txq_ibv *txq_ibv;
 625
 626         LIST_FOREACH(txq_ibv, &priv->txqsibv, next) {
 627                 DEBUG("%p: Verbs Tx queue %p still referenced", (void *)priv,
 628                       (void *)txq_ibv);
 629                 ++ret;
 630         }
 631         return ret;
 632 }
 633
 634 /**
 635  * Set Tx queue parameters from device configuration.
 636  *
 637  * @param txq_ctrl
 638  *   Pointer to Tx queue control structure.
 639  */
 640 static void
 641 txq_set_params(struct mlx5_txq_ctrl *txq_ctrl)
 642 {
 643         struct priv *priv = txq_ctrl->priv;
 644         struct mlx5_dev_config *config = &priv->config;
 645         const unsigned int max_tso_inline =
 646                 ((MLX5_MAX_TSO_HEADER + (RTE_CACHE_LINE_SIZE - 1)) /
 647                  RTE_CACHE_LINE_SIZE);
 648         unsigned int txq_inline;
 649         unsigned int txqs_inline;
 650         unsigned int inline_max_packet_sz;
 651         eth_tx_burst_t tx_pkt_burst = priv_select_tx_function(priv, priv->dev);
 652         int is_empw_func = is_empw_burst_func(tx_pkt_burst);
 653         int tso = !!(txq_ctrl->txq.offloads & DEV_TX_OFFLOAD_TCP_TSO);
 654
 655         txq_inline = (config->txq_inline == MLX5_ARG_UNSET) ?
 656                 0 : config->txq_inline;
 657         txqs_inline = (config->txqs_inline == MLX5_ARG_UNSET) ?
 658                 0 : config->txqs_inline;
 659         inline_max_packet_sz =
 660                 (config->inline_max_packet_sz == MLX5_ARG_UNSET) ?
 661                 0 : config->inline_max_packet_sz;
 662         if (is_empw_func) {
 663                 if (config->txq_inline == MLX5_ARG_UNSET)
 664                         txq_inline = MLX5_WQE_SIZE_MAX - MLX5_WQE_SIZE;
 665                 if (config->txqs_inline == MLX5_ARG_UNSET)
 666                         txqs_inline = MLX5_EMPW_MIN_TXQS;
 667                 if (config->inline_max_packet_sz == MLX5_ARG_UNSET)
 668                         inline_max_packet_sz = MLX5_EMPW_MAX_INLINE_LEN;
 669                 txq_ctrl->txq.mpw_hdr_dseg = config->mpw_hdr_dseg;
 670                 txq_ctrl->txq.inline_max_packet_sz = inline_max_packet_sz;
 671         }
 672         if (txq_inline && priv->txqs_n >= txqs_inline) {
 673                 unsigned int ds_cnt;
 674
 675                 txq_ctrl->txq.max_inline =
 676                         ((txq_inline + (RTE_CACHE_LINE_SIZE - 1)) /
 677                          RTE_CACHE_LINE_SIZE);
 678                 if (is_empw_func) {
 679                         /* To minimize the size of data set, avoid requesting
 680                          * too large WQ.
 681                          */
 682                         txq_ctrl->max_inline_data =
 683                                 ((RTE_MIN(txq_inline,
 684                                           inline_max_packet_sz) +
 685                                   (RTE_CACHE_LINE_SIZE - 1)) /
 686                                  RTE_CACHE_LINE_SIZE) * RTE_CACHE_LINE_SIZE;
 687                 } else if (tso) {
 688                         int inline_diff = txq_ctrl->txq.max_inline -
 689                                           max_tso_inline;
 690
 691                         /*
 692                          * Adjust inline value as Verbs aggregates
 693                          * tso_inline and txq_inline fields.
 694                          */
 695                         txq_ctrl->max_inline_data = inline_diff > 0 ?
 696                                                inline_diff *
 697                                                RTE_CACHE_LINE_SIZE :
 698                                                0;
 699                 } else {
 700                         txq_ctrl->max_inline_data =
 701                                 txq_ctrl->txq.max_inline * RTE_CACHE_LINE_SIZE;
 702                 }
 703                 /*
 704                  * Check if the inline size is too large in a way which
 705                  * can make the WQE DS to overflow.
 706                  * Considering in calculation:
 707                  *      WQE CTRL (1 DS)
 708                  *      WQE ETH  (1 DS)
 709                  *      Inline part (N DS)
 710                  */
 711                 ds_cnt = 2 + (txq_ctrl->txq.max_inline / MLX5_WQE_DWORD_SIZE);
 712                 if (ds_cnt > MLX5_DSEG_MAX) {
 713                         unsigned int max_inline = (MLX5_DSEG_MAX - 2) *
 714                                                   MLX5_WQE_DWORD_SIZE;
 715
 716                         max_inline = max_inline - (max_inline %
 717                                                    RTE_CACHE_LINE_SIZE);
 718                         WARN("txq inline is too large (%d) setting it to "
 719                              "the maximum possible: %d\n",
 720                              txq_inline, max_inline);
 721                         txq_ctrl->txq.max_inline = max_inline /
 722                                                    RTE_CACHE_LINE_SIZE;
 723                 }
 724         }
 725         if (tso) {
 726                 txq_ctrl->max_tso_header = max_tso_inline * RTE_CACHE_LINE_SIZE;
 727                 txq_ctrl->txq.max_inline = RTE_MAX(txq_ctrl->txq.max_inline,
 728                                                    max_tso_inline);
 729                 txq_ctrl->txq.tso_en = 1;
 730         }
 731         txq_ctrl->txq.tunnel_en = config->tunnel_en;
 732 }
 733
 734 /**
 735  * Create a DPDK Tx queue.
 736  *
 737  * @param priv
 738  *   Pointer to private structure.
 739  * @param idx
 740  *   TX queue index.
 741  * @param desc
 742  *   Number of descriptors to configure in queue.
 743  * @param socket
 744  *   NUMA socket on which memory must be allocated.
 745  * @param[in] conf
 746  *  Thresholds parameters.
 747  *
 748  * @return
 749  *   A DPDK queue object on success.
 750  */
 751 struct mlx5_txq_ctrl*
 752 mlx5_priv_txq_new(struct priv *priv, uint16_t idx, uint16_t desc,
 753                   unsigned int socket,
 754                   const struct rte_eth_txconf *conf)
 755 {
 756         struct mlx5_txq_ctrl *tmpl;
 757
 758         tmpl = rte_calloc_socket("TXQ", 1,
 759                                  sizeof(*tmpl) +
 760                                  desc * sizeof(struct rte_mbuf *),
 761                                  0, socket);
 762         if (!tmpl)
 763                 return NULL;
 764         assert(desc > MLX5_TX_COMP_THRESH);
 765         tmpl->txq.offloads = conf->offloads;
 766         tmpl->priv = priv;
 767         tmpl->socket = socket;
 768         tmpl->txq.elts_n = log2above(desc);
 769         txq_set_params(tmpl);
 770         /* MRs will be registered in mp2mr[] later. */
 771         DEBUG("priv->device_attr.max_qp_wr is %d",
 772               priv->device_attr.orig_attr.max_qp_wr);
 773         DEBUG("priv->device_attr.max_sge is %d",
 774               priv->device_attr.orig_attr.max_sge);
 775         tmpl->txq.elts =
 776                 (struct rte_mbuf *(*)[1 << tmpl->txq.elts_n])(tmpl + 1);
 777         tmpl->txq.stats.idx = idx;
 778         rte_atomic32_inc(&tmpl->refcnt);
 779         DEBUG("%p: Tx queue %p: refcnt %d", (void *)priv,
 780               (void *)tmpl, rte_atomic32_read(&tmpl->refcnt));
 781         LIST_INSERT_HEAD(&priv->txqsctrl, tmpl, next);
 782         return tmpl;
 783 }
 784
 785 /**
 786  * Get a Tx queue.
 787  *
 788  * @param priv
 789  *   Pointer to private structure.
 790  * @param idx
 791  *   TX queue index.
 792  *
 793  * @return
 794  *   A pointer to the queue if it exists.
 795  */
 796 struct mlx5_txq_ctrl*
 797 mlx5_priv_txq_get(struct priv *priv, uint16_t idx)
 798 {
 799         struct mlx5_txq_ctrl *ctrl = NULL;
 800
 801         if ((*priv->txqs)[idx]) {
 802                 ctrl = container_of((*priv->txqs)[idx], struct mlx5_txq_ctrl,
 803                                     txq);
 804                 unsigned int i;
 805
 806                 mlx5_priv_txq_ibv_get(priv, idx);
 807                 for (i = 0; i != MLX5_PMD_TX_MP_CACHE; ++i) {
 808                         struct mlx5_mr *mr = NULL;
 809
 810                         (void)mr;
 811                         if (ctrl->txq.mp2mr[i]) {
 812                                 mr = priv_mr_get(priv, ctrl->txq.mp2mr[i]->mp);
 813                                 assert(mr);
 814                         }
 815                 }
 816                 rte_atomic32_inc(&ctrl->refcnt);
 817                 DEBUG("%p: Tx queue %p: refcnt %d", (void *)priv,
 818                       (void *)ctrl, rte_atomic32_read(&ctrl->refcnt));
 819         }
 820         return ctrl;
 821 }
 822
 823 /**
 824  * Release a Tx queue.
 825  *
 826  * @param priv
 827  *   Pointer to private structure.
 828  * @param idx
 829  *   TX queue index.
 830  *
 831  * @return
 832  *   0 on success, errno on failure.
 833  */
 834 int
 835 mlx5_priv_txq_release(struct priv *priv, uint16_t idx)
 836 {
 837         unsigned int i;
 838         struct mlx5_txq_ctrl *txq;
 839
 840         if (!(*priv->txqs)[idx])
 841                 return 0;
 842         txq = container_of((*priv->txqs)[idx], struct mlx5_txq_ctrl, txq);
 843         DEBUG("%p: Tx queue %p: refcnt %d", (void *)priv,
 844               (void *)txq, rte_atomic32_read(&txq->refcnt));
 845         if (txq->ibv) {
 846                 int ret;
 847
 848                 ret = mlx5_priv_txq_ibv_release(priv, txq->ibv);
 849                 if (!ret)
 850                         txq->ibv = NULL;
 851         }
 852         for (i = 0; i != MLX5_PMD_TX_MP_CACHE; ++i) {
 853                 if (txq->txq.mp2mr[i]) {
 854                         priv_mr_release(priv, txq->txq.mp2mr[i]);
 855                         txq->txq.mp2mr[i] = NULL;
 856                 }
 857         }
 858         if (rte_atomic32_dec_and_test(&txq->refcnt)) {
 859                 txq_free_elts(txq);
 860                 LIST_REMOVE(txq, next);
 861                 rte_free(txq);
 862                 (*priv->txqs)[idx] = NULL;
 863                 return 0;
 864         }
 865         return EBUSY;
 866 }
 867
 868 /**
 869  * Verify if the queue can be released.
 870  *
 871  * @param priv
 872  *   Pointer to private structure.
 873  * @param idx
 874  *   TX queue index.
 875  *
 876  * @return
 877  *   1 if the queue can be released.
 878  */
 879 int
 880 mlx5_priv_txq_releasable(struct priv *priv, uint16_t idx)
 881 {
 882         struct mlx5_txq_ctrl *txq;
 883
 884         if (!(*priv->txqs)[idx])
 885                 return -1;
 886         txq = container_of((*priv->txqs)[idx], struct mlx5_txq_ctrl, txq);
 887         return (rte_atomic32_read(&txq->refcnt) == 1);
 888 }
 889
 890 /**
 891  * Verify the Tx Queue list is empty
 892  *
 893  * @param priv
 894  *  Pointer to private structure.
 895  *
 896  * @return the number of object not released.
 897  */
 898 int
 899 mlx5_priv_txq_verify(struct priv *priv)
 900 {
 901         struct mlx5_txq_ctrl *txq;
 902         int ret = 0;
 903
 904         LIST_FOREACH(txq, &priv->txqsctrl, next) {
 905                 DEBUG("%p: Tx Queue %p still referenced", (void *)priv,
 906                       (void *)txq);
 907                 ++ret;
 908         }
 909         return ret;
 910 }